JP2022033029A - 改善された線形性を有するアナログ－デジタル変換回路 - Google Patents

Abstract

【課題】本明細書に開示されるのは、例示的なアナログ－デジタル変換器（ＡＤＣ）およびＡＤＣによって実行され得る方法である。
【解決手段】ＡＤＣは、コンデンサアレイでサンプリングされたＡＤＣのアナログ入力値およびＡＤＣのディザ値の組み合わせを近似する第１のコードを導出し得る。ＡＤＣはさらに、コンデンサアレイに適用された第１のコードに関する組み合わせの残留分を表すための第２のコードを導出し得る。ＡＤＣは、デジタル出力コードを導出するために、第１のコードの数値と第２のコードの数値とを組み合わせて、コンデンサアレイに適用された組み合わされたコードを生成し得る。デジタルドメイン内で第１のコードの数値と第２のコードの数値とを組み合わせることで、より優れたアナログ－デジタル（Ａ／Ｄ）変換線形性を提供することができる。
【選択図】図１

Description

本開示は、概して、アナログ－デジタル変換器の分野に関し、より具体的には、限定的ではないが、精密アナログ－デジタル変換回路に関する。

アナログ信号および／または値は、様々な種類の回路要素、例えば信号発生器、センサ、およびアンテナで生成することができる。しかしながら、信号または値の処理または記憶など、デジタル信号または値を有することが有益な場合が多くあり得る。アナログ信号または値が生成されたときにデジタル信号または値を有することの利点を利用するために、アナログ信号または値をデジタル信号または値に変換するために、アナログ－デジタル変換回路（ＡＤＣ）が開発された。

信号は、時間ベースの一連の値であり得る。デジタル値は、コードで表され得る。ＣＯＤＥ１などのコードの名前は、そのコードによって表されるデジタル（数）値を指し得る。（すべてではないが）一部のデジタル値は、慣用のバイナリ加重コード化を使用してコードで表され得る。いくつかのビットで表されるデジタル値またはコードの分解能（「数値分解能」の略であり得る）は、それがどのように物理的にコード化されたかに関係なく、バイナリ加重コード化を指し得る。物理的分解能は、デジタル値を物理的にコード化するために使用される、ある数の物理的ビットを指し得る。例えば、例示的なコードＣＯＤＥ１のデジタル値は、温度計コード化を使用して８ビットでコード化され得る。例示的なＣＯＤＥ１の物理的分解能は、８ビットであり得る。８ビットの各々の重みは１／８であり得、ＣＯＤＥ１が表すことができると考えられる数値のセットは、０／８、１／８、２／８、３／８、４／８、５／８、６／８、７／８、８／８であり得る。９つの考えられる数値は、均一に離間され、ＣＯＤＥ１の（数値）分解能は、ｌｏｇ２（９）≒３．１７ビットとして表され得る。場合によっては、明確さを失うことなく、分解能を最も近い整数のビットに丸め得る。例えば、例示的なＣＯＤＥ１の分解能は、「約３ビット」または単に「３ビット」であり得る。

多くの電子機器用途では、アナログ入力値は、（例えば、さらなるデジタル処理または記憶のために）デジタル出力値に変換される。例えば、精密測定システムでは、電子機器には、測定を行うための１つ以上のセンサが備えられ、これらのセンサはアナログ値を生成し得る。アナログ値は、さらなる処理または記憶のためのデジタル出力値を生成するためのＡＤＣへの入力として提供され得る。

ＡＤＣは、ブロードバンド通信システム、自動化試験機器、オーディオシステム、車両、工場自動化システムなど、様々な場所で見出すことができる。ＡＤＣは、光、音、温度、流れ、圧力などの実世界の現象を表すアナログ電気値を翻訳することができる。各用途は、速度、パフォーマンス、電力、コスト、およびサイズにおいて異なるニーズを有し得るので、ＡＤＣを設計することは、簡単な作業ではない。ＡＤＣを必要とする用途が拡大するにつれて、正確で信頼性の高い変換性能の必要性も増大する。

一部の用途は、アナログ値の精密で正確な変換を必要とし得、精密ＡＤＣの必要性が生まれている（精密とは、精密かつ／または正確を意味する）。精密ＡＤＣに必要な仕様には、小さい（理想的にはゼロの）非線形性誤差が含まれ得る。非線形誤差（積分非線形性誤差またはＩＮＬ誤差と呼ばれることもある）は、所定の範囲内の、アナログ入力値（ＶＩＮ）とデジタル出力値（ＤＯＵＴ）との間の線形関係を提供することからのＡＤＣの偏差を特徴付け得る。線形関係は、ＤＯＵＴ＝ＶＩＮ／ＶＳＣＡＬＥ＋ＯＦＦＳＥＴであり得、ここで、ＶＳＣＡＬＥはアナログスケーリング量であり得（例えば、ＶＳＣＡＬＥは公称上の基準電圧であり得る）、ＯＦＦＳＥＴは定数値であり得る。容量性デジタル－アナログ変換器（ＣＤＡＣ）のコンデンサのキャパシタンス比の不整合は、著しく非線形誤差の原因となり得る。

Ｓｔｅｅｎｓｇａａｒｄ－Ｍａｄｓｅｎの米国特許第８，８１０，４４３号、同第９，０５４，７２７号、同第９，２３１，６１１号、および同第９，３３１，７０９号は、ＣＤＡＣキャパシタンス比の潜在的な不整合にもかかわらず、ＳＡＲＡＤＣ（逐次近似レジスタＡＤＣ）をどのように実質的に線形にするかを部分的に教示している。Ｓｔｅｅｎｓｇａａｒｄ－Ｍａｄｓｅｎは、教示は、やはりＳｔｅｅｎｓｇａａｒｄ－Ｍａｄｓｅｎの米国特許第８，２３２，９０５号（公開Ｕ．Ｓ．２０１１／０１１５６６１（Ａ１）の置き換え）の教示と組み合わされ得ると書いている（米国特許第８，８１０，４４３号の第２１列６２～６５行）。当業者は、最大変換率を増大させるため、かつ／またはＡＤＣの電力効率を改善するために、米国特許第８，２３２，９０５号（特許第｀９０５号）および同第８，８１０，４４３号（特許第｀４４３号）の教示の組み合わせを思い付き得る。例えば、当業者は、アナログ信号値とアナログディザとの組み合わせをサンプリングするためのサンプリングデジタル－アナログ変換器と、最大変換率を増大させるため、かつ／またはＡＤＣの電力効率を改善するための不整合整形エンコーダとを有する、レガシー順次構成アナログ－デジタル変換器とレガシーアナログ－デジタル変換器システムの特徴との組み合わせを思い付き得る。しかしながら、そのような組み合わせでは、マルチビット量子化器（例えば、特許第｀９０５号の図４の２１４）のゲイン係数の非線形性および／または偏差などのアナログ不完全性が、図５を参照して第１２列３７行目から始まる特許第｀４４３号の段落に記載の１組の所望の統計的特性からの偏差を含め、所望の特性からの偏差を引き起こす可能性がある。したがって、なされた仮定の、特許第｀４４３号の第１３列１０～１５行に記載の近似は、粗くなりすぎる可能性があり、ＣＤＡＣのキャパシタンス比の不整合による非線形性の程度が、用途に必要とされ得るレベルを超える可能性がある。米国特許第８，２３２，９０５号、同第８，８１０，４４３号、同第９，０５４，７２７号、同第９，２３１，６１１号、および同第９，３３１，７０９号に記載されているような（冗長性とも呼ばれる）オーバーレンジの使用も、望ましい統計的特性からの偏差を引き起こし得、非線形誤差をもたらし得る。

本明細書に開示されるのは、例示的なアナログ－デジタル変換器（ＡＤＣ）およびＡＤＣによって実行され得る方法である。ＡＤＣは、ＡＤＣのアナログ入力値とＡＤＣのディザ値との組み合わせを近似する第１のコードを導出し得る。ＡＤＣは、第１のコードに関する組み合わせの残留分を表すための第２のコードをさらに導出し得る。ＡＤＣは、第１のコードの数値と第２のコードの数値とを組み合わせて、コンデンサアレイに適用されるべき組み合わされたコードを生成し得る。デジタルドメイン内で第１のコードの数値と第２のコードの数値とを組み合わせることで、ＡＤＣ内により優れた線形性を提供することができる。

本明細書に開示されるのは、アナログ入力値を表すためのデジタル出力コードを提供するための方法である。方法は、コンデンサアレイのノードでアナログ入力値とディザ値との組み合わせをサンプリングすることと、アナログ入力値とディザ値との組み合わせを近似する第１のコードを導出することと、第１のコードの第１のセグメントをコンデンサアレイの第１のセグメントに適用し、かつ第１のコードの第２のセグメントをコンデンサアレイの第２のセグメントに適用することと、を含み得る。方法は、アナログ入力値とディザ値との組み合わせの第１の残留分を表すための第２のコードを導出することであって、第１の残留分はコンデンサアレイに適用された第１のコードに関する、導出することと、第１のコードの数値と第２のコードの数値とを組み合わせて組み合わされたコードを導出することと、組み合わされたコードの第１のセグメントをコンデンサアレイの第１のセグメントに適用し、かつ組み合わされたコードの第２のセグメントをコンデンサアレイの第２のセグメントに適用することであって、組み合わされたコードの第１のセグメントおよび組み合わされたコードの第２のセグメントは第２のコードに応答する、適用することと、を含み得る。方法は、アナログ入力値とディザ値との組み合わせの第２の残留分を表すための第３のコードを導出することであって、第２の残留分はコンデンサアレイに適用された組み合わされたコードに関する、導出することと、第３のコードを組み合わされたコードおよびディザ値を表すディザコードと組み合わせてデジタル出力コードを提供することと、をさらに含み得る。

本明細書に開示されるのは、アナログ－デジタル変換器（ＡＤＣ）である。ＡＤＣは、複数のコンデンサを備えるコンデンサアレイと、コンデンサアレイに結合された制御回路と、を含み得る。制御回路は、ＡＤＣのアナログ入力値と、ディザ値と、に基づいて第１のコードを決定し得、第１のコードはアナログ入力値とディザ値との組み合わせを近似し、制御回路は、アナログ入力値とディザ値との組み合わせの残留分に基づき第２のコードを決定し得、残留分は第１のコードに関し、第２のコードは残留分を表す。制御回路はさらに、第１のコードの数値と第２のコードの数値とを組み合わせて組み合わされたコードを生成し、組み合わされたコードとディザコードとに少なくとも部分的に基づいてデジタル出力コードを決定し得、ディザコードはディザ値を表す。

本開示は、添付の図とともに読まれたとき、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従って、様々な特徴部は必ずしも縮尺通りに描かれているわけではなく、説明のみを目的として使用されることを強調する。縮尺が明示的または暗黙的に示されている場合、それは、１つの説明例のみを提供する。他の実施形態では、様々な特徴部の寸法が、考察を明確にするために、任意に拡大または縮小されている場合がある。

様々な実施形態による例示的なＡＤＣを示す。 様々な実施形態による、図１のＡＤＣ１００の例示的なタイミングシーケンスを示す。 様々な実施形態による、図１のＡＤＣと同様のＡＤＣの完全差動実装形態を示す。

以下の開示は、本開示の異なる特徴部を実装するための多くの異なる実施形態または実施例を提供する。本開示を簡潔化するために、構成要素および構成の特定の実施例を以下に説明する。もちろん、これらは単なる例であり、限定することを意図するものではない。さらに、本開示は、様々な実施例において、または場合によっては異なる図にわたって、参照数字および／または文字を繰り返し得る。この繰り返しは、簡潔性および明快性を目的としており、それ自体は、考察される様々な実施形態および／または構成の間の特定の関係を示すものではない。異なる実施形態は、異なる利点を有し得るが、いずれの実施形態においても、特定の利点は必ずしも必要とされない。

図１は、様々な実施形態による例示的なＡＤＣ１００を示す。ＡＤＣ１００のいくつかの要素は、特許第｀４４３号の図２に示されたＡＤＣ２００の要素と同様の特徴部を有し得る。例えば、図１のＡＤＣ１００では、ＡＤＣ１００のＣＤＡＣコンデンサアレイ１０２は、ある数Ｎ１の（単位サイズとも呼ばれ得る）公称上等しいサイズのコンデンサを備え得る第１のセグメント１０２－１を備え得る。第１のセグメント１０２－１内の数Ｎ１の公称上等しいサイズのコンデンサは、複数のコンデンサを含み得、コンデンサは、公称上等しいサイズである（換言すれば、公称上等しいキャパシタンスを呈する）。特許第｀４４３号のＡＤＣ２００では、第１のセグメント２０１－１（特許第｀４４３号の図２）は、各々公称サイズＣ／４の、Ｎ１＝４つの等しいサイズのコンデンサを備え得る。ＣＤＡＣコンデンサアレイ１０２は、ある数Ｎ２の公称バイナリ加重コンデンサを備え得る第２のセグメント１０２－２をさらに備え得る。第２のセグメント１０２－２内のすべてのコンデンサの総公称キャパシタンスは、第１のセグメント１０２－１内の１つの単位サイズのコンデンサの公称キャパシタンスと実質的に等しくあり得る。例えば、第２のセグメント１０２－２内の数Ｎ２の公称バイナリ加重コンデンサは、複数のコンデンサを含み得、第２のセグメント１０２－２内のコンデンサの総公称キャパシタンスは、第１のセグメント１０２－１内の単一コンデンサの公称キャパシタンスに実質的に等しくあり得る。特許第｀４４３号のＡＤＣ２００では、第２のセグメント２０１－２は、Ｎ２＝６つのバイナリ加重コンデンサを含み得る。特許第｀４４３号の第２のセグメント２０１－２の総公称キャパシタンスは、６３Ｃ／２５６であり得、これは、予想されるより大きな値のＮ２について、単位サイズのコンデンサの公称キャパシタンスＣ／４に向かって収束し得る。ＣＤＡＣコンデンサアレイ１０２は、第３のセグメント１０２－３をさらに含み得る。ＡＤＣ１００のＣＤＡＣコンデンサアレイ１０２の第３のセグメント１０２－３は、特許第｀４４３号のＡＤＣ２００のいずれの部分とも等価ではない場合があるが、特許第｀９０５号の図４のＡＤＣ２００のコンデンサ２１５、コンデンサ２１６、および／またはコンデンサ２１７と類似性を有し得る。第１のセグメント１０２－１、第２のセグメント１０２－２、および第３のセグメント１０２－３の各々は、共通ノード１０４に結合された、各セグメントの各コンデンサの第１の接続部と、各セグメントのコンデンサごとの対応する複数のスイッチに結合された、各セグメントの各コンデンサの第２の接続部とを有し得る。本明細書の図１のＡＤＣ１００および特許第｀４４３号の図２のＡＤＣ２００は両方とも、基準回路と呼ばれ得る、複数の基準電位（ＶＬ＝０ボルト（Ｖ）およびＶＨ＝５Ｖなど）を提供するための回路（本明細書のＡＤＣ１００の回路１０７および特許第｀４４３号のＡＤＣ２００の回路２０７）を含み得る。図１のＡＤＣ１００に対して、入力電圧ＶＩＮ（ｔ）が、取得段階の間、第１のセグメント１０２－１内の１つ、いくつか、またはすべてのコンデンサにわたって印加され得、これは、ＡＤＣ１００への入力として印加され得る制御信号ＣＮＶの遷移に応答して、サンプリングスイッチ１０８が開く（非導電性になる）サンプリングインスタンスで終了し得る。例えば、第１のセグメント１０２－１内のコンデンサの接続部に結合され得るスイッチ１１０－１は、取得段階の間、ＡＤＣ１００の入力電圧ＶＩＮ（ｔ）を、第１のセグメント１０２－１内の１つ以上のコンデンサに印加させ得る。特許第｀４４３号では、ＶＩＮ（ｔ）は、第１のセグメント２０１－１内のすべてのコンデンサにわたって印加され得、サンプリングスイッチ２０８は、制御信号ＣＮＶの遷移に応答して、サンプリングインスタンスで開く。さらに、ＡＤＣ１００では、Ｎ２ビットのデジタルディザ値ＤＸが、マルチプレクサ回路１０６－３を介して第２のセグメント１０２－２に適用され得る。特許第｀４４３号では、６ビット（Ｎ２＝６）のディザ値ＤＸ（特許第｀４４３号の図３のビットｘ５、ｘ６、ｘ７、ｘ８、ｘ９、ｘ１０）が、マルチプレクサ回路２０６－３（特許第｀４４３号の図３）およびスイッチドライバ２０６－５（特許第｀４４３号の図３）を介して第２のセグメント２０１－２（特許第｀４４３号の図２）に適用され得る。本明細書の図１は、ＡＤＣ１００内のいずれのスイッチドライバも明示的に示していないが、当業者（ＰＨＯＳＩＴＡ）は、それらが暗黙的に含まれ得ることを理解するであろう。ＰＨＯＳＩＴＡはさらに、ＣＤＡＣ回路が様々な方法で実装され得ること、ならびにＣＤＡＣ回路の入力が、物理的キャパシタンスに等しくない可能性がある、入力の等価キャパシタンスまたは重み（特許第｀４４３号および特許第｀９０５号に記載のいくつかの実施例）によって特徴付けられ得ることを認識するであろう。例えば、１つ以上の結合コンデンサが、そうしなければ重みが示すであろうよりも大きいであろう、物理的コンデンサに接続させた入力端子の重みを効果的に低減するように、ＣＤＡＣ内で内部的に構成され得ることは既知である。

特許第｀４４３号のＡＤＣ２００では、コードＭ（特許第｀４４３号の図３のビットｍ１、ｍ２、．．．、ｍ１０）が、変換動作中にＣＤＡＣコンデンサアレイ２０１（特許第｀４４３号の図２）に適用され得る。コードＭは、逐次近似を含む複数の変換ステップにおける変換動作の間に更新され得る。コードＭの第１のセグメントＭ１（ビットｍ１、ｍ２、ｍ３、ｍ４）は、制御回路２０６－１（特許第｀４４３号の図３）によって提供されるコードＢ１（ビットｂ１、ｂ２、ｂ３、ｂ４）を処理するスクランブラ回路２０６－６（特許第｀４４３号の図３）を介して提供され得る。コードＭの第２のセグメントＭ２（ビットｍ５、ｍ６、．．．、ｍ１０）は、制御回路２０６－１（特許第｀４４３号の図３）から等しいコードＢ２（ビットｂ５、ｂ６、．．．、ｂ１０）を受信するマルチプレクサ回路２０６－３（特許第｀４４３号の図３）を介して提供され得る。コードＭの第１および第２のセグメントは、ＣＤＡＣコンデンサアレイ２０１の第１および第２のセグメント（特許第｀４４３号の図２）に適用され得る。スイッチドライバおよびスイッチは、コードＭの対応するビットに従って、基準電位（ＶＨまたはＶＬのいずれか）をＣＤＡＣコンデンサアレイ２０１内の各コンデンサ（特許第｀４４３号の図２）に選択的に適用するように構成され得る。本明細書の図１のＡＤＣ１００は、特許第｀４４３号のＡＤＣ２００のコードＭに関して同様の基本的動作を提供するように構成され得る。制御回路１０１は、第１のセグメントＢ１と、第２のセグメントＢ２と、を備える、デジタルコードＢを提供し得る。デジタルコードＢは、複数のビットを含み得、第１のセグメントＢ１は、デジタルコードＢの第１の部分を含み得、第２のセグメントＢ２は、デジタルコードＢの第２の部分を含み得る。コードは、数値Ｂ＝Ｂ１＋Ｂ２を表し得る。デジタルコードＢの第１のセグメントＢ１は、第１のＣＤＡＣセグメント１０２－１内のＮ１個の単位サイズコンデンサの各々に基準電位（ＶＨまたはＶＬ）を選択的に印加するようにスイッチを制御するためのＮ１個の物理的ビットを有するコードＭ１を提供するスクランブラ回路１０６－６によって処理され得る。例えば、デジタルコードＢの第１のセグメントＢ１は、スクランブラ回路１０６－６に適用され得、スクランブラ回路１０６－６の出力Ｍ１は、スイッチ１１０－１が、第１のセグメントＢ１の値から導出されたコードＭ１に基づいて、第１のセグメント１０２－１の各コンデンサを基準電位ＶＨまたは基準電位ＶＬのいずれかに結合させるようにし得る。デジタルコードＢの第２のセグメントＢ２は、Ｎ２個の公称バイナリ加重コンデンサ１０２－２の各々に基準電位（ＶＨまたはＶＬ）を選択的に印加するように制御スイッチ１１０－２を制御するためのコードＭ２を提供するマルチプレクサ回路１０６－３を介して転送され得る。例えば、デジタルコードＢの第２のセグメントＢ２は、マルチプレクサ回路１０６－３に適用され得、マルチプレクサ１０６－３の出力における各個別ビットは、スイッチ１１０－２が、第２のセグメントＢ２の（集合的に数値Ｂ２を表す）各個別ビットに基づいて、第２のセグメント１０２－２の各個別コンデンサを基準電位ＶＨまたは基準電位ＶＬのいずれかに結合させるようにし得る。第１のセグメントＢ１の物理的分解能は、（そうである必要はないが）Ｎ１ビットであり得、第１のセグメントＢ１は、（そうである必要はないが）温度計型コードであり得る。例えば、第１のＣＤＡＣセグメント１０２－１は、各々が公称サイズＣ／３２の３２個のコンデンサを備え得る（公称単位サイズコンデンサは、１ピコファラッド（ｐＦ）、換言すれば、Ｃ＝３２ｐＦであり得る）。Ｂ１の数値は、３３個の可能な数値（例えば、０／３２、１／３２、２／３２、３／３２、．．．、３２／３２）のうちの１つであり得、スクランブラ回路１０６－６は、各々が１／３２の重みを有する３２ビットとしてコード化されたコードＭ１を出力し得る。コードＭ１は、等加重コードであり得る。コードＭ１の数値は、コードＢ１の数値に等しくてもよい。スクランブラ回路１０６－６は、６つの対応する重み１６／３２、８／３２、４／３２、２／３２、１／３２、および１／３２を有する６ビットとしてコード化されたコードＢ１を受信するツリー型不整合整形エンコーダであり得る。ツリー型不整合整形エンコーダは、参照により本明細書に組み込まれる米国特許第５，６８４，４８２号に記載されている。例えば、ツリー型不整合整形エンコーダは、１つ以上のスイッチングブロックを備え得、スイッチングブロックは複数の層に分離することができ、１つの層内のスイッチングブロックは隣接する層内のスイッチングブロックに結合されている。スイッチングブロックは、入力信号を受信し得、信号を１つ以上のｎビット出力信号に分割し得るが、ここで、ｎは、スイッチングブロックによって出力されるビット数である。出力信号の数および各出力信号内のビット数は、スイッチングブロックの層間で異なってもよい。ツリー型不整合整形エンコーダは、入力がスイッチングブロックの第１の層に印加され得、スイッチングブロックの層を通して伝搬し、各層で分割され、ツリー型不整合整形エンコーダの出力を生成する最終層に至り得る。１つ以上の数保存ルールが、スイッチングブロックの入力に基づいて、スイッチングブロックの出力を規定し得る。コードＢ１およびコードＭ１の分解能は、ｌｏｇ２（３３）≒５．０５≒５ビットであり得る。別の実施形態では、スクランブラ回路１０６－６は、スクランブラ回路１１６（米国特許第６，３４８，８８４号の図２３）が、やはり参照により本明細書に組み込まれる米国特許第６，３４８，８８４号に記載のごとく実装されるように実装され得る。別の実施形態では、コードＢ１は、温度計型コード化を使用して３２ビットとしてコード化され得る。（動的要素整合またはＤＥＭエンコーダおよび／またはスクランブラ回路としても知られている）不整合整形エンコーダの多くの変形態様が、ＰＨＯＳＩＴＡには知られている。例としては、スワッピング型エンコーダ、回転型エンコーダ、二重回転型エンコーダ、ツリー型エンコーダ、カウントアンドソート型エンコーダなどが挙げられる。不整合整形エンコーダは、ゼロ次コード化（例えば、ランダム化不整合誘発誤差）、一次コード化（例えば、一次フィルタリングによる抑制不整合誘発誤差）、またはさらに高次コード化を提供するように構成され得る。様々なタイプのエンコーダが、アイドルトーンの原因となり得る要素選択パターンを実質的に抑制するために使用され得る、任意選択的なランダムな、疑似的にランダムな、または実質的にランダムな入力（１つ以上のビットで、各ビットはコイン投げ確率的事象をエミュレートし得る）に応答し得る。

入力電圧ＶＩＮ（ｔ）とアナログディザ値との組み合わせが、ＡＤＣ１００のＣＤＡＣコンデンサアレイ１０２でサンプリングされ得る。特に、ＡＤＣ１００のＣＤＡＣコンデンサアレイ１０２で、入力電圧ＶＩＮ（ｔ）とアナログディザ値との組み合わせがどのようにサンプリングされ得るかを部分的に説明するために、特許第｀４４３号が参照により本明細書に組み込まれる。例えば、アナログ入力電圧ＶＩＮ（ｔ）が、第１のセグメント１０２－１のコンデンサに印加され得、実質的にランダムなアナログディザ値が、コードＤＸを介して第２のセグメント１０２－２のコンデンサに印加され得、アナログ入力電圧ＶＩＮ（ｔ）および実質的にランダムなアナログディザ値は、組み合わせを表すサンプリング値を形成する。したがって、ＣＤＡＣ１０２は、アナログ入力電圧ＶＩＮ（ｔ）およびアナログディザ値の組み合わせをサンプリングし得る。第３のＣＤＡＣセグメント１０２－３の動作／構成は、事前定義され、すべての変換サイクルに対して固定され得る。例えば、取得段階の間、コンデンサ１０２－３は、所定の構成で接続され得る（例えば、すべてがＶＬに接続され得る）。第３のセグメント１０２－３がＣＤＡＣ構造の一部と見なされるかどうかは、個人的な好みの問題であり得る。第３のセグメント１０２－３は、コードＢ、コードＤＸ、または１つの変換サイクルから次の変換サイクルに変化し得る任意の他の数値もしくはコードの任意の部分をデジタルーアナログ（Ｄ／Ａ）変換するのに使用されなくてもよい。

制御回路１０１は、特許第｀４４３号の図２の制御回路２０６と比較して、比較的少数の逐次近似ステップでデジタル出力コードＤＯＵＴを導出し得る。例えば、制御回路１０１は、慣用の逐次近似レジスタ（ＳＡＲ）ＡＤＣに実装されるレガシー制御回路と比較して、比較的少数の逐次近似ステップでデジタル出力コードＤＯＵＴを導出し得る。具体的には、制御回路１０１は、たった３つの変換ステップで高分解能コードＤＯＵＴ（例えば、分解能が１６ビット以上であり得る）を導出するように構成され得、コードＢは、たった２つの変換ステップで導出され得る。変換ステップは、１つまたは複数のビットを解決し得る、逐次近似のステップであり得る。「逐次近似」という用語は、本明細書では、変換動作のステップごとに１つ以上のビットを解決し得る回路および／または方法を特徴付けるために使用され得る。例えば、逐次近似変換方法は、特許第｀９０５号（図４）に記載されたＡＤＣ２００によって実施され得る。

特許第｀９０５号では、ＡＤＣ２００（特許第｀９０５号の図４）は、例えばｄ（ｋ）＝ｄ１（ｋ）＋ｄ２（ｋ）／４＋ｄ３（ｋ）／１６などの３つのコードの加重和として変換結果ｄ（ｋ）を導出し得、特許第｀９０５号の第７列および８列を参照されたい。特許第｀９０５号の図４および図５は、３つのコードは、定量器２１４によって順次導出され得（特許第｀９０５号の図４）、それらが、異なるセグメントを介してＣＤＡＣ回路に逐次適用され得ることを示している。所与の変換ステップ（ｄ１（ｋ）のみが既知であるステップなど）における残留分は、ｄ２（ｋ）などの次のコードを導出するための負のフィードバック付きで構成された増幅器２１８（特許第｀９０５号の図４）によって増幅され得る。重み付け係数が、各コードの数値に含まれ得、変換結果は、ｄ（ｋ）＝ＣＯＤＥ１＋ＣＯＤＥ２＋ＣＯＤＥ３として表され得、ここで、ＣＯＤＥ１はｄ１（ｋ）であり得、ＣＯＤＥ２はｄ２（ｋ）／４であり得、ＣＯＤＥ３はｄ３（ｋ）／１６であり得る。特許第｀９０５号の第７列は、いくつかのタイプのアナログ不完全性に堅牢性対策を提供するための（オーバーラップまたはオーバーレンジとしても知られている）冗長性を使用する利点を説明している。１つの実施例では、ＣＯＤＥ１、ＣＯＤＥ２、およびＣＯＤＥ３は、２ビットの位置オフセットを有する３ビットのバイナリ加重コード（換言すれば、係数４の相対スケーリング）であり得る。したがって、ＣＯＤＥ１、ＣＯＤＥ２、およびＣＯＤＥ３は、ｄ（ｋ）＝ＣＯＤＥ１＋ＣＯＤＥ２＋ＣＯＤＥ３のバイナリ加重表現の異なるビットグループに対応する必要はない。あるビット位置から次のビット位置への繰り越しを提供する慣用のデジタル加算器回路を使用して、ＣＯＤＥ１、ＣＯＤＥ２、およびＣＯＤＥ３を加算して、変換結果ｄ（ｋ）を表すためのバイナリ加重コードを導出し得る。３つのコードをＣＤＡＣ構造の異なるセグメントに適用することによって、公称上等価のアナログ加算演算を提供し得る（特許第｀９０５号の図４を参照されたい）。本明細書の図１のＡＤＣ１００は、特許第｀９０５号のＡＤＣ２００と共通するいくつかの態様を有し得る。ＡＤＣ１００は、逐次近似変換方法の変換結果を複数のコードの加重和として導出し得る。例えば、ＡＤＣ１００は、変換結果を、ＣＯＤＥ１、ＣＯＤＥ２、およびコード３の加重和として導出し得る。ＡＤＣ１００は、組み合わされた値Ｂ＝ＣＯＤＥ１＋ＣＯＤＥ２がＣＤＡＣに適用され得る前に、ＣＯＤＥ１およびＣＯＤＥ２をデジタル的／数値的に組み合わせ得、これは、特許第｀９０５号のＡＤＣ２００とは異なる。これは、ＣＤＡＣコンデンサアレイ１０２内のコンデンサの整合性が完全でない場合、（特許第｀９０５号のＡＤＣ２００を含む）レガシーＡＤＣと比較して、ＡＤＣ１００の線形性を改善し得る。換言すれば、それは、特許第｀９０５号のＡＤＣ２００によって示される潜在的なコンデンサ不整合誤差に関する線形性の堅牢性と比較して、潜在的なコンデンサ不整合誤差に関するＡＤＣ１００の線形性の堅牢性を改善し得る。ＡＤＣ１００は、量子化回路（量子化回路ＡＤＣ１１４－１または量子化回路ＡＤＣ２ １１４－２など）を介してコード（特に、ＣＯＤＥ１、ＣＯＤＥ２、およびＣＯＤＥ３）を順次導出し得、いくつかのコードの組み合わせ（ＣＯＤＥ１およびＣＯＤＥ１＋ＣＯＤＥ２など）が、ＣＤＡＣコンデンサアレイ１０２に順次適用され得る。変換ステップにおける残留分は、次のコードの導出のために、負のフィードバックを有する増幅器回路（増幅器回路１１８など）によって増幅され得る。各コードの数値に重み付け係数を含めてもよく、変換結果は、ＤＯＵＴ＝ＣＯＤＥ１＋ＣＯＤＥ２＋ＣＯＤＥ３として表され得る。一実施例では、ＣＯＤＥ１、ＣＯＤＥ２、およびＣＯＤＥ３は、５ビットの位置オフセットを有する６ビットのバイナリ加重コード（換言すれば、係数３２の相対スケーリング）であり得、ＤＯＵＴの分解能は１６ビットであり得る。したがって、ＡＤＣ１００は、冗長性を組み込み得、ＣＯＤＥ１、ＣＯＤＥ２、およびＣＯＤＥ３は、ＤＯＵＴ＝ＣＯＤＥ１＋ＣＯＤＥ２＋ＣＯＤＥ３のバイナリ加重表現の異なるビットグループに対応する必要はない。一実施例では、ＣＯＤＥ２の最上位ビット（ＭＳＢ）は、システムレベルの冗長性の程度に対応するＣＯＤＥ１の最下位ビット（ＬＳＢ）とオーバーラップし得る。しかしながら、数値加算演算Ｂ＝ＣＯＤＥ１＋ＣＯＤＥ２の後、第２のセグメントＢ２のＭＳＢは、第１のセグメントＢ１のＬＳＢとオーバーラップしなくてもよく、ここで、Ｂ＝Ｂ１＋Ｂ２＝ＣＯＤＥ１＋ＣＯＤＥ２である。アナログドメイン内ではなくデジタルドメイン内で（ＣＯＤＥ１＋ＣＯＤＥ２を数値的に計算することによって）ＣＯＤＥ１とＣＯＤＥ２との間のオーバーラップを解決することから、線形度が改善される結果となり得る（これは、ＣＯＤＥ１をＣＤＡＣのＡセグメントに適用し、ＣＯＤＥ２を、Ａセグメントとは別のＣＤＡＣのＢセグメントに適用することによってなされ得る）。

図２は、図１のＡＤＣ１００の例示的なタイミングシーケンスを示す。ディザコードＤＸ（ｎ）から導出されたアナログディザ値と組み合わされた入力電圧ＶＩＮ（ｎ）が、サンプリング時点にサンプリングされ得る。値またはコードの参照記号は、変換サイクルの指標を第１の引数として含み得る。例えば、ＤＸ（ｎ）は、ｎ番目の変換サイクルのＤＸの状態または値を指し得る。図２の右上隅に示されたＤＯＵＴ（ｎ）は、図２の左下隅に示されたサンプリング時点にサンプリングされた入力電圧ＶＩＮ（ｎ）を表す出力コードであり得る。ＶＩＮ（ｎ）のサンプリング時点から対応するデジタル値ＤＯＵＴ（ｎ）を提供するまでの遅延は、ＡＤＣ１００のレイテンシであり得る。サンプリング時点の後には、３つの変換コードＣＯＤＥ１（ｎ）、ＣＯＤＥ２（ｎ）、およびＣＯＤＥ３（ｎ）を順次導出するための３つの変換ステップのシーケンスが続き得る。３つの変換ステップは、ステップ１、ステップ２、およびステップ３と呼ばれ得る。取得段階は、ステップ０と呼ばれ得る。値、コード、またはステップの参照記号は、ステップの指標を第２の引数として含み得る。例えば、ステップ（ｎ，３）は、ｎ番目の変換サイクルのステップ３を指し得る。別の例では、Ｂ２（ｎ，２）は、ステップ（ｎ，２）におけるコードＢ２、換言すれば変換サイクルｎのステップ２におけるコードＢ２の状態または値を指し得る。

（取得およびデジタル処理を含む）ＡＤＣ１００の完全な変換サイクルは、５つのステップのシーケンスであり得る。ステップ０は、取得段階またはステップであり得る。ステップ１、ステップ２、およびステップ３は、変換ステップまたは逐次近似法のステップであり得る。ステップ４は、結果ＤＯＵＴを導出するデジタル処理の最終ステップであり得る。各ステップをより詳細に説明する前に、いくつかの実施形態による５つのステップの概要を提供する。

ステップ０：アナログ入力値ＶＩＮ（ｎ）と、ディザ値と、を含む、組み合わされた値を取得し、サンプリングする。

ステップ１：サンプリングされた組み合わされた値を表すためのコードＣＯＤＥ１を導出する。

ステップ２：ＣＯＤＥ１に関する、サンプリングされた組み合わされた値の残留分を表すためのコードＣＯＤＥ２を導出する。

ステップ３：ＣＯＤＥ１＋ＣＯＤＥ２に関する、サンプリングされた組み合わされた値の残留分を表すためのコードＣＯＤＥ３を導出する。

ステップ４：ステップ０、１、２、３からのコードを任意選択的な不整合情報と組み合わせることによって、アナログ入力値ＶＩＮ（ｎ）を表すためのコードＤＯＵＴ（ｎ）を導出する。

ステップ０は、特許第｀４４３号に詳細に記載されている。ここでは、要約／概要を提供する（図１および図２を参照されたい）。取得段階の間、入力電圧ＶＩＮ（ｔ）が、第１のコンデンサセグメント１０２－１内の１つ、いくつか、またはＮ１個すべてのコンデンサに印加され得る。アナログディザ値が、ディザコードＤＸ（ｎ）をＤ／Ａ変換することによって第２のコンデンサセグメント１０２－２を介して適用され得る。第３のコンデンサセグメント１０２－３は、公称オフセット（例えば、ゼロ）を提供するように部分的に選択され得る、所定の固定「リセット」状態に構成され得る。スイッチ１０８は、取得段階の間、第１のコンデンサセグメント１０２－１の接続部、第２のコンデンサセグメント１０２－２の接続部、および第３のコンデンサセグメント１０２－３の接続部を所定の電位（例えば、接地）に結合し得、ここで、所定の電位に結合される接続部は、入力電圧ＶＩＮ（ｔ）、アナログディザ値、および所定の固定「リセット」状態が適用される接続部とは異なる。サンプリングスイッチ１０８がＶＩＮ（ｎ）のためのサンプリング時点に開かれたときに、ＣＤＡＣコンデンサアレイ１０２に適用された値の組み合わせ（組み合わされた値）が、ノード１０４でサンプリングされ、実質的に分離された電荷量によって表され得る。サンプリングスイッチ１０８がサンプリングインスタンスに開かれたとき、第１のコンデンサセグメント１０２－１、第２のコンデンサセグメント１０２－２、および第３のコンデンサセグメント１０２－３の電荷部分は、ノード１０４で実質的に分離され得る。ステップ１の準備において、公称上等価の組み合わされた値が、サンプリング時点にまたはその頃に第１の量子化回路ＡＤＣ１ １１４－１によってサンプリングされ得る。ＡＤＣ１ １１４－１は、入力電圧ＶＩＮ（ｔ）とディザコードＤＸ（ｎ）とを受信するように構成され得る。一実施形態では、ＡＤＣ１ １１４－１に提供されるディザコードＤＸ（ｎ）は、マルチプレクサ回路１０６－３を介してＣＤＡＣコンデンサアレイ１０２に提供されたディザコードＤＸ（ｎ）よりも粗い分解能に切り捨てられ得る。

ここで、ステップ１を考える（サンプリングされた組み合わされた値を表すためのコードＣＯＤＥ１を導出する）。量子化回路ＡＤＣ１ １１４－１は、ＶＩＮ（ｎ）のサンプリング時点においてＣＤＡＣコンデンサアレイ１０２でサンプリングされた組み合わされた値と公称上等価であるサンプリング組み合わされた値を表すためにＣＯＤＥ１を提供するように構成された任意のタイプの量子化器／ＡＤＣ回路であり得る。公称値は、ＣＯＤＥ１（ｎ）＝ＶＩＮ（ｎ）／ＶＳＣＡＬＥ＋ＤＸ（ｎ）＋ＯＦＦＳＥＴ１であり得、ここで、ＶＳＣＡＬＥはスケーリング係数であり得、ＯＦＦＳＥＴ１は定数値であり得る。ＣＯＤＥ１の分解能は、ＣＤＡＣ１０２によってサンプリングされた組み合わされた値と比較して、ＡＤＣ１ １１４－１によってサンプリングされた組み合わされた値に期待され得る不整合の程度に基づいて選択され得る。例示的な実施形態では、推定される最悪の場合の不整合誤差は、フルスケールの１パーセントであり得、ＣＯＤＥ１の分解能は、８ビットであるように選択され得る。８ビットの分解能で、ＡＤＣ１ １１４－１は、フラッシュ量子化器、２段階量子化器、逐次近似レジスタ（ＳＡＲ）ＡＤＣ、電圧制御発振器（ＶＣＯ）ベースの量子化器、パイプラインＡＤＣ、または用途に好適であると見なされ得る任意の他のタイプの量子化器であり得る。小さな回路サイズ、低電力、および高速動作は、ＡＤＣ１１４－１にとって所望の特性であり得る。低電力消費を目標とし得る例示的な実施形態では、ＡＤＣ１ １１４－１は、ＣＤＡＣコンデンサアレイ１０２よりも著しく小さいＣＤＡＣコンデンサアレイを備えるＳＡＲＡＤＣであり得る。これらの実施形態では、例えば、ＳＡＲＡＤＣとして実装されるＡＤＣ１ １１４－１の総キャパシタンスは、ＣＤＡＣコンデンサアレイ１０２の総キャパシタンスの１０パーセント未満であり得る。例えば、ＳＡＲＡＤＣ１ １１４－１は、１ｐＦ未満の総キャパシタンスを有するＣＤＡＣコンデンサアレイを備え得る。第１のコンデンサセグメント１０２－１の右側は、ステップ１の間、浮動でもよい（換言すれば、すべてのスイッチ１１０－１が開いていてもよい）。ＣＤＡＣコンデンサアレイ１０２の第２および第３のセグメントは、ステップ０の間と同様に構成されたままであり得る。別の実施形態では、ＡＤＣ１ １１４－１は、ＶＩＮ（ｔ）をサンプリングし、ディザコードＤＸ（ｎ）と数値的に組み合わされてＣＯＤＥ１を提供するコードを導出するように構成され得る。したがって、ＡＤＣ１ １１４－１は、ＣＤＡＣコンデンサアレイ１０２でサンプリングされた組み合わされた値を近似的に表すためのＣＯＤＥ１を導出するために、ＡＤＣ１ １１４－１によってサンプリングされたアナログ量のディザを含む必要はない（ただし、含んでもよい）。

ここで、ステップ２を考える（ＣＯＤＥ１に関する、サンプリングされた組み合わされた値の残留分を表すためのコードＣＯＤＥ２を導出する）。増幅器回路１１８は、スイッチ１１０－３を介して第３のコンデンサセグメント１０２－３によって提供される負のフィードバック付きで構成され得る。近似ＣＯＤＥ１が、ＣＤＡＣコンデンサアレイ１０２でサンプリングされた組み合わされた値にどのくらい良好に関すると期待できるか（信頼できる）に部分的に基づいて、ゲイン係数ＧＡＩＮ２（換言すれば、負のフィードバックの量）が選択され得る。ゲイン係数ＧＡＩＮ２は、ＣＯＤＥ１の分解能および精度に関して冗長性を提供するように選択され得る。大きなゲイン係数ＧＡＩＮ２と組み合わされたＣＯＤＥ１の比較的不正確な値は、ステップ２の間に増幅器１１８を飽和させ得る。比較的小さなゲイン係数ＧＡＩＮ２が、飽和を防ぐために選択され得る。ＣＯＤＥ１の分解能が８ビットであり得る例示的な実施形態では、ゲイン係数は、ＧＡＩＮ２＝６４であり得る。

制御回路１０１は、ＡＤＣ１ １１４－１からＣＯＤＥ１を受信し、それをＣＤＡＣコンデンサアレイ１０２に、コードＢの第１のセグメントＢ１およびＢの第２のセグメントＢ２を介して適用するように構成され得る。コードは、ＣＯＤＥ１（ｎ）＝Ｂ（ｎ，２）＝Ｂ１（ｎ，２）＋Ｂ２（ｎ，２）である数値を表し得る。したがって、ＣＯＤＥ１に対応する値は、ＣＤＡＣコンデンサアレイ１０２に、ＢのコードセグメントＢ１およびＢ２を介して適用され得る。例示的な実施形態では、ＣＯＤＥ１の分解能は、コードセグメントＢ１の分解能以下であり得る。その場合、ＣＯＤＥ１の割り当ては、Ｂ１（ｎ，２）＝ＣＯＤＥ１（ｎ）かつＢ２（ｎ，２）＝０であり得る。しかしながら、別の例示的な実施形態では、ＣＯＤＥ１の８ビット分解能は、コードセグメントＢ１の分解能を超え得る。第１のコンデンサセグメント１０２－１は、Ｎ１＝３２個のコンデンサを備え得、コードセグメントＢ１は、６つの対応する重み１６／３２、８／３２、４／３２、２／３２、１／３２、および１／３２を有する６つの物理的ビットを使用してコード化され得る。コードセグメントＢ１の分解能は、（約）５ビットであり得る。コードＢと同様のフォーマットでＣＯＤＥ１を提供するためにＡＤＣ１ １１４－１を実装することは有利であり得る。例えば、ＡＤＣ１ １１４－１は、公称重み１６／３２、８／３２、４／３２、２／３２、１／３２、１／３２、１／６４、１／１２８、１／２５６を有するＣＤＡＣを備えるＳＡＲＡＤＣであり得る。ＣＯＤＥ１は、９つの物理的ビットによってコード化され得、ＣＯＤＥ１の分解能は、（約）８ビットであり得る。重み１６／３２、８／３２、４／３２、２／３２、１／３２、１／３２を有するＣＯＤＥ１の第１のグループの６つの物理的ビットは、コードＢ１（ｎ，２）に割り当てられ得る。重み１／６４、１／１２８、１／２５６を有するＣＯＤＥ１の第２のグループの３つの物理的ビットは、コードＢ２（ｎ，２）に割り当てられ得る。コードＢ２は、重み１／６４、１／１２８、１／２５６、１／５１２、１／１０２４、．．．、１／１０４８５７６を有するＮ２＝１５の物理的ビットを有するバイナリ加重コードであり得る。例示的な実施形態では、制御回路１０１は、ステップ２でＣＯＤＥ１を表すためのコードセグメントＢ１およびコードセグメントＢ２を提供するためのいかなる非自明な計算も実行する必要がない場合がある。別の例示的な実施形態では、制御回路１０１は、コードセグメントＢ１およびコードセグメントＢ２をＣＯＤＥ１の非自明な関数として導出するように構成され得る。例えば、Ｂ＝Ｂ１＋Ｂ２は、ＣＯＤＥ１に関して線形にスケーリングされ得る。線形スケーリングの勾配および／またはオフセットは、製造プロセスの一部として、例えば半導体回路の試験の一部として決定され得る。

マルチプレクサ回路１０６－３は、ＣＤＡＣの第２のセグメント１０２－２にＭ２（ｎ，２）＝Ｂ２（ｎ，２）を提供するように構成され得る。スクランブラ回路１０６－６は、Ｂ１（ｎ，２）を受信し、それをＮ１＝３２の物理的ビットを含む表現Ｍ１（ｎ，２）にコード化し得る。各ビットは、重み１／３２を有し得、Ｂ１（ｎ，２）の値が、保存され得、換言すればＭ１（ｎ，２）＝Ｂ１（ｎ，２）である。コードＭ１（ｎ，２）は、第１のコンデンサセグメント１０２－１内の各コンデンサに基準電位（ＶＨまたはＶＬ）を選択的に印加するようにスイッチ１１０－１を制御し得る。第１のコードＣＯＤＥ１（ｎ）＝Ｂ１（ｎ，２）＋Ｂ２（ｎ，２）＝Ｍ１（ｎ，２）＋Ｍ２（ｎ，２）は、ステップ０でコンデンサアレイ１０２のノード１０４でサンプリングされたアナログ入力値ＶＩＮ（ｎ）とディザ値との組み合わせを近似し得る。第１のコードの第１のセグメントＭ１（ｎ，２）は、コンデンサアレイ１０２の第１のセグメント１０２－１に適用され得る。第１のコードの第２のセグメントＭ２（ｎ，２）は、コンデンサアレイ１０２の第２のセグメント１０２－２に適用され得る。

増幅器１１８に対して負のフィードバックを提供するように構成されていない第３のコンデンサセグメント１０２－３内の任意のコンデンサは、ステップ２の間、所定の状態（ＶＬに接続されるなど）に構成され得る。増幅器１１８の出力は、ＣＯＤＥ１に関する、サンプリングされた組み合わされた値の増幅された残留分であり得る電圧に実質的に落ち着き得る。増幅係数は、負の値（－６４など）であり得るが、極性は、この説明において合理的に無視され得る（例えば、ＧＡＩＮ２＝絶対値（－６４）＝６４）。第２の量子化回路ＡＤＣ２ １１４－２は、増幅された残留電圧を受信し、残留分を表すためのコードＣＯＤＥ２（ｎ）を提供するように構成され得る。１つの例示的な実施形態では、（ＡＤＣ２ １１４－２のパラメータを含むが、これらに限定されない）ＡＤＣ１００の様々なパラメータは、ＣＯＤＥ２（ｎ）の公称値がＣＯＤＥ２（ｎ）＝ＶＩＮ（ｎ）／ＶＳＣＡＬＥ＋ＤＸ（ｎ）－ＣＯＤＥ１（ｎ）＋ＯＦＦＳＥＴ２であり得るように選択され得、ここで、ＶＳＣＡＬＥはスケーリング係数であり得、ＯＦＦＳＥＴ２は定数値であり得る。いくつかの実施形態では、ＣＯＤＥ２（ｎ）は、第２のスケーリング係数ＳＣＡＬＥ２をさらに含み得、したがって、ＣＯＤＥ２（ｎ）＝（ＶＩＮ（ｎ）／ＶＳＣＡＬＥ＋ＤＸ（ｎ）－ＣＯＤＥ１（ｎ））／ＳＣＡＬＥ２＋ＯＦＦＳＥＴ２であり、ここで、ＳＣＡＬＥ２は、ＧＡＩＮ２の値と第２の量子化回路１１４－２のスケーリング係数とに応答し得る。ゲイン係数ＧＡＩＮ２は、ＣＯＤＥ２（ｎ）を表す各物理的ビットの重み係数に含まれてもよく、または相殺されてもよい。ＣＯＤＥ２の分解能は、負のフィードバックを含む増幅器回路１１８と量子化器回路ＡＤＣ２ １１４－２とに期待（依拠）され得る精度に基づいて選択され得る。ＡＤＣ２ １１４－２は、フラッシュ量子化器、２段階量子化器、ＳＡＲＡＤＣ、ＶＣＯベースの量子化器、パイプラインＡＤＣ、または用途に好適であると見なされ得る任意の他のタイプの量子化器であり得る。小さな回路サイズ、低電力、および高速動作は、ＡＤＣ２ １１４－２の所望の特性であり得る。例示的な実施形態では、ＡＤＣ２ １１４－２は、ＣＤＡＣコンデンサアレイ１０２よりも著しく小さいＣＤＡＣコンデンサアレイを備えるＳＡＲＡＤＣであり得る。例えば、ＳＡＲＡＤＣ２ １１４－２は、１ｐＦ未満の総キャパシタンスを有するＣＤＡＣコンデンサアレイを備え得、ここで、ＣＤＡＣコンデンサアレイ１０２は、１ｐＦよりも大きい総キャパシタンス（４０ｐＦなど）を有し得る。ＣＯＤＥ２の分解能は、（約）１０ビットであり得る。ＣＯＤＥ２は、１０を超える物理的ビットによって表され得、ビット重みは、冗長性を提供するＡＤＣ２の特徴（例えば、ＣＤＡＣコンデンサアレイの公称スケーリング）に基づき得る。例えば、ＣＯＤＥ２は、重み１／１２８、１／２５６、１／５１２、１／１０２４、１／２０４８、１／２０４８、１／４０９６、１／８１９２、１／１６３８４、１／１６３８４、１／３２７６８、１／６５５３６を有する１２の物理的ビットによって表され得る。第１の定量器ＡＤＣ１ １１４－１は、ＣＯＤＥ２（ｎ）の所望の平均値および／または増幅された残留電圧の所望の平均値を設定するために、ＣＯＤＥ１（ｎ）にオフセットを提供するように構成され得る。ＣＯＤＥ２（ｎ）の平均値は、約１／１２８など、可能値範囲の中央付近であり得る。ＣＯＤＥ２の可能値範囲は、単極性であり得る。別の例示的な実施形態では、ＣＯＤＥ２の可能値範囲は、双極性であり得、ＣＯＤＥ２（ｎ）の公称平均値は、約０であり得る。

ＣＯＤＥ１（ｎ）が１組の所望の特性を有する、例えばＣＯＤＥ１（ｎ）≒ＶＩＮ（ｎ）／ＶＳＣＡＬＥ＋ＤＸ（ｎ）＋ＯＦＦＳＥＴ１である場合、ＤＸ（ｎ）が実質的に確率的なプロセスから導出されるとき、ＣＯＤＥ２（ｎ）は、実質的に確率的なプロセスの結果であり得る。例えば、ＤＸ（ｎ）は、制御回路１０１に含まれる実質的にランダムな値を生成する回路によって提供され得る。具体的には、信号として評価される場合、ＣＯＤＥ２（ｎ）は実質的にノイズ様の信号であり得、それは実質的にＶＩＮ（ｎ）と相関しなくてもよい。しかしながら、ＡＤＣ１ １１４－１がアナログ不完全性（例えば、ゲイン誤差）を被る場合、そうすると、ＣＯＤＥ２（ｎ）およびＶＩＮ（ｎ）は、いくぶん相関し得る。特許第｀４４３号（第１２列２０～３６行）の教示は、いくつかの実施形態では、線形性を改善するために、ステップ（ｎ，３）で第２のコンデンサセグメント１０２－２内のコンデンサを制御する任意のビットシーケンスとのＶＩＮ（ｎ）の相関を低減することが目的であり得ることを含む。したがって、Ｍ２（ｎ，３）の任意の個別物理的ビットとのＶＩＮ（ｎ）の相関を含む、ＶＩＮ（ｎ）およびＭ２（ｎ，３）の相関を低減する（理想的には回避する）ことが目的であり得る。特許第｀４４３号の教示は、第１４列２８～４９行に記載されている洗練された目的も含み得る。ＡＤＣ１００の線形性は、ＣＯＤＥ１とＣＯＤＥ２とを、（例えば、特許第｀９０５号の図４のＡＤＣ２００について示されたように、ＣＤＡＣコンデンサアレイの異なるセグメントを介して）アナログドメイン内で組み合わせることによってではなく、ステップ３でデジタル的／数値的に（換言すれば、デジタルドメイン内で）組み合わせることによって改善され得る。

ＣＯＤＥ２（ｎ）は、コンデンサアレイ１０２に適用された第１のコードＣＯＤＥ１（ｎ）＝Ｍ１（ｎ，２）＋Ｍ２（ｎ，２）に関する、コンデンサアレイ１０２のノード１０４でサンプリングされたアナログ入力値ＶＩＮ（ｎ）およびディザ値の組み合わせの残留分を表す第２のコードであり得る。

ここで、ステップ３を考える（ＣＯＤＥ１＋ＣＯＤＥ２に関する、サンプリングされた組み合わされた値の残留分を表すためのコードＣＯＤＥ３を導出する）。ＣＯＤＥ１およびＣＯＤＥ２は、デジタル的／数値的に組み合わされ得、組み合わされた値Ｂ＝ＣＯＤＥ１＋ＣＯＤＥ２は、Ｂの第１のセグメントＢ１および第２のセグメントＢ２を介してＣＤＡＣコンデンサアレイ１０２に適用され得る。例えば、制御回路１０１は、ＣＯＤＥ１とコード２とをデジタル的／数値的に組み合わせて組み合わされた値Ｂを生成し、組み合わされた値Ｂを、組み合わされた値Ｂの第１のセグメントＢ１および第２のセグメントＢ２を介してＣＤＡＣコンデンサアレイ１０２に適用し得る。Ｂの第１のセグメントＢ１は、スクランブラ回路１０６－６によってコード化され得る。Ｂの第２のセグメントＢ２は、Ｂ１の最小重み係数（最下位ビットＬＳＢなど）と実質的に同じ幅であり得る可能値範囲を有し得る。Ｂの第２のセグメントＢ２は、冗長性を提供する必要がない場合があり、それは、ＡＤＣ１００の線形性に有益であり得る。

制御回路１０１は、Ｂ（ｎ，３）＝ＣＯＤＥ１（ｎ）＋ＣＯＤＥ２（ｎ）を計算するように構成され得る。Ｂ（ｎ，３）の第２のセグメントＢ２（ｎ，３）のバイナリ加重表現は、Ｂ（ｎ，３）のバイナリ加重表現から１群のビットを選択することによって、曖昧さなく導出され得る。しかしながら、Ｂ１（ｎ、３）をコード化するための物理的フォーマットがある程度の冗長性を提供し得るので、Ｂ１（ｎ、３）＝Ｂ（ｎ、３）－Ｂ２（ｎ、３）の数値を複数の方法でコード化することが可能であり得る。スクランブラ回路１０６－６の特性は、別の実施形態では、Ｂ１の特定のタイプのコード化が好適であり得るかどうかを判定し得る。１つの実施形態では、スクランブラ回路１０６－６がＢ１から温度計コードを導出するように構成されている場合、Ｂ１のすべてのタイプのコード化は等価であり得、例えば米国特許第６，３４８，８８４号を参照されたい。特許第｀４４３号の第２２列は、Ｂ１がいくぶん任意にコード化され得るものを含め、スクランブラ回路１０６－６のいくつかの選択肢を説明している。スクランブラ回路１０６－６は、回転スクランブラ、バタフライスクランブラ、ツリースクランブラ、またはＰＨＯＳＩＴＡには知られた任意の他のタイプのスクランブラを含み得る。いくつかの実施形態では、スクランブラ回路１０６－６は、コード化機能を実装し得、スクランブラ回路１０６－６のいくつかの入力端子は、スクランブラ回路１０６－６のいくつかの出力端子とは異なり得る。Ｂ２（ｎ，３）の非冗長（例えば、バイナリ加重）コード化は、Ｍ２（ｎ，３）のすべての物理的ビットに対して比較的良好な、特許第｀４４３号（第１３列１０～１５行）に記載されているような近似を行うのに有益であり得る。これは、ＡＤＣ１００の線形性を改善するのに有益であり得る。図２は、Ｂ１の値が、ステップ２の値Ｂ１（ｎ，２）からステップ３の別の値Ｂ１（ｎ，３）に変化し得ることを示す。したがって、スクランブラ回路１０６－６によって提供されたコードＭ１は、ステップ２の値Ｍ１（ｎ，２）からステップ３の別の値Ｍ１（ｎ，３）に変化し得る。いくつかの変換サイクルでは、コードは、（例えば、ｎ、Ｂ１（ｎ，２）＝Ｂ１（ｎ，３）のいくつかの値について）ステップ２からステップ３に変化しない場合がある。１つの実施形態では、ＣＯＤＥ２（ｎ）の可能値範囲は、単極性であり得、かつ／または値Ｂ１（ｎ、３）－Ｂ１（ｎ、２）の変化は、最大で１ビットのＭ１変化値に対応し得る。これは、ＣＤＡＣコンデンサ１０２－１のスイッチングおよび基準回路１０７の負荷を低減するのに有益であり得る。

ステップ３でＣＤＡＣに適用されるＢ（ｎ，３）に関する、ＣＤＡＣコンデンサアレイ１０２でサンプリングされた組み合わされた値の残留分は、比較的小さく、ＶＩＮ（ｎ）と実質的に相関しなくてもよい。例示的な実施形態では、（ＡＤＣ２ １１４－２のパラメータを含むが、これらに限定されない）ＡＤＣ１００の様々なパラメータは、残留分を表すＣＯＤＥ３（ｎ）の公称値がＣＯＤＥ３（ｎ）＝ＶＩＮ（ｎ）／ＶＳＣＡＬＥ＋ＤＸ（ｎ）－Ｂ（ｎ，３）＋ＯＦＦＳＥＴ３であるように選択され得、ここで、ＶＳＣＡＬＥはスケーリング係数であり得、ＯＦＦＳＥＴ３は定数値であり得る。式は、Ｂ（ｎ，３）＝ＣＯＤＥ１（ｎ）＋ＣＯＤＥ２（ｎ）のとき、ＣＯＤＥ１（ｎ）に含まれる誤差（例えば、ＡＤＣ１ １１４－１によってサンプリングされた値の不整合）が、ＣＯＤＥ２（ｎ）によって補償され得ることを反映する。

ＣＯＤＥ１（ｎ）＝Ｍ１（ｎ，２）＋Ｍ２（ｎ，２）をＣＯＤＥ２（ｎ）と組み合わせて、組み合わされたコードＢ（ｎ，３）＝Ｍ１（ｎ，３）＋Ｍ２（ｎ，３）を導出し得る。組み合わされたコードの第１のセグメントＭ１（ｎ，３）は、コンデンサアレイ１０２の第１のセグメント１０２－１に適用され得る。組み合わされたコードの第２のセグメントＭ２（ｎ，３）は、コンデンサアレイ１０２の第２のセグメント１０２－２に適用され得る。セグメントＭ１（ｎ、３）およびＭ２（ｎ、３）の両方は、第２のコードＣＯＤＥ２（ｎ）に応答し得る。

ＣＯＤＥ１（ｎ）を導出するためのステップ１におけるＡＤＣ１００の動作は、ステップ２およびステップ３の間の動作よりも比較的重要ではない場合がある。ＣＯＤＥ２（ｎ）を導出するためのステップ２におけるＡＤＣ１００の動作は、ステップ３でＣＯＤＥ３（ｎ）によって表されるべき残留分の特性を実質的に決定し得る。残留分は、ＶＩＮ（ｎ）と実質的に相関しない場合があり、ＣＯＤＥ３（ｎ）に含まれる誤差は、ＡＤＣ１００の線形性にとって比較的重要ではない場合がある。ＣＯＤＥ３（ｎ）を導出するためのステップ３におけるＡＤＣ１００の動作は、ＡＤＣ１００のノイズおよびオフセット仕様に影響を及ぼし得る。

ステップ３では、増幅器回路１１８は、第３のコンデンサセグメント１０２－３によって提供される負のフィードバック付きで構成され得る。ゲイン係数ＧＡＩＮ３は、ＣＯＤＥ３（ｎ）によって表されるべき残留分の期待される最悪の場合の（最大の）大きさに部分的に基づいて選択され得る。いくつかの実施形態では、ゲイン係数ＧＡＩＮ３は、少なくとも２５０の絶対値を有し得る。例示的な実施形態では、Ｂ（ｎ，３）＝ＣＯＤＥ１（ｎ）＋ＣＯＤＥ２（ｎ）の分解能は、（約）１６ビットであり得、コンデンサ１０２－３は、増幅器回路１１８がゲイン係数ＧＡＩＮ３＝２０４８を提供するように構成され得る。

増幅回路１１８の出力は、Ｂ（ｎ，３）＝ＣＯＤＥ１（ｎ）＋ＣＯＤＥ２（ｎ）に関する、サンプリングされた組み合わされた値の増幅された残留分であり得る電圧に実質的に落ち着き得る。第２の量子化回路ＡＤＣ２ １１４－２は、増幅された残留電圧をサンプリングするように、かつ残留分を表すコードＣＯＤＥ３（ｎ）を提供するように構成され得る。ゲイン係数ＧＡＩＮ３は、ＣＯＤＥ３（ｎ）を表す各物理的ビットの重みに含まれてもよく、または相殺されてもよい。ＣＯＤＥ３（ｎ）の分解能は、（約）１０ビットであり得るＣＯＤＥ２（ｎ）の分解能に等しくあり得る。ＣＯＤＥ３（ｎ）は、１０を超える物理的ビットによって表され得、ビット重みは、冗長性（例えば、ＣＤＡＣコンデンサアレイの公称スケーリング）を提供するＡＤＣ２ １１４－２の特徴に基づき得る。例えば、ＣＯＤＥ３は、重み１／４０９６、１／８１９２、１／１６３８４、１／３２７６８、１／６５５３６、１／６５５３６、１／１３１０７２、１／２６２１４４、１／５２４２８８、１／５２４２８８、１／１０４８５７６、１／２０９７１５２を有する１２の物理的ビットによって表され得る。

ＣＯＤＥ３（ｎ）は、コンデンサアレイ１０２に適用された組み合わされたコードＢ（ｎ，３）＝Ｍ１（ｎ，３）＋Ｍ２（ｎ，３）に関する、コンデンサアレイ１０２のノード１０４でサンプリングされたアナログ入力値ＶＩＮ（ｎ）とディザ値との組み合わせの残留分を表す第３のコードであり得る。

例示的な実施形態では、ＡＤＣ１００の様々なパラメータは、ＤＯＵＴ（ｎ）の公称値が（ＶＩＮ（ｎ）／ＶＳＣＡＬＥ）＝ＣＯＤＥ１（ｎ）＋ＣＯＤＥ２（ｎ）＋ＣＯＤＥ３（ｎ）－ＤＸ（ｎ）であり得るように選択され得る。値ＤＯＵＴ（ｎ）の分解能は、（約）２１ビットであり得る。分解能は、ＧＡＩＮ３が（例えば、２０４８から１０２４に）相対的に低減される場合、別の実施形態では、相対的に低くてもよい（例えば、２０ビット）。大きなゲイン係数ＧＡＩＮ３は、ＣＯＤＥ３（ｎ）を介してＡＤＣ２ １１４－２からのノイズ寄与を抑制するのに有益であり得る。ＡＤＣ２ １１４－２の分解能（ＣＯＤＥ２および／またはＣＯＤＥ３の分解能など）とゲイン係数ＧＡＩＮ３とは、ＡＤＣ１００の目標ノイズ仕様に基づいて選択され得る。ノイズレベルおよび／またはＡＤＣ２の分解能がＡＤＣ１００のノイズ仕様に比較的少ない影響を与えるように、ＡＤＣ１００のパラメータを選択することは有利であり得る。

ステップ３で増幅器１１８に負のフィードバックを提供するように構成されていない第３のコンデンサセグメント１０２－３内の任意のコンデンサは、所定の状態で構成され得る（例えば、ＶＬに接続され得る）。

ＰＨＯＳＩＴＡは、増幅器１１８が、ＡＤＣ１００のオフセット仕様を改善するための自動ゼロ化回路（図示せず）および／または他の回路および方法を含み得ることを認識するであろう。

ＰＨＯＳＩＴＡはさらに、いったんＡＤＣ２が、ＣＯＤＥ３（ｎ）を導出するために必要な増幅された残留電圧をサンプリングすると、増幅器１１８が低電力モードになり得る（例えば、それがオフにされ得る）ことを認識するであろう。

ＰＨＯＳＩＴＡはさらに、ＡＤＣ２ １１４－２が、ステップ２で第１の分解能のＣＯＤＥ２（８ビットなど）を提供し、ステップ３で第２の分解能のＣＯＤＥ３（１０ビットなど）を提供するように構成され得ることを認識するであろう。代替的に、第３の量子化器回路ＡＤＣ３（図示せず）が設けられ、ステップ３でＣＯＤＥ３を提供するように構成され得、ＡＤＣ２ １１４－２が、ステップ２でＣＯＤＥ２を提供するように（かつ、ステップ３では不活性であるように）構成され得る。別の実施形態では、単一の量子化回路が、ステップ１でＡＤＣ１ １１４－１として動作するように構成され得、かつそれが、ステップ２およびステップ３でＡＤＣ２ １１４－２として動作するようにさらに構成され得る。

ここで、ステップ４を考える（ステップ０、１、２、３からのコードを任意選択的な不整合情報と組み合わせることによってアナログ入力値ＶＩＮ（ｎ）を表すためのコードＤＯＵＴを導出する）。不整合情報は、コンデンサ比の潜在的な不整合および／または他のアナログ不完全性を表す複数のコードを含み得る。例示的な実施形態では、制御回路１０１は、ＤＯＵＴ（ｎ）＝ＣＯＤＥ１（ｎ）＋ＣＯＤＥ２（ｎ）＋ＣＯＤＥ３（ｎ）－ＤＸ（ｎ）を計算するように構成され得る。ＣＤＡＣコンデンサアレイ１０２のコンデンサ比の潜在的な不整合は考慮されていない場合があり、コンデンサ１０２の不整合は、ＤＯＵＴ（ｎ）においてノイズ様誤差（不整合誘発ノイズ）を誘発し得る。ＡＤＣ１００の線形性は、ＣＤＡＣコンデンサアレイ１０２の潜在的な不整合によって実質的に影響を受けない場合がある。ＤＯＵＴを計算するときに不整合情報を含める理由は、不整合誘発ノイズを（例えば、熱ノイズによって特徴付けられるレベル未満に）低減することにより、信号対雑音比（ＳＮＲ）を改善するためであり得る。

スクランブラ回路１０６－６およびディザコードＤＸ（ｎ）は、特許第｀４４３号の、特に特許第｀４４３号の図１０ｂのスクランブラ回路２０６－６に関してさらに説明されているように、いかなる不整合誘発ノイズのパワースペクトル密度も実質的に均一であり得るように提供および構成され得る。具体的には、例示的な実施形態では、スクランブラ回路１０６－６は、特許第｀４４３号の第１１列５４～６２行に要約されているように実装され得る。例えば、スクランブラ回路１０６－６は、第１のコンデンサセグメント１０２－１の不整合によって誘発された誤差を、実質的にホワイトノイズ様の誤差信号に公称上ランダム化し得るゼロ次不整合整形エンコーダとして実装され得る。ディザコードＤＸ（ｎ）は、Ｎ２個の実質的に独立したコイントスビットシーケンスとして制御回路１０１によって提供され得る（第１２列４９～５７行を含む特許第｀４４３号）。制御回路１０１は、ＤＸ（ｎ）を導出するための擬似乱数発生器を備えてもよく、または、相対的により多い／より良好なランダムであるビットシーケンス（例えば、繰り返しのない実質的にランダムなシーケンス）を提供するための（特許第｀４４３号に匹敵する）他の回路を備えてもよい。真にランダムなビットシーケンスを使用し得るが、この教示の目的を達成するには、真にランダムなディザは必要ではない場合がある。ＤＸ（ｎ）が少なくともランダム様であれば十分であり得、これは、擬似乱数発生器によって満たされ得る比較的低い標準である。例えば、ディザコードＤＸ（ｎ）は、複数の擬似ランダムビットを含み得、複数の擬似ランダムビットは、線形フィードバックシフトレジスタ（ＬＦＳＲ）発生器またはセルラオートマトンに基づくものなどの擬似乱数発生器によって生成され得る。繰り返しのない実質的にランダムなシーケンスが、いくつかの実施形態には好ましくあり得る。

特許第｀４４３号は、別の実施形態において、スクランブラ回路１０６－６として設けられ得るスクランブラ回路をさらに教示している。特に、特許第｀４４３号は、いかなる不整合誘発ノイズのパワースペクトル密度も実質的に不均一であり得る／整形され得るように、スクランブラ回路２０６－６（特許第｀４４３号の図７）およびディザコードＤＸ（ｎ）が提供され得ることを教示している（特許第｀４４３号の図１０ｃ）。具体的には、スクランブラ回路２０６－６（特許第｀４４３号の図７）は、一次以上の不整合整形エンコーダであり得る。（特許第｀４４３号の第１１列６２行以降）さらに、先の特許開示で出願人によって記載されているように、コンデンサ１０２－２の不整合によって誘発される誤差の一次以上の整形（調節）を達成するために、ディザコードＤＸ（ｎ）は、入力ＤＸ（ｎ－１）として、Ｂ２（ｎ－１，３）と、任意選択的に、不整合誘発誤差に埋め込まれ得る潜在的なパターン（例えば、アイドルトーン）を低減するための１つ以上の実質的にランダムなビットとを受信する状態マシンによって導出され得る。状態マシンは、コンデンサ１０２－２を駆動するＭ２の各個別ビットのスペクトル特性を効果的に調節するように構成され得る。

一実施形態では、不整合情報（例えば、コンデンサ比の潜在的な不整合および／または他のアナログ不完全性を表すコード）が制御回路１０１に提供され得、制御回路１０１は、ＤＯＵＴ（ｎ）を導出するときに不整合情報を含むように構成され得る。不整合情報は、製造プロセスの一部として、例えば半導体回路の試験の一部として導出され得る。代替的に、不整合情報は、（例えば、電源投入、アイドル期間、もしくは中断の間の）前景較正によるかまたは（例えば、統計的方法を使用しての）バックグラウンド較正によるかのいずれかで、ＡＤＣ１００の通常動作中に現場で導出され得る。Ｙａｎｇの米国特許第７，７０５，７６５号は、ＣＤＡＣの重み付け係数がどのように測定され得るか、および測定された重み付け係数を表すデジタルコードがどのように記憶され、Ａ／Ｄ変換動作からのデジタルコードと組み合わされて、アナログ信号値を表すコード化された数値を導出し得るかを記載している。米国特許第７，７０５，７６５号は、参照により本明細書に組み込まれる。

公称値ＤＯＵＴ（ｎ）＝Ｍ１（ｎ，３）＋［Ｍ２（ｎ，３）－ＤＸ（ｎ）］＋ＣＯＤＥ３（ｎ）は、第３のコードＣＯＤＥ３（ｎ）と、組み合わされたコードＭ（ｎ，３）＝Ｍ１（ｎ，３）＋Ｍ２（ｎ，３）と、ステップ０でサンプリングされたディザ値を表すディザコードＤＸ（ｎ）との組み合わせであり得る。

不整合情報は、公称重み係数の潜在的な偏差を考慮するために、ＤＯＵＴ（ｎ）の計算に含まれ得、（不整合情報に基づいて補正された）推定重み係数が、特許第｀４４３号（特に、第８列１６～２９行）に記載されているように、ＤＯＵＴ（ｎ）の計算において各個別ビットに適用され得る。計算は、ＣＤＡＣの取得状態（ステップ０、ディザコードＤＸ（ｎ））と、ＣＤＡＣの評価状態（ステップ３、コードＭ１（ｎ、３）、Ｍ２（ｎ、３）およびＣＯＤＥ３（ｎ））と、に基づき得る。特許第｀４４３号のビットｙ１、ｙ２、ｙ３、ｙ４は、Ｍ１（ｎ、３）を表すビットであり得、特許第｀４４３号のビットｙ５、ｙ６、ｙ７、ｙ８、ｙ９、ｙ１０は、Ｍ２（ｎ，３）を表すビットであり得、特許第｀４４３号のビットｘ５、ｘ６、ｘ７、ｘ８、ｘ９、ｘ１０は、ＤＸ（ｎ）を表すビットであり得ることに留意されたい。さらに、特許第｀４４３号の第８列２４～２６行からのＤＯＵＴ＝ｙ１＊ｗ（Ｔ１）＋ｙ２＊ｗ（Ｔ２）＋ｙ３＊ｗ（Ｔ３）＋ｙ４＊ｗ（Ｔ４）＋（ｙ５－ｘ５）＊ｗ（Ｔ５）＋（ｙ６－ｘ６）＊ｗ（Ｔ６）＋（ｙ７－ｘ７）＊ｗ（Ｔ７）＋（ｙ８－ｘ８）＊ｗ（Ｔ８）＋（ｙ９－ｘ９）＊ｗ（Ｔ９）＋（ｙ１０－ｘ１０）＊ｗ（Ｔ１０）は、Ｍ１（ｎ，３）の各ビットの推定重みｗ（Ｔ１），ｗ（Ｔ２），ｗ（Ｔ３），ｗ（Ｔ４）と、Ｍ２（ｎ，３）の各ビットの推定重みｗ（Ｔ５），ｗ（Ｔ６），ｗ（Ｔ７），ｗ（Ｔ８），ｗ（Ｔ９），ｗ（Ｔ１０）と、ＤＸ（ｎ）と、に対応するＤＯＵＴ（ｎ）＝Ｍ１（ｎ，３）＋［Ｍ２（ｎ，３）－ＤＸ（ｎ）］＋ＣＯＤＥ３（ｎ）のビット単位計算であり得、ここで、各ビットは、公称重み係数に加えて、不整合情報に基づいた調整／補正であり得る推定（補正）重み係数を割り当てられていることに留意されたい。

コードＭ１（ｎ，３）の公称加重値Ｍ１（ｎ，３）は、公称重み（例えば、特許第｀４４３号の図２のＣＤＡＣ２０１の第１のセグメント２０１－１の各ビットに対する１／４）をコード内の各ビットに適用することによって計算され得る。コードＭ１（ｎ，３）の推定加重値ＥＷ＿Ｍ１（ｎ，３）は、推定重みをコード内の各ビットに適用することによって計算され得る。公称では、ＥＷ＿Ｍ１（ｎ，３）＝Ｍ１（ｎ，３）である。例えば、ビット［ｙ１、ｙ２、ｙ３、ｙ４］によって表されるＭ１（ｎ、３）の公称加重値は、Ｍ１（ｎ、３）＝ｙ１／４＋ｙ２／４＋ｙ３／４＋ｙ４／４であり得、Ｍ１（ｎ、３）の推定加重値は、ＥＷ＿Ｍ１（ｎ、３）＝ｙ１＊ｗ（Ｔ１）＋ｙ２＊ｗ（Ｔ２）＋ｙ３＊ｗ（Ｔ３）＋ｙ４＊ｗ（Ｔ４）であり得、ここで、ｗ（Ｔ１）、ｗ（Ｔ２）、ｗ（Ｔ３）、ｗ（Ｔ４）は、各ビットの重みの推定値であり得る。したがって、（特許第｀４４３号の第８列２４～２６行からの）ＤＯＵＴの表現は、公称計算ＤＯＵＴ（ｎ）＝Ｍ１（ｎ、３）＋［Ｍ２（ｎ、３）－ＤＸ（ｎ）］＋ＣＯＤＥ３（ｎ）の推定加重評価であり得、ここで、ｗ（Ｔ１）、ｗ（Ｔ２）、ｗ（Ｔ３）、ｗ（Ｔ４）、ｗ（Ｔ５）、ｗ（Ｔ６）、ｗ（Ｔ７）、ｗ（Ｔ８）、ｗ（Ｔ９）、ｗ（Ｔ１０）は、特許第｀４４３号の図２のＣＤＡＣ２０１に適用される各ビットの重みの推定値であり得る。換言すれば、（特許第｀４４３号の第８列２４～２６行からの）ＤＯＵＴの表現は、代替的に、ＤＯＵＴ（ｎ）＝ＥＷ＿Ｍ１（ｎ，３）＋［ＥＷ＿Ｍ２（ｎ，３）－ＥＷ＿ＤＸ（ｎ）］として表現され得る。この段落で言及されるように、Ｔ＊は、ＣＤＡＣコンデンサアレイ１０２内のコンデンサの入力端子を指し得、＊は、各コンデンサに割り当てられた番号（指標）を表し、番号は各コンデンサに固有である。ｗ（Ｔ＊）は、端子Ｔ＊に適用されるコード内のビットに適用される重み（例えば、推定重み）であり得る。例えば、ｙ＊は、Ｍ１（ｎ，３）のビットを表し得、ここで、＊は、Ｍ１（ｎ，３）内のビット位置を示す番号（指標）である。

コードの値は、それが推定加重値であることが明示的に述べられていない限り、公称加重値であると仮定され得る。コード名ＣＯＤＥＮＡＭＥに付加されたプレフィックス「ＥＷ＿」は、コードＣＯＤＥＮＡＭＥの推定加重値ＥＷ＿ＣＯＤＥＮＡＭＥを明示的に指すものである。

一実施形態では、不整合情報（例えば、コンデンサ比の潜在的な不整合および／または他のアナログ不完全性を表すコード）は、ＤＯＵＴ（ｎ）を導出するために組み合わされ得るコードＭ１（ｎ、３）、Ｍ２（ｎ、３）、ＤＸ（ｎ）、およびＣＯＤＥ３（ｎ）のうちの１つ以上のコード内の１つ以上のビットに推定重みを提供し得る。制御回路１０１は、不整合情報を受信するように、そしてバイナリ加重コードＤＯＵＴ（ｎ）＝ＥＷ＿Ｍ１（ｎ，３）＋ＥＷ＿Ｍ２（ｎ，３）－ＥＷ＿ＤＸ（ｎ）＋ＥＷ＿ＣＯＤＥ３（ｎ）を導出および出力するように構成され得る。不整合情報が実際の重みの明示的推定値を提供しない任意のコードの任意のビットに対しては、公称重みが使用され得る。換言すれば、公称重みは、任意のコード内の任意のビットについての重みのベースライン（初期またはデフォルト）推定値であり得る。

１つの実施形態では、不整合情報は、評価状態（ステップ３など）でＣＤＡＣコンデンサアレイ１０２の第１のセグメント１０２－１に適用されたコードＭ１（ｎ，３）の推定加重値ＥＷ＿Ｍ１（ｎ，３）を計算するために提供および使用され得る。不整合情報は、コードＭ１（ｎ、３）内の各ビットに対して推定重みを提供し得る。Ｍ２（ｎ，３）、ＤＸ（ｎ）、およびＣＯＤＥ３（ｎ）に対して公称加重値が計算され得、値を組み合わせて、サンプリングされた入力値ＶＩＮ（ｎ）を表す出力値ＤＯＵＴ（ｎ）を提供し得る。ＤＯＵＴ（ｎ）＝ＥＷ＿Ｍ１（ｎ，３）＋Ｍ２（ｎ，３）＋ＣＯＤＥ３（ｎ）－ＤＸ（ｎ）。

別の実施形態では、不整合情報は、評価状態（例えば、ステップ３）でＣＤＡＣコンデンサアレイ１０２に適用され得るコードＭ１（ｎ，３）およびＭ２（ｎ，３）の推定加重値ＥＷ＿Ｍ１（ｎ，３）およびＥＷ＿Ｍ２（ｎ，３）を計算するために提供および使用され得る。不整合情報はまた、取得状態（ステップ０など）でＣＤＡＣコンデンサアレイ１０２の第２のセグメント１０２－２に適用されたコードＤＸ（ｎ）の推定加重値ＥＷ＿ＤＸ（ｎ）を計算するために提供および使用され得る。ＣＯＤＥ３（ｎ）に対して公称加重値が計算されてもよい。値を組み合わせて、ＶＩＮ（ｎ）を表す出力コードＤＯＵＴ（ｎ）を提供し得る。ＤＯＵＴ（ｎ）＝ＥＷ＿Ｍ１（ｎ，３）＋ＥＷ＿Ｍ２（ｎ，３）－ＥＷ＿ＤＸ（ｎ）＋ＣＯＤＥ３（ｎ）。特許第｀４４３号に記載されているように、Ｍ２（ｎ，３）およびＤＸ（ｎ）のビットに対する推定重みは共用されてもよく、ＥＷ＿Ｍ２（ｎ，３）－ＥＷ＿ＤＸ（ｎ）は、ビット値差を使用して計算されてもよい。

別の実施形態では、不整合情報は、ＣＯＤＥ３（ｎ）の推定加重値ＥＷ＿ＣＯＤＥ３（ｎ）を計算するために提供および使用され得る。単一コードが、ＣＯＤＥ３（ｎ）内の各ビットの推定重みおよび公称重みの比ＲＡＴＩＯを指し得、したがって、ＥＷ＿ＣＯＤＥ３（ｎ）＝ＲＡＴＩＯ＊ＣＯＤＥ３（ｎ）である。したがって、不整合情報は、公称値ＣＯＤＥ３（ｎ）をスケーリングして、その推定加重値ＥＷ＿ＣＯＤＥ３（ｎ）を導出するために使用され得る。不整合情報は、コードＭ１（ｎ，３）、Ｍ２（ｎ，３）、およびＤＸ（ｎ）の推定加重値ＥＷ＿Ｍ１（ｎ，３）、ＥＷ＿Ｍ２（ｎ，３）、およびＥＷ＿ＤＸ（ｎ）を計算するために提供および使用され得る。値を組み合わせて、サンプリングされた入力値ＶＩＮ（ｎ）を表す出力値ＤＯＵＴ（ｎ）を提供し得る。ＤＯＵＴ（ｎ）＝ＥＷ＿Ｍ１（ｎ，３）＋ＥＷ＿Ｍ２（ｎ，３）－ＥＷ＿ＤＸ（ｎ）＋ＥＷ＿ＣＯＤＥ３（ｎ）。

別の実施形態では、１つ以上のコードＭ１（ｎ，３）、Ｍ２（ｎ，３）、ＤＸ（ｎ）、およびＣＯＤＥ３（ｎ）に対して、推定加重値が計算され得る。各場合において、推定加重値は、公称値と調整（偏差）値との和として計算され得る。不整合情報は、各調整（偏差）値を計算するために提供および使用され得る。

別の実施形態では、いかなる不整合誘発ノイズのパワースペクトル密度も（特許第｀４４３号の図１０ｃに示されてように）実質的に不均一であり得る／整形され得るように、スクランブラ回路１０６－６およびディザコードＤＸ（ｎ）が提供され得る。制御回路１０１は、１つ以上のコードＭ１（ｎ，３）、Ｍ２（ｎ，３）、ＤＸ（ｎ）、およびＣＯＤＥ３（ｎ）の推定加重値を計算して、サンプリングされた入力値ＶＩＮ（ｎ）を表す出力コードＤＯＵＴ（ｎ）を導出するために、不整合情報を受信および使用するように構成され得る。

図２は、サンプリングスイッチ１０８（図１）を制御し得る制御信号ＳＡＭＰのタイミングを示す。サンプリングスイッチ１０８は、取得段階ステップ（ｎ、０）の終了時または終了時近くのＶＩＮ（ｎ）のサンプリングインスタンスで開き得る。サンプリングスイッチ１０８は、３つの変換ステップステップ１、ステップ２、およびステップ３の間、開いたままであり得る。サンプリングスイッチ１０８は、ＡＤＣ２ １１４－２がＣＯＤＥ３（ｎ）を導出するために増幅された残留電圧をサンプリングした後に、閉じてもよい。例えば、スイッチ１０８は、ステップ３からステップ４への遷移中に閉じてもよく、スイッチ１１０－１（図１）は、ステップ４中に第１のコンデンサセグメント１０２－１にＶＩＮ（ｔ）を印加するように構成され得る。ステップ（ｎ，４）は、次の変換サイクルの取得段階ステップ（ｎ＋１，０）とオーバーラップしてもよい。別の実施形態では、コードＤＸは、サンプリングスイッチ１０８が閉じる時点またはその前に、ＤＸ（ｎ）からＤＸ（ｎ＋１）に遷移し得る。より一般的には、別の実施形態では、制御回路１０１を除くＡＤＣ１００は、ステップ３の終了時にリセットされ得る。ＡＤＣ１００の特定の部分（例えば、ＡＤＣ１ １１４－１）は、より早くリセットされてもよい。ＰＨＯＳＩＴＡは、図２の例示的なタイミングシーケンスが変更され得、図２が、本教示を最良に伝えるために描かれ得ることを認識するかもしれない。

本教示の多くの変形態様が予想される。例えば、図３は、図１のＡＤＣ１００と同様のＡＤＣ３００の完全差動実装形態を示す。完全差動入力電圧ＶＩＮ（ｔ）は、正電位ＶＩＮＰ（ｔ）と負電位ＶＩＮＭ（ｔ）との間の電圧差であり得る。完全差動の第１の量子化器ＡＤＣ１３１４－１は、差動電圧ＶＩＮ（ｔ）を受信するように、そして、ディザコードＤＸから導出されたアナログディザ値と組み合わされた、サンプリング時点にサンプリングされたＶＩＮ（ｔ）を表すための第１のコードＣＯＤＥ１を提供するように構成され得る。ＣＤＡＣは、正側コンデンサアレイ３０１Ｐと、負側コンデンサアレイ３０１Ｍと、を備え得る。各コンデンサアレイ３０１Ｐおよびコンデンサアレイ３０１Ｍは、３つのセグメントを含み、図１のコンデンサアレイ１０２と同様の全体的構造を有し得る。サンプリング時点でサンプリングされたＶＩＮ（ｔ）と、ディザコードＤＸから導出されたディザ値との組み合わせは、ノード３０４Ｐおよびノード３０４Ｍで実質的に分離された差分電荷量であり得る。サンプリングスイッチ３０８は、取得段階の間、各ノード３０４Ｐおよびノード３０４Ｍをバイアス電位（接地など）に接続する対称デバイスであり得る。完全差動残留分増幅器３１８の入力は、ノード３０４Ｐおよびノード３０４Ｍに接続され得、増幅された残留分を表す差動電圧を出力し得る。完全差動の第２の量子化器ＡＤＣ２ ３１４－２は、増幅器３１８から増幅された残留分を受信し、ＣＯＤＥ１に関する、組み合わされたサンプリング値の残留分を表すためのコードＣＯＤＥ２を提供し得、さらにＣＯＤＥ１およびＣＯＤＥ２の組み合わせに関する、組み合わされたサンプリング値の残留分を表すためのコードＣＯＤＥ３を提供し得る。スイッチ３１２Ｐおよびスイッチ３１２Ｍは、ＣＤＡＣコンデンサアレイ３０１ＰおよびＣＤＡＣコンデンサアレイ３０１Ｍの第３のセグメントを、増幅器３１８が変換サイクルのステップ２でゲイン係数ＧＡＩＮ２を提供し、さらに変換サイクルのステップ３でゲイン係数ＧＡＩＮ３を提供するための負のフィードバックとして構成し得る。制御回路１０１は、図１の制御回路１０１と類似または同一であり得る。制御回路１０１は、図２に示されたタイミングシーケンスと類似または同一であり得るタイミングシーケンスに従って、スイッチ３１２Ｐおよびスイッチ３１２Ｍに構成信号ＣＦＧを提供し得る。コードＭ１は、ＣＤＡＣコンデンサアレイ３０１ＰおよびＣＤＡＣコンデンサアレイ３０１Ｍの第１のセグメントを駆動するようにスイッチ３１０Ｐおよびスイッチ３１０Ｍを構成し得る。コードＭ２は、ＣＤＡＣコンデンサアレイ３０１ＰおよびＣＤＡＣコンデンサアレイ３０１Ｍの第２のセグメントを駆動するようにスイッチ３１１Ｐおよびスイッチ３１１Ｍを構成し得る。基準電圧回路１０７は、基準電位ＶＨおよびＶＬを、第１の極性のスイッチ３１０Ｐおよびスイッチ３１１Ｐと、第１の極性とは反対の第２の極性のスイッチ３１０Ｍおよびスイッチ３１１Ｍとに提供するように構成され得る。代替的および／または等価的に、別の実施形態では、コードＭ１およびコードＭ２は、第１の極性のコンデンサアレイ３０１Ｐに適用され得、かつそれらは、反対の第２の極性のコンデンサアレイ３０１Ｍに適用され得る。ＰＨＯＳＩＴＡは、完全差動回路の実装および動作に精通している可能性があり、図３のＡＤＣ３００が図１のシングルエンドＡＤＣ１００の機能的に等価の完全差動実装であり得ることを認識するかもしれない。

別の実施形態（図示せず）では、本教示は、参照により本明細書に組み込まれる米国特許第８，５７６，１０４号の教示と組み合わされ得る。このような組み合わせの目的は、図３のＶＩＮＰ（ｔ）およびＶＩＮＭ（ｔ）などの差動入力信号のための広い共通モード範囲を可能にすることであり得る。第１の量子化器回路ＡＤＣ１は、第１の極性のコードＣＯＤＥ１Ｐおよび第２の極性のコードＣＯＤＥ１Ｍを生成する１対の量子化器（図示せず）として実装され得る。第１の極性のコードＣＯＤＥ１Ｐは、第１の極性のディザコードＤＸＰから導出され得る第１の極性のディザ値と組み合わされた、サンプリングインスタンスにサンプリングされたＶＩＮＰ（ｔ）の組み合わせを表し得る。第２の極性のコードＣＯＤＥ１Ｍは、第２の極性のディザコードＤＸＭから導出され得る第２の極性ディザ値と組み合わされた、サンプリングインスタンスにサンプリングされたＶＩＮＭ（ｔ）の組み合わせを表し得る。ＶＩＮＰ（ｔ）およびＶＩＮＭ（ｔ）は実質的に異なり得る（例えば、共通モード構成要素はかなり変化し得る）ので、ＣＯＤＥ１ＰおよびＣＯＤＥ１Ｍは実質的に異なり得る。制御回路は、各シングルエンド変換を別々に処理するために、前半および後半で構成されてもよい。例えば、制御回路は、実質的に、図１の制御回路１０１の２つのインスタンスとして実装され得る。ディザコードＤＸＰとディザコードＤＸＭとは、互いに独立していてもよいが、互いに独立である必要はない。１つの実施形態は、実質的に、ＣＯＤＥ３を除いて、互いに独立したＶＩＮＰ（ｔ）およびＶＩＮＭ（ｔ）を処理および変換するように構成された、図１のＡＤＣ１００の２つのインスタンスとして実装され得る。（図示しない、図３の増幅器３１８およびＡＤＣ２に匹敵する）完全差動残留分増幅器回路が、変換サイクルのステップ３で図１の２つの増幅器回路１１８の各々を置き換え得る。ＣＯＤＥ３は、完全差動ベースで導出され得る。ＣＯＤＥ３は、ＶＩＮＰ（ｔ）の変換に使用される前半制御回路に第１の極性で提供され、ＶＩＮＭ（ｔ）の変換に使用される後半制御回路に反対の第２の極性で提供され得る。コードは、米国特許第８，５７６，１０４号にさらに詳細に記載されているように、様々な方法で組み合わせ、使用、および出力され得る。

以下の実施例を実例として提供する。

実施例１は、アナログ入力値を表すためのデジタル出力コードを提供するための方法であって、コンデンサアレイのノードでアナログ入力値とディザ値との組み合わせをサンプリングすることと、アナログ入力値とディザ値との組み合わせを近似する第１のコードを導出することと、第１のコードの第１のセグメントをコンデンサアレイの第１のセグメントに適用し、かつ第１のコードの第２のセグメントをコンデンサアレイの第２のセグメントに適用することと、アナログ入力値とディザ値との組み合わせの第１の残留分を表すための第２のコードを導出することであって、第１の残留分はコンデンサアレイに適用された第１のコードに関する、導出することと、第１のコードの数値と第２のコードの数値とを組み合わせて組み合わされたコードを導出することと、組み合わされたコードの第１のセグメントをコンデンサアレイの第１のセグメントに適用し、かつ組み合わされたコードの第２のセグメントをコンデンサアレイの第２のセグメントに適用することであって、組み合わされたコードの第１のセグメントおよび組み合わされたコードの第２のセグメントは第２のコードに応答する、適用することと、アナログ入力値とディザ値との組み合わせの第２の残留分を表すための第３のコードを導出することであって、第２の残留分はコンデンサアレイに適用された組み合わされたコードに関する、導出することと、第３のコードを組み合わされたコードおよびディザ値を表すディザコードと組み合わせてデジタル出力コードを提供することと、を含む方法を含み得る。

実施例２は、第１のコードの第１のセグメントをコンデンサアレイの第１のセグメントに適用することは、不整合整形エンコーダによって、第１のコードの第１のセグメントをコード化することを含む、実施例１に記載の方法を含み得る。

実施例３は、第１のコードの数値と第２のコードの数値とを組み合わせることは、第１のコードの数値と第２のコードの数値とを加算することを含む、実施例１に記載の方法を含み得る。

実施例４は、コンデンサアレイのノードでアナログ入力値とディザ値との組み合わせをサンプリングすることは、ディザコードをコンデンサアレイの第２のセグメントに適用することを含む、実施例１に記載の方法を含み得る。

実施例５は、ディザコードは、複数の実質的にランダム様のビットを含む、実施例４に記載の方法を含み得る。

実施例６は、前の変換サイクルにおいてコンデンサアレイの第２のセグメントに適用された組み合わされたコードに応答するディザコードを導出することをさらに含む、実施例４に記載の方法を含み得る。

実施例７は、第２のコードを導出することは、第１の残留分を増幅することを含む、実施例１に記載の方法を含み得る。

実施例８は、第３のコードを導出することは、少なくとも２５０の絶対値を有するゲイン係数で第２の残留分を増幅することを含む、実施例１に記載の方法を含み得る。

実施例９は、組み合わされたコードの第２のセグメントは、バイナリ加重コードである、実施例１記載の方法を含み得る。

実施例１０は、組み合わされたコードの第１のセグメントは、等加重コードである、実施例１に記載の方法を含み得る。

実施例１１は、第１のコードの分解能が、第１のコードの第１のセグメントの分解能よりも大きい、実施例１に記載の方法を含み得る。

実施例１２は、第３のコードを組み合わされたコードおよびディザコードと組み合わせることは、不整合情報を利用して、組み合わされたコードの少なくとも１つのビットの推定加重値を計算することを含む、実施例１に記載の方法を含み得る。

実施例１３は、第２の残留分は、アナログ入力値と実質的に相関しない、実施例１に記載の方法を含み得る。

実施例１４は、第２のコードを導出することは、逐次近似アナログ－デジタル変換器を設けることを含む、実施例１に記載の方法を含み得る。

実施例１５は、逐次近似アナログ－デジタル変換器の総キャパシタンスが、コンデンサアレイの総キャパシタンスの１０パーセント未満である、実施例１４に記載の方法を含み得る。

実施例１６は、コンデンサアレイ内の複数のコンデンサ比の潜在的な不整合を表すコードを含む不整合情報を証明することをさらに含む、実施例１に記載の方法を含み得る。

実施例１７は、第１のコードを導出することは、ディザコードを切り捨てることを含む、実施例１に記載の方法を含み得る。

実施例１８は、第２のコードを導出することは、増幅器に負のフィードバックを提供して第１のゲイン係数を提供するようにコンデンサアレイの第３のセグメントを構成することを含む、実施例１に記載の方法を含み得る。

実施例１９は、第３のコードを導出することは、コンデンサアレイの第３のセグメントを、増幅器に負のフィードバックを提供して第２のゲイン係数を提供するように構成することを含み、第１のゲイン係数の絶対値が第２のゲイン係数の絶対値よりも小さい、実施例１８に記載の方法を含み得る。

実施例２０は、第１のコードを導出することは、フラッシュ量子化子を設けることを含む、実施例１に記載の方法を含み得る。

実施例２１は、命令がその上に記憶された１つ以上のコンピュータ可読媒体であって、命令は、制御回路によって実行されると、制御回路に実施例１～２０のいずれかに記載の方法を実行させる、コンピュータ可読媒体を含み得る。

実施例２２は、実施例１～２０のいずれかに記載の方法を実行するためのアナログ－デジタル変換器（ＡＤＣ）であって、実施例１～２０のいずれかに記載の方法を実行するために本開示全体を通して開示された任意の構成要素を含む、ＡＤＣを含み得る。

実施例２３は、複数のコンデンサを備えるコンデンサアレイと、コンデンサアレイに結合された制御回路と、を備える、アナログ－デジタル変換器（ＡＤＣ）であって、制御回路は、ＡＤＣのアナログ入力値とディザ値との組み合わせに基づいて第１のコードを決定することであって、第１のコードは、アナログ入力値とディザ値との組み合わせを近似する、決定することと、第１のコードの第１のセグメントをコンデンサアレイの第１のセグメントに適用させることと、第１のコードの第２のセグメントをコンデンサアレイの第２のセグメントに適用させることと、アナログ入力値とディザ値との組み合わせの第１の残留分に基づいて第２のコードを決定することであって、第１の残留分は第１のコードに関し、第２のコードは第１の残留分を表す、決定することと、第１のコードのデジタル値と第２のコードのデジタル値とを組み合わせて組み合わされたコードを生成することと、組み合わされたコードの第１のセグメントをコンデンサアレイの第１のセグメントに適用させることであって、組み合わされたコードの第１のセグメントは第２のコードに応答する、適用させることと、組み合わされたコードの第２のセグメントをコンデンサアレイの第２のセグメントに適用させることであって、組み合わされたコードの第２のセグメントは第２のコードに応答する、適用させることと、アナログ入力値とディザ値との組み合わせの第２の残留分を表すための第３のコードを決定することであって、第２の残留分は、コンデンサアレイに適用された組み合わされたコードに関する、決定することと、組み合わされたコードと、ディザコードと、に基づいて、デジタル出力コードを決定することであって、ディザコードはディザ値を表す、決定することと、を行う、ＡＤＣ。

実施例２４は、組み合わされたコードの第２のセグメントは、バイナリ加重コードである、実施例２３に記載のＡＤＣを含み得る。

実施例２５は、組み合わされたコードの第１のセグメントは、等加重コードである、実施例２３に記載のＡＤＣを含み得る。

実施例２６は、第１のコードの分解能が、第１のコードの第１のセグメントの分解能よりも大きい、実施例２３に記載のＡＤＣを含み得る。

実施例２７は、デジタル出力コードを決定することは、第３のコードを組み合わされたコードおよびディザコードと組み合わせることを含む、実施例２３に記載のＡＤＣを含み得る。

実施例２８は、第３のコードを組み合わされたコードおよびディザコードと組み合わせることは、不整合情報を利用して、組み合わせコードの少なくとも１つのビットの推定加重値を決定することを含む、実施例２７に記載のＡＤＣを含み得る。

実施例２９は、第２の残留分は、アナログ入力値と実質的に相関しない、実施例２７に記載のＡＤＣを含み得る。

実施例３０は、制御回路はさらに、アナログ入力値とディザ値との組み合わせをコンデンサアレイのノードでサンプリングさせる、実施例２３に記載のＡＤＣを含み得る。

実施例３１は、制御回路に結合された逐次近似（ＳＡＲ）ＡＤＣをさらに備え、ＳＡＲＡＤＣは、アナログ入力値とディザ値との組み合わせをデジタルに変換し、変換された組み合わせを第１のコードとして制御回路に提供する、実施例２３に記載のＡＤＣを含み得る。

実施例３２は、ＳＡＲＡＤＣの総キャパシタンスが、コンデンサアレイの総キャパシタンスの１０パーセント未満である、実施例３１に記載のＡＤＣを含み得る。

実施例３３は、第１のコードを決定することは、ディザ値を表すことになるディザコードを切り捨てることを含む、実施例２３に記載のＡＤＣを含み得る。

実施例３４は、アナログ－デジタル変換器（ＡＤＣ）であって、電荷を蓄積するための手段と、電荷を蓄積するための手段にコードを適用するための手段であって、電荷を蓄積するための手段の第１のセグメントに第１のコードの第１のセグメントを適用することと、電荷を蓄積するための手段の第２のセグメントに第１のコードの第２のセグメントを適用することと、電荷を蓄積するための手段の第１のセグメントに組み合わされたコードの第１のセグメントを適用することであって、組み合わされたコードの第１のセグメントは、第２のコードに応答する、適用することと、電荷を蓄積するための手段の第２のセグメントに組み合わされたコードの第２のセグメントを適用することであって、組み合わされたコードの第２のセグメントは、第２のコードに応答する、適用することと、を行うための手段と、ＡＤＣの動作を制御するための手段であって、アナログ入力値とディザ値との組み合わせを近似する第１のコードを決定することと、アナログ入力値とディザ値との組み合わせの第１の残留分を表すための第２のコードを決定することであって、第１の残留分は、電荷を蓄積するための手段に適用された第１のコードに関する、決定することと、電荷を蓄積するための手段に適用された組み合わされたコードに関する、アナログ入力値とディザ値との組み合わせの残留分を表すための第３のコードを決定することと、第３のコードを組み合わされたコードおよびディザ値を表すディザコードと組み合わせることによってデジタル出力コードを生成することと、を行うように制御するための手段と、を備える、ＡＤＣを含み得る。

実施例３５は、ＡＤＣの動作を制御するための手段はさらに、電荷を蓄積するための手段のノードでアナログ入力値とディザ値との組み合わせをサンプリングさせる、実施例３４に記載のＡＤＣを含み得る。

実施例３６は、アナログをデジタルに変換するための手段であって、アナログ入力値をデジタルに変換するため、かつ変換されたアナログ入力値を、第１のコードの決定のために、ＡＤＣの動作を制御するための手段に提供するための手段をさらに備える、実施例３４に記載のＡＤＣを含み得る。

実施例３７は、アナログをデジタルに変換するための手段の総キャパシタンスが、電荷を蓄積するための手段の総キャパシタンスの１０パーセント未満である、実施例３６に記載のＡＤＣを含み得る。

実施例３８は、第１のコードを決定することは、ディザ値を表すことになるディザコードを切り捨てることを含む、実施例３４に記載のＡＤＣを含み得る。

上記は、本明細書に開示された主題の１つ以上の実施形態の特徴を概説するものである。これらの実施形態は、当業者（ＰＨＯＳＩＴＡ）が本開示の様々な態様をより良好に理解することを可能にするために提供されている。特定のよく理解されている用語、ならびに基礎となる技術および／または標準は、詳細に説明されることなく言及されている場合がある。ＰＨＯＳＩＴＡは、本開示の教示を実践するのに十分な、これらの技術および基準の背景知識または情報を所有するかまたはこれらにアクセスすることが予想される。

ＰＨＯＳＩＴＡは、本明細書で紹介された実施形態と同じ目的を実行するためおよび／または同じ利点を達成するために他のプロセス、構造または変形態様を設計または変更するための基礎として、本開示を容易に使用し得ることを理解するであろう。ＰＨＯＳＩＴＡはまた、そのような等価の構築物は本開示の精神および範囲から逸脱しないこと、ならびに本開示の精神および範囲から逸脱することなく様々な変更、置換、および改変を本明細書に行い得ること、を認識するであろう。

上記は、当業者が本開示の態様をより良好に理解し得るように、いくつかの実施形態の特徴を概説するものである。当業者は、本明細書で紹介された実施形態と同じ目的を実行するためおよび／または同じ利点を達成するために他のプロセスおよび構造を設計または変更するための基礎として、本開示を容易に使用し得ることを理解するであろう。当業者はまた、そのような等価の構築物は本開示の精神および範囲から逸脱しないこと、ならびに本開示の精神および範囲から逸脱することなく、様々な変更、置換、および改変を本明細書に行い得ること、を認識するであろう。

本開示の特定の実施形態は、システムオンチップ（ＳｏＣ）中央処理装置（ＣＰＵ）パッケージを容易に含み得る。ＳｏＣは、コンピュータまたは他の電子システムの構成要素を単一のチップ内に統合する集積回路（ＩＣ）を表す。それは、デジタル機能、アナログ機能、混合信号機能、無線周波機能を含み得、これらはすべて、単一のチップ基板上に提供され得る。他の実施形態は、複数のチップが単一の電子パッケージ内に配置され、電子パッケージ全体にわたって互いに密接に相互作用するように構成されたマルチチップモジュール（ＭＣＭ）を含み得る。ＡＳＩＣまたはＳｏＣの任意のモジュール、機能、またはブロック要素は、必要に応じて、再利用可能な「ブラックボックス」知的財産（ＩＰ）ブロック内に提供することができ、ＩＰブロックのロジック詳細を開示することなく分配することができる。様々な他の実施形態では、デジタル信号処理機能は、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、および他の半導体チップ内の１つ以上のシリコンコアにおいて実装され得る。

場合によっては、本開示の教示は、実行されると、プログラマブルデバイス（プロセッサまたはＤＳＰなど）に本明細書に開示された方法または機能を実行するように指示する実行可能命令が記憶された１つ以上の有形の非一時的コンピュータ可読媒体内にコード化され得る。本明細書の教示が少なくとも部分的にハードウェアデバイス（ＡＳＩＣ、ＩＰブロック、またはＳｏＣなど）において具現化される場合、非一時的媒体は、本明細書に開示された方法または機能を実行するためのロジックでハードウェアプログラムされたハードウェアデバイスを含み得る。教示はまた、開示されたハードウェア要素を生成するための製造プロセスをプログラムするために使用することができる、レジスタ転送レベル（ＲＴＬ）、またはＶＨＤＬもしくはＶｅｒｉｌｏｇなどの他のハードウェア記述言語の形態で実践することができる。

本明細書に記載された機能の全部または一部を実施するコンピュータプログラムロジックは、これらに限定されないが、ソースコード形態、コンピュータ実行可能形態、ハードウェア記述形態、および様々な中間形態（例えば、マスク作業、またはアセンブラ、コンパイラ、リンカー、またはロケータによって生成される形態）を含む様々な形態で具現化される。一実施例では、ソースコードは、様々なオペレーティングシステムまたは動作環境で使用するための、オブジェクトコード、アセンブリ言語、またはＯｐｅｎＣＬ、ＲＴＬ、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｆｏｒｔｒａｎ、Ｃ、Ｃ＋＋、ＪＡＶＡ（登録商標）、もしくはＨＴＭＬなどの高レベル言語など、様々なプログラミング言語で実施される一連のコンピュータプログラム命令を含む。ソースコードは、様々なデータ構造および通信メッセージを定義および使用し得る。ソースコードは、（例えば、インタプリタを介して）コンピュータ実行可能形態であり得、またはソースコードは、（例えば、トランスレータ、アセンブラ、またはコンパイラを介して）コンピュータ実行可能形態に変換され得る。

１つの例示的な実施形態では、図の任意の数の電気回路が、関連する電子デバイスの基板上に実装され得る。基板は、電子デバイスの内部電子システムの様々な構成要素を保持することができ、さらに、他の周辺機器用のコネクタを提供することができる一般的な回路基板であり得る。より具体的には、基板は、それによってシステムの他の構成要素が電気的に通信することができる電気接続を提供することができる。（デジタルシグナルプロセッサ、マイクロプロセッサ、サポートチップセットなどを含む）任意の好適なプロセッサ、メモリ素子などを、特定の構成ニーズ、処理要求、コンピュータ設計などに基づいて、基板に好適に結合させることができる。外部記憶装置、追加センサ、オーディオ／ビデオディスプレイ用コントローラ、周辺機器などの他の構成要素が、プラグインカードとして、ケーブルを介して、または基板自体に統合されて、基板に取り付けられ得る。別の例示的な実施形態では、図の電気回路は、スタンドアロンモジュール（例えば、特定の用途または機能を実行するように構成された付随構成要素および回路を有するデバイス）として実装されてもよく、または電子デバイスの特定用途向けハードウェア内にプラグインモジュールとして実装されてもよい。

本明細書で提供される多数の実施例では、相互作用は、２つ、３つ、４つ、またはそれ以上の電気部品に関して説明されている場合があることに留意されたい。しかしながら、これは、明確化および例のみを目的として行われている。システムは、任意の好適な方法で確立させることができることを理解されたい。同様の設計代替態様に従って、図の示された構成要素、モジュール、および要素のいずれもが、様々な考えられる構成で組み合わされ得、それらのすべては明らかに、本開示の広範な範囲内にある。場合によっては、限られた数の電気要素のみを参照することによって、所与のフローセットの１つ以上の機能を説明するほうがより容易であり得る。図の電気回路およびその教示は、容易に拡張可能であり、より多くの構成要素、ならびにより複雑化／洗練された配置および構成に対処できることを理解されたい。したがって、提供された実施例は、無数の他のアーキテクチャに潜在的に適用されるときの電気回路の範囲を制限する、または広範な教示を阻害するものではない。

当業者には、多数の他の変更、置換、変形、改変、および修正が確認され得、本開示は、添付の特許請求の範囲内に含まれるすべてのそのような変更、置換、変形、改変、および修正を包含することが意図される。米国特許商標庁（ＵＳＰＴＯ）、さらには本願に関して発行されたあらゆる特許のあらゆる読者を、本明細書に添付の特許請求の範囲を解釈する上で支援するために、出願人が（ａ）用語「のための手段」または「のためのステップ」が特定の特許項において具体的に使用されていない限り、添付の特許請求項のいずれかが、本願の出願日に存在するので３５Ｕ．Ｓ．Ｃ．第１１２条（ｆ）を行使することを意図しないこと、および（ｂ）開示のいかなる記述によっても、添付の特許項に別様に反映されていないいかなる方法でも本開示を制限することを意図しないことに留意されることを、出願人は切望する。

Claims (20)

1. アナログ入力値を表すためのデジタル出力コードを提供するための方法であって、
   コンデンサアレイのノードで前記アナログ入力値とディザ値との組み合わせをサンプリングすることと、
   前記アナログ入力値と前記ディザ値との前記組み合わせを近似する第１のコードを導出することと、
   前記第１のコードの第１のセグメントを前記コンデンサアレイの第１のセグメントに適用し、かつ前記第１のコードの第２のセグメントを前記コンデンサアレイの第２のセグメントに適用することと、
   前記アナログ入力値と前記ディザ値との前記組み合わせの第１の残留分を表すための第２のコードを導出することであって、前記第１の残留分が、前記コンデンサアレイに適用された前記第１のコードに関する、導出することと、
   前記第１のコードの数値と前記第２のコードの数値とを組み合わせて、組み合わされたコードを導出することと、
   前記組み合わされたコードの第１のセグメントを前記コンデンサアレイの前記第１のセグメントに適用し、かつ前記組み合わされたコードの第２のセグメントを前記コンデンサアレイの前記第２のセグメントに適用することであって、前記組み合わされたコードの前記第１のセグメントおよび前記組み合わされたコードの前記第２のセグメントが、前記第２のコードに応答する、適用することと、
   前記アナログ入力値と前記ディザ値との前記組み合わせの第２の残留分を表すための第３のコードを導出することであって、前記第２の残留分が、前記コンデンサアレイに適用された前記組み合わされたコードに関する、導出することと、
   前記第３のコードを、前記組み合わされたコードおよび前記ディザ値を表すディザコードと組み合わせて、前記デジタル出力コードを提供することと、を含む方法。
2. 前記第１のコードの前記第１のセグメントを前記コンデンサアレイの前記第１のセグメントに適用することが、不整合整形エンコーダによって、前記第１のコードの前記第１のセグメントをコード化することを含む、請求項１に記載の方法。
3. 前記第１のコードの前記数値と前記第２のコードの前記数値とを組み合わせることが、前記第１のコードの前記数値と前記第２のコードの前記数値とを加算することを含む、請求項１に記載の方法。
4. 前記コンデンサアレイの前記ノードで前記アナログ入力値と前記ディザ値との前記組み合わせをサンプリングすることが、前記ディザコードを前記コンデンサアレイの前記第２のセグメントに適用することを含む、請求項１に記載の方法。
5. 前記ディザコードが、複数の実質的にランダム様なビットを含む、請求項４に記載の方法。
6. 前の変換サイクルで前記コンデンサアレイの前記第２のセグメントに適用された組み合わされたコードに応答する前記ディザコードを導出することをさらに含む、請求項４に記載の方法。
7. 前記第２のコードを導出することが、前記第１の残留分を増幅することを含む、請求項１に記載の方法。
8. 前記第３のコードを導出することが、少なくとも２５０の絶対値を有するゲイン係数で前記第２の残留分を増幅することを含む、請求項１に記載の方法。
9. アナログ－デジタル変換器（ＡＤＣ）であって、
   複数のコンデンサを備えるコンデンサアレイと、
   前記コンデンサアレイに結合された制御回路と、を備え、前記制御回路が、
   前記ＡＤＣのアナログ入力値とディザ値との組み合わせに基づいて第１のコードを決定することであって、前記第１のコードが、前記アナログ入力値と前記ディザ値との前記組み合わせを近似する、決定することと、
   前記第１のコードの第１のセグメントを前記コンデンサアレイの第１のセグメントに適用させることと、
   前記第１のコードの第２のセグメントを前記コンデンサアレイの第２のセグメントに適用させることと、
   前記アナログ入力値と前記ディザ値との前記組み合わせの第１の残留分に基づいて第２のコードを決定することであって、前記第１の残留分が、前記第１のコードに関し、前記第２のコードが、前記第１の残留分を表す、決定することと、
   前記第１のコードのデジタル値と前記第２のコードのデジタル値とを組み合わせて、組み合わされたコードを生成することと、
   前記組み合わされたコードの第１のセグメントを前記コンデンサアレイの前記第１のセグメントに適用させることであって、前記組み合わされたコードの前記第１のセグメントが、前記第２のコードに応答する、適用させることと、
   前記組み合わされたコードの第２のセグメントを前記コンデンサアレイの前記第２のセグメントに適用させることであって、前記組み合わされたコードの前記第２のセグメントが、前記第２のコードに応答する、適用させることと、
   前記アナログ入力値と前記ディザ値との前記組み合わせの第２の残留分を表すための第３のコードを決定することであって、前記第２の残留分が、前記コンデンサアレイに適用された前記組み合わされたコードに関する、決定することと、
   前記組み合わされたコードと、ディザコードと、に基づいて、デジタル出力コードを決定することであって、前記ディザコードが、前記ディザ値を表す、決定することと、を行う、ＡＤＣ。
10. 前記組み合わされたコードの前記第２のセグメントが、バイナリ加重コードである、請求項９に記載のＡＤＣ。
11. 前記組み合わされたコードの前記第１のセグメントが、等加重コードである、請求項９に記載のＡＤＣ。
12. 前記第１のコードの分解能が、前記第１のコードの前記第１のセグメントの分解能よりも大きい、請求項９に記載のＡＤＣ。
13. 前記デジタル出力コードを決定することが、前記第３のコードを前記組み合わされたコードおよび前記ディザコードと組み合わせることを含む、請求項９に記載のＡＤＣ。
14. 前記第３のコードを前記組み合わされたコードおよび前記ディザコードと組み合わせることが、不整合情報を利用して、前記組み合わせコードの少なくとも１つのビットの推定加重値を決定することを含む、請求項１３に記載のＡＤＣ。
15. 前記第２の残留分が、前記アナログ入力値と実質的に相関しない、請求項１３に記載のＡＤＣ。
16. アナログ－デジタル変換器（ＡＤＣ）であって、
    電荷を蓄積するための手段と、
    前記電荷を蓄積するための手段にコードを適用するための手段であって、
    前記電荷を蓄積するための手段の第１のセグメントに第１のコードの第１のセグメントを適用することと、
    前記電荷を蓄積するための手段の第２のセグメントに前記第１のコードの第２のセグメントを適用することと、
    前記電荷を蓄積するための手段の前記第１のセグメントに組み合わされたコードの第１のセグメントを適用することであって、前記組み合わされたコードの前記第１のセグメントが、第２のコードに応答する、適用することと、
    前記電荷を蓄積するための手段の前記第２のセグメントに前記組み合わされたコードの第２のセグメントを適用することであって、前記組み合わされたコードの前記第２のセグメントが、前記第２のコードに応答する、適用することと、を行うための手段と、
    前記ＡＤＣの動作を制御するための手段であって、
    アナログ入力値とディザ値との組み合わせを近似する前記第１のコードを決定することと、
    前記アナログ入力値と前記ディザ値との前記組み合わせの第１の残留分を表すための前記第２のコードを決定することであって、前記第１の残留分が、前記電荷を蓄積するための手段に適用された前記第１のコードに関する、決定することと、
    前記電荷を蓄積するための手段に適用された前記組み合わされたコードに関する、前記アナログ入力値と前記ディザ値との前記組み合わせの残留分を表すための第３のコードを決定することと、
    前記第３のコードを前記組み合わされたコードおよび前記ディザ値を表すディザコードと組み合わせることによってデジタル出力コードを生成することと、を行うように制御するための手段と、を備えるＡＤＣ。
17. 前記ＡＤＣの動作を制御するための手段はさらに、
    前記アナログ入力値と前記ディザ値との前記組み合わせを、前記電荷を蓄積するための手段のノードでサンプリングさせる、請求項１６に記載のＡＤＣ。
18. アナログをデジタルに変換するための手段であって、
    前記アナログ入力値をデジタルに変換するため、かつ
    前記変換されたアナログ入力値を、前記第１のコードの決定のために、前記ＡＤＣの動作を制御するための手段に提供するための手段をさらに備える、請求項１６に記載のＡＤＣ。
19. 前記アナログをデジタルに変換するための手段の総キャパシタンスが、前記電荷を蓄積するための手段の総キャパシタンスの１０パーセント未満である、請求項１８に記載のＡＤＣ。
20. 前記第１のコードを決定することが、前記ディザ値を表すことになる前記ディザコードを切り捨てることを含む、請求項１６に記載のＡＤＣ。

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