JP2021091590A - リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法 - Google Patents

リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法 Download PDF

Info

Publication number
JP2021091590A
JP2021091590A JP2020078635A JP2020078635A JP2021091590A JP 2021091590 A JP2021091590 A JP 2021091590A JP 2020078635 A JP2020078635 A JP 2020078635A JP 2020078635 A JP2020078635 A JP 2020078635A JP 2021091590 A JP2021091590 A JP 2021091590A
Authority
JP
Japan
Prior art keywords
indium phosphide
substrate
back surface
wafer
phosphide substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020078635A
Other languages
English (en)
Other versions
JP6761916B1 (ja
Inventor
俊介 岡
Shunsuke Oka
俊介 岡
英樹 栗田
Hideki Kurita
英樹 栗田
鈴木　健二
Kenji Suzuki
健二 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JX Nippon Mining and Metals Corp
Original Assignee
JX Nippon Mining and Metals Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by JX Nippon Mining and Metals Corp filed Critical JX Nippon Mining and Metals Corp
Priority to US17/289,491 priority Critical patent/US11901170B2/en
Priority to EP20880338.7A priority patent/EP3862133A4/en
Priority to CN202080006105.1A priority patent/CN113207308A/zh
Priority to PCT/JP2020/022197 priority patent/WO2021106248A1/ja
Priority to TW109120022A priority patent/TWI735256B/zh
Application granted granted Critical
Publication of JP6761916B1 publication Critical patent/JP6761916B1/ja
Publication of JP2021091590A publication Critical patent/JP2021091590A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02021—Edge treatment, chamfering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B28—WORKING CEMENT, CLAY, OR STONE
    • B28D—WORKING STONE OR STONE-LIKE MATERIALS
    • B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
    • B28D5/04—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by tools other than rotary type, e.g. reciprocating tools
    • B28D5/042—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by tools other than rotary type, e.g. reciprocating tools by cutting with blades or wires mounted in a reciprocating frame
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B28—WORKING CEMENT, CLAY, OR STONE
    • B28D—WORKING STONE OR STONE-LIKE MATERIALS
    • B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
    • B28D5/04—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by tools other than rotary type, e.g. reciprocating tools
    • B28D5/045—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by tools other than rotary type, e.g. reciprocating tools by cutting with wires or closed-loop blades
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/08—Etching
    • C30B33/10—Etching in solutions or melts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02013—Grinding, lapping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02392—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Weting (AREA)
  • Grinding And Polishing Of Tertiary Curved Surfaces And Surfaces With Complex Shapes (AREA)
  • Processing Of Stones Or Stones Resemblance Materials (AREA)

Abstract

【課題】基板裏面の反りが良好に抑制されたリン化インジウム基板、半導体エピタキシャルウエハ及びリン化インジウム基板の製造方法を提供する。【解決手段】エピタキシャル結晶層を形成するための主面と、主面の反対側の裏面とを有するリン化インジウム基板であって、リン化インジウム基板の裏面を上にした状態で測定した、裏面のＷＡＲＰ値が、３．５μｍ以下であることを特徴とするリン化インジウム基板。【選択図】なし

Description

本発明は、リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法に関する。
インジウムリン（ＩｎＰ）は、ＩＩＩ族のインジウム（Ｉｎ）とＶ族のリン（Ｐ）とからなるＩＩＩ−Ｖ族化合物半導体材料である。半導体材料としての特性は、バンドギャップ１．３５ｅＶ、電子移動度〜５４００ｃｍ2／Ｖ・ｓであり、高電界下での電子移動度はシリコンやガリウム砒素といった他の一般的な半導体材料より高い値になるという特性を有している。また、常温常圧下での安定な結晶構造は立方晶の閃亜鉛鉱型構造であり、その格子定数は、ヒ化ガリウム（ＧａＡｓ）やリン化ガリウム（ＧａＰ）等の化合物半導体と比較して大きな格子定数を有するという特徴を有している。
リン化インジウム基板の原料となるリン化インジウムのインゴットは、通常、所定の厚さにスライシングされ、所望の形状に研削され、適宜機械研磨された後、研磨屑や研磨により生じたダメージを除去するために、エッチングや精密研磨（ポリシング）等に供される。
リン化インジウム基板の主面には、エピタキシャル成長によってエピタキシャル結晶層を設けることがある（特許文献１）。
特開２００３−２１８０３３号公報
このエピタキシャル成長を実施する際、一般に、リン化インジウム基板を裏面側からサセプターで支持している。このとき、リン化インジウム基板の裏面の反りが大きいと、基板裏面とサセプターの接触が不均一となる。
基板裏面とサセプターの接触が不均一であると、基板への熱伝導の面内分布も不均一となるため、エピタキシャル成長時の基板温度が不均一となる。その結果、生成するエピタキシャル結晶層の品質が低下し、発光波長がずれる等の半導体エピタキシャルウエハの性能の低下を引き起こす問題が生じる。
本発明は、上記のような課題を解決するためになされたもので、基板裏面の反りが良好に抑制されたリン化インジウム基板、半導体エピタキシャルウエハ及びリン化インジウム基板の製造方法を提供することを目的とする。
本発明は一実施形態において、エピタキシャル結晶層を形成するための主面と、前記主面の反対側の裏面とを有するリン化インジウム基板であって、前記リン化インジウム基板の前記裏面を上にした状態で測定した、前記裏面のＷＡＲＰ値が、３．５μｍ以下であることを特徴とするリン化インジウム基板である。
本発明のリン化インジウム基板は更に別の一実施形態において、前記リン化インジウム基板の前記裏面を上にした状態で測定した、前記裏面のＷＡＲＰ値が、１．８〜３．５μｍである。
本発明のリン化インジウム基板は更に別の一実施形態において、前記リン化インジウム基板の前記裏面を上にした状態で測定した、前記裏面のＷＡＲＰ値が、１．８〜３．４μｍである。
本発明のリン化インジウム基板は更に別の一実施形態において、前記リン化インジウム基板の前記裏面を上にした状態で測定した、前記裏面のＷＡＲＰ値が、１．８〜３．４μｍであり、基板の直径が１００ｍｍ以下である。
本発明のリン化インジウム基板は更に別の一実施形態において、前記リン化インジウム基板の前記裏面を上にした状態で測定した、前記裏面のＷＡＲＰ値が、１．８〜２．２μｍであり、基板の直径が７６．２ｍｍ以下である。
本発明のリン化インジウム基板は更に別の一実施形態において、前記裏面のＷＡＲＰ値が、２．２μｍ以下であり、基板の直径が５０．８ｍｍ以下である。
本発明は更に別の一実施形態において、本発明の実施形態に係るリン化インジウム基板の前記主面上に、エピタキシャル結晶層を備えた半導体エピタキシャルウエハである。
本発明は更に別の一実施形態において、リン化インジウムのインゴットからウエハをワイヤーソーで切り出す工程と、前記切り出したウエハをエッチングする工程と、前記エッチング後のウエハの外周部分の面取りを行う工程と、前記面取り後のウエハの少なくとも一方の表面を研磨する工程と、前記研磨後のウエハをエッチングする工程とを含み、前記リン化インジウムのインゴットからウエハをワイヤーソーで切り出す工程は、ワイヤーを水平方向に往復させながら常に新線を送り続けるとともに、前記リン化インジウムのインゴットを載せたステージを前記ワイヤーへ向かって鉛直方向に移動させる工程を含み、前記ワイヤーの新線供給速度が１０〜６０ｍ／分であり、前記ワイヤーの往復速度が３００〜３５０ｍ／分であり、前記リン化インジウムのインゴットを載せたステージの鉛直方向移動速度が２００〜４００μｍ／分であり、前記ワイヤーソーの砥粒の粘度が３００〜４００ｍＰａ・ｓであり、前記切り出したウエハをエッチングする工程は、両面から合計５〜１５μｍだけエッチングし、前記研磨後のウエハをエッチングする工程は、両面から合計８〜１５μｍだけエッチングする本発明に係るリン化インジウム基板の製造方法である。
本発明の実施形態によれば、基板裏面の反りが良好に抑制されたリン化インジウム基板、半導体エピタキシャルウエハ及びリン化インジウム基板の製造方法を提供することができる。
〔リン化インジウム基板〕
以下、本実施形態のリン化インジウム基板の構成について説明する。
本実施形態のリン化インジウム（ＩｎＰ）基板は、エピタキシャル結晶層を形成するための主面と、主面の反対側の裏面とを有する。
エピタキシャル結晶層を形成するための主面は、リン化インジウム基板を、半導体素子構造の形成のためにエピタキシャル成長用の基板として使用する際に、実際にエピタキシャル成長を実施する面である。
リン化インジウム基板の主面の最大径は特に限定されないが、５０〜１５１ｍｍであってもよく、５０〜１０１ｍｍであってもよい。リン化インジウム基板の平面形状は、円形であってもよく、四角形等の矩形であってもよい。
リン化インジウム基板の厚みは特に限定されないが、例えば、３００〜９００μｍであるのが好ましく、３００〜７００μｍであるのがより好ましい。特に口径が大きい場合、リン化インジウム基板が３００μｍ未満であると割れる恐れがあり、９００μｍを超えると母材結晶が無駄になるという問題が生じることがある。
リン化インジウム基板は、ドーパント（不純物）として、Ｚｎ（亜鉛）をキャリア濃度が１×１０16ｃｍ-3以上１×１０19ｃｍ-3以下となるように含んでもよく、Ｓ（硫黄）をキャリア濃度が１×１０16ｃｍ-3以上１×１０19ｃｍ-3以下となるように含んでもよく、Ｓｎ（スズ）をキャリア濃度が１×１０16ｃｍ-3以上１×１０19ｃｍ-3以下となるように含んでもよく、Ｆｅ（鉄）をキャリア濃度が１×１０6ｃｍ-3以上１×１０9ｃｍ-3以下となるように含んでもよい。
（ＷＡＲＰ値）
本発明の実施形態に係るリン化インジウム基板は、一側面において、裏面を上にした状態で幅３ｍｍの外周部分を除外して測定した、裏面のＷＡＲＰ値が、３．５μｍ以下に制御されている。このような構成によれば、基板裏面の反りが良好に抑制されたリン化インジウム基板が得られる。より具体的には、エピタキシャル成長を実施する際、リン化インジウム基板を裏面側からサセプターで支持しても、基板裏面とサセプターの接触が均一になる。このため、リン化インジウム基板への熱伝導の面内分布が均一となり、エピタキシャル成長時の基板温度が均一となる。その結果、生成するエピタキシャル結晶層の品質が向上し、発光波長がずれる等の半導体エピタキシャルウエハの性能の低下を良好に抑制することができる。
ここで、「ＷＡＲＰ値」について説明する。リン化インジウム基板を支持し、元の形状を変えないように測定した場合において、リン化インジウム基板の測定面上に、基板中心点を囲むように、３点を頂点とする三角形を描いたとき、当該三角形を含む平面を３点基準面とする。この３点は、基板中心を原点としてＯＦ中央部が２７０°となるような極座標を取り、基板の半径をＲとおいたときに、（０．９７Ｒ、９０°）、（０．９７Ｒ、２１０°）、（０．９７Ｒ、３３０°）となる３点である。３点基準面と垂直な方向において、３点基準面から見た基板の測定面の最高位置と３点基準面との間の距離、及び、３点基準面から見た基板の測定面の最低位置と３点基準面との間の距離の合計がＷＡＲＰ値である。ＷＡＲＰ値は、例えば、Ｃｏｒｎｉｎｇ Ｔｒｏｐｅｌ社製Ｕｌｔｒａｓｏｒｔを用いて測定することができ、リン化インジウム基板を、裏面を上側に向けてＰＰ製カセットに収納し、自動搬送することで測定することができる。このとき、基板の反りが変化しないように、基板を非吸着状態で測定する。
本発明の実施形態に係るリン化インジウム基板は、リン化インジウム基板の裏面を上にした状態で測定した、裏面のＷＡＲＰ値が、１．８〜３．５μｍであってもよく、１．８〜３．４μｍであってもよい。さらには、基板の直径が１００ｍｍ以下である場合には、裏面のＷＡＲＰ値が１．８〜３．４μｍであってもよく、基板の直径が７６．２ｍｍ以下である場合には、裏面のＷＡＲＰ値が１．８〜２．２μｍであってもよく、基板の直径が５０．８ｍｍ以下である場合には、裏面のＷＡＲＰ値が２．２μｍ以下であってもよい。
〔リン化インジウム基板の製造方法〕
次に、本発明の実施形態に係るリン化インジウム基板の製造方法について説明する。
リン化インジウム基板の製造方法としては、まず、公知の方法にてリン化インジウムのインゴットを作製する。
次に、リン化インジウムのインゴットを研削して円筒にする。
次に、研削したリン化インジウムのインゴットから主面及び裏面を有するウエハを切り出す。このとき、リン化インジウムのインゴットの結晶両端を所定の結晶面に沿って、ワイヤーソーを用いて切断し、複数のウエハを所定の厚みに切り出す。ウエハを切り出す工程では、ワイヤーを水平方向に往復させながら常に新線を送り続けるとともに、リン化インジウムのインゴットを載せたステージをワイヤーへ向かって鉛直方向に移動させる。
ワイヤーソーによるインゴットの切断条件を以下に示す。
・ワイヤーの新線供給速度：１０〜６０ｍ／分
・ワイヤーの往復速度：３００〜３５０ｍ／分
・リン化インジウムのインゴットを載せたステージの鉛直方向移動速度：２００〜４００μｍ／分
・ワイヤーソーの砥粒の管理
使用砥粒ＧＣ ＃１２００、切削油ＰＳ−ＬＰ−５００Ｄとし、砥粒は粘度計のロータ軸の回転速度６０ｒｐｍのときに３００〜４００ｍＰａ・ｓになるように管理する。当該粘度は、東機産業製ＴＶＢ−１０粘度計で測定することができる。
次に、ワイヤーソーによる切断工程において生じた加工変質層を除去するために、切断後のウエハを８５質量％のリン酸水溶液及び３０質量％の過酸化水素水の混合溶液により、両面から合計５〜１５μｍエッチングする。ウエハは、前記エッチング液中にウエハ全体を浸漬することで、エッチングする。
次に、ウエハの外周部分の面取りを行い、面取り後のウエハの少なくとも一方の表面、好ましくは両面を研磨する。当該研磨工程はラッピング工程とも言われ、所定の研磨材で研磨することで、ウエハの平坦性を保ったままウエハ表面の凹凸を取り除く。
次に、研磨後のウエハを８５質量％のリン酸水溶液及び３０質量％の過酸化水素水及び超純水の混合溶液により、両面から合計８〜１５μｍだけエッチングする。ウエハは、前記エッチング液中にウエハ全体を浸漬することで、エッチングする。
次に、ウエハの主面を鏡面研磨用の研磨材で研磨して鏡面に仕上げる。
次に、洗浄を行うことで、本発明の実施形態に係るリン化インジウムウエハが製造される。
〔半導体エピタキシャルウエハ〕
本発明の実施形態に係るリン化インジウム基板の主面に対し、公知の方法で半導体薄膜をエピタキシャル成長させることで、エピタキシャル結晶層を形成し、半導体エピタキシャルウエハを作製することができる。当該エピタキシャル成長の例としては、リン化インジウム基板の主面に、ＩｎＡｌＡｓバッファ層、ＩｎＧａＡｓチャネル層、ＩｎＡｌＡｓスペーサ層、ＩｎＰ電子供給層をエピタキシャル成長させたＨＥＭＴ構造を形成してもよい。このようなＨＥＭＴ構造を有する半導体エピタキシャルウエハを作製する場合、一般には、鏡面仕上げしたリン化インジウム基板に、硫酸／過酸化水素水などのエッチング溶液によるエッチング処理を施して、基板表面に付着したケイ素（Ｓｉ）等の不純物を除去する。このエッチング処理後のリン化インジウム基板の裏面をサセプターに接触させて支持した状態で、リン化インジウム基板の主面に、分子線エピタキシャル成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）又は有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりエピタキシャル膜を形成する。
このとき、本発明の実施形態に係るリン化インジウム基板は、裏面の反りが上述のように低減されているため、基板裏面とサセプターの接触が均一になる。このため、リン化インジウム基板への熱伝導の面内分布が均一となり、基板温度を均一にしながらエピタキシャル成長することができる。
以下、本発明及びその利点をより良く理解するための実施例を提供するが、本発明はこれらの実施例に限られるものではない。
実施例１〜６及び比較例１〜５を以下のように作製した。
まず、所定の直径で育成したリン化インジウムの単結晶のインゴットを準備した。
次に、リン化インジウムの単結晶のインゴットの外周を研削し、円筒にした。
次に、研削したリン化インジウムのインゴットから主面及び裏面を有するウエハを切り出した。このとき、リン化インジウムのインゴットの結晶両端を所定の結晶面に沿って、ワイヤーソーを用いて切断し、複数のウエハを所定の厚みに切り出した。ウエハを切り出す工程では、ワイヤーを水平方向に往復させながら常に新線を送り続けるとともに、リン化インジウムのインゴットを載せたステージをワイヤーへ向かって鉛直方向に移動させた。
ワイヤーソーによるインゴットの切断条件を以下に示す。
・ワイヤーの新線供給速度：１０〜６０ｍ／分
・ワイヤーの往復速度：表１に記載
・リン化インジウムのインゴットを載せたステージの鉛直方向移動速度：表１に記載
・ワイヤーソーの砥粒の管理
使用砥粒ＧＣ ＃１２００、切削油ＰＳ−ＬＰ−５００Ｄとし、砥粒は粘度計のロータ軸の回転速度６０ｒｐｍのときに表１に記載の粘度になるように管理した。当該粘度は、東機産業製ＴＶＢ−１０粘度計で測定した。
次に、ワイヤーソーによる切断工程において生じた加工変質層を除去するために、切断後のウエハを８５質量％のリン酸水溶液及び３０質量％の過酸化水素水の混合溶液により、両面から合計で表１に記載の量だけエッチングした（切断後エッチング）。ウエハは、エッチング液中にウエハ全体を浸漬することで、エッチングした。
次に、ウエハの外周部分の面取りを行い、面取り後のウエハの両面を研磨した（ラッピング）。このとき、所定の研磨材で研磨することで、ウエハの平坦性を保ったままウエハ表面の凹凸を取り除いた。
次に、研磨後のウエハを８５質量％のリン酸水溶液及び３０質量％の過酸化水素水及び超純水の混合溶液により、両面から合計で表１に記載のエッチング量（表面からエッチングした厚み）だけエッチングした（ラップ後エッチング）。ウエハは、エッチング液中にウエハ全体を浸漬することで、エッチングした。
次に、ウエハの主面を鏡面研磨用の研磨材で研磨して鏡面に仕上げた後、洗浄することで、表１に示すウエハ外径を有するリン化インジウム基板を作製した。
（評価）
・裏面評価
実施例１〜６及び比較例１〜５のサンプルについて、Ｃｏｒｎｉｎｇ Ｔｒｏｐｅｌ社製Ｕｌｔｒａｓｏｒｔを用いて、それぞれ裏面を上側に向けてＰＰ製カセットに収納し、自動搬送にて、幅３ｍｍの外周部分を除外したＷＡＲＰ値を測定した。当該測定は非吸着にて実施した。
・表面評価
実施例１〜６及び比較例１〜５のサンプルについて、Ｃｏｒｎｉｎｇ Ｔｒｏｐｅｌ社製Ｕｌｔｒａｓｏｒｔを用いて、それぞれ表面を上側に向けてＰＰ製カセットに収納し、自動搬送にて、幅３ｍｍの外周部分を除外したＷＡＲＰ値及びＴＴＶ値を測定した。当該測定は非吸着にて実施した。
なお、当該「ＴＴＶ値」について説明する。ＴＴＶ（Ｔｏｔａｌ Ｔｈｉｃｋｎｅｓｓ Ｖａｒｉａｔｉｏｎ）は、リン化インジウム基板を支持し、測定面と反対の面を吸着し、吸着された面を基準面とする。基準面と垂直な方向において、基準面から見た基板の測定面の最高位置と最低位置との差がＴＴＶ値である。ＴＴＶ値は、例えば、Ｃｏｒｎｉｎｇ Ｔｒｏｐｅｌ社製Ｕｌｔｒａｓｏｒｔを用いて測定することができ、リン化インジウム基板を、表面を上側に向けてＰＰ製カセットに収納し、自動搬送することで測定することができる。
前述の製造条件、評価の結果を表１に示す。
Figure 2021091590
（評価結果）
実施例１〜６は、いずれも裏面を上にして平坦な面上に置いて測定したＷＡＲＰ値が３．５μｍ以下であり、基板裏面とサセプターとの接触が均一になるような良好なリン化インジウム基板が得られた。
比較例１〜３は、ワイヤーソーによる切断工程において、それぞれのパラメータが適切ではなく裏面そりが大きいリン化インジウム基板となった。
比較例４は、切断後のエッチング工程において、エッチング量が適切ではなく切断時の加工ダメージを除去することができず裏面そりが大きいリン化インジウム基板となった。
比較例５は、ラッピング後のエッチング工程において、エッチング量が適切ではなくラッピング時の加工ダメージを除去することができず裏面そりが大きいリン化インジウム基板となった。

Claims (8)

  1. エピタキシャル結晶層を形成するための主面と、前記主面の反対側の裏面とを有するリン化インジウム基板であって、
    前記リン化インジウム基板の前記裏面を上にした状態で測定した、前記裏面のＷＡＲＰ値が、３．５μｍ以下であることを特徴とするリン化インジウム基板。
  2. 前記リン化インジウム基板の前記裏面を上にした状態で測定した、前記裏面のＷＡＲＰ値が、１．８〜３．５μｍである請求項１に記載のリン化インジウム基板。
  3. 前記リン化インジウム基板の前記裏面を上にした状態で測定した、前記裏面のＷＡＲＰ値が、１．８〜３．４μｍである請求項２に記載のリン化インジウム基板。
  4. 前記リン化インジウム基板の前記裏面を上にした状態で測定した、前記裏面のＷＡＲＰ値が、１．８〜３．４μｍであり、基板の直径が１００ｍｍ以下である請求項３に記載のリン化インジウム基板。
  5. 前記リン化インジウム基板の前記裏面を上にした状態で測定した、前記裏面のＷＡＲＰ値が、１．８〜２．２μｍであり、基板の直径が７６．２ｍｍ以下である請求項３に記載のリン化インジウム基板。
  6. 前記リン化インジウム基板の前記裏面を上にした状態で測定した、前記裏面のＷＡＲＰ値が、２．２μｍ以下であり、基板の直径が５０．８ｍｍ以下である請求項３に記載のリン化インジウム基板。
  7. 請求項１〜６のいずれか一項に記載のリン化インジウム基板の前記主面上に、エピタキシャル結晶層を備えた半導体エピタキシャルウエハ。
  8. リン化インジウムのインゴットからウエハをワイヤーソーで切り出す工程と、
    前記切り出したウエハをエッチングする工程と、
    前記エッチング後のウエハの外周部分の面取りを行う工程と、
    前記面取り後のウエハの少なくとも一方の表面を研磨する工程と、
    前記研磨後のウエハをエッチングする工程と、
    を含み、
    前記リン化インジウムのインゴットからウエハをワイヤーソーで切り出す工程は、ワイヤーを水平方向に往復させながら常に新線を送り続けるとともに、前記リン化インジウムのインゴットを載せたステージを前記ワイヤーへ向かって鉛直方向に移動させる工程を含み、前記ワイヤーの新線供給速度が１０〜６０ｍ／分であり、前記ワイヤーの往復速度が３００〜３５０ｍ／分であり、前記リン化インジウムのインゴットを載せたステージの鉛直方向移動速度が２００〜４００μｍ／分であり、前記ワイヤーソーの砥粒の粘度が３００〜４００ｍＰａ・ｓであり、
    前記切り出したウエハをエッチングする工程は、両面から合計５〜１５μｍだけエッチングし、
    前記研磨後のウエハをエッチングする工程は、両面から合計８〜１５μｍだけエッチングする請求項１〜６のいずれか一項に記載のリン化インジウム基板の製造方法。
JP2020078635A 2019-11-29 2020-04-27 リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法 Active JP6761916B1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
US17/289,491 US11901170B2 (en) 2019-11-29 2020-06-04 Indium phosphide substrate, semiconductor epitaxial wafer, and method for producing indium phosphide substrate
EP20880338.7A EP3862133A4 (en) 2019-11-29 2020-06-04 INDIUM PHOSPHIDE SUBSTRATE, EPITACTIC SEMICONDUCTOR WAFER AND METHOD OF MAKING AN INDIUM PHOSPHIDE SUBSTRATE
CN202080006105.1A CN113207308A (zh) 2019-11-29 2020-06-04 磷化铟基板、半导体外延晶片以及磷化铟基板的制造方法
PCT/JP2020/022197 WO2021106248A1 (ja) 2019-11-29 2020-06-04 リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法
TW109120022A TWI735256B (zh) 2019-11-29 2020-06-15 磷化銦基板、半導體磊晶晶圓、及磷化銦基板之製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019217551 2019-11-29
JP2019217551 2019-11-29

Publications (2)

Publication Number Publication Date
JP6761916B1 JP6761916B1 (ja) 2020-09-30
JP2021091590A true JP2021091590A (ja) 2021-06-17

Family

ID=72614626

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020078635A Active JP6761916B1 (ja) 2019-11-29 2020-04-27 リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法

Country Status (6)

Country Link
US (1) US11901170B2 (ja)
EP (1) EP3862133A4 (ja)
JP (1) JP6761916B1 (ja)
CN (1) CN113207308A (ja)
TW (1) TWI735256B (ja)
WO (1) WO2021106248A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6761915B1 (ja) * 2019-11-29 2020-09-30 Ｊｘ金属株式会社 リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法
JP6761917B1 (ja) * 2019-11-29 2020-09-30 Ｊｘ金属株式会社 リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法
CN114540033A (zh) * 2022-01-13 2022-05-27 北京通美晶体技术股份有限公司 一种磷化铟减薄腐蚀液及其应用

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0917755A (ja) * 1995-06-30 1997-01-17 Sumitomo Electric Ind Ltd Ｉｉｉ−ｖ族化合物半導体結晶の切断方法
JP2003218033A (ja) * 2002-01-21 2003-07-31 Nikko Materials Co Ltd エピタキシャル成長方法
JP2004043257A (ja) * 2002-07-12 2004-02-12 Dowa Mining Co Ltd 化合物半導体ウェハ及びその加工方法
JP2009182135A (ja) * 2008-01-30 2009-08-13 Sumitomo Electric Ind Ltd 化合物半導体基板の製造方法および化合物半導体基板
JP2014041911A (ja) * 2012-08-22 2014-03-06 Sumitomo Electric Ind Ltd 研磨用組成物および化合物半導体基板の製造方法
JP2016044094A (ja) * 2014-08-21 2016-04-04 三菱化学株式会社 非極性または半極性ＧａＮ基板

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3640645A1 (de) * 1986-11-28 1988-06-09 Wacker Chemitronic Verfahren zum zersaegen von kristallstaeben oder -bloecken vermittels innenlochsaege in duenne scheiben
JP2001297957A (ja) * 2000-04-17 2001-10-26 Nikko Materials Co Ltd 化合物半導体ウェハ
JP4525353B2 (ja) * 2005-01-07 2010-08-18 住友電気工業株式会社 Ｉｉｉ族窒化物基板の製造方法
JP2007030155A (ja) * 2005-06-24 2007-02-08 Sumitomo Electric Ind Ltd 窒化物半導体結晶の加工方法
JP2011077325A (ja) * 2009-09-30 2011-04-14 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物半導体基板の製造方法
US9018639B2 (en) * 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
JP2015149335A (ja) * 2014-02-05 2015-08-20 住友電気工業株式会社 半導体積層体、半導体積層体の製造方法および半導体装置の製造方法
JP6172053B2 (ja) * 2014-05-28 2017-08-02 信越半導体株式会社 固定砥粒ワイヤ及びワイヤソー並びにワークの切断方法
JP2016171196A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体装置の製造方法
CN105161397B (zh) * 2015-05-13 2019-02-05 北京通美晶体技术有限公司 一种异形半导体晶片、制备方法及晶片支承垫
US9806059B1 (en) * 2016-05-12 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US20180122749A1 (en) * 2016-11-01 2018-05-03 Advanced Semiconductor Engineering, Inc. Semiconductor wafer, semiconductor package and method for manufacturing the same
KR102086281B1 (ko) 2017-04-28 2020-03-06 제이엑스금속주식회사 반도체 웨이퍼 및 반도체 웨이퍼의 연마 방법
US20180358221A1 (en) * 2017-06-07 2018-12-13 Macom Technology Solutions Holdings, Inc. Reduction of wafer bow during growth of epitaxial films
CN109290874B (zh) * 2017-07-25 2021-02-02 北京通美晶体技术有限公司 背面有橄榄形凹坑的磷化铟晶片、制法及所用腐蚀液
CN109290875B (zh) * 2017-07-25 2021-06-22 北京通美晶体技术股份有限公司 背面有凹坑的磷化铟晶片、制法和制备其的腐蚀液
EP3714482A1 (en) * 2017-11-22 2020-09-30 IQE Plc. A strain-balanced semiconductor structure
US20210257809A1 (en) * 2017-11-22 2021-08-19 Iqe Plc Strain-balanced semiconductor structure
JP6424974B1 (ja) * 2018-01-25 2018-11-21 富士ゼロックス株式会社 半導体基板の製造方法
US11450552B2 (en) * 2019-08-01 2022-09-20 Micron Technology, Inc. Methods and apparatus for adjusting surface topography of a substrate support apparatus
JP6761915B1 (ja) 2019-11-29 2020-09-30 Ｊｘ金属株式会社 リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法
JP6761917B1 (ja) 2019-11-29 2020-09-30 Ｊｘ金属株式会社 リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法
US20210217670A1 (en) * 2020-01-15 2021-07-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices
US11387356B2 (en) * 2020-07-31 2022-07-12 Vanguard International Semiconductor Corporation Semiconductor structure and high-electron mobility transistor device having the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0917755A (ja) * 1995-06-30 1997-01-17 Sumitomo Electric Ind Ltd Ｉｉｉ−ｖ族化合物半導体結晶の切断方法
JP2003218033A (ja) * 2002-01-21 2003-07-31 Nikko Materials Co Ltd エピタキシャル成長方法
JP2004043257A (ja) * 2002-07-12 2004-02-12 Dowa Mining Co Ltd 化合物半導体ウェハ及びその加工方法
JP2009182135A (ja) * 2008-01-30 2009-08-13 Sumitomo Electric Ind Ltd 化合物半導体基板の製造方法および化合物半導体基板
JP2014041911A (ja) * 2012-08-22 2014-03-06 Sumitomo Electric Ind Ltd 研磨用組成物および化合物半導体基板の製造方法
JP2016044094A (ja) * 2014-08-21 2016-04-04 三菱化学株式会社 非極性または半極性ＧａＮ基板

Also Published As

Publication number Publication date
EP3862133A1 (en) 2021-08-11
EP3862133A4 (en) 2022-07-06
TW202121518A (zh) 2021-06-01
US20220310381A1 (en) 2022-09-29
JP6761916B1 (ja) 2020-09-30
TWI735256B (zh) 2021-08-01
WO2021106248A1 (ja) 2021-06-03
US11901170B2 (en) 2024-02-13
CN113207308A (zh) 2021-08-03

Similar Documents

Publication Publication Date Title
JP6761916B1 (ja) リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法
JP6761915B1 (ja) リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法
JP6761917B1 (ja) リン化インジウム基板、半導体エピタキシャルウエハ、及びリン化インジウム基板の製造方法
TWI747695B (zh) 磷化銦基板
WO2022137728A1 (ja) リン化インジウム基板、リン化インジウム基板の製造方法及び半導体エピタキシャルウエハ
WO2022137727A1 (ja) リン化インジウム基板、リン化インジウム基板の製造方法及び半導体エピタキシャルウエハ
US20230082020A1 (en) Indium phosphide substrate
JP7055233B1 (ja) リン化インジウム基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200518

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20200518

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20200603

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200825

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200907

R151 Written notification of patent or utility model registration

Ref document number: 6761916

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250