JP2021001976A - 液晶表示装置 - Google Patents

Abstract

【課題】より省消費電力に優れた液晶表示装置を提供することにある。【解決手段】実施形態によれば、液晶表示装置は、画素メモリを有する画素と、極性制御信号により制御され、前記画素に極性信号を供給する極性信号出力回路とを有する液晶パネルと、前記液晶パネルに映像信号と前記極性制御信号とを供給するコントローラとを有する。前記液晶パネルは、前記コントローラから継続的に供給されている前記映像信号を用いて映像を表示する第１モードと、前記画素メモリに記録されている前記映像信号を用いて映像を表示する第２モードとを有する。前記コントローラは、前記映像信号を出力する映像信号制御回路と、前記映像信号制御回路を制御するマイクロコンピュータとを有し、前記第１モードの場合、前記映像信号制御回路が極性制御信号を出力し、前記第２モードの場合、前記マイクロコンピュータが極性制御信号を出力する。【選択図】図７

Description

本発明の実施形態は、液晶表示装置に関する。

近年、メモリインピクセル（ＭＩＰ）液晶などと称される液晶パネルが普及し始めている。この液晶パネルは、各画素がメモリを有し、たとえば静止画像を表示するような場合においては、メモリに記録された映像信号を用いて映像を表示することができるので、省消費電力に優れている。

液晶パネルの各画素に対しては、液晶組成物に直流電圧が印加されることによる劣化を防止するための極性信号が供給される。この各画素に対する極性信号の供給は、液晶パネルを制御するコントローラ内の映像信号を出力する映像信号制御回路によって制御されている。

したがって、液晶パネルがメモリに記録された映像信号を用いて画像を表示する期間においても、コントローラは映像信号制御回路を停止することができない。

特開２０１７−０８３７６８号公報

そこで、本発明が解決しようとする課題は、より省消費電力に優れた液晶表示装置を提供することにある。

実施形態によれば、液晶表示装置は、画素メモリを有する画素と、極性制御信号により制御され、前記画素に極性信号を供給する極性信号出力回路とを有する液晶パネルと、前記液晶パネルに映像信号と前記極性制御信号とを供給するコントローラとを有する。前記液晶パネルは、前記コントローラから継続的に供給されている前記映像信号を用いて映像を表示する第１モードと、前記画素メモリに記録されている前記映像信号を用いて映像を表示する第２モードとを有する。前記コントローラは、前記映像信号を出力する映像信号制御回路と、前記映像信号制御回路を制御するマイクロコンピュータとを有し、前記第１モードの場合、前記映像信号制御回路が極性制御信号を出力し、前記第２モードの場合、前記マイクロコンピュータが極性制御信号を出力する。

実施形態の表示装置のシステム全体図。 実施形態の表示装置の液晶表示パネルの詳細図。 実施形態の表示装置のラッチ回路のブロック図。 実施形態の表示装置のラッチ回路ユニットを示す図。 実施形態の表示装置のバッファ回路を示す図。 実施形態の表示装置の画素回路を示す図。 実施形態の表示装置における極性信号の出力に関するシステム制御回路と映像信号制御回路との連携を説明するための図。 実施形態の表示装置の映像信号制御回路からの信号またはシステム制御回路からの信号を排他選択的に出力するための回路の一例を示す図。 実施形態の表示装置のコントローラモード−メモリモード間の切り替え時における各種信号の出力タイミングを示すタイミングチャート。 実施形態の表示装置における極性信号タイミングチャート。 実施形態の表示装置における極性信号シフトレジスタおよびメモリ回路を示す図。 実施形態の表示装置における極性信号シフトレジスタおよびメモリ回路のタイミングチャート。 実施形態の表示装置の画素周辺の回路の第１例を示す図。 実施形態の表示装置の画素電極の配置の第１例を示す図。 実施形態の表示装置の画素周辺の回路の第２例を示す図。 実施形態の表示装置の画素電極の配置の第２例を示す図。 実施形態の表示装置におけるスルーホールの位置を説明するための、回路のレイアウトを示す図。 図１７の回路の第１断面図（Ａ−Ａ）。 図１７の回路の第２断面図（Ｂ−Ｂ）。

以下、本実施形態について、図面を参照して説明する。
なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実施の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一または類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

図１は、本実施形態の表示装置１のシステム全体図である。
表示装置１は、液晶表示パネル１０と、液晶表示パネル１０を制御駆動する制御部３００とから構成される。
液晶表示パネル１０は、画像を表示する表示領域２０ａおよび当該表示領域２０ａを囲む額縁状の非表示領域（表示領域２０ａの周辺に位置する領域）２０ｂを有する。液晶表示パネル１０が有する表示領域２０ａには、複数の画素１００が例えばマトリクス状に配列されている。複数の画素１００の各々は、スイッチング素子を含む。スイッチング素子としては、薄膜トランジスタ（TFT: Thin Film Transistor）が用いられる。また、詳細については後述するが、複数の画素１００の各々は、映像信号（データ信号）を記憶可能なメモリ回路を備えるＭＩＰ（Memory In Pixel）方式を採用した構成を有しており、メモリ回路の他には例えば反射電極を備えている。表示装置１は反射型メモリ内蔵表示装置と呼ばれ、バックライトを必要とせず、静止画等はメモリ回路に蓄積されたデータを使用して表示することから省消費電力に優れた表示装置であることが知られている。

符号３０は走査信号出力部で、複数の画素１００の各々に含まれるスイッチング素子のゲート電極と走査線を介して電気的に接続されている。走査信号出力部３０は、映像信号を画素１００に書き込む制御を行う走査信号を出力する。符号５０は映像信号出力部で、複数の画素１００の各々に含まれるスイッチング素子のソース電極と映像信号線を介して電気的に接続されている。映像信号出力部５０は、映像信号及び表示制御信号を表示領域２０ａに出力する。なお、複数の画素１００の各々に含まれるスイッチング素子のドレイン電極は、後述するメモリ回路と電気的に接続されている。
符号６０はフレキシブル回路基板（ＦＰＣとも呼ぶ）で、中継基板６３と液晶表示パネル１０とを接続する。中継基板６３は左右２枚に分かれており、制御部３００からフレキシブル回路基板６５を介して送られてきた信号・電源電圧等を液晶表示パネル１０に供給する。

制御部３００は、外部装置４００から送られてくる信号を液晶表示パネル１０に適合するように処理し、映像信号およびタイミング信号を液晶表示パネルに供給する。
制御部３００は、映像信号制御回路３１０、転送信号受信回路３６０、電源電圧回路３７０、システム制御回路３８０を有し、映像信号制御回路３１０は、タイミング生成回路３２０、映像信号処理回路３３０、記憶回路３４０、インターフェース回路３５０を有している。

外部装置４００からは、電源電圧、映像信号、制御信号がケーブル６７を介して供給される。ケーブル６７はコネクタ４１０で外部装置４００と接続し、コネクタ３９０で制御部３００と接続されている。
外部装置４００から送られてくる一般的な映像信号は、赤緑青の３色の副画素で構成される画素に対応し、各色毎の階調を６ビット以上のデジタルデータで表したものである。対して反射型メモリ内蔵表示装置である本実施形態の表示装置１では、副画素は３色以上のｎ色であり、階調を表現するビット数は６ビット以下のｍビットである。

従って、制御部３００は、外部から送られてくる一般的な映像信号、電源電圧、制御信号から、反射型メモリ内蔵表示装置である本実施形態の表示装置１に対応した映像信号、電源電圧、制御信号を加工形成して液晶表示パネル１０に供給する。
本明細書では、副画素が４色で、階調を表現するビット数が３ビットの場合で説明するが、４色３ビットの場合に限るものではない。

映像信号制御回路３１０は、外部から送られてきた映像信号を反射型メモリ内蔵表示装置に対応した映像信号に変換すると共に、表示に必要なタイミング信号を形成し液晶表示パネル１０に供給する。
転送信号受信回路３６０は、外部から送られてくる、短距離高速伝送に使用されるＬＶＤＳ等の規格に従った映像信号を受信する。

電源電圧回路３７０は、外部から送られてくる、例えば直流１２Ｖの電源電圧から反射型メモリ内蔵表示装置に必要な電圧を生成する。
システム制御回路３８０は、転送信号受信回路３６０を制御して外部から映像信号を受信し、映像信号制御回路３１０を制御して転送信号受信回路３６０が受信した映像信号を変換し、電源電圧回路３７０を制御して反射型メモリ内蔵表示装置に必要な電圧を生成し供給し、コネクタ３９０を介して外部装置４００と制御信号の入出力を行う。

システム制御回路３８０の特徴としては、前述したような一般的な制御部３００の制御に加えて、表示に必要なタイミング信号（詳細後述）も液晶表示パネル１０に供給する。システム制御回路３８０は例えばＭＣＵ（Micro Control Unit）を用いることが可能で、ＣＰＵとプログラムを格納したメモリに加えて入出力部を有している。システム制御回路３８０は入出力部を用いて表示に必要なタイミング信号を液晶表示パネル１０に供給可能である。

本実施形態の表示装置１は、前述したように画素１００が反射電極とメモリ回路とを有している反射型メモリ内蔵表示装置であり、映像信号制御回路３１０が表示に必要な信号を出力するコントローラからの信号を用いる駆動モード（以下、コントローラモードとも呼ぶ）と、メモリ回路に記録された信号を用いる駆動モード（以下、メモリモードとも呼ぶ）とを有している。コントローラモードは、動画像の表示時に適用して好適な駆動モードであり、メモリモードは、静止画像の表示時に適用して好適な駆動モードである。

コントローラモードにおいて、制御部３００は、インターフェース回路３５０によりシステム制御回路３８０からの制御信号の入出力を行い、記憶回路３４０に制御信号や映像信号を格納し、映像信号処理回路３３０で反射型メモリ内蔵表示装置に対応するように映像信号を変換し、タイミング生成回路３２０で表示に必要なタイミング信号を形成する。

さらに制御部３００は、液晶表示パネル１０の左側と右側に分けて映像信号、電源電圧、制御信号を供給する。中継基板６３は液晶表示パネル１０の左側用と右側用の２枚に分けられていて、中継基板６３から液晶表示パネル１０には、各中継基板６３から５枚のフレキシブル回路基板６０が接続されている。フレキシブル回路基板６０を介して表示に必要な信号が液晶表示パネル１０に供給される。

メモリモードでは、制御部３００は映像信号処理回路３３０等の動作を停止し、システム制御回路３８０からメモリモードで必要なタイミング信号を液晶表示パネル１０に出力する。
図２は、液晶表示パネル１０のブロック図である。前述したように表示領域２０ａには画素１００がマトリックス状に配置されているが、図が煩雑になることを避けて１つの画素１００のみ記載している。
複数の画素１００は、第１方向Ｘおよび第２方向Ｙによって規定されるＸ−Ｙ平面において、マトリクス状に配列されている。例えば、液晶表示パネル１０の解像度が１９２０×１０８０である場合、第１方向Ｘに１９２０個の画素１００が並んで配置され、第２方向Ｙに１０８０個の画素１００が並んで配置される。
画素１００は、カラー画像を構成する最小単位である。画素１００は、複数の副画素１１０を備えている。図２では、画素１００が、第１方向Ｘおよび第２方向Ｙに２つずつ並んで配置された４つの副画素１１０を備えている場合を例示している。
複数の走査線３５は、第２方向Ｙに並べて配置されるように走査信号出力部３０に接続されている。走査信号出力部３０は非表示領域２０ｂに２つ形成され、２つの走査信号出力部３０は表示領域２０ａを挟んで対向するように配置される。この場合、一方の走査信号出力回路３０には奇数行の走査線３５が接続され、他方の走査信号出力回路３０には偶数行の走査線３５が接続される。つまり、複数の走査線３５は２つの走査信号出力部３０に交互に接続される。

表示領域２０ａの左右には走査信号出力部３０が形成されており、走査信号出力部３０は、走査シフトレジスタ２００とバッファ回路２５０を有している。
走査シフトレジスタ２００から出力されるタイミング信号に従って、バッファ回路２５０から走査線３５に走査信号が出力される。走査信号は図中、上から下に、または、下から上に向かって順に走査線３５に出力される。

走査信号出力部３０には、第２方向Ｙに配置される副画素１１０の数と同数の走査線３５が接続される。上記したように、ここでは、画素１００が、第１方向Ｘおよび第２方向Ｙに２つずつ並んで配置された４つの副画素１１０を備えている場合を想定しているので、第２方向Ｙに配置される副画素１１０の数は２であり、上記したように液晶表示パネル１０の解像度が１９２０×１０８０である場合、液晶表示パネル１０において走査信号出力部３０に接続される走査線３５の数は、２×１０８０＝２１６０となる。

なお、詳細については後述するが、副画素１１０に設けられるスイッチング素子は、極性が互いに反転した２つの信号によって制御される。このため、実際には、図２に示す走査線３５の各々はこれら２つの信号を出力するための２本の信号線により構成される。これら２本の信号線は共に第１方向Ｘに延出し第２方向Ｙに並んで配置される。
複数の映像信号線２５は、第２方向Ｙと交差する第１方向Ｘに並べて配置されるように映像信号出力部５０に接続されている。映像信号出力部５０は、非表示領域２０ｂの図中下部に形成される。
映像信号出力部５０は、映像信号出力回路６００、極性信号出力回路６３０、極性信号シフトレジスタ６５０、レベルシフタ６６０、静電破壊防止回路６７０を有している。

映像信号出力回路６００は映像信号を映像信号線２５に出力する。極性信号出力回路６３０は、極性信号線４５に極性信号を出力する。極性信号シフトレジスタ６５０は極性信号出力回路６３０が極性信号を出力するタイミングを示すタイミング信号を出力する。レベルシフタ６６０は映像信号を映像信号出力回路６００が駆動可能な電圧・電流に変換する。静電破壊防止回路６７０は入力端子６８０に設けられた静電破壊防止のための保護回路である。

映像信号出力部５０には、第１方向Ｘに配置される副画素１１０の数と、各色毎の階調を表現するビット数とに応じた数の映像信号線２５が接続される。ここでは、画素１００が、第１方向Ｘおよび第２方向Ｙに２つずつ並んで配置された４つの副画素１１０を備えている場合を想定しているので、１つの画素１００において第１方向Ｘに配置される副画素１１０の数は２である。また、ここでは、各色毎の階調を表現するビット数が３ビットである場合を想定しているので、１つの副画素１１０に対して必要な映像信号線２５の数は３である。つまり、１つの画素１００において第１方向Ｘに隣接して配置される２つの副画素１１０に対して必要な映像信号線２５の数は、２×３＝６となる。
これによれば、上記したように液晶表示パネル１０の解像度が１９２０×１０８０である場合、液晶表示パネル１０において映像信号出力部５０に接続される映像信号線２５の数は、６×１９２０＝１１５２０となる。
なお、１つの画素１００において第２方向Ｙに隣接する副画素１１０においては、映像信号線２５は共用される。

図２に示す液晶表示パネル１０の場合では、 １１５２０本の映像信号線２５に出力する映像信号をシリアルデータで、映像信号出力回路６００に転送し、映像信号出力回路６００は映像信号制御回路３１０から送られてくるシリアルデータをラッチして映像信号線２５に出力する。

液晶表示パネル１０では、８画素列毎にラッチ回路のユニットを有しており、４８本（８画素×２副画素行×３ビット）の映像信号線２５毎に映像信号が映像信号制御回路３１０からシリアルに送られる。
図２の映像信号出力回路６００はラッチ回路ユニットが２４個で一つのブロック６１０を形成し、１０個のブロック６１０を有している。従って、映像信号出力回路６００は４８本×２４ユニット×１０ブロックで１１５２０個の出力を有する。

極性信号出力回路６３０は極性信号を出力する。極性信号は、液晶組成物に直流電圧が印加されることによる劣化を防止するための信号であり、一定周期で基準電圧に対して極性が反転した電圧が極性信号として画素１００に供給される。
極性信号シフトレジスタ６５０は、極性信号を一度に出力せずに順番に出力するよう、極性信号出力回路６３０にタイミング信号を出力する。

符号２０３は走査信号出力部３０用のタイミング信号を生成する走査タイミング信号生成部である。符号６６３は走査タイミング信号生成部用のレベルシフタで、符号６７３は走査タイミング信号生成部用の静電破壊防止回路で、符号６７５は走査信号出力部３０用の静電破壊防止回路である。

前述したように、映像信号出力回路６００は、複数のブロック６１０を有し、各ブロック６１０は複数のラッチ回路ユニット６２０（図３参照）を有している。なお、本明細書では、ブロック６１０が１０個で、ラッチ回路ユニット６２０が２４個の場合で説明するが、これらの数は、映像信号線２５の数等により任意に選ぶことが可能である。

図３は、ブロック６１０を示しており、２４個のラッチ回路ユニット６２０を有している。各ラッチ回路ユニット６２０は、４８本の映像信号線２５に映像信号を出力する。入力は映像信号がシリアルデータで映像信号制御回路３１０から送られてくるため、入力線６１３は１本である。

図４は、ラッチ回路ユニット６２０を示しており、入力線６１３は４９個直列にラッチ回路６４１が接続したシフトレジスタ回路６４０に入力している。４９番目のラッチ回路６４１に入力した映像信号は、転送クロック線６４３により供給される転送クロックに同期して順に転送され、４８個の映像信号がラッチ回路６４１に保持された時点で、第１読込み（Ｌｏａｄ）信号線６４５により供給される第１読込み信号によりシフトレジスタ回路６４０から、同時に第１段ラッチ回路６２９に転送される。

映像信号制御回路３１０からは続けて映像信号が転送され、再度４８個の映像信号がラッチ回路６４１に保持された時点で、第１読込み（Ｌｏａｄ）信号線６４５により供給される第１読込み信号によりシフトレジスタ回路６４０から、同時に第１段ラッチ回路６２９に転送される。

なお、２回目のシフトレジスタ回路６４０から第１段ラッチ回路６２９に映像信号が転送される前に、最初に転送された４８個の映像信号は、第２読込み（Ｌｏａｄ）信号線６４７により供給される第２読込み信号により第１段ラッチ回路６２９から第２段ラッチ回路６２７に転送される。

第１段ラッチ回路６２９と第２段ラッチ回路６２７に映像信号が準備された後、書き込み信号線６４９によって書込み信号が供給されスイッチ回路６２５が導通状態となり、バッファ回路６２１に映像信号が転送され、バッファ回路６２１により映像信号が映像信号線２５に書き込まれる。

一般の表示装置では、映像信号線に書き込まれる映像信号は、表示する階調に対応する電圧を有する、いわゆるアナログ信号であるが、映像信号線２５に書き込まれる映像信号は、２値の電圧を有する、いわゆるデジタル信号である。ただし、映像信号線２５に書き込まれる２値の電圧の一方は画素１００において液晶分子を駆動可能な電圧または液晶分子を駆動可能な電圧に近い電圧である。

すなわち、液晶分子を駆動には１０Ｖ程度の電圧が使用され、画素１００に供給される映像信号は、画素１００内のメモリ回路に保持されるが、画素１００内にレベルシフタを設ける余裕がないので、画素１００に供給する電圧は液晶分子を駆動可能な電圧または液晶分子を駆動可能な電圧に近い電圧が用いられる。

バッファ回路６２１は、図５に示すように、レベルシフタ回路６２２と出力インバータ回路６２３を有しており、レベルシフタ回路６２２で第２段ラッチ回路６２７から送られてきた映像信号を、出力インバータ回路６２３を駆動可能な電圧に昇圧している。符号ＶＳＨはバッファ回路６２１のハイ電圧側の電源電圧線で、ＶＳＳはロー電圧側の電源電圧線である。

出力インバータ回路６２３は液晶分子を駆動可能な電圧を電源電圧として有する複数のインバータ回路からなる。出力インバータ回路６２３を構成するトランジスタは映像信号線２５の負荷を十分に駆動可能なような大きさのサイズであり、例えばチャネル幅は３００μｍ以上であり、ラッチ回路ユニット６２０を構成する電源電圧が５Ｖ系のトランジスタの７０倍以上である。

そのため、スイッチ回路６２５が導通状態となった瞬間の出力インバータ回路６２３に流れる貫通電圧は非常に大きくなり電源電圧回路３７０の負担となる。
映像信号出力回路６００は、スイッチ回路６２５が導通状態となるタイミングをずらすことで電源電圧回路３７０の負担を分散させている。具体的には、ラッチ回路ユニット６２０は、２４ユニット×１０ブロックで２４０ユニットあるが、液晶表示パネル１０を左右に２つに分けて、中継基板６３を介して２系統の電源電圧が供給されており、左右の１２０ユニットのラッチ回路ユニット６２０の出力するタイミングをずらしている。

映像信号制御回路３１０は、各ラッチ回路ユニット６２０毎にタイミングがずれた書き込み信号を作成して書込み信号線６４９に出力する。
次に、極性信号出力回路６３０も同様に、電源電圧回路３７０の負荷を突出して増大させる問題を有している。極性信号は、極性信号シフトレジスタ６５０を用いることで、出力のタイミングをずらしている。

なお、液晶表示パネル１０は、前述したメモリモードに対応するため、内部で極性信号の出力が可能となるように、極性信号出力回路６３０と極性信号シフトレジスタ６５０を内蔵している。
極性信号シフトレジスタ６５０からはタイミング信号が順番に極性信号出力回路６３０に供給され、極性信号出力回路６３０からは順番に一定間隔を空けて極性信号が出力される。極性信号シフトレジスタ６５０は例えば２４０段で形成され、２４０個の極性信号出力回路６３０から極性信号が出力される。
液晶表示パネル１０に設けられる全ての極性信号出力回路６３０から極性信号が一斉に出力された場合、上記した映像信号出力回路６００の場合と同様に、電源電圧回路３７０に大きな負荷がかかるという問題がある。このため、極性信号シフトレジスタ６５０は、各極性信号出力回路６３０による極性信号の出力タイミングがずれるようにタイミング信号を出力することで、電源電圧回路３７０にかかる負荷を分散させ、軽減している。具体的な構成としては、例えば、極性信号シフトレジスタ６５０を極性信号出力回路６３０と同数の段数だけ形成し、各段に対応する極性信号出力回路６３０に順にタイミング信号を出力することで、極性信号出力回路６３０による極性信号の出力タイミングをずらしている。

図６に画素回路を示す。符号１２０は画素駆動スイッチ回路で、１３０は画素メモリ回路、１４０は書込みスイッチ回路である。
符号３７と３９は書込み制御信号線で、４５は極性信号線で、４７は基準電圧線で、５５はコモン信号線で、５７と５９はメモリ電源線である。

画素メモリ回路１３０は、インバータ回路１３３と１３５とを直列に接続して形成されており、インバータ回路１３５の出力は書込みスイッチ回路１４０のトランスファーゲート１４５を介してインバータ回路１３３の入力と接続している。
上記構造の画素メモリ回路１３０は、入力したデジタルデータ（論理値“１”または“０”の２値）を１ビット分記録する。従って映像信号線２５からはデジタルデータが供給される。書き込み制御信号線３７と３９によって、トランスファーゲート１４３が導通状態となると、デジタルデータが画素メモリ回路１３０に入力し、トランスファーゲート１４３が非導通状態となり、トランスファーゲート１４５が導通状態となるとデジタルデータが画素メモリ回路１３０に記録される。

画素メモリ回路１３０のインバータ回路１３３の出力が“０”（画素メモリ回路１３０にメモリ電源線５０で供給されるロー電圧）の場合に、画素駆動スイッチ回路１２０のトランスファーゲート１２９が導通状態となり、極性信号線４５を介して供給される極性信号が画素電極１５０に供給される。インバータ回路１３３の出力が“１”（画素メモリ回路１３０にメモリ電源線５０で供給されるハイ電圧）の場合にトランスファーゲート１２７が導通状態となり、基準電圧線４７を介して供給される基準信号が画素電極１５０に供給される。

画素電極１５０に対向してコモン電極１５５が形成されており、画素電極１５０とコモン電極１５５との間に液晶組成物が配置される。画素電極１５０とコモン電極１５５との電位差により、液晶分子の配向方向が変化することで表示が行われる。
例えば、画素電極１５０とコモン電極１５５との間に電位差を生じさせ、画素電極１５０とコモン電極１５５との間の電気力線に沿って液晶分子を配向させ、液晶組成物中を通過する光の偏光方向を変化させず、液晶組成物を挟む２枚の偏光素子の偏光方向を交差させた場合に、表示は黒（透過光量小）となる。また、画素電極１５０とコモン電極１５５との間に電位差を生じさせずに、液晶分子が捻じれて配向し、液晶組成物中を通過する光の偏光方向が９０度回転した場合に、表示は白（透過光量大）となる。

本実施形態では、画素電極１５０とコモン電極１５５との間の電位差は５Ｖ程度とし、液晶素組成物に直流電圧が印加され続けることを防ぐために、一定周期で画素電極１５０に印加する電圧の極性を反転させている。
一例として、コモン電極１５５に印加する電圧を５Ｖとし、画素電極１５０に印加する極性信号は０Ｖと１０Ｖとすることが可能である。この場合、画素駆動スイッチ回路１２０のトランスファーゲート１２７と１２９を導通状態とするために、画素メモリ回路１３０の電源電圧は、メモリ電源線５７で約１０Ｖ、メモリ電源線５９で約０Ｖの電圧が供給される。

また、映像信号線２５から供給されるデジタルデータのハイ電圧は約１０Ｖで、ロー電圧は約０Ｖとなる。
従って、前述した出力インバータ回路６２３の電源電圧もＶＳＨが約１０Ｖで、ＶＳＳは約０Ｖとなる。
表示装置１は反射型メモリ内蔵表示装置で、映像信号線２５から供給されるデジタルデータの供給を止めて、画素メモリ回路１３０に記録されたデータを用いて表示を行う表示モードを有しており、その場合には、図１に示す制御部３００は映像信号線２５へのデジタルデータの出力を停止し、極性信号の出力を維持する。

なお、制御部３００は映像信号線２５への出力を停止するだけではなく、映像信号線２５へ出力するデジタルデータの生成も停止する。本願発明の反射型メモリ内蔵表示装置は、前述したように４色の副画素１１０を有しており、後述するように各副画素１１０は３ビットのデータを面積階調で表示する。一般の表示装置では３色の副画素を有し、階調は各色６ビットから２４ビット程度のデジタルデータを用いて表示するため、制御部３００は３ビット以上のデジタルデータを３ビットのデジタルデータに変換するとともに、３色のデータから４色分のデータを生成している。

従って、デジタルデータの供給を止める場合には、制御部３００は映像信号制御回路３１０を停止する。ただし、映像信号制御回路３１０はタイミング生成回路３２０を有しており、映像信号制御回路３１０を停止すると極性信号の出力も停止することとなる。

極性信号の出力のために、映像信号制御回路３１０の動作を維持しつづけると電力消費を削減することができないため、制御部３００においてシステム制御回路３８０を用いて極性信号を制御する信号を出力することとした。
システム制御回路３８０は、出力回路を有するＭＣＵ（マイクロコントロールユニット）から構成されており、出力回路を制御して極性信号出力回路６３０、極性信号シフトレジスタ６５０を制御する信号を出力する。

ここで、図７から図９を参照して、本実施形態の表示装置１が、システム制御回路３８０を用いて極性信号を制御する信号を出力する仕組みを備えることで、メモリモードにある時、映像信号制御回路３１０を停止することを可能とした点について説明する。

図７は、極性信号の出力に関するシステム制御回路３８０と映像信号制御回路３１０との連携を説明するための図である。
ここでは、外部から送られてくる制御信号の１つとして、コントローラモードとメモリモードとの間の切り替えを要求するコマンドが送られてくるものと想定する。前述したように、コントローラモードは、動画像の表示時に適用して好適な駆動モードであり、メモリモードは、静止画像の表示時に適用して好適な駆動モードである。図７中、STILLコマンドは、外部から送られてくる、コントローラモードからメモリモードへの切り替えを要求するコマンドを示している。

前述したように、映像信号制御回路３１０は、極性信号を制御する信号、より具体的には、タイミング信号を出力する。図７中、POL信号_Aは、映像信号制御回路３１０が出力するタイミング信号を示している。コントローラモードにある時、映像信号制御回路３１０からPOL信号_Aが出力される。また、コントローラモードにある時、システム制御回路３８０からはCTL信号が出力される。CTL信号の役割については後述するが、CTL信号は、コントローラモード−メモリモード間の切り替え時において映像信号制御回路３１０から誤出力されたPOL信号_Aを無効化するための信号である。CTL信号とPOL信号_Aとは、同期を取って出力される。

POL信号_AとCTL信号とが出力されるコントローラモードにある時、STILLコマンドが外部から送られてくると、システム制御回路３８０は、極性信号を制御する信号、より具体的には、タイミング信号の出力を開始すると共に、CTL信号の出力を停止する。図７中、POL信号_Bは、システム制御回路３８０が出力するタイミング信号を示している。また、システム制御回路３８０は、映像信号制御回路３１０にPOL信号_Aの出力停止を指示する。図７中、STILL_ON信号は、システム制御回路３８０が映像信号制御回路３１０へ送信する、POL信号_Aの出力停止を指示する信号を示している。

システム制御回路３８０による映像信号制御回路３１０へのSTILL_ON信号の送信は、システム制御回路３８０によるPOL信号_Bの出力開始およびCTL信号の出力停止と同時またはそれ以降に行われ、少なくともそれ以前に行われることはない。STILL_ON信号を受信すると、映像信号制御回路３１０は、POL信号_Aの出力を停止する。つまり、メモリモードにおいては、POL信号_Bのみが出力される。

なお、POL信号_Bのみが出力されるメモリモードにある時、メモリモードからコントローラモードへの切り替えを要求するコマンドが外部から送られてくると、システム制御回路３８０は、映像信号制御回路３１０にPOL信号_Aの出力開始を指示し、かつ、POL信号_Bの出力を停止すると共に、CTL信号の出力を開始する。

図８は、映像信号制御回路３１０からのPOL信号_Aと、システム制御回路３８０からのPOL信号_Bとの一方を液晶表示パネル１０へ排他選択的に出力するために制御部３００内に設けられる回路の一例を示す図である。
前述したように、システム制御回路３８０は、コントローラモードにある時、CTL信号を出力し、メモリモードにある時、POL信号_Bを出力する。また、システム制御回路３８０の制御下で動作する映像信号制御回路３１０は、コントローラモードにある時、POL信号_Aを出力する。つまり、コントローラモードにおいては映像信号制御回路３１０からPOL信号_Aが出力され、メモリモードにおいてはシステム制御回路３８０からPOL信号_Bが出力されるので、基本的には、映像信号制御回路３１０からPOL信号_Aが出力されていればそのPOL信号_Aを液晶表示パネル１０へ向けて出力し、システム制御回路３８０からPOL信号_Bが出力されていればそのPOL信号_Bを液晶表示パネル１０へ向けて出力すればよい。つまり、POL信号_AとPOL信号_Bとの論理和を出力すればよい。

しかしながら、コントローラモード−メモリモード間の切り替え時において、映像信号制御回路３１０によるPOL信号_Aの出力停止または出力開始と、システム制御回路３８０によるPOL信号_Bの出力開始または出力停止とのタイミングを一致させることは難しい。たとえば、映像信号制御回路３１０においてSTILL_ON信号の受信とPOL信号_Aの出力停止との間にタイムラグが生じると、POL信号_Aが誤出力される可能性がある。

そこで、本実施形態の表示装置１においては、映像信号制御回路３１０から出力されるPOL信号_Aについて、図８に示すように、システム制御回路３８０からCTL信号が出力されている場合にのみ、液晶表示パネル１０へ向けて出力されるようにしている。より具体的には、POL信号_AとPOL信号_Bとの論理和を得る前段で、POL信号_AとCTL信号との論理積を得るようにしている。つまり、映像信号制御回路３１０から出力されるPOL信号_Aの有効／無効を、システム制御回路３８０がハンドリングできるようにしている。システム制御回路３８０は、STILLコマンドの受信時、POL信号_Bの出力を開始すると共に、CTL信号の出力を停止することで、映像信号制御回路３１０へのSTILL_ON信号の送信後に映像信号制御回路３１０から誤出力されたPOL信号_Aを無効化することができる。

図９は、コントローラモード−メモリモード間の切り替え時におけるCTL信号、POL信号_A、POL信号_Bの出力タイミングを示すタイミングチャートである。
（Ａ）は、コントローラモードからメモリモードへの切り替え時におけるCTL信号、POL信号_A、POL信号_Bの出力タイミングを示している。

メモリモードへ切り替わる前のコントローラモードにおいては、システム制御回路３８０からはCTL信号が出力され、また、映像信号制御回路３１０からはPOL信号_Aが出力される。従って、映像信号制御回路３１０から出力されるPOL信号_Aは有効となり、かつ、システム制御回路３８０からPOL信号_Bは出力されていないので、映像信号制御回路３１０から出力されるPOL信号_Aが液晶表示パネル１０へ向けて出力される。

コントローラモードからメモリモードへの切り替え時、システム制御回路３８０は、POL信号_Bの出力を開始すると共に、CTL信号の出力を停止する。従って、システム制御回路３８０によるSTILL_ON信号の送信後に映像信号制御回路３１０からPOL信号_Aが誤出力されても、そのPOL信号_A（斜線のハッチングが施された信号）は無効化されて、システム制御回路３８０から出力されるPOL信号_Bが液晶表示パネル１０へ向けて出力される。

（Ｂ）は、メモリモードからコントローラモードへの切り替え時におけるCTL信号、POL信号_A、POL信号_Bの出力タイミングを示している。
コントローラモードへ切り替わる前のメモリモードにおいては、システム制御回路３８０からPOL信号_Bが出力されるのみである。従って、システム制御回路３８０から出力されるPOL信号_Bが液晶表示パネル１０へ向けて出力される。

メモリモードからコントローラモードへの切り替え時、システム制御回路３８０は、映像信号制御回路３１０にPOL信号_Aの出力開始を指示し、かつ、POL信号_Bの出力を停止すると共に、CTL信号の出力を開始する。映像信号制御回路３１０から出力されるPOL信号_Aは、システム制御回路３８０からCTL信号が出力されている場合に有効となるので、システム制御回路３８０は、たとえば、まず、映像信号制御回路３１０にPOL信号_Aの出力開始を指示し、POL信号_Aが確実に出力されていると推測されるマージン期間経過後、POL信号_Bの出力を停止すると共に、CTL信号の出力を開始することで、POL信号_BからPOL信号_Aへの切り替えをスムーズに行うことができる。このマージン期間において、結果的には、コントローラモードへの切り替え前に映像信号制御回路３１０から誤出力されたものとなるPOL信号_A（斜線のハッチングが施された信号）を無効化することができる。

このように、本実施形態の表示装置１においては、システム制御回路３８０を用いて極性信号を制御する信号を出力する仕組みを備えることで、メモリモードにある時、映像信号制御回路３１０を停止することを可能とする。つまり、より省消費電力に優れた液晶表示装置を提供することを実現する。

また、制御部３００の電源電圧回路３７０は、液晶表示パネル１０の映像信号出力部の動作用電力を生成する回路と、制御部３００内の映像信号制御回路３１０の動作用電力を生成する回路とを含む。システム制御回路３８０は、コントローラモードからメモリモードへの切り替え時、これらの回路を停止させる。いうまでもないが、メモリモードからコントローラモードへの切り替え時において、システム制御回路３８０は、停止しているこれらの回路を起動する。

図１０に、メモリモードにおいてシステム制御回路３８０が出力する、極性信号シフトレジスタ６５０を制御する信号と、極性信号出力回路６３０の出力を示す。コントローラモードにおいては、極性信号シフトレジスタ６５０を制御する信号は、映像信号制御回路３１０によって出力される。
符号ＳＴＰはスタート信号で、ＣＫＰはクロック信号、ＰＯＬは極性信号である。スタート信号ＳＴＰの出力開始に合わせて極性信号ＰＯＬを出力する。極性信号シフトレジスタ６５０はクロック信号ＣＫＰに合わせて、極性信号出力回路６３０を制御するタイミング信号を出力する。

符号ＰＯＬＡ１は、１番目の極性信号出力回路６３０の出力で、例えば図２中において最も左側の極性信号出力回路６３０の出力を示す。極性信号シフトレジスタ６５０は順番に２番目、３番目の極性信号出力回路６３０のタイミング信号を出力し、２４０番目の極性信号出力回路６３０のタイミング信号まで出力する。

スタート信号ＳＴＰの出力間隔は任意に設定可能で、クロック信号ＣＫＰを２４０回出力した後、例えば８秒間の間隔を空けて出力する。任意の極性信号出力回路６３０の出力ＰＯＬＡｎは極性信号シフトレジスタ６５０からのタイミング信号を受けた時点の極性信号ＰＯＬの値に従った出力を維持し、８秒後に受ける極性信号シフトレジスタ６５０からのタイミング信号により、その時点での極性信号ＰＯＬの値に従った出力に切り替える。

従って、極性信号出力回路６３０の出力は極性信号シフトレジスタ６５０からのタイミング信号で切り替わるだけではなく、次のタイミング信号まで出力を維持する必要がある。
図１１に、極性信号出力回路６３０の出力を極性信号シフトレジスタ６５０からのタイミング信号で切り替え、次のタイミング信号まで出力を維持する回路を示し、図１２に、図１１に示す回路のタイミングチャートを示す。

図１１において、符号６５１は複数段のレジスタ回路からなる極性信号シフトレジスタ６５０のｎ段目のレジスタ回路を示す。ＩＮは前段からの入力信号で、ＯＵＴはｎ段目のレジスタ回路６５１の出力をしめす。６９０はメモリ回路で、インバータ回路６９９に極性信号ＰＯＬの値を入力し、出力ＰＯＬＡｎ’を出力する。

インバータ回路６９９と６９３とは、スイッチング素子６９５が導通状態でメモリ回路を形成する。出力ＯＵＴがロー電圧の場合にインバータ回路６５３はハイ電圧を出力し、スイッチング素子６９５は導通状態となり、インバータ回路６９９と６９３は出力を維持する。

レジスタ回路６５１の出力ＯＵＴがハイ電圧になると、スイッチング素子６９５は非導通状態となり、スイッチング素子６９７が導通状態となることで、極性信号ＰＯＬの値がインバータ回路６９９に入力する。その後、出力ＯＵＴがロー電圧となると、極性信号ＰＯＬとは非導通状態となり、スイッチング素子６９５は導通状態となりインバータ回路６９９と６９３は極性信号ＰＯＬの値を維持する。

図１３に、画素周辺の回路のブロック図を示す。図１３では、２行２列に並べられた４つの副画素を示している。
書込みスイッチ回路１４０を挟んで、書き込み制御信号線３７と３９とが図中上下に配置されている。なお、図２では書き込み制御信号線３７と３９を１本にまとめて走査線３５として表示している。

画素メモリ回路１３０の上下にもメモリ電源線５７と５９が形成されている。従って、メモリ電源線５７と５９は、図２に示す表示領域２０ａの左右から供給されることになる。
映像信号線２５は２本毎図中上下方向に延伸しており、副画素２列おきに形成されている。

極性信号線４５と基準電圧線４７は表示領域２０ａの上下方向に延伸しており、極性信号と基準電圧は図中下側から供給されている。極性信号線４５と基準電圧線４７は電圧供給能力強化のために、映像信号線２５に比較して太く形成されている。
符号８２０は画素駆動スイッチ回路１２０と画素電極１５０とを接続するスルーホールの位置を示す。

映像信号線２５を介して供給された映像信号は、書き込み制御信号線３７と３９により導通状態となった書込みスイッチ回路１４０を介して画素メモリ回路１３０に記録される。画素メモリ回路１３０にはメモリ電源線５７と５９により、電源電圧が供給されており、画素メモリ回路１３０の出力により画素駆動スイッチ回路１２０のオン・オフが制御される。

画素駆動スイッチ回路１２０は画素メモリ回路１３０の出力に従って、極性信号線４５または基準電圧線４７によって供給される電圧を画素電極１５０に印加する。
次に、図１４に、画素電極１５０の配置を示す。図中、縦に２つの画素が並んでいる。一つの画素は、４色のカラーフィルタに対応するように、副画素の画素電極１５０が形成されている。各色の副画素は画素電極１５０の面積の広さが１：２：４となるように形成されており、３ビットのデジタルデータを面積階調を用いて表示する。

符号１５０Ｒ１、１５０Ｒ２、１５０Ｒ３は、赤色のカラーフィルタに対応する画素電極で、画素電極１５０Ｒ１は、３ビットの赤色のデータの（下位から数えて）１ビット目の値が書き込まれる。同じく、画素電極１５０Ｒ２は、赤色のデータの２ビット目の値が書き込まれ、画素電極１５０Ｒ３は、赤色のデータの３ビット目の値が書き込まれる。

次に、画素電極１５０Ｂ１は、青色のデータの１ビット目の値が書き込まれ画素電極１５０Ｂ２は、青色のデータの２ビット目の値が書き込まれ、画素電極１５０Ｂ３は、青色のデータの３ビット目の値が書き込まれる。
符号１５０ＹＧ１、１５０ＹＧ２、１５０ＹＧ３と、 １５０ＢＧ１、１５０ＢＧ２、１５０ＢＧ３とは、緑色のデータの値が書き込まれる画素電極であるが、画素電極１５０ＹＧ１〜３と、画素電極１５０ＢＧ１〜３とは、同じ緑色の帯域の光でも、異なる波長の光を透過するカラーフィルタに対応する。

図中、画素電極１５０の大きさが異なるにもかかわらず、スルーホール８２０は画素電極１５０と重なる位置に配置できている。例えば画素電極１５０Ｂ１に対して、画素電極１５０Ｂ２の面積は２倍になっており、画素電極１５０Ｂ２はスルーホール８２０の位置から一旦下方に伸びて、自らを駆動する画素メモリ回路１３０と重なるように形成された後、画素電極１５０Ｂ１を駆動する画素メモリ回路１３０と重なる位置に向かって（図中左側に）延伸するように形成されている。

さらに、画素電極１５０Ｂ１に対して、画素電極１５０Ｂ３の面積は４倍になっており、画素電極１５０Ｂ３はスルーホール８２０の位置から一旦下方に伸びて、自らを駆動する画素メモリ回路１３０及び書込みスイッチ回路１４０と重なるように形成された後、（図中下側の）隣の画素の画素電極１５０ＢＧ３を駆動する書込みスイッチ回路１４０-２から画素電極１５０ＢＧ１を駆動する書込みスイッチ回路１４０-２と重なるように、（図中左側に）延伸するように形成されている。

図１５に、メモリ電源線５７と５９とを、極性信号線４５と基準電圧線４７に沿って、図中、上下方向に延伸するよう配置した構成を示す。
図１３に示す構成では、メモリ電源線５７と５９とが映像信号線２５と交差しており、映像信号線２５との間でカップリング容量が形成されていた。そのため、映像信号線２５の電圧が、例えば高電圧側１０Ｖ、定電圧側０Ｖで振幅すると、メモリ電源線５７と５９の電位が変動するという問題が生じていた。

メモリ電源線５７と５９の電位が変動すると、画素駆動スイッチ回路１２０をオン・オフする電圧が変動することとなり、例えば、トランスファーゲート１２７と１２９とが同時にオン状態となり、極性信号線４５と基準電圧線４７とがショートして表示に不良が生じる怖れがある。

そのため、メモリ電源線５７と５９とが映像信号線２５と交差しないように、図１５に示す、メモリ電源線５７と５９とを、図中、上下方向に延伸するよう配置する構成とした。
メモリ電源線５７と５９とを、図中、上下方向に延伸する配置とした場合に、映像信号線２５を構成する導電層と同層（同材料）でメモリ電源線５７と５９ とを形成することが可能である。図１３に示す、メモリ電源線５７と５９とを映像信号線２５と交差して形成する構成の場合は、メモリ電源線５７と５９とを書き込み制御信号線３７と３９と同層の導電層で形成している。書き込み制御信号線３７と３９は、プロセス上の理由で比較的高抵抗なＭｏＷ等の高融点金属およびその合金で形成されるのに対して、映像信号線２５はアルミ等の低抵抗な金属およびその合金で形成されるため、メモリ電源線５７と５９を書き込み制御信号線３７と３９よりも低抵抗な導電層で形成することで電源供給能力の強化が図れている。

また、メモリ電源線５７と５９とを、ブロック毎に形成された入力端子６８０から直線的、かつ短距離で配置することができることでも電源供給能力が強化されている。
図１６に、メモリ電源線５７と５９とを、極性信号線４５と基準電圧線４７に沿って４本並べて配置した場合の反射電極の位置を示す。図中横方向に２本配線を追加することとなり、各回路の横方向の幅が狭くなっている。各回路を形成可能な横幅が狭くなることにより、画素駆動スイッチ回路１２０と画素電極１５０とを接続するスルーホール８２０を形成する位置が画素電極１５０の端部に接近するという問題が生じる。

例えば、緑色のデータの１ビット目の値が書き込まれる画素電極１５０Ｂ１と、画素駆動スイッチ回路１２０とを接続するスルーホール８２０が、画素電極１５０Ｂ１の端部に近接している。そのため、スルーホール８２０の位置を移動させる必要が生じた。

図１７に、スルーホール８２０の位置を説明するための、回路のレイアウトを示す。図中左上は画素電極１５０ＹＧ１、右上は画素電極１５０ＢＧ１、左下は画素電極１５０Ｒ１、右下は画素電極１５０Ｂ１に対応する、画素駆動スイッチ回路１２０と画素メモリ回路１３０のレイアウトを示す。

画素メモリ回路１３０はインバータ回路１３３と１３５で構成され、インバータ回路１３３と１３５共通に半導体層１３１０がリング状に形成され、インバータ回路１３３の出力がインバータ回路１３５の入力と接続し、インバータ回路１３３のゲート電極１３２０がトランスファーゲート１２７と１２９の一方のゲート電極１２２０に接続し、インバータ回路１３３の出力とインバータ回路１３５の入力とが、トランスファーゲート１２７と１２９の他方のゲート電極１２２５に接続している。

画素駆動スイッチ回路１２０も半導体層１２１０がリング状に形成されているが、画素電極１５０ＹＧ１と画素電極１５０Ｒ１とに対応する画素駆動スイッチ回路１２０では、スルーホール８２０ａは、半導体層１２１０と重ならないように、半導体層１２１０のリングの穴の位置に形成されている。対して、画素電極１５０ＢＧ１と画素電極１５０Ｂ１とに対応する画素駆動スイッチ回路１２０では、スルーホール８２０ｂは半導体層１２１０のリングの中央から、画素電極１５０ＹＧ１と画素電極１５０Ｒ１側へ移動しており、スルーホール８２０ｂは半導体層１２１０と重なる位置に形成されている。

スルーホール８２０ｂは半導体層１２１０と重なる位置にまで移動させることで、画素電極１５０ＢＧ１と画素電極１５０Ｂ１との接続の位置に裕度を持たせることが可能になっている。
図１８に、図１７Ａ−Ａ線の断面図を示す。画素電極１５０は、アルミ等で形成される反射電極１５１０と反射電極１５１０を覆って、ＩＴＯ等で形成される透明電極１５２０から形成される。

符号１２４０はガラス・樹脂等で形成される基板で、基板１２４０の上にはＳｉＯやＳｉＮで形成される下地膜１２５０が形成され、下地膜１２５０の上にリング状に半導体層１２１０が形成されている。半導体層１２１０の上には絶縁膜１２６０が形成され、絶縁膜１２６０の上には画素駆動スイッチ回路１２０のゲート電極１２２０と１２２５が形成されている。

ゲート電極１２２０と１２２５の上には絶縁膜１２７０が形成されており、絶縁膜１２７０の上には、中継電極１２３０が形成されている。絶縁膜１２７０と１２６０には、スルーホール１２３５が形成され、中継電極１２３０と、ゲート電極１２２０および１２２５とを接続している。

中継電極１２３０の上には絶縁膜１２８０が形成され、絶縁膜１２８０にはスルーホール８２０ａが形成され、中継電極１２３０と反射電極１５１０とを接続している。
図１８に示すＡ−Ａ断面では、スルーホール８２０ａはリング状の半導体層１２１０の中間付近に形成されているが、図１９に示すＢ−Ｂ断面では、スルーホール８２０ｂはリング状の半導体層１２１０の一方に重なるように、中央から一方の半導体層１２１０に偏った位置に形成されている。

以上説明したように、本実施形態によれば、メモリモードにある時、システム制御回路３８０を用いて極性信号を制御する信号を出力することとし、映像信号制御回路３１０を停止することで、より省消費電力に優れた液晶表示装置を提供することができる。

本発明の実施の形態として上述した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の趣旨を備えている限り、本発明の範囲に含まれる。
また、本実施形態において述べた様態によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

１…表示装置、１０…液晶表示パネル、５０…映像信号出力部、１００…画素、１３０…画素メモリ回路、３００…制御部、３１０…映像信号制御回路、３２０…タイミング生成回路、３３０…映像信号処理回路、３７０…電源電圧回路、３８０…システム制御回路、６００…映像信号出力回路、６３０…極性信号出力回路。

Claims (10)

1. 画素メモリを有する画素と、極性制御信号により制御され、前記画素に極性信号を供給する極性信号出力回路とを有する液晶パネルと、
   前記液晶パネルに映像信号と前記極性制御信号とを供給するコントローラとを有し、
   前記液晶パネルは、
   前記コントローラから継続的に供給されている前記映像信号を用いて映像を表示する第１モードと、
   前記画素メモリに記録されている前記映像信号を用いて映像を表示する第２モードとを有し、
   前記コントローラは、
   前記映像信号を出力する映像信号制御回路と、
   前記映像信号制御回路を制御するマイクロコンピュータとを有し、
   前記第１モードにおいて、前記映像信号制御回路が前記極性制御信号を出力し、前記第２モードにおいて、前記マイクロコンピュータが前記極性制御信号を出力する、
   液晶表示装置。
2. 前記第１モードは、動画像の表示時に適用されるモードであり、
   前記第２モードは、静止画像の表示時に適用されるモードである、
   請求項１に記載の液晶表示装置。
3. 前記液晶パネルが前記第２モードにある場合、前記映像信号制御回路が停止する請求項１または２に記載の液晶表示装置。
4. 前記マイクロコンピュータは、前記液晶パネルが前記第１モードから前記第２モードへ切り替わる場合、前記映像信号制御回路を停止させる請求項３に記載の液晶表示装置。
5. 前記マイクロコンピュータは、前記液晶パネルが前記第１モードから前記第２モードへ切り替わる場合、前記極性制御信号の出力を開始する請求項４に記載の液晶表示装置。
6. 前記マイクロコンピュータは、前記液晶パネルが前記第２モードから前記第１モードへ切り替わる場合、前記映像信号制御回路を起動する請求項４または５に記載の液晶表示装置。
7. 前記マイクロコンピュータは、前記液晶パネルが前記第２モードから前記第１モードへ切り替わる場合、前記極性制御信号の出力を停止する請求項６に記載の液晶表示装置。
8. 前記コントローラは、前記映像信号制御回路からの前記極性制御信号または前記マイクロコンピュータからの前記極性制御信号を前記液晶パネルへ排他選択的に出力するための回路であって、前記液晶パネルが前記第１モードから前記第２モードへ切り替わる場合または前記第２モードから前記第１モードへ切り替わる場合において前記映像信号制御回路から誤出力された前記極性制御信号を無効化する回路を有する請求項１から７のいずれか１項に記載の液晶表示装置。
9. 前記コントローラは、
   前記映像信号制御回路の動作用電圧を生成する第１電源電圧回路を有し、
   前記液晶パネルが前記第２モードにある場合、前記第１電源電圧回路が停止する請求項３から８のいずれか１項に記載の液晶表示装置。
10. 前記液晶パネルは、前記コントローラから供給される前記映像信号を、前記画素が接続される映像信号線に出力する映像信号出力部を有し、
    前記コントローラは、
    前記映像信号出力部の動作用電圧を生成する第２電源電圧回路を有し、
    前記液晶パネルが前記第２モードにある場合、前記第２電源電圧回路が停止する、
    請求項９に記載の液晶表示装置。

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