JP2020517114A5

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Publication number: JP2020517114A5
Application number: JP2019556209A
Authority: JP
Filing date: 2018-04-12
Publication date: 2021-05-20
Anticipated expiration: 2038-04-12

Claims

光子を吸収し、吸収された前記光子から光キャリアを生成するように構成されているフォトダイオード（２４８０）と、
第１のＭＯＳＦＥＴトランジスタ（２４１２）であって、
前記フォトダイオードの第１の端子に結合され、前記フォトダイオードによって生成された前記光キャリアの一部を収集するように構成されている第１のチャネル端子と、
第２のチャネル端子と、
第１の制御電圧源（２４０５）に結合されているゲート端子とを備える、第１のＭＯＳＦＥＴトランジスタと、
第１の読み出し電圧を出力するように構成されている第１の読み出し回路（２４１０）であって、
前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第１のキャパシタ（２４２２）と、
前記第１のキャパシタを第１の電圧まで充電するように構成されている第１のリセットＭＯＳＦＥＴトランジスタ（２４２０）とを備える、第１の読み出し回路と、
第２の読み出し電圧を出力するように構成されている第２の読み出し回路（２４３０）であって、
前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第２のキャパシタ（２４４２）と、
前記第２のキャパシタを第２の電圧まで充電するように構成されている第２のリセットＭＯＳＦＥＴトランジスタ（２４４０）とを備える、第２の読み出し回路と、
前記フォトダイオードによって生成された前記光キャリアをステアリングして前記第１の読み出し回路および前記第２の読み出し回路の一方または両方に導くように構成されている電流ステアリング回路（２４５０）であって、
第２の制御電圧源（２４５６）に結合されている第２のゲート端子、前記第２のチャネル端子に結合されている第３のチャネル端子、および前記第１の読み出し回路に結合されている第４のチャネル端子を備える第１の電流ステアリングＭＯＳＦＥＴトランジスタ（２４５２）と、
第３の制御電圧源（２４５８）に結合されている第３のゲート端子、前記第２のチャネル端子に結合されている第５のチャネル端子、および前記第２の読み出し回路に結合されている第６のチャネル端子を備える第２の電流ステアリングＭＯＳＦＥＴトランジスタ（２４５４）と、を備える電流ステアリング回路と、を備える回路（２４００）であって、
該回路の動作時に、前記第１の制御電圧源が、前記第１の電圧と前記フォトダイオードの第１の端子の第３の電圧との間の第１の電圧差を生じさせ、前記第２の電圧と前記フォトダイオードの第１の端子の前記第３の電圧との間の第２の電圧差を生じさせるように構成されている第１の制御電圧（２４０４）を発生させる、回路。
第１の半導体層（１１７０）と第２の半導体層（１１７２）とをさらに備え、
前記フォトダイオードが前記第１の半導体層によって支持され、
前記第１のＭＯＳＦＥＴトランジスタ、前記第１の読み出し回路、前記第２の読み出し回路、および前記電流ステアリング回路が前記第２の半導体層によって支持されている、請求項１に記載の回路。
第１の半導体層（１１７０）と第２の半導体層（１１７２）とをさらに備え、
前記フォトダイオードおよび前記第１のＭＯＳＦＥＴトランジスタが前記第１の半導体層によって支持され、
前記第１の読み出し回路、前記第２の読み出し回路、および前記電流ステアリング回路が前記第２の半導体層によって支持されている、請求項１に記載の回路。
第１の半導体層（１１７０）と第２の半導体層（１１７２）とをさらに備え、
前記フォトダイオード、前記第１のＭＯＳＦＥＴトランジスタ、および前記電流ステアリング回路が前記第１の半導体層によって支持され、
前記第１の読み出し回路および前記第２の読み出し回路が前記第２の半導体層によって支持されている、請求項１に記載の回路。
前記回路の動作時に、前記第１の制御電圧が、閾値下領域または飽和領域内で前記第１のＭＯＳＦＥＴトランジスタを動作させるように構成されている、請求項１に記載の回路。
前記回路の動作時に、前記第１の制御電圧源が、前記第１のキャパシタによって積分される第１の暗電流と、前記第２のキャパシタによって積分される第２の暗電流とを、前記第１のＭＯＳＦＥＴトランジスタを有しない相当する回路と比較して減少させる、請求項１に記載の回路。
前記第１の電圧差が前記第１の電圧の１０％以上であり、
前記第２の電圧差が前記第２の電圧の１０％以上である、請求項１に記載の回路。
前記フォトダイオードが、ゲルマニウムを含む光吸収領域をさらに備える、請求項１に記載の回路。
前記フォトダイオードが陥凹部（１８０４）を備え、前記光吸収領域の少なくとも一部が前記陥凹部内に埋め込まれている、請求項８に記載の回路。
前記回路の動作時に、前記第２の制御電圧源および前記第３の制御電圧源が、第１の期間に前記光キャリアをステアリングして前記第１の読み出し回路に導き、第２の期間に前記光キャリアをステアリングして前記第２の読み出し回路に導くことによって前記回路を飛行時間型イメージングモードで動作させるように制御される、請求項１に記載の回路。
前記回路の動作時に、前記第２の制御電圧源および前記第３の制御電圧源が、前記光キャリアをステアリングして前記第１の読み出し回路および前記第２の読み出し回路に同期方式で導くことによって前記回路を強度イメージングモードで動作させるように制御される、請求項１に記載の回路。
前記回路の動作時に、前記第２の制御電圧源および前記第３の制御電圧源が、前記光キャリアをステアリングして前記第１の読み出し回路および前記第２の読み出し回路のうちの一方に強度イメージングモードで動作している間に導くことによって前記回路を前記強度イメージングモードで動作させるように制御される、請求項１に記載の回路。