JP2020517114A - ゲルマニウム‐シリコン光感知装置ｉｉ - Google Patents

ゲルマニウム‐シリコン光感知装置ｉｉ Download PDF

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Abstract

第１の材料から形成される半導体基板であって、第１のｎ型ドープ領域を備える、半導体基板と、半導体基板によって支持されるフォトダイオードであって、フォトダイオードは光子を吸収し、吸収された光子から光キャリアを発生するように構成された吸収領域を含み、吸収領域は第１の材料と異なる第２の材料から形成され、第１のｐ型ドープ領域と、第１のｎ型ドープ領域に結合されている第２のｎ型ドープ領域とを含み、第２のｎ型ドープ領域の第２のドーピング濃度は第１のｎ型ドープ領域の第１のドーピング濃度未満であるか、または実質的に等しい、フォトダイオードとを備える光学装置が提供される。

Description

関連出願の相互参照
本出願は、２０１６年８月４日に出願した米国出願第１５／２８８２８２号の一部継続出願であり、これは２０１５年１２月２８日に出願した米国仮出願第６２／２７１３８６号、２０１５年１１月６日に出願した米国仮出願第６２／２５１６９１号、２０１５年９月１１日に出願した米国仮出願第６２／２１７０３１号、２０１５年８月２８日に出願した米国仮出願第６２／２１１００４号、２０１５年８月２８日に出願した米国仮出願第６２／２１０９９１号、２０１５年８月２７日に出願した米国仮出願第６２／２１０９４６号、２０１５年８月２５日に出願した米国仮出願第６２／２０９３４９号、および２０１５年８月４日に出願した米国仮出願第６２／２００６５２号の優先権の権利を主張するものである。本出願は、２０１７年５月２日に出願した米国仮出願第６２／５００４５７号、２０１７年５月１０日に出願した米国仮出願第６２／５０４５３１号、２０１７年１１月９日に出願した米国仮出願第６２／５８３８５４号、２０１７年４月１３日に出願した米国仮出願第６２／４８５００３号、２０１７年９月２１日に出願した米国仮出願第６２／５６１２６６号、２０１８年１月３日に出願した米国仮出願第６２／６１３０５４号、２０１７年８月８日に出願した米国仮出願第６２／５４２３２９号、２０１８年３月１５日に出願した米国仮出願第６２／６４３２９５号、および２０１８年３月３１日に出願した米国仮出願第６２／６５１０８５号の優先権の権利を主張するものである。
本明細書は、フォトダイオードを使用して光を検出することに関するものである。
光は自由空間内で伝搬するか、または光媒体が処理のため光信号を電気信号に変換するフォトダイオードに結合される。
米国特許出願公開第２０１８／０１９０７０２号明細書（米国特許出願第１５／９０８３２８号）
フォトダイオードは、光信号を検出し、この光信号を別の回路によってさらに処理され得る電気信号に変換するために使用されるものとしてよい。フォトダイオードは、家電製品、イメージセンサ、データ通信、飛行時間型（ＴＯＦ，ｔｉｍｅ‐ｏｆ‐ｆｌｉｇｈｔ）アプリケーション、医療デバイス、および他の多くの好適なアプリケーションにおいて使用され得る。従来から、イメージセンサ材料としてシリコンが使用されているが、シリコンは近赤外線（ＮＩＲ，ｎｅａｒ‐ｉｎｆｒａｒｅｄ）スペクトル以上の長さの波長に対しては光吸収効率が低い。本明細書で説明されている革新的な光デバイス構造設計によりイメージセンサ材料としてゲルマニウムおよびゲルマニウム‐シリコンなどの他の材料および／または材料合金が使用され得る。本明細書において説明されている主題の一革新的態様によれば、デバイスの速度および／または感度および／またはダイナミックレンジおよび／または動作波長帯を高めるためにゲルマニウムまたはゲルマニウム‐シリコンなどの材料を使用してフォトダイオードが形成される。一実施形態において、より大きい動作波長帯を有するフォトダイオードアレイを形成するために、ゲルマニウムまたはゲルマニウム‐シリコンを使用して形成されるフォトダイオードおよびシリコンを使用して形成されるフォトダイオードが普通の基板上に集積化され得る。
本明細書において説明されている主題の別の革新的態様によれば、３次元物体から反射された光は、撮像システムのフォトダイオードによって検出され得る。フォトダイオードは、検出された光を電荷に変換する。各フォトダイオードは、電荷を収集するように制御される複数のゲートを含み得る。複数のゲートによって制御される電荷の収集は、時間の経過とともに変わることがあり、したがって撮像システムが感知された光の位相情報および他の情報を決定するものとしてよい。撮像システムは位相情報を使用して、深さ情報または材料組成を含む３次元物体に関連付けられている特性を分析するものとしてよい。撮像システムは、また、位相情報を使用して、眼球ジェスチャー認識、身体ジェスチャー認識、３次元モデルスキャニング／ビデオ録画、および／または拡張／仮想現実アプリケーションに関連付けられている特性を分析するものとしてよい。
一般に、本明細書で説明されている主題の革新的な一態様は、第１の材料から形成される半導体基板であって、第１のｎ型ドープ領域を備える、半導体基板と、半導体基板によって支持されるフォトダイオードであって、フォトダイオードは光子を吸収し、吸収された光子から光キャリアを発生するように構成された吸収領域を含み、吸収領域は第１の材料と異なる第２の材料から形成され、第１のｐ型ドープ領域と、第１のｎ型ドープ領域に結合されている第２のｎ型ドープ領域とを含み、第２のｎ型ドープ領域の第２のドーピング濃度は第１のｎ型ドープ領域の第１のドーピング濃度未満であるか、または実質的に等しい、フォトダイオードとを備える光学装置で具現化され得る。
光学装置の実施形態は、次の特徴のうちの１つまたは複数の特徴を含み得る。たとえば、半導体基板は、第１の半導体層と第２の半導体層とを接合することによって形成され得る。第１の材料はシリコンであり、第２の材料はゲルマニウムを含むことができる。
いくつかの実施形態において、第１のｎ型ドープ領域の第１のドーピング濃度は第２のｎ型ドープ領域の第２のドーピング濃度の１６倍に実質的に等しいものとしてよい。
いくつかの実施形態において、第１および第２のドーピング濃度は、第１のｎ型ドープ領域の第１のフェルミ準位および第２のｎ型ドープ領域の第２のフェルミ準位が実質的に等しくなるように設定され得る。
いくつかの実施形態において、第１のｐ型ドープ領域は、吸収領域の第１の表面上に配置構成されてよく、第２のｎ型ドープ領域は、第１の表面に対向する第２の表面上に配置構成され得る。
いくつかの実施形態において、第１のｐ型ドープ領域および第２のｎ型ドープ領域は、吸収領域の第１の表面上に配置構成され得る。
いくつかの実施形態において、半導体基板は陥凹部をさらに備えることができ、光吸収領域の少なくとも一部は陥凹部内に埋め込まれ得る。いくつかの実施形態において、陥凹部は側壁スペーサを備えることができる。いくつかの実施形態において、第１のｎ型ドープ領域は、陥凹部の少なくとも一部を囲むことができる。いくつかの実施形態において、第１のｎ型ドープ領域および第２のｎ型ドープ領域は隣接していてよい。
いくつかの実施形態において、光学装置は、第１のｎ型ドープ領域および第２のｎ型ドープ領域に結合されている第１の金属相互接続部をさらに備えることができる。
いくつかの実施形態において、光学装置は、１つまたは複数の読み出し回路に結合されている１つまたは複数の読み出し領域であって、フォトダイオードによって生成された光キャリアを１つまたは複数の読み出し回路に供給するように構成されている１つまたは複数の読み出し領域と、フォトダイオードと１つまたは複数の読み出し領域との間のキャリア輸送を制御する１つまたは複数の制御信号に結合されている１つまたは複数のゲートとをさらに備えることができる。１つまたは複数の読み出し領域および１つまたは複数のゲートは、半導体基板によって支持され得る。１つまたは複数の読み出し領域は、１つまたは複数のフローティング拡散キャパシタをさらに含むことができる。
いくつかの実施形態において、光学装置は、半導体基板によって支持されるレンズをさらに備えることができる。レンズは、半導体基板上に一体形成され得る。
いくつかの実施形態において、光学装置は、半導体基板によって支持されるスペーサ層をさらに備えることができ、基板表面に対して法線方向において、スペーサ層は、吸収領域とレンズとの間に配置構成される。スペーサ層は、レンズの焦点距離に対応する厚さを有することができる。
いくつかの実施形態において、光学装置は、半導体基板によって支持され、半導体基板とレンズとの間に配置構成される反射防止層をさらに備えることができる。
本明細書で説明されている主題の別の革新的な態様は、第１の材料から形成され、陥凹部を備える半導体基板と、半導体基板によって支持されるフォトダイオードであって、フォトダイオードは光子を吸収し、吸収された光子から光キャリアを発生するように構成された吸収領域を含み、吸収領域は第１の材料と異なる第２の材料から形成され、吸収領域の少なくとも一部は陥凹部に埋め込まれ、吸収領域は第１のｐ型ドープ領域と、第１のｎ型ドープ領域と、第２のｎ型ドープ領域と、第１の制御信号に結合され、第１のｎ型ドープ領域と第２のｎ型ドープ領域との間のキャリア輸送を制御するように構成されている第１のゲートとを備え、第１のｎ型ドープ領域の第１のドーピング濃度は第２のｎ型ドープ領域の第２のドーピング濃度未満であるか、または実質的に等しい、フォトダイオードとを備える光学装置で具現化され得る。
本明細書で説明されている主題の別の革新的な態様は、第１の材料から形成され、陥凹部を備える第１の半導体基板と、第１の半導体基板によって支持されるフォトダイオードであって、フォトダイオードは光子を吸収し、吸収された光子から光キャリアを発生するように構成された吸収領域を含み、吸収領域は第１の材料と異なる第２の材料から形成され、吸収領域の少なくとも一部は陥凹部に埋め込まれ、吸収領域は第１のｐ型ドープ領域と、第１のｎ型ドープ領域とを含む、フォトダイオードと、第２の材料と異なる第３の材料から形成される第２の半導体基板であって、第２の半導体基板は第２のｎ型ドープ領域と、１つまたは複数の読み出し回路に結合されている１つまたは複数の読み出し領域であって、フォトダイオードによって生成された光キャリアを１つまたは複数の読み出し回路に供給するように構成されている１つまたは複数の読み出し領域と、フォトダイオードと１つまたは複数の読み出し領域との間のキャリア輸送を制御する１つまたは複数の制御信号に結合されている１つまたは複数のゲートとを備える、第２の半導体基板と、第１のｎ型ドープ領域および第２のｎ型ドープ領域に結合されている金属相互接続部であって、第１のｎ型ドープ領域の第１のドーピング濃度は第２のｎ型ドープ領域の第２のドーピング濃度未満であるか、または実質的に等しい、金属相互接続部とを備える光学装置で具現化され得る。
本明細書で説明されている主題の別の革新的な態様は回路で具現化されるものとしてよく、この回路は、光子を吸収し、吸収された光子から光キャリアを生成するように構成されているフォトダイオードと、第１のＭＯＳＦＥＴトランジスタであって、フォトダイオードの第１の端子に結合され、フォトダイオードによって生成された光キャリアの一部を収集するように構成されている第１のチャネル端子と、第２のチャネル端子と、第１の制御電圧源に結合されているゲート端子とを備える、第１のＭＯＳＦＥＴトランジスタと、第１の読み出し電圧を出力するように構成されている第１の読み出し回路であって、フォトダイオードによって生成される光キャリアを積分するように構成されている第１のキャパシタと、第１のキャパシタを第１の電圧まで充電するように構成されている第１のリセットＭＯＳＦＥＴトランジスタとを備える、第１の読み出し回路と、第２の読み出し電圧を出力するように構成されている第２の読み出し回路であって、フォトダイオードによって生成される光キャリアを積分するように構成されている第２のキャパシタと、第２のキャパシタを第２の電圧まで充電するように構成されている第２のリセットＭＯＳＦＥＴトランジスタとを備える、第２の読み出し回路と、フォトダイオードによって生成された光キャリアをステアリングして第１の読み出し回路および第２の読み出し回路の一方または両方に導くように構成されている電流ステアリング（ｃｕｒｒｅｎｔ‐ｓｔｅｅｒｉｎｇ）回路であって、第２の制御電圧源に結合されている第２のゲート端子、第２のチャネル端子に結合されている第３のチャネル端子、および第１の読み出し回路に結合されている第４のチャネル端子を備える第１の電流ステアリングＭＯＳＦＥＴトランジスタと、第３の制御電圧源に結合されている第３のゲート端子、第２のチャネル端子に結合されている第５のチャネル端子、および第２の読み出し回路に結合されている第６のチャネル端子を備える第２の電流ステアリングＭＯＳＦＥＴトランジスタとを備え、回路の動作時に、第１の制御電圧源は、第１の電圧とフォトダイオードの第１の端子の第３の電圧との間の第１の電圧差を生じさせ、第２の電圧とフォトダイオードの第１の端子の第３の電圧との間の第２の電圧差を生じさせるように構成されている第１の制御電圧を発生する、電流ステアリング回路とを具備する。
回路の実施形態は、次の特徴のうちの１つまたは複数の特徴を含み得る。たとえば、回路は、第１の半導体層と第２の半導体層とをさらに備えることができ、フォトダイオードは第１の半導体層によって支持され、第１のＭＯＳＦＥＴトランジスタ、第１の読み出し回路、第２の読み出し回路、および電流ステアリング回路は第２の半導体層によって支持される。
いくつかの実施形態において、回路は、第１の半導体層と第２の半導体層とをさらに備えることができ、フォトダイオードおよび第１のＭＯＳＦＥＴトランジスタは第１の半導体層によって支持され、第１の読み出し回路、第２の読み出し回路、および電流ステアリング回路は第２の半導体層によって支持される。
いくつかの実施形態において、回路は、第１の半導体層と第２の半導体層とをさらに備えることができ、フォトダイオード、第１のＭＯＳＦＥＴトランジスタ、および電流ステアリング回路は第１の半導体層によって支持され、第１の読み出し回路および第２の読み出し回路は第２の半導体層によって支持される。
いくつかの実施形態において、回路の動作時に、第１の制御電圧は、閾値下領域または飽和領域内で第１のＭＯＳＦＥＴトランジスタを動作させるように構成され得る。
いくつかの実施形態において、第１の電圧差は、第１の電圧の１０％以上であるものとしてよく、第２の電圧差は、第２の電圧の１０％以上であるものとしてよい。
いくつかの実施形態において、回路の動作時に、第１の制御電圧源は、第１のキャパシタによって積分される第１の暗電流と、第２のキャパシタによって積分される第２の暗電流とを、第１のＭＯＳＦＥＴトランジスタを有しない相当する回路と比較して減少させることができる。
いくつかの実施形態において、フォトダイオードはゲルマニウムを含む光吸収領域をさらに備えることができる。
いくつかの実施形態において、フォトダイオードは陥凹部をさらに備えることができ、光吸収領域の少なくとも一部は陥凹部内に埋め込まれ得る。
いくつかの実施形態において、回路の動作時に、第２の制御電圧源および第３の制御電圧源は、第１の期間に光キャリアをステアリングして第１の読み出し回路に導き、第２の期間に光キャリアをステアリングして第２の読み出し回路に導くことによって回路を飛行時間型イメージングモードで動作させるように制御され得る。
いくつかの実施形態において、回路の動作時に、第２の制御電圧源および第３の制御電圧源は、光キャリアをステアリングして第１の読み出し回路および第２の読み出し回路に同期方式で導くことによって回路を強度イメージングモード（ｉｎｔｅｎｓｉｔｙ ｉｍａｇｉｎｇ ｍｏｄｅ）で動作させるように制御され得る。
いくつかの実施形態において、回路の動作時に、第２の制御電圧源および第３の制御電圧源は、強度イメージングモードで動作している間に光キャリアをステアリングして第１の読み出し回路および第２の読み出し回路のうちの一方に導くことによって回路を強度イメージングモードで動作させるように制御され得る。
本明細書で説明されている主題の別の革新的な態様は回路で具現化されるものとしてよく、この回路は光子を吸収し、吸収された光子から光キャリアを生成するように構成されているフォトダイオードと、第１の読み出し電圧を出力するように構成されている第１の読み出し回路であって、フォトダイオードによって生成される光キャリアを積分するように構成されている第１のキャパシタと、第１のキャパシタを第１の電圧まで充電するように構成されている第１のリセットＭＯＳＦＥＴトランジスタとを備える、第１の読み出し回路と、第２の読み出し電圧を出力するように構成されている第２の読み出し回路であって、フォトダイオードによって生成される光キャリアを積分するように構成されている第２のキャパシタと、第２のキャパシタを第２の電圧まで充電するように構成されている第２のリセットＭＯＳＦＥＴトランジスタとを備える、第２の読み出し回路と、第１のＭＯＳＦＥＴトランジスタであって、第１のチャネル端子と、第１の読み出し回路に結合されている第２のチャネル端子と、第１の制御電圧源に結合されている第１のゲート端子とを備える、第１のＭＯＳＦＥＴトランジスタと、第２のＭＯＳＦＥＴトランジスタであって、第３のチャネル端子と、第２の読み出し回路に結合されている第４のチャネル端子と、第１の制御電圧源に結合されている第２のゲート端子とを備える、第２のＭＯＳＦＥＴトランジスタと、フォトダイオードによって生成された光キャリアをステアリングして第１の読み出し回路および第２の読み出し回路の一方または両方に導くように構成されている電流ステアリング回路であって、第２の制御電圧源に結合されている第３のゲート端子、フォトダイオードの第１の端子に結合され、フォトダイオードによって生成される光キャリアの一部を収集するように構成されている第５のチャネル端子、および第１のチャネル端子に結合されている第６のチャネル端子を備える第１の電流ステアリングＭＯＳＦＥＴトランジスタと、第３の制御電圧源に結合されている第４のゲート端子、フォトダイオードの第１の端子に結合され、フォトダイオードによって生成される光キャリアの一部を収集するように構成されている第７のチャネル端子、および第３のチャネル端子に結合されている第８のチャネル端子を備える第２の電流ステアリングＭＯＳＦＥＴトランジスタとを備え、回路の動作時に、第１の制御電圧源は、第１の電圧とフォトダイオードの第１の端子の第３の電圧との間の第１の電圧差を生じさせ、第２の電圧とフォトダイオードの第１の端子の第３の電圧との間の第２の電圧差を生じさせるように構成されている第１の制御電圧を発生する、電流ステアリング回路とを具備する。
回路の実施形態は、次の特徴のうちの１つまたは複数の特徴を含み得る。たとえば、回路は、第１の半導体層と第２の半導体層とをさらに備えることができ、フォトダイオードは第１の半導体層によって支持され、第１のＭＯＳＦＥＴトランジスタ、第２のＭＯＳＦＥＴトランジスタ、第１の読み出し回路、第２の読み出し回路、および電流ステアリング回路は第２の半導体層によって支持される。
いくつかの実施形態において、回路は、第１の半導体層と第２の半導体層とをさらに備えることができ、フォトダイオードおよび電流ステアリング回路は第１の半導体層によって支持され、第１の読み出し回路、第２の読み出し回路、第１のＭＯＳＦＥＴトランジスタ、および第２のＭＯＳＦＥＴトランジスタは第２の半導体層によって支持される。
いくつかの実施形態において、回路は、第１の半導体層と第２の半導体層とをさらに備えることができ、フォトダイオード、電流ステアリング回路、第１のＭＯＳＦＥＴトランジスタ、および第２のＭＯＳＦＥＴトランジスタは第１の半導体層によって支持され、第１の読み出し回路および第２の読み出し回路は第２の半導体層によって支持される。
いくつかの実施形態において、回路の動作時に、第１の制御電圧は、閾値下領域または飽和領域内で第１のＭＯＳＦＥＴトランジスタおよび第２のＭＯＳＦＥＴトランジスタを動作させるように構成され得る。
いくつかの実施形態において、第１の電圧差は、第１の電圧の１０％以上であるものとしてよく、第２の電圧差は、第２の電圧の１０％以上であるものとしてよい。
いくつかの実施形態において、回路の動作時に、第１の制御電圧源は、第１のキャパシタによって積分される第１の暗電流と、第２のキャパシタによって積分される第２の暗電流とを、第１のＭＯＳＦＥＴトランジスタおよび第２のＭＯＳＦＥＴトランジスタを有しない相当する回路と比較して減少させることができる。
いくつかの実施形態において、回路の動作時に、第２の制御電圧源および第３の制御電圧源は、第１の期間に光キャリアをステアリングして第１の読み出し回路に導き、第２の期間に光キャリアをステアリングして第２の読み出し回路に導くことによって回路を飛行時間型イメージングモードで動作させるように制御され得る。
いくつかの実施形態において、回路の動作時に、第２の制御電圧源および第３の制御電圧源は、光キャリアをステアリングして第１の読み出し回路および第２の読み出し回路に同期方式で導くことによって回路を強度イメージングモードで動作させるように制御され得る。
いくつかの実施形態において、回路の動作時に、第２の制御電圧源および第３の制御電圧源は、強度イメージングモードで動作している間に光キャリアをステアリングして第１の読み出し回路および第２の読み出し回路のうちの一方に導くことによって回路を強度イメージングモードで動作させるように制御され得る。
本明細書で説明されている主題の別の革新的な態様は回路で具現化されるものとしてよく、この回路は光子を吸収し、吸収された光子から光キャリアを生成するように構成されているフォトダイオードと、第１の読み出し電圧を出力するように構成されている第１の読み出し回路であって、フォトダイオードによって生成される光キャリアを積分するように構成されている第１のキャパシタと、第１のキャパシタを第１の電圧まで充電するように構成されている第１のリセットＭＯＳＦＥＴトランジスタとを備える、第１の読み出し回路と、第２の読み出し電圧を出力するように構成されている第２の読み出し回路であって、フォトダイオードによって生成される光キャリアを積分するように構成されている第２のキャパシタと、第２のキャパシタを第２の電圧まで充電するように構成されている第２のリセットＭＯＳＦＥＴトランジスタとを備える、第２の読み出し回路と、フォトダイオードによって生成された光キャリアをステアリングして第１の読み出し回路および第２の読み出し回路の一方または両方に導くように構成されている電流ステアリング回路であって、第１の制御電圧源に結合されている第１のゲート端子、フォトダイオードの第１の端子に結合され、フォトダイオードによって生成される光キャリアの一部を収集するように構成されている第１のチャネル端子、および第１の読み出し回路に結合されている第２のチャネル端子を備える第１の電流ステアリングＭＯＳＦＥＴトランジスタと、第２の制御電圧源に結合されている第２のゲート端子、フォトダイオードの第１の端子に結合され、フォトダイオードによって生成される光キャリアの一部を収集するように構成されている第３のチャネル端子、および第２の読み出し回路に結合されている第４のチャネル端子を備える第２の電流ステアリングＭＯＳＦＥＴトランジスタとを備え、回路の動作時に、第１の制御電圧源は、第１の電圧とフォトダイオードの第１の端子の第３の電圧との間の第１の電圧差を生じさせるように構成されている第１の制御電圧を発生し、第２の制御電圧源は、第２の電圧とフォトダイオードの第１の端子の第３の電圧との間の第２の電圧差を生じさせるように構成されている第２の制御電圧を発生する、電流ステアリング回路とを具備する。
回路の実施形態は、次の特徴のうちの１つまたは複数の特徴を含み得る。たとえば、回路は、第１の半導体層と第２の半導体層とをさらに備えることができ、フォトダイオードは第１の半導体層によって支持され、第１の読み出し回路、第２の読み出し回路、および電流ステアリング回路は第２の半導体層によって支持される。
いくつかの実施形態において、回路は、第１の半導体層と第２の半導体層とをさらに備えることができ、フォトダイオードおよび電流ステアリング回路は第１の半導体層によって支持され、第１の読み出し回路および第２の読み出し回路は第２の半導体層によって支持される。
いくつかの実施形態において、回路の動作時に、第１の制御電圧は、閾値下領域または飽和領域内で第１の電流ステアリングＭＯＳＦＥＴトランジスタを動作させるように構成されてよく、第２の制御電圧は、閾値下領域または飽和領域内で第２の電流ステアリングＭＯＳＦＥＴトランジスタを動作させるように構成されてよい。
いくつかの実施形態において、第１の電圧差は、第１の電圧の１０％以上であるものとしてよく、第２の電圧差は、第２の電圧の１０％以上であるものとしてよい。
いくつかの実施形態において、回路の動作時に、第１の制御電圧源および第２の制御電圧源は、第１の期間に光キャリアをステアリングして第１の読み出し回路に導き、第２の期間に光キャリアをステアリングして第２の読み出し回路に導くことによって回路を飛行時間型イメージングモードで動作させるように制御され得る。
いくつかの実施形態において、回路の動作時に、第１の制御電圧源および第２の制御電圧源は、光キャリアをステアリングして第１の読み出し回路および第２の読み出し回路に同期方式で導くことによって回路を強度イメージングモードで動作させるように制御され得る。
いくつかの実施形態において、回路の動作時に、第１の制御電圧源および第２の制御電圧源は、強度イメージングモードで動作している間に光キャリアをステアリングして第１の読み出し回路および第２の読み出し回路のうちの一方に導くことによって回路を強度イメージングモードで動作させるように制御され得る。
有利な実装形態は、以下の特徴のうちの１つまたは複数を含むことができる。ゲルマニウムは、近赤外線波長に対する効率的な吸収材料であり、このことは、不効率な吸収材料、たとえば、シリコンが使用されるときにより大きい基板の深さにおいて生成される光キャリアが遅いという問題を低減する。デバイス帯域幅が広がることで、光感知システムにおいてより高い変調周波数を使用することが可能になり、より大きな深さ分解能などの利点が得られる。革新的設計を有する光吸収層としてのゲルマニウム‐シリコン合金材料は、従来のＳｉ材料に勝る高い光吸収効率をもたらし、これは可視光線および近赤外線スペクトルにおいてより感度の高いセンサを実現し、隣接するピクセル間のクロストークを低減し、ピクセルサイズの縮小を可能にし得る。ハイブリッドセンサ設計は、同じ感知アレイ内における飛行時間型（ＴＯＦ）、近赤外線、および可視光イメージ感知をサポートし得る。デバイス帯域幅が広がることで、飛行時間型システムにおいてより高い変調周波数を使用することが可能になり、より大きな深さ分解能が得られる。光パルスのデューティサイクルが下げられる一方で光パルスのピーク強度が高められる飛行時間型システムにおいて、信号対雑音比は、飛行時間型システムに対して実質的に同じ消費電力を維持しながら改善され得る。これは、パルス形状を歪ませることなく光パルスのデューティサイクルが下げられるようにデバイス帯域幅が増大されるときに可能にされる。
１つまたは複数の実装形態の詳細は、添付図面と以下の説明とで述べられる。他の潜在的な特徴および利点は、説明、図面および特許請求の範囲から明らかになるであろう。
フォトダイオードアレイの一例を示す図である。 フォトダイオードアレイの一例を示す図である。 フォトダイオードアレイの一例を示す図である。 可視光線および赤外線を検出するためのフォトダイオードの一例を示す図である。 可視光線および赤外線を検出するためのフォトダイオードの一例を示す図である。 可視光線および赤外線を検出するためのフォトダイオードの一例を示す図である。 可視光線および赤外線を検出するためのフォトダイオードの一例を示す図である。 マルチゲートフォトダイオードの一例を示す図である。 マルチゲートフォトダイオードの一例を示す図である。 図９Ａ〜図９Ｃは、フォトディテクタの例を示す図である。 シリコン基板およびゲルマニウムメサを横切る例示的なバンド図である。 ビルトイン電位を低くしたフォトダイオードの例を示す図である。 ビルトイン電位を低くしたフォトダイオードの例を示す図である。 ビルトイン電位を低くしたフォトダイオードの例を示す図である。 キャリア移動が改善されたフォトダイオードの例を示す図である。 キャリア移動が改善されたフォトダイオードの例を示す図である。 キャリア移動が改善されたフォトダイオードの例を示す図である。 キャリア移動が改善されたフォトダイオードの例を示す図である。 キャリア移動が改善されたフォトダイオードの例を示す図である。 キャリア移動が改善されたフォトダイオードの例を示す図である。 ウェハ接合されたフォトダイオードの例を示す図である。 ウェハ接合されたフォトダイオードの例を示す図である。 可視光線または赤外線を検出するためのフォトダイオードの一例を示す図である。 可視光線および／または赤外線を検出するための集積化フォトダイオードアレイの一例を示す図である。 可視光線および／または赤外線を検出するための集積化フォトダイオードアレイの一例を示す図である。 可視光線および／または赤外線を検出するための集積化フォトダイオードアレイの一例を示す図である。 可視光線および／または赤外線を検出するための集積化フォトダイオードアレイの一例を示す図である。 図１７Ａ〜図１７Ｄは、フォトダイオードアレイを加工するための例示的な設計を示す図である。 図１８Ａ〜図１８Ｄは、ゲルマニウム‐シリコンを形成するための設計の一例を示す図である。 図１９Ａ〜図１９Ｄは、フォトダイオードアレイを加工するための例示的な設計を示す図である。 図２０Ａ〜図２０Ｃは、フォトダイオードアレイを加工するための例示的な設計を示す図である。 図２０Ｄ〜図２０Ｆは、フォトダイオードアレイを加工するための例示的な設計を示す図である。 フォトディテクタと一体化されているマイクロレンズの例示的な構成を示す断面図である。 フォトディテクタと一体化されているマイクロレンズの例示的な構成を示す断面図である。 撮像システムの一例のブロック図である。 撮像システムを使用して物体の特性を決定するための技術の例を示す図である。 撮像システムを使用して物体の特性を決定するための技術の例を示す図である。 撮像システムを使用して物体の特性を決定するための流れ図の例を示す図である。 マルチゲートフォトダイオードを動作させるための回路の概略図である。 マルチゲートフォトダイオードを動作させるための回路の概略図である。 マルチゲートフォトダイオードを動作させるための回路の概略図である。
様々な図面中の同様の参照番号および名称は同様の要素を示す。図中に示されている様々な例示的な実施形態は単に例示するだけの図であり、必ずしも縮尺通りでないことも理解されるであろう。
フォトダイオードは、光信号を検出し、この光信号を別の回路によってさらに処理され得る電気信号に変換するために使用されるものとしてよい。一般に、材料は様々な波長の光を吸収し、材料に関連受けられているエネルギーバンドギャップに応じて自由キャリアを生成する。たとえば、室温では、シリコンは１．１２ｅＶのエネルギーバンドギャップを有するものとしてよく、ゲルマニウムは０．６６ｅＶのエネルギーバンドギャップを有するものとしてよく、ゲルマニウム‐シリコン合金は、組成に応じて０．６６ｅＶから１．１２ｅＶの間のエネルギーバンドギャップを有するものとしてよい。一般に、より低いエネルギーバンドギャップを有する材料は、特定の波長でより高い吸収係数を有する。材料の吸収係数が低すぎる場合、光信号は、電気信号に効率よく変換できない。
しかしながら、材料の吸収係数が高すぎる場合、自由キャリアは材料の表面の近くで生成され、再結合して効率を低下させ得る。シリコンは、そのバンドギャップが大きいのでＮＩＲ波長に対しては効率的なセンサ材料でない。他方で、ゲルマニウムは、より短い波長（たとえば、青色）に対しては高すぎることがある吸収係数を有し、自由キャリアは表面で再結合し得る。シリコンおよびゲルマニウム／ゲルマニウム‐シリコンを共通基板上に集積化するフォトダイオードアレイは、フォトダイオードアレイがシリコンを使用して可視光線を検出し、ゲルマニウムまたはゲルマニウム‐シリコンを使用してＮＩＲ光を検出する場合、フォトダイオードアレイが広い検出スペクトルを有することを可能にする。本出願では、「フォトダイオード」という用語は、「フォトディテクタ」という用語または「光センサ」という用語と交換可能に使用され得る。本出願では、「ゲルマニウム‐シリコン（ＧｅＳｉ）」、「シリコン‐ゲルマニウム（ＳｉＧｅ）」という用語は交換可能に使用されてよく、両方とも９０％を超えるゲルマニウム（Ｇｅ）から９０％を超えるシリコン（Ｓｉ）へのすべての好適なＳｉＧｅ組成組合せを含む。本出願において、ＧｅＳｉ層は、ブランケットエピタキシー、選択的エピタキシー、または他の該当する技術を使用して形成され得る。さらに、異なる組成を有する交互ＳｉＧｅ層などの複数の層を含むひずみ超格子構造が吸収または量子井戸構造を形成するために使用されてよい。
図１は、ゲルマニウムまたはゲルマニウム‐シリコンフォトダイオードがシリコンフォトダイオードと一体化されているフォトダイオードアレイ１００の一例を示す図である。光イメージセンサアレイは、フォトダイオードアレイの一例である。フォトダイオードアレイ１００は、基板１０２と、集積回路層１０４と、相互接続層１０６と、センサ層１０８と、フィルタ層１１０と、レンズ層１１２とを備える。一般に、単一波長または複数波長の光がレンズ層１１２に入るが、そこでは、光は、レンズ設計に従って、集束されるか、コリメートされるか、拡大されるか、または処理され得る。次いで、光はフィルタ層１１０に入るが、そこでは、フィルタ層１１０は特定の波長帯を有する光を通るように構成されているものとしてよい。センサ層１０８内のフォトダイオードは、入射光を自由キャリアに変換する。集積回路層１０４は、相互接続層１０６を通して自由キャリアを収集し、特定のアプリケーションに応じて自由キャリアを処理する。
一般に、基板１０２は、シリコン基板、シリコン・オン・インシュレータ（ＳＯＩ）基板、または他の任意の好適なキャリア基板材料であってよい。集積回路層１０４の集積回路および相互接続層１０６の相互接続部は、ＣＭＯＳ加工技術を使用して加工され得る。たとえば、相互接続部は、誘電体層を通してコンタクトホールを乾式エッチングし、化学気相成長（ＣＶＤ）を使用して銅をコンタクトホールに充填することによって形成され得る。さらに、レンズの形状は、凹状、凸状、表面構造を有する平面状、または他の形状とすることも可能であり、その形状は本明細書の例示的な図面の制限を受けるべきでない。
センサ層１０８は、異なる波長帯の光を検出するためのフォトダイオードの複数のグループを備える。たとえば、フォトダイオード１２２ａ、１２２ｂ、およびこの図に示されていない他のものを含むフォトダイオードのグループは、青色波長帯（たとえば、４６０ｎｍ±４０ｎｍ）の光を検出するように構成され得る。別の例として、フォトダイオード１２４ａ、１２４ｂ、およびこの図に示されていない他のものを含むフォトダイオードのグループは、緑色波長帯（たとえば、５４０ｎｍ±４０ｎｍ）の光を検出するように構成され得る。別の例として、フォトダイオード１２６ａ、１２６ｂ、およびこの図に示されていない他のものを含むフォトダイオードのグループは、赤色波長帯（たとえば、６２０ｎｍ±４０ｎｍ）の光を検出するように構成され得る。別の例として、フォトダイオード１２８ａおよびこの図に示されていない他のものを含むフォトダイオードのグループは、ＮＩＲ波長帯（たとえば、８５０ｎｍ±４０ｎｍ、９４０ｎｍ±４０ｎｍ、または＞１μｍ）の光を検出するように構成され得る。各フォトダイオードは、側壁スペーサ、トレンチ、または他の好適な分離構造を絶縁することによって分離され得る。
いくつかの実装形態において、フォトダイオードが検出するように構成されている波長帯は、フィルタ層１１０内の光学フィルタによって制御され得る。たとえば、フォトダイオード１２６ａは赤色波長帯を受け取るように構成され、中心波長、および波長帯の限界は、フォトダイオード１２６ａより上のフィルタの特性によって制御される。フィルタは、誘電体材料の層を堆積することによって形成されるものとしてよく、特定の波長帯内の波長を有する光であればこのフィルタを通過し、その特定の波長帯を外れる波長を有する光であればフィルタによって反射される。フィルタは、フォトダイオード上に材料の層を形成することによっても形成されるものとしてよく、これにより特定の波長帯内の波長を有する光であればこのフィルタを通過し、その特定の波長帯を外れる波長を有する光であればフィルタによって吸収される。たとえば、シリコン層はゲルマニウム‐シリコンフォトダイオード上に形成されるものとしてよく、シリコン層は可視光線を吸収するが、ＮＩＲ光を透過する。
いくつかの実装形態において、フォトダイオードが検出するように構成されている波長帯は、フォトダイオードの材料組成によって制御され得る。たとえば、ゲルマニウム‐シリコン合金中のゲルマニウム組成が増大すると、より長い波長においてフォトダイオードの感度が増大し得る。いくつかの実装形態において、フォトダイオードが検出するように構成されている波長帯は、光学フィルタとフォトダイオードの材料組成との組合せによって制御され得る。
いくつかの実装形態において、可視光（たとえば、赤色、緑色、および青色）を検出するように構成されているフォトダイオードのグループはシリコンフォトダイオードであってよいが、ＮＩＲ光を検出するように構成されているフォトダイオードのグループはゲルマニウムフォトダイオードまたはゲルマニウム‐シリコンフォトダイオードであってよい。
いくつかの他の実装形態において、可視光（たとえば、緑色および青色）を検出するように構成されているフォトダイオードの１つまたは複数のグループはシリコンフォトダイオードであってよいが、可視光（たとえば、赤色）を検出するように構成されているフォトダイオードの１つまたは複数の他のグループおよびＮＩＲ光を検出するように構成されているフォトダイオードのグループはゲルマニウムフォトダイオードまたはゲルマニウム‐シリコンフォトダイオードであってよい。たとえば、赤色光を検出するフォトダイオードのグループは、ＮＩＲ光を検出するフォトダイオードのグループ内のゲルマニウム−シリコンフォトダイオードに比べて低いゲルマニウム濃度を有するゲルマニウム‐シリコンフォトダイオードであってよい。いくつかの実装形態において、ゲルマニウム濃度は１０％から１００％の範囲内であってよい。別の例として、赤色光を検出するフォトダイオードのグループは、ＮＩＲ光を検出するフォトダイオードのグループ内のゲルマニウム‐シリコンフォトダイオードと異なる厚さを有するゲルマニウム‐シリコンフォトダイオードであってよい。
図２は、例示的なフォトダイオードアレイ２００の図であり、２次元フォトダイオードアレイの上面図となっており、ゲルマニウムまたはゲルマニウム‐シリコンフォトダイオードがシリコンフォトダイオードと一体化されている。フォトダイオードアレイ２００内のフォトダイオードは、フォトダイオードアレイ１００において説明されているフォトダイオードに類似している。フォトダイオードアレイ２００のフォトダイオードがピクセルとして配置構成される。いくつかの実装形態において、シリコンフォトダイオードは可視光を検出するためにピクセルとして形成され、ゲルマニウムまたはゲルマニウム‐シリコンフォトダイオードはＮＩＲ光を検出するためにピクセルとしてシリコン内に埋め込まれる。いくつかの他の実装形態において、シリコンフォトダイオードは青色および緑色光を検出するためにピクセルとして形成され、ゲルマニウムまたはゲルマニウム‐シリコンフォトダイオードは赤色およびＮＩＲ光を検出するためにピクセルとしてシリコン内に埋め込まれる。
図３は、ゲルマニウムまたはゲルマニウム‐シリコンフォトダイオードがシリコンフォトダイオードと一体化されているフォトダイオードアレイ３００の一例を示す図である。フォトダイオードアレイ３００内のフォトダイオードは、フォトダイオードアレイ１００において説明されているフォトダイオードに類似している。それに加えて、フォトダイオードアレイ３００は、白色波長帯（たとえば、４２０ｎｍ±６６０ｎｍ）の光を検出するように構成されているフォトダイオード３０２ａ、３０２ｂ、およびこの図に示されていない他のものを含む。いくつかの実装形態において、フォトダイオード３０２ａおよび３０２ｂは、シリコンフォトダイオードであってもよい。いくつかの他の実装形態において、フォトダイオード３０２ａおよび３０２ｂは、ダイオードの全体的な光吸収を改善するためにゲルマニウムまたはゲルマニウム‐シリコンフォトダイオードであってよい。たとえば、白色光を検出するフォトダイオードのグループは、ＮＩＲ光を検出するフォトダイオードのグループ内のゲルマニウム‐シリコンフォトダイオードに比べて低いゲルマニウム濃度を有するゲルマニウム‐シリコンフォトダイオードであってよい。別の例として、白色光を検出するフォトダイオードのグループは、ＮＩＲ光を検出するフォトダイオードのグループ内のゲルマニウム‐シリコンフォトダイオードと異なる厚さを有するゲルマニウム‐シリコンフォトダイオードであってよい。
図４Ａは、可視光線および赤外線の光信号を検出するための例示的なフォトダイオード４００を示している。例示的なフォトダイオード４００は、共通基板上に形成されるＮＩＲピクセル４０２と可視光ピクセル４０４を備える。ＮＩＲピクセル４０２および可視光ピクセル４０４は、分離構造４０６によって分離される。ＮＩＲピクセル４０２は、ＮＩＲ波長帯内の波長を有する光信号を検出するように構成される。可視光ピクセル４０４は、可視光波長帯内の波長（たとえば、青色および／または緑色および／または赤色）を有する光信号を検出するように構成される。ＮＩＲピクセル４０２および可視光ピクセル４０４は、たとえば、図１を参照して説明されているようにセンサ層１０８内のフォトダイオードであってよい。
可視光ピクセル４０４は、ｎ−Ｓｉ領域４１２、ｐ＋Ｓｉ領域４１３、ｐ−Ｓｉ領域４１４、ｎ＋Ｓｉ領域４１５、第１のゲート４１６、第１のゲート４１６に結合された第１の制御信号４１７、およびｎ＋Ｓｉ領域４１５に結合された読み出し回路４１８を含む。ｎ−Ｓｉ領域４１２は、ｎ型ドーパントで低濃度ドープされ得る、たとえば、リンで約１０１６ｃｍ−３にドープされ得る。ｐ＋Ｓｉ領域４１３は、ｐ＋型ドーピングを有していてよく、活性ドーパント濃度は、加工プロセスが達成できるくらいに高い、たとえば、ホウ素で約５×１０２０ｃｍ−３である。ｐ−Ｓｉ領域４１４は、ｐ型ドーパントで低濃度ドープされ得る、たとえば、ホウ素で約１０１５ｃｍ−３にドープされ得る。ｎ＋Ｓｉ領域４１５は、ｎ＋型ドーピングを有していてよく、活性ドーパント濃度は、加工プロセスが達成できるくらいに高い、たとえば、リンで約５×１０２０ｃｍ−３である。
一般に、ｎ−Ｓｉ層４１２は光信号４０８を受け取り、光信号４０８を電気信号に変換する。光信号４０８はｎ−Ｓｉ領域４１２に入り、ｎ−Ｓｉ領域４１２は光信号４０８を吸収し、吸収された光を自由キャリアに変換する。いくつかの実装形態において、光信号４０８は、図１を参照しつつ説明されているようなフィルタ層１１０内のフィルタなどの、この図に示されていない波長フィルタによってフィルタ処理され得る。いくつかの実装形態において、光信号４０８のビームプロファイルは、図１を参照しつつ説明されているようなレンズ層１１２内のレンズなどの、この図に示されていないレンズによって整形され得る。
一般に、ｐ＋Ｓｉ領域４１３のフェルミ準位とｎ−Ｓｉ領域４１２のフェルミ準位との間の差は、２つの領域の間に電界を発生し、ｎ−Ｓｉ領域４１２によって生成される自由電子は、電界によってｐ＋Ｓｉ領域４１３の下の領域にドリフトする。第１のゲート４１６は、第１の制御信号４１７に結合され得る。たとえば、第１のゲート４１６は電圧源に結合されてよく、第１の制御信号４１７は電圧源からのＤＣ電圧信号であってよい。第１の制御信号４１７はｐ＋Ｓｉ領域４１３の下の領域からｎ＋Ｓｉ領域４１５への自由電子の流れを制御する。たとえば、制御信号４１７の電圧が閾値電圧を超える場合、ｐ＋Ｓｉ領域４１３の下の領域内に蓄積した自由電子はｎ＋Ｓｉ領域４１５へドリフトする。
ｎ＋Ｓｉ領域４１５は、第１の読み出し回路４１８に結合され得る。第１の読み出し回路４１８は、リセットゲート、ソースフォロワ、および選択ゲート、または自由キャリアを処理するのに適している任意の回路からなる３トランジスタ構成であってよい。いくつかの実装形態において、第１の読み出し回路４１８は、可視光ピクセル４０４に共通の基板上に加工され得る。たとえば、第１の読み出し回路４１８は、図１を参照しつつ説明されているように集積回路層１０４上に加工され得る。他のいくつかの実装形態において、第１の読み出し回路４１８は、別の基板上に加工され、ダイ／ウェハボンディングまたはスタッキングを介して可視光ピクセル４０４と同一のパッケージに収められ得る。
ＮＩＲピクセル４０２は、ｎ−Ｓｉ領域４２２、ｐ＋Ｓｉ領域４２３、ｐ−Ｓｉ領域４２４、ｎ＋Ｓｉ領域４２５、第２のゲート４２６、第２のゲート４２６に結合された第２の制御信号４２７、ｎ＋Ｓｉ領域４２５に結合された第２の読み出し回路４２８、ｐ＋ＧｅＳｉ領域４３１、および真性ＧｅＳｉ領域４３３を含む。ｎ−Ｓｉ領域４２２は、ｎ型ドーパントで低濃度ドープされ得る、たとえば、リンで約１０１６ｃｍ−３にドープされ得る。ｐ＋Ｓｉ領域４２３は、ｐ＋型ドーピングを有していてよく、活性ドーパント濃度は、加工プロセスが達成できるくらいに高い、たとえば、ホウ素で約５×１０２０ｃｍ−３である。ｐ−Ｓｉ領域４２４は、ｐ型ドーパントで低濃度ドープされ得る、たとえば、ホウ素で約１０１５ｃｍ−３にドープされ得る。ｎ＋Ｓｉ領域４２５は、ｎ＋型ドーピングを有していてよく、活性ドーパント濃度は、加工プロセスが達成できるくらいに高い、たとえば、リンで約５×１０２０ｃｍ−３である。
一般に、真性ＧｅＳｉ層４３３は光信号４０８を受け取り、光信号４０８を電気信号に変換する。いくつかの実装形態において、光信号４０８は、図１を参照しつつ説明されているようなフィルタ層１１０内のＮＩＲフィルタなどの、この図に示されていない波長フィルタによってフィルタ処理され得る。いくつかの実装形態において、光信号４０８のビームプロファイルは、図１を参照しつつ説明されているようなレンズ層１１２内のレンズなどの、この図に示されていないレンズによって整形され得る。
いくつかの実装形態において、真性ＧｅＳｉ領域４３３の厚さは、０．０５μｍから２μｍまでの範囲内であってよい。いくつかの実装形態において、真性ＧｅＳｉ領域４３３は、ｐ＋ＧｅＳｉ領域４３１を含み得る。ｐ＋ＧｅＳｉ領域４３１は、真性ＧｅＳｉ領域４３３から遠ざかるように光電子を反発させて表面再結合を回避し、それによってキャリア収集効率を増大させ得る。たとえば、ｐ＋ＧｅＳｉ領域４３１はｐ＋型ドーピングを有していてもよく、ドーパント濃度は、加工プロセスが達成し得るような高さであり、たとえば、真性ＧｅＳｉ領域４３３がゲルマニウムであり、ホウ素をドープしたときに約５×１０２０ｃｍ−３であり得る。
真性ＧｅＳｉ領域４３３内の生成された自由キャリアは、ｎ−Ｓｉ領域４２２内にドリフトまたは拡散し得る。一般に、ｐ＋Ｓｉ領域４２３のフェルミ準位とｎ−Ｓｉ領域４２２のフェルミ準位との間の差は、２つの領域の間に電界を発生し、ｎ−Ｓｉ領域４２２によって真性ＧｅＳｉ領域４３３から収集された自由電子は、電界によってｐ＋Ｓｉ領域４２３の下の領域にドリフトする。第２のゲート４２６は、第２の制御信号４２７に結合され得る。たとえば、第２のゲート４２６は電圧源に結合されてよく、第２の制御信号４２７は電圧源からのＤＣ電圧信号であってよい。第２の制御信号４２７はｐ＋Ｓｉ領域４２３の下の領域からｎ＋Ｓｉ領域４２５への自由電子の流れを制御する。たとえば、第２の制御信号４２７の電圧が閾値電圧を超える場合、ｐ＋Ｓｉ領域４２３の下の領域内に蓄積した自由電子はｎ＋Ｓｉ領域４２５へドリフトする。ｎ＋Ｓｉ領域４２５は、第２の読み出し回路４２８に結合され得る。第２の読み出し回路４２８は、第１の読み出し回路４１８に類似しているものとしてよい。
図４Ａに示されていないけれども、いくつかの他の実装形態において、可視光ピクセル４０４およびＮＩＲピクセル４０２は、代替的に、電子の代わりに正孔を収集するように加工され得る。この場合、ｐ＋Ｓｉ領域４１３および４２３は、ｎ＋Ｓｉ領域によって置き換えられ、ｎ−Ｓｉ領域４１２および４２２は、ｐ−Ｓｉ領域によって置き換えられ、ｐ−Ｓｉ領域４１４および４２４は、ｎ−Ｓｉ領域によって置き換えられ、ｎ＋Ｓｉ領域４１５および４２５は、ｐ＋Ｓｉ領域によって置き換えられる。ここで示されている図面は例示し、動作原理を説明することを目的としていることに留意されたい。
図４Ｂは、可視光線および赤外線の光信号を検出するための例示的なフォトダイオード４５０を示している。フォトダイオード４５０は、可視光ピクセル４５４およびＮＩＲピクセル４５２を含む。可視光ピクセル４５４は、図４Ａを参照しつつ説明されているように、可視光ピクセル４０４に類似している。ＮＩＲピクセル４５２は、図４Ａを参照しつつ説明されているように、ＮＩＲピクセル４０２に類似している。ここで、光信号４５８および４６０を受け取る可視光ピクセル４５４およびＮＩＲピクセル４５２の表面は平坦化された表面であり、真性ＧｅＳｉ領域４６２およびｐ＋ＧｅＳｉ領域４６４は、酸化物層４５６内に埋め込まれる。たとえば、酸化物層４５６はｐ−Ｓｉ領域４６６上に形成され得る。酸化物層４５６の厚さは、真性ＧｅＳｉ領域４６２の厚さとなるように選択され得る。センサ領域は、エッチングまたは他の任意の好適な技術によって酸化物層４５６内に形成され得る。ゲルマニウム‐シリコンはセンサ領域内に選択的に成長させられ真性ＧｅＳｉ領域４６２を形成し得る。可視光ピクセル４５４とＮＩＲピクセル４５２との間の平坦化された表面は、フォトダイオード表面上の追加の処理および／または別個の基板上に形成されたデバイスとの接合を可能にする。
図５は、可視光線および赤外線の光信号を検出するための例示的なフォトダイオード５００を示している。例示的なフォトダイオード５００は、共通基板上に形成されるＮＩＲピクセル５０２と可視光ピクセル５０４を備える。ＮＩＲピクセル５０２および可視光ピクセル５０４は、分離構造５０６によって分離される。ＮＩＲピクセル５０２は、ＮＩＲ波長帯内の波長を有する光信号を検出するように構成される。可視光ピクセル５０４は、可視光波長帯内の波長（たとえば、青色および／または緑色および／または赤色）を有する光信号を検出するように構成される。ＮＩＲピクセル５０２および可視光ピクセル５０４は、たとえば、図１を参照して説明されているようにセンサ層１０８内のフォトダイオードであってよい。
可視光ピクセル５０４は、ｎ−Ｓｉ領域５１２、ｐ＋Ｓｉ領域５１３、ｐ−Ｓｉ領域５１４、ｎ＋Ｓｉ領域５１５、第１のゲート５１６、第１のゲート５１６に結合された第１の制御信号５１７、およびｎ＋Ｓｉ領域５１５に結合された読み出し回路５１８を含む。ｎ−Ｓｉ領域５１２は、ｎ型ドーパントで低濃度ドープされ得る、たとえば、リンで約１０１６ｃｍ−３にドープされ得る。ｐ＋Ｓｉ領域５１３は、ｐ＋型ドーピングを有していてよく、活性ドーパント濃度は、加工プロセスが達成できるくらいに高い、たとえば、ホウ素で約５×１０２０ｃｍ−３である。ｐ−Ｓｉ領域５１４は、ｐ型ドーパントで低濃度ドープされ得る、たとえば、ホウ素で約１０１５ｃｍ−３にドープされ得る。ｎ＋Ｓｉ領域５１５は、ｎ＋型ドーピングを有していてよく、活性ドーパント濃度は、加工プロセスが達成できるくらいに高い、たとえば、リンで約５×１０２０ｃｍ−３である。
一般に、ｐ＋Ｓｉ層５１３は光信号５０８を受け取る。ｐ＋Ｓｉ層５１３の厚さは、一般的に、薄い（たとえば、１００ｎｍ）ので、光信号５０８はｎ−Ｓｉ領域５１２内に伝搬する。ｎ−Ｓｉ領域５１２は光信号５０８を吸収し、光信号５０８を自由キャリアに変換する。いくつかの実装形態において、光信号５０８は、図１を参照しつつ説明されているようなフィルタ層１１０内のフィルタなどの、この図に示されていない波長フィルタによってフィルタ処理され得る。いくつかの実装形態において、光信号５０８のビームプロファイルは、図１を参照しつつ説明されているようなレンズ層１１２内のレンズなどの、この図に示されていないレンズによって整形され得る。
一般に、ｐ＋Ｓｉ領域５１３のフェルミ準位とｎ−Ｓｉ領域５１２のフェルミ準位との間の差は、２つの領域の間に電界を発生し、ｎ−Ｓｉ領域５１２によって生成される自由電子は、電界によってｐ＋Ｓｉ領域５１３の下の領域にドリフトする。第１のゲート５１６は、第１の制御信号５１７に結合され得る。たとえば、第１のゲート５１６は電圧源に結合されてよく、第１の制御信号５１７は電圧源からのＤＣ電圧信号であってよい。第１の制御信号５１７はｐ＋Ｓｉ領域５１３の下の領域からｎ＋Ｓｉ領域５１５への自由電子の流れを制御する。たとえば、制御信号５１７の電圧が閾値電圧を超える場合、ｐ＋Ｓｉ領域５１３の下の領域内に蓄積した自由電子はｎ＋Ｓｉ領域５１５へドリフトし収集される。ｎ＋Ｓｉ領域５１５は、収集された電気信号を処理する第１の読み出し回路５１８に結合され得る。第１の読み出し回路５１８は、図４Ａを参照しつつ説明されているように第１の読み出し回路４１８に類似するものとしてよい。
ＮＩＲピクセル５０２は、ｎ−Ｓｉ領域５２２、ｐ−Ｓｉ領域５２４、ｎ＋Ｓｉ領域５２５、第２のゲート５２６、第２のゲート５２６に結合された第２の制御信号５２７、ｎ＋Ｓｉ領域５２５に結合された第２の読み出し回路５２８、ｐ＋ＧｅＳｉ領域５３１、および真性ＧｅＳｉ領域５３３を含む。ｎ−Ｓｉ領域５２２は、ｎ型ドーパントで低濃度ドープされ得る、たとえば、リンで約１０１６ｃｍ−３にドープされ得る。ｐ−Ｓｉ領域５２４は、ｐ型ドーパントで低濃度ドープされ得る、たとえば、ホウ素で約１０１５ｃｍ−３にドープされ得る。ｎ＋Ｓｉ領域５２５は、ｎ＋型ドーピングを有していてよく、活性ドーパント濃度は、加工プロセスが達成できるくらいに高い、たとえば、リンで約５×１０２０ｃｍ−３である。
ｐ＋ＧｅＳｉ層５３１は光信号５３５を受け取り、光信号５３５を電気信号に変換する。ｐ＋ＧｅＳｉ層５３１の厚さは、一般的に、薄い（たとえば、１００ｎｍ）ので、光信号５３５は真性ＧｅＳｉ領域５３３内に伝搬し、真性ＧｅＳｉ領域５３３は光信号５３５を吸収し、光信号５３５を自由キャリアに変換する。いくつかの実装形態において、光信号５３５は、図１を参照しつつ説明されているようなフィルタ層１１０内のＮＩＲフィルタなどの、この図に示されていない波長フィルタによってフィルタ処理され得る。いくつかの実装形態において、光信号５３５のビームプロファイルは、図１を参照しつつ説明されているようなレンズ層１１２内のレンズなどの、この図に示されていないレンズによって整形され得る。
いくつかの実装形態において、真性ＧｅＳｉ領域５３３の厚さは、０．０５μｍから２μｍまでの範囲内であってよい。いくつかの実装形態において、ｐ＋ＧｅＳｉ領域５３１は、真性ＧｅＳｉ領域５３３から遠ざかるように光電子を反発させて表面再結合を回避し、それによってキャリア収集効率を増大させ得る。たとえば、ｐ＋ＧｅＳｉ領域５３１はｐ＋型ドーピングを有していてもよく、ドーパント濃度は、加工プロセスが達成し得るような高さであり、たとえば、真性ＧｅＳｉ領域５３３がゲルマニウムであり、ホウ素をドープしたときに約５×１０２０ｃｍ−３であり得る。
真性ＧｅＳｉ領域５３３内の生成された自由キャリアは、ｎ−Ｓｉ領域５２２内にドリフトまたは拡散し得る。いくつかの実装形態において、ソース電源電圧ＶｓｓがＮＩＲピクセル５０２に印加されて、ｐ＋ＧｅＳｉ領域５３１とｎ−Ｓｉ領域５２２との間に電界を発生し、それにより、自由電子はｎ−Ｓｉ領域５２２の方へドリフトし、自由正孔はｐ＋ＧｅＳｉ領域５３１の方へドリフトし得る。
第２のゲート５２６は、第２の制御信号５２７に結合され得る。たとえば、第２のゲート５２６は電圧源に結合されてよく、第２の制御信号５２７は電圧源からのＤＣ電圧信号であってよい。第２の制御信号５２７はｎ−Ｓｉ領域５２２からｎ＋Ｓｉ領域５２５への自由電子の流れを制御する。たとえば、第２の制御信号５２７の電圧が閾値電圧を超える場合、ｎ−Ｓｉ領域５２２内に蓄積した自由電子はｎ＋Ｓｉ領域５２５の方へドリフトする。ｎ＋Ｓｉ領域５２５は、収集された電気信号のさらなる処理のために第２の読み出し回路５２８に結合され得る。第２の読み出し回路５２８は、図４Ａを参照しつつ説明されているように第１の読み出し回路４１８に類似するものとしてよい。
図５に示されていないけれども、いくつかの他の実装形態において、可視光ピクセル５０４およびＮＩＲピクセル５０２は、代替的に、電子の代わりに正孔を収集するように加工され得る。この場合、ｐ＋Ｓｉ領域５１３は、ｎ＋Ｓｉ領域によって置き換えられ、ｎ−Ｓｉ領域５１２および５２２は、ｐ−Ｓｉ領域によって置き換えられ、ｐ−Ｓｉ領域５１４および５２４は、ｎ−Ｓｉ領域によって置き換えられ、ｎ＋Ｓｉ領域５１５および５２５は、ｐ＋Ｓｉ領域によって置き換えられる。
図６は、可視光線および赤外線の光信号を検出するための例示的なフォトダイオード６００を示している。フォトダイオード６００は、可視光ピクセル６５４およびＮＩＲピクセル６５２を含む。可視光ピクセル６５４は、図５を参照しつつ説明されているように、可視光ピクセル５０４に類似している。ＮＩＲピクセル６５２は、図５を参照しつつ説明されているように、ＮＩＲピクセル５０２に類似している。ここで、光信号６６０および６５８を受け取る可視光ピクセル６５４およびＮＩＲピクセル６５２の表面は平坦化された表面であり、真性ＧｅＳｉ領域６６２およびｐ＋ＧｅＳｉ領域６６４は、酸化物層６５６内に埋め込まれる。可視光ピクセル６５４とＮＩＲピクセル６５２との間の平坦化された表面は、フォトダイオード表面上の追加の処理および／または別個の基板上に形成されたデバイスとの接合を可能にする。
飛行時間型（ＴＯＦ）アプリケーションでは、３次元物体の深度情報は、透過した光パルスと検出された光パルスとの間の位相差を使用して決定され得る。たとえば、３次元物体の３次元画像を再構成するためにピクセルの２次元配列が使用されるものとしてよく、各ピクセルは、３次元物体の位相情報を導出するための１つまたは複数のフォトダイオードを含み得る。いくつかの実装形態において、飛行時間型アプリケーションは、近赤外線（ＮＩＲ）範囲内の波長を有する光源を使用する。たとえば、発光ダイオード（ＬＥＤ）は、８５０ｎｍ、９４０ｎｍ、１０５０ｎｍ、または１３１０ｎｍの波長を有し得る。いくつかのフォトダイオードはシリコンを吸収材料として使用し得るが、シリコンはＮＩＲ波長に対して非効率な吸収材料である。特に、光キャリアは、シリコン基板内で深く（たとえば、深さ１０μｍを超える）生成されるものとしてよく、それらの光キャリアは、フォトダイオード接合点にゆっくりとドリフトおよび／または拡散するものとしてよく、その結果、デバイス帯域幅が下がる。さらに、小さな電圧振幅は、典型的には、消費電力を最小にするようにフォトダイオードの動作を制御するために使用される。大きな吸収領域（たとえば、直径１０μｍ）では、小さな電圧振幅は、大きな吸収領域を横切る小さい横／縦場のみを形成することができ、これは吸収領域を横切って掃引される光キャリアのドリフト速度に影響を及ぼす。したがって、デバイス帯域幅はさらに制限される。ＮＩＲ波長を使用するＴＯＦアプリケーションについては、ゲルマニウム‐シリコン（ＧｅＳｉ）を吸収材料として使用するマルチゲートフォトダイオードが、上で説明されている技術的問題を解決する。
図７は、光信号を電気信号に変換するための例示的なマルチゲートフォトダイオード７００の図である。マルチゲートフォトダイオード７００は、基板７０２上に加工された吸収層７０６を備える。基板７０２は、その上に半導体デバイスが加工され得る任意の好適な基板であるものとしてよい。たとえば、基板７０２は、シリコン基板であってもよい。吸収層７０６と第１のｎ＋Ｓｉ領域７１２との間の結合は、第１のゲート７０８によって制御される。吸収層７０６と第２のｎ＋Ｓｉ領域７１４との間の結合は、第２のゲート７１０によって制御される。
一般に、吸収層７０６は光信号７１２を受け取り、光信号７１２を電気信号に変換する。吸収層７０６は、所望の波長範囲において高い吸収係数を有するように選択される。ＮＩＲ波長については、吸収層７０６はＧｅＳｉメサであってよく、ＧｅＳｉは光信号７１２の中の光子を吸収し、電子正孔対を生成する。ＧｅＳｉメサ中のゲルマニウムとシリコンの材料組成は、特定のプロセスまたはアプリケーションに関して選択されるものとしてよい。いくつかの実装形態において、吸収層７０６は、厚さｔを有するように設計される。たとえば、８５０ｎｍの波長について、ＧｅＳｉメサの厚さは、実質的な量子効率を有するように約１μｍであってよい。いくつかの実装形態において、吸収層７０６の表面は、特定の形状を有するように設計される。たとえば、ＧｅＳｉメサは、ＧｅＳｉメサの表面上の光信号７１２の空間プロファイルに応じて円形、正方形、または矩形であるものとしてよい。いくつかの実装形態において、吸収層７０６は、光信号７１２を受け取るために横方向寸法ｄを有するように設計される。たとえば、ＧｅＳｉメサは、円形の形状を有するものとしてよく、ｄは１μｍから５０μｍの範囲内であってよい。
いくつかの実装形態において、吸収層７０６は、ｐ＋ＧｅＳｉ領域７３１を含み得る。ｐ＋ＧｅＳｉ領域７３１は、吸収層７０６の表面から光電子を反発させ、それによってデバイス帯域幅を増大させ得る。たとえば、ｐ＋ＧｅＳｉ領域７３１はｐ＋型ドーピングを有していてもよく、ドーパント濃度は、加工プロセスが達成し得るような高さであり、たとえば、吸収領域７０６がゲルマニウムであり、ホウ素をドープしたときに約５×１０２０ｃｍ−３であり得る。
マルチゲートフォトダイオード７００は、基板７０２内に注入されたｎ型井戸領域７０４を備える。たとえば、ｎ型井戸領域７０４のドーピングレベルは、１０１５ｃｍ−３から１０２０ｃｍ−３の範囲内であってよい。一般に、ｎ型井戸領域７０４は、吸収領域７０６によって生成される電子を収集するために使用される。
第１のゲート７０８は、第１の制御信号７２２および第１の読み出し回路７２４に結合される。たとえば、第１のゲート７０８は電圧源に結合されてよく、第１の制御信号７２２は電圧源からの時間変動マルチレベル電圧信号であってよい。第１の読み出し回路７２４は、リセットゲート、ソースフォロワ、および選択ゲート、または自由キャリアを処理するのに適している任意の回路からなる３トランジスタ構成であってよい。いくつかの実装形態において、第１の読み出し回路７２４は基板７０２上に加工され得る。他のいくつかの実装形態において、第１の読み出し回路７２４は、別の基板上に加工され、ダイ／ウェハボンディングまたはスタッキングを介してマルチゲートフォトダイオード７００と同一のパッケージに収められ得る。第２のゲート７１０は、第２の制御信号７３２および第２の読み出し回路７３４に結合される。第２の制御信号７３２は、第１の制御信号７２２に類似しており、第２の読み出し回路７３４は、第１の読み出し回路７２４に類似している。
第１の制御信号７２２および第２の制御信号７３２は、吸収された光子によって発生する電子の収集を制御するために使用される。たとえば、第１のゲート７０８が「オン」にされ、第２のゲートが「オフ」にされたときに、電子はｎ型井戸領域７０４からｎ＋Ｓｉ領域７１２にドリフトする。逆に、第１のゲート７０８が「オフ」にされ、第２のゲートが「オン」にされたときに、電子はｎ型井戸領域７０４からｎ＋Ｓｉ領域７１４にドリフトする。いくつかの実装形態において、電圧がｐ＋ＧｅＳｉ領域７３１とｎ型井戸領域７０４との間に印加され、吸収層７０６の内側の電界を高め、電子をｎ型井戸領域７０４の方へドリフトし得る。
図８は、光信号を電気信号に変換するための例示的なマルチゲートフォトダイオード８００の図である。マルチゲートフォトダイオード８００は、基板８０２上に加工された吸収層８０６を備える。基板８０２は、その上に半導体デバイスが加工され得る任意の好適な基板であるものとしてよい。たとえば、基板８０２は、シリコン基板であってもよい。吸収層８０６と第１のｐ＋Ｓｉ領域８１２との間の結合は、第１のゲート８０８によって制御される。吸収層８０６と第２のｐ＋Ｓｉ領域８１４との間の結合は、第２のゲート８１０によって制御される。
一般に、吸収層８０６は光信号８１２を受け取り、光信号８１２を電気信号に変換する。吸収層８０６は、図７を参照しつつ説明されているように吸収層７０６に類似している。いくつかの実装形態において、吸収層８０６は、ｎ＋ＧｅＳｉ領域８３１を含み得る。ｎ＋ＧｅＳｉ領域８３１は、吸収領域８０６の表面から正孔を反発させ、それによってデバイス帯域幅を増大させ得る。たとえば、ｎ＋ＧｅＳｉ領域８３１はｎ＋型ドーピングを有していてもよく、ドーパント濃度は、加工プロセスが達成し得るような高さであり、たとえば、吸収領域８０６がゲルマニウムであり、リンをドープしたときに約５×１０２０ｃｍ−３であり得る。
マルチゲートフォトダイオード８００は、基板８０２内に注入されたｐ型井戸領域８０４を備える。たとえば、ｐ型井戸領域８０４のドーピングレベルは、１０１５ｃｍ−３から１０２０ｃｍ−３の範囲内であってよい。一般に、ｐ型井戸領域８０４は、吸収領域８０６によって生成される正孔を収集するために使用される。
第１のゲート８０８は、第１の制御信号８２２および第１の読み出し回路８２４に結合される。第１のゲート８０８、第１の制御信号８２２、および第１の読み出し回路８２４は、図７を参照しつつ説明されているように第１のゲート７０８、第１の制御信号７２２、および第１の読み出し回路７２４に類似している。第２のゲート８１０は、第２の制御信号８３２および第２の読み出し回路８３４に結合される。第２のゲート８１０、第２の制御信号８３２、および第２の読み出し回路８３４は、図７を参照しつつ説明されているように第２のゲート７１０、第２の制御信号７３２、および第２の読み出し回路７３４に類似している。
第１の制御信号８２２および第２の制御信号８３２は、吸収された光子によって発生する正孔の収集を制御するために使用される。たとえば、第１のゲート８０８が「オン」にされ、第２のゲート８１０が「オフ」にされたときに、正孔はｐ型井戸領域８０４からｐ＋Ｓｉ領域８１２にドリフトする。逆に、第１のゲート８０８が「オフ」にされ、第２のゲート８１０が「オン」にされたときに、正孔はｐ型井戸領域８０４からｐ＋Ｓｉ領域８１４にドリフトする。いくつかの実装形態において、電圧がｎ＋ＧｅＳｉ領域８３１とｐ型井戸８０４との間に印加され、吸収層８０６の内側の電界を高め、正孔をｐ型井戸領域８０４の方へドリフトし得る。
図９Ａは、光信号を電気信号に変換するための例示的なフォトディテクタ９００を示している。フォトディテクタ９００は、基板９０２上に加工された吸収層９０６と、吸収層９０６および基板９０２の上に形成された第１の層９０８とを備える。基板９０２は、前に説明されている基板７０２に類似しているものとしてよく、吸収層９０６は、前に説明されている吸収層７０６に類似しているものとしてよく、たとえば、ＧｅまたはＧｅ濃度が１〜９９％の範囲内であるＧｅＳｉから形成され得る。ＧｅまたはＧｅＳｉ吸収層９０６のバックグラウンドドーピング極性およびドーピングレベルは、Ｐ型であり、１０１４ｃｍ−３から１０１６ｃｍ−３の範囲内であり得る。バックグラウンドドーピングレベルは、たとえば、ドーピングの明示的な組み込みによる、または吸収層９０６の形成時に持ち込まれる材料欠陥によるものとしてよい。フォトディテクタ９００の吸収層９０６は、メサ構造を有し、基板９０２によって支持され、縦側壁が図示されているが、メサ構造の形状および側壁プロファイルは、吸収層９０６の成長および加工プロセスの詳細に依存し得る。
第１の層９０８は、吸収層９０６の上側表面および側部表面を覆い、吸収層９０６が形成される基板９０２の上側表面の一部を覆う。第１の層９０８は、非晶質シリコン、ポリシリコン、エピタキシャルシリコン、酸化アルミニウム族（たとえば、Ａｌ２Ｏ３）、酸化ケイ素族（たとえば、ＳｉＯ２）、酸化ゲルマニウム族（たとえば、ＧｅＯ２）、ゲルマニウム‐シリコン族（たとえば、Ｇｅ０．４Ｓｉ０．６）、窒化ケイ素族（たとえば、Ｓｉ３Ｎ４）、高ｋ材料（たとえば、ＨｆＯｘ、ＺｎＯｘ、ＬａＯｘ、ＬａＳｉＯｘ）、およびこれらの任意の組合せなどの、相補型金属酸化膜半導体（ＣＭＯＳ）プロセス適合材料（ＣＰＣＭ）から形成され得る。吸収層９０６の表面に第１の層９０８が存在すると、様々な効果が生じ得る。たとえば、第１の層９０８は吸収層９０６への表面保護層として働くものとしてよく、これは吸収層９０６の表面に存在する欠陥によって発生する暗電流またはリーク電流を低減し得る。ゲルマニウム（Ｇｅ）またはゲルマニウム‐シリコン（ＧｅＳｉ）吸収層９０６の場合、表面欠陥は、暗電流またはリーク電流の著しい発生源であり得、これはフォトディテクタ９００によって生成される光電流のノイズレベルの増大に寄与する。第１の層９０８を吸収層９０６の表面の上に形成することによって、暗電流またはリーク電流は低減され、それによって、フォトディテクタ９００のノイズレベルを低減し得る。別の例として、第１の層９０８は、フォトディテクタ９００上に形成されている接点と吸収層９０６および／または基板９０２との間でショットキー障壁レベルを変調し得る。障壁変調効果は、参照により本明細書に組み込まれている米国特許出願第１５／９０８３２８号、名称「ＨＩＧＨ‐ＳＰＥＥＤ ＬＩＧＨＴ ＳＥＮＳＩＮＧ ＡＰＰＡＲＡＴＵＳ ＩＩ」（特許文献１）においてさらに説明されている。
図９Ｂは、光信号を電気信号に変換するための例示的なフォトディテクタ９１０を示している。フォトディテクタ９１０は、図９Ａのフォトディテクタ９００に類似しているが、吸収層９０６が基板９０２上に形成された陥凹部内に部分的に埋め込まれ、フォトディテクタ９１０はスペーサ９１２をさらに含む点が異なる。スペーサ９１２は、基板９０２からの吸収層９０６の側壁を分ける様々な酸化物および窒化物などの誘電体材料であってよい。いくつかの実装形態において、スペーサ９１２は省かれてもよく、吸収層９０６の埋め込み部分は、シリコン基板の［１１０］側壁などの、基板９０２内に形成される陥凹部の表面と直接接触するものとしてよい。
図９Ｃは、光信号を電気信号に変換するための例示的なフォトディテクタ９２０を示している。フォトディテクタ９２０は、図９Ｂのフォトディテクタ９１０に類似しているが、吸収層９０６が基板９０２上に形成された陥凹部内に完全に埋め込まれる点が異なる。
図４Ａ、図４Ｂ、図５、図６、図７、および図８に関して例示され、説明されているフォトダイオードは、図９Ａに示されているフォトダイオード９００に類似する仕方で基板の表面から突き出ているゲルマニウム領域または吸収層を有するが、一般に、以前に説明されているフォトダイオードは、図９Ｂおよび図９Ｃに示されているように部分的に埋め込まれた、または完全に埋め込まれたゲルマニウム領域もしくは吸収層を有するように形成され得る。
図１０Ａは、シリコン基板およびゲルマニウムメサを横切る例示的なバンド図１０００である。バンド図１０００は、電子および正孔などの電荷キャリアがシリコン‐ゲルマニウムヘテロ接合の様々な配置で受ける様々なエネルギー準位を例示している。縦軸はエネルギー準位Ｅに対応し、横軸はシリコン基板とゲルマニウムメサとの間に形成されるヘテロ接合を横切る位置ｘに対応する。シリコン基板およびゲルマニウムメサは、エネルギー準位がＥｖ，ｓｉおよびＥｖ，ｇｅであるそれぞれの価電子帯と、エネルギー準位がＥｃ，ｓｉおよびＥｃ，ｇｅであるそれぞれの伝導帯を有する。シリコンおよびゲルマニウムに対する真性フェルミ準位Ｅｉ，ｓｉおよびＥｉ，ｇｅは、それぞれ、参照のためマークを付けられている。
一般に、異なる半導体材料は、異なる伝導帯および価電子帯エネルギー準位を有する。たとえば、シリコンの伝導帯のエネルギー準位（Ｅｃ，ｓｉ）は、ゲルマニウムの伝導帯のエネルギー準位（Ｅｃ，ｇｅ）より約０．０５ｅＶ低く、シリコンの価電子帯のエネルギー準位（Ｅｖ，ｓｉ）は、ゲルマニウムの価電子帯エネルギー準位（Ｅｖ，ｇｅ）より約０．４ｅＶ低い。さらに、真性半導体については、半導体のフェルミ準位は、伝導帯と価電子帯との間の中間点にある。そのようなものとして、シリコンの真性フェルミ準位（Ｅｉ，ｓｉ）は、ゲルマニウムの真性フェルミ準位（Ｅｉ，ｇｅ）より約０．２７ｅＶ低い。Ｓｉ‐Ｇｅヘテロ接合を横切るフェルミ準位におけるそのような不整合は、ビルトイン電位および空乏領域を生じ、これはヘテロ接合を横切る電流の流れを妨げる。ヘテロ接合を横切る外部バイアス電圧を印加することでビルトイン電位に打ち勝ち得る。しかしながら、外部バイアス電圧を高くすることは、場合によっては望ましくないことがある。たとえば、外部バイアス電圧が高くなると、Ｓｉ‐Ｇｅヘテロ接合を実装するフォトダイオードによって生成される暗電流が増加する、Ｓｉ‐Ｇｅヘテロ接合を実装するフォトダイオードによって消費される電力が増大する、またはこれらの組合せが生じ得る。そのようなものとして、ヘテロ接合を横切るビルトイン電位を低減するか、または排除してヘテロ接合を横切る電流の流れを増大させるための技術が次に説明される。
シリコンおよびゲルマニウムのフェルミ準位は様々な方法で整列され、それによりビルトイン電位を低減するか、または排除し得る。これらの技術は、１）Ｐ型ドーパントでＧｅをドープすることと、２）Ｎ型ドーパントでＳｉをドープすることと、３）Ｎ型ドーパントでＳｉをドープすることと組み合わせてＰ型ドーパントでＧｅをドープすることと、４）Ｎ型ドーパントでＧｅおよびＳｉの両方をドープすることと、５）これらの組合せとを含む。様々なシナリオに対するドーパントの濃度は、材料の真性ドーピングの極性および濃度、ならびに／または材料の真性キャリア濃度を考慮して、標準バンド図計算を通じて決定され得る。一例として、この計算は、シリコンに対する１０１０ｃｍ−３の真性キャリア濃度ｎｉ，ｓｉおよびゲルマニウムに対する２＊１０１３ｃｍ−３の真性キャリア濃度ｎｉ，ｇｅを仮定して上で説明されている技術１）から４）に対して実行されている。それぞれ濃度ＮＤまたはＮＡのＮ型またはＰ型ドーパントでドープされた半導体のフェルミエネルギー準位は、それぞれ、半導体のミッドギャップエネルギー準位より高いか、または低い。ドーピングによるフェルミエネルギー準位の変化は、それぞれ式ｋＢＴ＊ｌｎ（ＮＤ／ｎｉ，Ｓｉ）およびｋＢＴ＊ｌｎ（ＮＡ／ｎｉ，Ｓｉ）によって計算することができ、ｋＢはボルツマン定数であり、Ｔは温度である。第１の技術では、ゲルマニウムは、約４＊１０１７ｃｍ−３（たとえば、６．４７＊１０１７ｃｍ−３）の濃度でホウ素をドープされ得る。第２の技術では、シリコンは、約３＊１０１４ｃｍ−３（たとえば、３．２４＊１０１４ｃｍ−３）の濃度でリンをドープされ得る。第３の技術では、ゲルマニウムは、３．２４＊１０１４ｃｍ−３未満（たとえば、３＊１０１４ｃｍ−３以下）の濃度でリンをシリコンにドープすることと組み合わせて６．４７＊１０１７ｃｍ−３未満（たとえば、４＊１０１７ｃｍ−３以下）の濃度でホウ素をドープされ得る。第４の技術では、ゲルマニウムは、１６＊Ｇ＊１０＾Ｐｃｍ−３に実質的に等しい濃度でリンをシリコンにドープすることと組み合わせてＧ＊１０＾Ｐｃｍ−３に実質的に等しい濃度でリンをドープされ得る。
第４の技術は、様々な理由から第１、第２、および第３の技術に勝る利点を有し得ることが理解される。たとえば、パラメータＧおよびＰは、Ｓｉ‐Ｇｅヘテロ接合の周りに形成される空乏領域の幅を制御するように調節され得る調節可能パラメータである。別の例として、パラメータＧおよびＰは、その結果得られるドーピングレベルが標準的な集積回路加工技術を使用して信頼可能に達成され得るレベルの範囲内に収まるように調節され得る。たとえば、１＊１０１６ｃｍ−３より高いドーピングレベルは、標準的なドーパント注入技術を使用して容易に達成され得る。そのようなものとして、いくつかの実装形態において、ゲルマニウムは、５＊１０１７ｃｍ−３に実質的に等しい濃度でリンをドープされ、シリコンは、８＊１０１８ｃｍ−３に実質的に等しい濃度でリンをドープされ得る。
「約Ｘ」である、または「実質的にＸに等しい」ドーパント濃度は、濃度数値Ｘに機能的に等価である値の範囲、および／または提供される値の加工変動の範囲内にある濃度に対応し得る。たとえば、Ｘの１％以内、５％以内、２５％以内、または５０％以内に収まるドーピング濃度は、「約」ＸであるかまたはＸに「実質的に等しい」とみなされ得る。別の例として、ビルトイン電位をＸに類似する程度まで低減するか、または排除することなどの、濃度数値Ｘと同じ機能を効果的に果たすドーピング濃度は、「約」Ｘであるか、またはＸに「実質的に等しい」とみなされてよい。
例示的なバンド図および例示的な計算は、真性ドーピングなしで純シリコンと純ゲルマニウムとの間のヘテロ接合に対して実行されているが、一般に、説明されている技術は、シリコンとシリコン‐ゲルマニウム合金との間などの他の材料のヘテロ接合に、および真性ドーピングあり、またはなしの材料に適用され得る。様々な組成のシリコン‐ゲルマニウム合金は、対応する伝導帯エネルギー準位、価電子帯エネルギー準位、および真性フェルミ準位を有してよく、これは説明されている様々な技術に対する適切なドーピング濃度を計算する際に決定され使用され得る。
Ｓｉ‐Ｇｅヘテロ接合を横切るビルトイン電位を低減するか、または排除するための技術が今まで説明されてきた。次に、ビルトイン電位低減技術を実装するフォトダイオードの様々な例について説明することにする。図１０Ｂを参照すると、ビルトイン電位が低減されている例示的なフォトダイオード１０１０が図示されている。フォトダイオード１０１０は、基板９０２、吸収層９０６、第１の層９０８、ｎ型ドープ領域１０３０、ｐ型ドープ領域１０３１、ｎ型井戸１０３２、ゲート７１０、およびｎ＋Ｓｉ領域７１４を備える。フォトダイオード１０１０の動作は、一般的に、説明されている場合を除きフォトダイオード７００の動作に類似している。
ｐ型ドープ領域１０３１は、基板９０２の表面から離れる方向に面している吸収領域９０６の第１の表面上に配置構成される。ｐ型ドープ領域１０３１は、吸収層９０６の表面から光−電子を反発させ、それによってデバイス帯域幅を増大させ得る。たとえば、ｐ型ドープ領域１０３１はｐ＋型ドーピングを有していてもよく、ドーパント濃度は、加工プロセスが達成し得るような高さであり、たとえば、吸収領域９０６がゲルマニウムであり、ホウ素をドープしたときに約５×１０２０ｃｍ−３であり得る。ｐ型ドープ領域１０３１は、吸収領域９０６がＧｅＳｉ吸収領域であるｐ＋ＧｅＳｉ領域７３１に類似しているものとしてよい。
ｎ型ドープ領域１０３０は、基板９０２の表面に面している吸収領域９０６の第２の表面上に配置構成される。第２の表面は、吸収領域９０６の第１の表面に対向しているものとしてよい。ｎ型ドープ領域１０３０は、吸収領域９０６内にドーパントを注入することによって形成され得るか、またはｎ型井戸１０３２からドーパントを拡散させることによって形成され得る。ｐ型ドープ領域１０３１およびｎ型ドープ領域１０３０が吸収領域９０６内で縦に分離されているフォトダイオード１０１０の構成は、縦型ＰＩＮフォトダイオードと称され得る。
ｎ型井戸１０３２は、基板９０２内に形成されたｎ型ドープ領域である。ｎ型井戸１０３２は、基板９０２内にドーパントを注入することによって形成され得る。一般に、ｎ型井戸１０３２は、吸収領域９０６によって生成される光生成キャリアを収集するために使用される。いくつかの実装形態において、電圧がｐ型ドープ領域１０３１とｎ型井戸１０３２との間に印加され、吸収領域９０６の内側の電界を高め、電子をｎ型井戸１０３２の方へドリフトし得る。
吸収領域９０６によって生成される電子などの光生成キャリアは、ｐ型ドープ領域１０３１によって吸収領域９０６とシリコン基板９０２との間のヘテロ接合界面の方へ反発され得る。ｎ型ドープ領域１０３０およびｎ型井戸１０３２は、吸収領域９０６およびシリコン基板９０２のフェルミ準位を整列させ光生成キャリアがヘテロ接合を横切って流れ得るように構成される。一般に、ｎ型ドープ領域１０３０の第１のドーピング濃度はｎ型井戸１０３２の第２のドーピング濃度未満であるか、または実質的に等しくてよい。そのようなドーピング濃度を取ることで、ヘテロ接合を横切るフェルミ準位の間の不整列が低減され得る。吸収領域９０６が真性ゲルマニウム層である場合、ｎ型ドープ領域１０３０は、Ｇ＊１０＾Ｐｃｍ−３に実質的に等しい濃度でリンをドープされてよく、ｎ型井戸１０３２は、１６＊Ｇ＊１０＾Ｐｃｍ−３に実質的に等しい濃度でリンをドープされ、それによりヘテロ接合を横切ってフェルミ準位を実質的に整列させるものとしてよい。
いくつかの実装形態において、ｎ型ドープ領域１０３０およびｎ型井戸１０３２は互いに隣接する（たとえば、介在する層なしで直接接触する）。いくつかの他の実装形態において、介在する層（たとえば、シリコン‐ゲルマニウム層）は、ｎ型ドープ領域１０３０とｎ型井戸１０３２との間に存在し得る。
吸収領域９０６によって生成された光生成キャリアがヘテロ接合を横切り、ｎ型井戸１０３２によって収集された後、次いで、光生成キャリアは、ゲート７１０の制御の下でｎ＋Ｓｉ領域７１４などのフォトダイオード１０１０の読み出し領域に輸送され得る。読み出し領域は、一般的に、フォトダイオードによって生成される光生成キャリアが、読み出し回路７３４などの回路によって、収集される、すなわち読み出され得るフォトダイオードの一領域を指す。読み出し領域の例は、ｎ＋Ｓｉ領域４１５、４２５、５１５、５２５、７１２、および７１４、ならびにｐ＋Ｓｉ領域８１２、および８１４を含む。読み出し回路７３４は読み出し領域に結合されており、フォトダイオード１０１０によって生成された光生成キャリアを読み出す。
ゲート７１０は、基板９０２の表面の上に形成される。たとえば、誘電体層は、基板９０２とゲート７１０との間に存在し、ゲート７１０を支持するものとしてよい。そのようなものとして、ゲート７１０は、基板９０２によって支持される。読み出し領域（たとえば、ｎ＋Ｓｉ領域７１４）は基板９０２の表面上に形成され、それにより、基板９０２によって支持される。
いくつか実装形態では、キャパシタは、フォトダイオード１０１０の読み出し領域に結合され得る。キャパシタの例は、フローティング拡散キャパシタ、金属‐酸化物‐金属（ＭＯＭ）キャパシタ、金属‐絶縁体‐金属（ＭＩＭ）キャパシタ、および金属酸化膜半導体（ＭＯＳ）キャパシタを含む。いくつかの実装形態において、フローティング拡散キャパシタは、読み出し領域内に一体形成され得る。たとえば、ｎ＋Ｓｉ領域７１４はフローティング拡散キャパシタを実装するものとしてよく、これはＭＯＳＦＥＴ１０４０に対するチャネル端子として、光生成キャリアを蓄積するためのキャパシタとして、および読み出し領域として同時に機能し得る。読み出し領域に結合されているキャパシタは、吸収領域９０６によって生成された光生成キャリアを積分するものとしてよく、これは読み出し回路７３４によって読み出され得る。
ｎ型井戸１０３２、ゲート７１０、およびｎ＋Ｓｉ領域７１４は、ｎ型井戸１０３２とｎ＋Ｓｉ領域７１４との間の電流の流れを制御する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１０４０を形成し得る。基板９０２はＰ型シリコン基板であってよく、ゲート７１０の下に配置されている基板９０２の一部はＭＯＳＦＥＴ１０４０のチャネルとして働き得る。ゲート７１０の近く、または下にあるｎ型井戸１０３２の一部、またはｎ型井戸１０３２全体は、ＭＯＳＦＥＴ１０４０のチャネル端子（たとえば、第１のチャネル端子）と称され得る。ゲート７１０の近く、または下にあるｎ＋Ｓｉ領域７１４の一部、またはｎ＋Ｓｉ領域７１４全体は、ＭＯＳＦＥＴ１０４０のチャネル端子（たとえば、第２のチャネル端子）と称され得る。第１および第２のチャネル端子は、ＭＯＳＦＥＴ１０４０のソースおよびドレイン端子とも称され得る。ＭＯＳＦＥＴの動作に関連する追加の説明は、図２４Ａに関してなされる。
説明されているフォトダイオード１０１０は単一のゲート７１０を有するが、追加のゲートも提供され得る。たとえば、図７のゲート７０８、制御信号７２２、ｎ＋Ｓｉ領域７１２、および読み出し回路７２４は図７のマルチゲートフォトダイオード７００に類似する方式で動作するマルチゲートフォトダイオード１０１０を実装するようにフォトダイオード１０１０で実装され得る。
図１０Ｃを参照すると、ビルトイン電位が低減されている例示的なフォトダイオード１０１２が図示されている。フォトダイオード１０１２は、図１０Ｂのフォトダイオード１０１０に類似しているが、吸収領域９０６がここでは基板９０２上に形成された陥凹部内に部分的に埋め込まれ、フォトダイオード１０２０はスペーサ９１２をさらに含む点が異なる。ｎ型井戸１０３２は陥凹部の少なくとも一部を囲み、それによって吸収領域９０６の少なくとも一部を囲む。いくつかの実装形態において、ｎ型井戸１０３２は吸収領域９０６の埋め込まれた部分を完全に囲む。
光生成キャリアは、吸収領域９０６とシリコン基板９０２との間に形成されたヘテロ接合を通して下方に移動し得る。次いで、光生成キャリアは、ｎ型井戸１０３２とｎ型ドープ領域７１４との間の光生成キャリアの輸送がゲート７１０によって制御されるようにｎ型井戸１０３２によってゲート７１０の方へ誘導され得る。
スペーサ９１２は、電気的絶縁体（たとえば、ＳｉＯ２）、半導体（たとえば、非ドープ非晶質、ポリ、または結晶シリコン）、または導体（たとえば、ドープ非晶質、ポリ、または結晶シリコン）であってよい。説明されているフォトダイオード１０１２はスペーサ９１２を含むが、いくつかの実装形態では、スペーサ９１２は省かれてもよい。
説明されているフォトダイオード１０１２は単一のゲート７１０を有するが、追加のゲートも提供され得る。たとえば、図７のゲート７０８、制御信号７２２、ｎ＋Ｓｉ領域７１２、および読み出し回路７２４は図７のマルチゲートフォトダイオード７００に類似する方式で動作するマルチゲートフォトダイオード１０１２を実装するようにフォトダイオード１０１２で実装され得る。
図１０Ｄを参照すると、ビルトイン電位が低減されている例示的なフォトダイオード１０１４が図示されている。フォトダイオード１０１４は、図１０Ｃのフォトダイオード１０１２に類似しているが、吸収領域９０６がここでは基板９０２上に形成された陥凹部内に完全に埋め込まれる点が異なる。ｎ型井戸１０３２は陥凹部の少なくとも一部を囲み、それによって吸収領域９０６の少なくとも一部を囲む。いくつかの実装形態において、ｎ型井戸１０３２は吸収領域９０６の埋め込まれた部分を完全に囲む。
ｐ型ドープ領域１０３１は、ｎ型ドープ領域１０３０と接触している（たとえば、隣接している）。光生成キャリアは、吸収領域９０６とシリコン基板９０２との間に形成されたヘテロ接合を通して横方向に移動しｎ型井戸１０３２によって収集され得る。ｎ型井戸１０３２とｎ型ドープ領域７１４との間でｎ型井戸１０３２によって収集されるキャリアの輸送は、ゲート７１０によって制御され得る。
スペーサ９１２は、半導体（たとえば、非ドープ非晶質、ポリ、または結晶シリコン）、または導体（たとえば、ドープ非晶質、ポリ、または結晶シリコン）であってよい。説明されているフォトダイオード１０１４はスペーサ９１２を含むが、いくつかの実装形態では、スペーサ９１２は省かれてもよい。
ｐ型ドープ領域１０３１およびｎ型ドープ領域１０３０は、互いに隣接するように図示されているが、いくつかの実装形態において、ｐ型ドープ領域１０３１およびｎ型ドープ領域１０３０は縦に分離され得る。
さらに、ｎ型ドープ領域１０３０は吸収領域９０６の横方向広がりを横切るように図示されていないが、いくつかの実装形態において、ｎ型ドープ領域１０３０は吸収領域９０６の横方向広がりを完全に横切ってもよい。
説明されているフォトダイオード１０１４は単一のゲート７１０を有するが、追加のゲートも提供され得る。たとえば、図７のゲート７０８、制御信号７２２、ｎ＋Ｓｉ領域７１２、および読み出し回路７２４は図７のマルチゲートフォトダイオード７００に類似する方式で動作するマルチゲートフォトダイオード１０１４を実装するようにフォトダイオード１０１４で実装され得る。
ｐ型ドープ領域１０３１、ならびにｎ型ドープ領域１０３０、１０３２、１０３４、およびｎ＋Ｓｉ領域７１４を有するフォトダイオードが図１０Ｂから図１０Ｄに関して説明されているが、ドーピング極性はいくつかの実装形態において反転され、類似の方式で動作し得る。
吸収領域９０６と読み出し領域７１４との間のキャリアの輸送を制御するためのゲート７１０は図１０Ｂから図１０Ｄに関して説明されているが、他の制御メカニズムも企図されている。たとえば、ゲート７１０はｐ型ドープベース端子で置き換えられ、ＭＯＳＦＥＴ１０４０の代わりにＮＰＮバイポーラ接合トランジスタを形成し、読み出し領域へのキャリアの流れを制御し得る。別の例として、ゲート７１０はｐ型ドープゲート端子およびｎ型ドープチャネルで置き換えられ、ＭＯＳＦＥＴ１０４０の代わりにＮチャネル接合電界効果トランジスタ（ＪＦＥＴ）を形成し得る。
吸収領域９０６とシリコン基板９０２との間のフェルミ準位整列は、フォトダイオードの吸収領域から読み出し領域への光生成キャリアの移動を改善する際の考慮事項の１つである。次に、吸収領域からフォトダイオードに関連するキャパシタへの光生成キャリアの移動を改善するための追加の考慮事項および技術が説明される。
図１１Ａを参照すると、キャリア移動が改善されている例示的なフォトダイオード１１００が図示されている。フォトダイオード１１００は図１０Ｄのフォトダイオード１０１４に類似しているが、ｎ型井戸１０３２が第２のｎ型ドープ領域１１３２で置き換えられており、第１のｎ型ドープ領域１０３０および第２のｎ型ドープ領域１１３２は、相互接続部１１５０と結合される点が異なる。それに加えて、ｐ型ドープ領域１０３１および第１のｎ型ドープ領域１０３０の両方が基板９０２から遠ざかる方向で吸収領域９０６の第１の表面上に配置構成され、これは横型ＰＩＮフォトダイオードと称され得る。さらに、ｎ＋Ｓｉ領域７１４は、ここで、フローティング拡散キャパシタ１１４０と称される。フローティング拡散キャパシタ１１４０は、シリコン基板９０２内に形成されたｎ型ドープ領域である。フローティング拡散キャパシタ１１４０のｎ型ドープ領域とＰ型シリコン基板９０２との間に形成されるＰＮ接合は、キャリアをフローティング拡散キャパシタ１１４０のｎ型ドープ領域にさらに制限し、シリコン基板９０２がＰ型ドーパントをドープされていない場合と比べて、フローティング拡散キャパシタ１１４０によるキャリアの蓄積を改善する。
第１のｎ型ドープ領域１０３０は第１のドーピング濃度ｎ１を有する。第２のｎ型ドープ領域１１３２は第２のドーピング濃度ｎ２を有する。ｎ型井戸１０３２と異なり、第２のｎ型ドープ領域１１３２は第１のｎ型ドープ領域１０３０に隣接していない。たとえば、第２のｎ型ドープ領域は、第１のｎ型ドープ領域１０３０と物理的に接触しない。フローティング拡散キャパシタ１１４０は第３のドーピング濃度ｎ３を有する。
相互接続部１１５０は、第１のｎ型ドープ領域１０３０と第２のｎ型ドープ領域１１３２との間に電気的結合をもたらす。相互接続部１１５０によってもたらされる電気的結合は、吸収領域内に生成され、第１のｎ型ドープ領域１０３０によって受け取られる光生成キャリアが２つのｎ型ドープ領域の間で物理的に接触または隣接することなく第２のｎ型ドープ領域１１３２に輸送されることを可能にする。相互接続部１１５０は、アルミニウム、銅、およびタングステンなどの、様々な金属を使用して形成されるものとしてよく、第１のｎ型ドープ領域１０３０および第２のｎ型ドープ領域１１３２の界面のところに接触金属を含み得る。
フォトダイオード１１００の一般的な動作は、次のとおりである。吸収領域９０６によって生成される電子などの光生成キャリアは、ｐ型ドープ領域１０３１によって第１のｎ型ドープ領域１０３０の方へ反発され得る。光生成キャリアが第１のｎ型ドープ領域１０３０に到達した後、キャリアに追加の力が加えられ、それにより、ＭＯＳＦＥＴ１０４０がオンにされたときに、第１のｎ型ドープ領域１０３０からフローティング拡散キャパシタ１１４０へのキャリアの流れを誘発し得る。そのような力は、第１のｎ型ドープ領域１０３０のドーピング濃度ｎ１、第２のｎ型ドープ領域１１３２のドーピング濃度ｎ２、およびフローティング拡散キャパシタ１１４０のドーピング濃度ｎ３のエンジニアリングによって生成され得る。一般に、電荷キャリアは低ドーピング濃度の領域から高ドーピング濃度の領域に駆動されるが、それは、ドーピング濃度が低くなっている領域に関連するポテンシャルエネルギーが、ドーピング濃度が高くなっている領域に関連するポテンシャルエネルギーより高いからである。そのようなものとして、不等式ｎ３＞ｎ２＞ｎ１に従ってドーピング濃度を設定することによって、第１のｎ型ドープ領域１０３０内に蓄積されるキャリアは、第１のドーピング濃度ｎ１より高い第２のドーピング濃度ｎ２を有する第２のｎ型ドープ領域１１３２の方へ最初に駆動され得る。次いで、ＭＯＳＦＥＴ１０４０がオンにされると、第２のｎ型ドープ領域１１３２のドーピング濃度ｎ２とフローティング拡散キャパシタ１１４０のドーピング濃度ｎ３の差は、キャリアをフローティング拡散キャパシタ１１４０の方へさらに駆動する。その結果、吸収領域９０６からフローティング拡散キャパシタ１１４０へのキャリア移動効率は改善され得る。
図１１Ｂを参照すると、キャリア移動が改善されている例示的なフォトダイオード１１０２が図示されている。フォトダイオード１１０２は図１１Ａのフォトダイオード１１００に類似しているが、第１のｎ型ドープ領域１０３０が吸収領域９０６の右横縁まで伸長され、第２のｎ型ドープ領域１１３２が吸収領域９０６の右横縁まで伸長されており、それにより、ｎ型ドープ領域１０３０および１１３２が吸収領域９０６と基板９０２との間のヘテロ接合界面で交わるという点が異なる。ｎ型ドープ領域１０３０と１１３２とが隣接していることで、光生成キャリアが図１１Ａの相互接続部１１５０なしで２つの領域の間を流れることを可能にし得る。
図１１Ｃを参照すると、キャリア移動が改善されている例示的なフォトダイオード１１０４が図示されている。フォトダイオード１１０４は、図１１Ｂのフォトダイオード１１０２に類似しているが、第２のｎ型ドープ領域１１３２がここでは吸収領域９０６を囲む第２のｎ型ドープ領域１１３３であり、分離構造１１５０が追加されている点が異なる。第２のｎ型ドープ領域１１３３は第２のｎ型ドープ領域１１３２に類似しているが、第２のｎ型ドープ領域１１３３が吸収領域９０６の埋め込まれた部分を囲む点が異なる。第２のｎ型ドープ領域１１３３は、基板９０２内に陥凹部をエッチングし、陥凹部を囲む領域を開く注入マスクを画成し、Ｎ型ドーパントを陥凹部内に注入し、陥凹部を囲む第２のｎ型ドープ領域を形成することによって形成され得る。図１１Ｃの第２のｎ型ドープ領域１１３３は、図１１Ｂの第２のｎ型ドープ領域１１３２と比べて緩和された整列許容範囲を有し得るが、それは、図１１Ｃの構成が、吸収領域９０６と基板９０２との間の界面への第２のｎ型ドープ領域１１３３の正確な横方向整列に頼ることなく第１のｎ型ドープ領域１０３０と接触するシリコン基板９０２の任意の部分が第２のｎ型ドープ領域１１３３としてドープされることを確実にするからである。
分離構造１１５０は、フォトダイオード１１０４と、他のフォトダイオード１１０４などの基板９０２上に存在し得る他の電気的コンポーネントとの間の電気的遮蔽を高め得る。分離構造１１５０は、基板９０２の上側表面から上側表面からの所定の深さまで貫入する。いくつかの実装形態において、分離構造１１５０は、Ｐ型ドーパントまたはＮ型ドーパントでドープされているドープ領域である。分離構造１１５０のドーピングは、分離構造１１５０を横切って流れる電流を妨げるバンドギャップオフセットによって引き起こされるポテンシャルエネルギー障壁を形成し、フォトダイオード１１０４と周囲のコンポーネントとの間の電気的遮蔽を改善し得る。いくつかの実装形態において、分離構造１１５０は、基板９０２と異なる半導体材料を充填されたトレンチである。基板９０２と分離構造１１５０との間に形成される２つの異なる半導体の間の界面は、分離構造１１５０を横切って流れる電流を妨げるバンドギャップオフセットによって引き起こされるエネルギー障壁を形成し、フォトダイオード１１０４と周囲のコンポーネントとの間の電気的遮蔽を改善し得る。いくつかの実装形態において、分離構造１１５０は、誘電体または絶縁体を充填されたトレンチである。低伝導率の誘電体または絶縁体を充填された分離構造１１５０は、高電気抵抗の領域をもたらし、分離構造１１５０を横切って流れる電流を妨げ、フォトダイオード１１０４と周囲のコンポーネントとの間の電気的遮蔽を改善し得る。
図１１Ｄを参照すると、キャリア移動が改善されている例示的なフォトダイオード１１０６が図示されている。フォトダイオード１１０６は図１１Ｃのフォトダイオード１１０４に類似しているが、図９Ｂのスペーサ９１２が追加されており、第１のｎ型ドープ領域１０３０が基板９０２と界面で接する吸収領域９０６の底部表面に移動されている点が異なる。ｐ型ドープ領域１０３１および第１のｎ型ドープ領域１０３０は縦型ＰＩＮダイオードを形成する。スペーサ９１２は、シリコン基板９０２から吸収領域９０６の縦側壁に沿って電気的遮蔽を設けることができ、光生成キャリアの流れを吸収領域９０６に沿って縦方向に制限する。光生成キャリアは、吸収領域９０６と基板９０２との間の底部界面のところで第２のｎ型ドープ領域１１３３によって収集され、これは次いでＭＯＳＦＥＴ１０４０がオンにされたときにフローティング拡散キャパシタ１１４０の方へ駆動される。いくつかの実装形態において、第１のドーピング領域１０３０は、第２のドーピング領域１３３３のドーパントを吸収領域９０６内に（たとえば、熱加工を通じて）拡散することによって形成され得る。領域１０３０の拡散ベースの形成はドーパント注入ステップを取り除くので、フォトダイオード１１０６は、図１１Ｃのフォトダイオード１１０４に比較して加工がより簡素化され得る。
フォトダイオード１１００、１１０２、１１０４、および１１０６は、第１のｎ型ドープ領域１０３０、第２のｎ型ドープ領域１１３２または１１３３、およびフローティング拡散キャパシタ１１４０を横切るドーピング濃度の差を利用して、ＭＯＳＦＥＴ１０４０がオンにされたときに吸収領域からフローティング拡散キャパシタ１１４０への光生成キャリアの移動を駆動する。キャリア移動を改善するための別の技術は、異なるドープ領域に関連する静電容量にまたがる電荷共有効果を利用することによるものである。図１１Ｅを参照すると、キャリア移動が改善されている例示的なフォトダイオード１１０８が図示されている。フォトダイオード１１０８は、図１１Ａのフォトダイオード１１００に類似しているが、第１のｎ型ドープ領域１０３０がここでは第１のｎ型ドープ領域１１３０であり、第２のｎ型ドープ領域１１３２がここでは第２のｎ型ドープ領域１１３４であり、フローティング拡散キャパシタ１１４０がここではフローティング拡散キャパシタ１１４２である点が異なる。フローティング拡散キャパシタ１１４２は、第１のｎ型ドープ領域１１３０および第２のｎ型ドープ領域１１３４に関連するそれぞれの静電容量より実質的に大きい静電容量を有する。
この構成では、第１のｎ型ドープ領域１１３０の第４のドーピング濃度ｎ４、第２のｎ型ドープ領域１１３４の第５のドーピング濃度ｎ５、およびフローティング拡散キャパシタ１１４２の第６のドーピング濃度ｎ６は高く（たとえば、５＊１０１９ｃｍ−３より高い）、実質的に類似している（たとえば、値Ｘの１％以内、５％以内、１０％以内、または２０％以内）ものとしてよい。たとえば、ｎ４、ｎ５、およびｎ６は、実質的に１＊１０２０ｃｍ−３に等しいものとしてよい。ドーピング濃度が高いと金属‐半導体接触抵抗が低くなり、次いで、電荷共有の関連するＲＣ時定数が減少し、その結果、キャリア移動が速くなる。
ｎ型ドープ領域１１３０および１１３４のサイズに関してフローティング拡散キャパシタ１１４２のｎ型ドープ領域のサイズを大きくすることによって、フローティング拡散キャパシタ１１４２の静電容量は、ｎ型ドープ領域１１３０および１１３４の静電容量に比べて実質的に大きくされ得る。さらに、第１のｎ型ドープ領域１１３０、第２のｎ型ドープ領域１１３４、およびフローティング拡散キャパシタ１１４２を形成するｎ型ドープ領域などの、ドープ領域は、吸収領域９０６または基板９０２などの、周囲材料とともにＰＮ接合を形成し得る。そのようなＰＮ接合は接合静電容量をもたらし、これは第１のｎ型ドープ領域１１３０、第２のｎ型ドープ領域１１３４、およびフローティング拡散キャパシタ１１４２を形成するｎ型ドープ領域に関連する静電容量をさらに高める。接合静電容量は、ドープ領域の物理的サイズおよびドーピング濃度を含む様々な要因に依存し得る。
第１のｎ型ドープ領域１１３０、第２のｎ型ドープ領域１１３４、およびフローティング拡散キャパシタ１１４２の静電容量は、ＭＯＳＦＥＴ１０４０がオンにされたときに並列に電気的に結合される。キャパシタが並列に結合されたときに、キャパシタは、電荷共有と称されるプロセスを通じてその端子間の共通電圧を共有する。キャパシタの両端の電圧Ｖは、式Ｖ＝Ｑ／Ｃでキャパシタによって蓄積される電荷の量によって定義され、Ｑはキャパシタによって蓄積される電荷の量であり、Ｃはキャパシタの静電容量である。そのようなものとして、並列キャパシタが同じ電圧Ｖ１を共有するときに、個別のキャパシタによって蓄積される電荷Ｑは、関係式Ｑ＝Ｖ１＊Ｃによって与えられる。したがって、フローティング拡散キャパシタ１１４２の静電容量がｎ型ドープ領域１１３０および１１３４の静電容量より実質的に大きくなるように第１および第２のｎ型ドープ領域１１３０および１１３４ならびにフローティング拡散キャパシタ１１４２を設計することによって、フローティング拡散キャパシタ１１４２に蓄積される電荷Ｑは、ｎ型ドープ領域１１３０および１１３４によって蓄積される電荷より実質的に大きくされ、それよって、吸収領域９０６からフローティング拡散キャパシタ１１４２へのキャリア移動効率を改善することができる。たとえば、フローティング拡散キャパシタ１１４２の静電容量は、第１のｎ型ドープ領域１１３０および第２のｎ型ドープ領域１１３４の組み合わされた静電容量より少なくとも１０倍大きい（たとえば、２０倍大きい、４０倍大きい、または５０倍大きい）ものとしてよい。
いくつかの実装形態において、図１１Ａ〜図１１Ｄに関して説明されているドーピングエンジニアリングは、図１１Ｅの電荷共有技術と組み合わせて実装され得る。たとえば、フローティング拡散キャパシタ１１４２の静電容量がｎ型ドープ領域１１３０および１１３４の組み合わされた静電容量より実質的に大きいことを同時に確実にしながらドーピング濃度は不等式ｎ４＜ｎ５＜ｎ６を満たすように設定されてよい。
いくつかの実装形態において、フォトダイオード１１０８の読み出し領域に関連する静電容量を大きくするためにフローティング拡散キャパシタ１１４０に関してフローティング拡散キャパシタ１１４２のサイズを増大させる代わりに、読み出し領域に関連する静電容量は、金属‐酸化物‐金属（ＭＯＭ）キャパシタ、金属‐絶縁体‐金属（ＭＩＭ）キャパシタ、または金属酸化膜半導体（ＭＯＳ）キャパシタなどの別個のキャパシタを結合することによって増大させられ得る。別個のキャパシタによって加えられる静電容量は、フローティング拡散キャパシタ１１４２の静電容量を増大させることに類似する利益をもたらし得る。いくつかの実装形態において、別個のキャパシタは、フローティング拡散キャパシタ１１４２と並列に読み出し領域に結合され、読み出し領域の静電容量をさらに増大させ得る。
図１１Ｆを参照すると、キャリア移動が改善されている例示的なフォトダイオード１１０９が図示されている。フォトダイオード１１０９は、図１１Ａのフォトダイオード１１００に類似しているが、ＭＯＳＦＥＴ１０４０がここでは吸収領域９０６によって支持される点が異なる。吸収領域９０６全体の中で支持されるべきＭＯＳＦＥＴ１０４０の再配置は、シリコン基板９０２上に形成された第２のｎ型ドープ領域１１３２、および第２のｎ型ドープ領域１１３２を第１のｎ型ドープ領域１０３０に結合した相互接続部１１５０の必要性をなくす。この構成では、吸収領域９０６内に生成される光生成キャリアは、吸収領域９０６から基板９０２には流れない。その代わりに、光生成キャリアは、ゲート７１０の制御の下で吸収領域９０６から読み出し回路７３４に直接流れる。そのようなものとして、光生成キャリアは、吸収領域９０６とシリコン基板９０２とを横切るビルトイン電位の作用を受けない。それに加えて、第１のｎ型ドープ領域１０３０の第１のドーピング濃度ｎ１とフローティング拡散キャパシタ１１４０の第３のドーピング濃度ｎ３との間の差は、第１のｎ型ドープ領域１０３０とフローティング拡散キャパシタ１１４０との間のキャリア移動を改善し得る。
いくつか実装形態では、キャパシタは、フローティング拡散キャパシタ１１４０などの、フォトダイオード１１０９の読み出し領域に結合され得る。キャパシタの例は、ＭＯＭ、ＭＩＭ、およびＭＯＳキャパシタを含む。
ｐ型ドープ領域１０３１、ｎ型ドープ領域１０３０、１１３０、１１３２、１１３３、１１３４、ならびにＮ型フローティング拡散キャパシタ１１４０および１１４２を有するフォトダイオードが図１１Ａから図１１Ｆに関して説明されているが、ドーピング極性はいくつかの実装形態において反転され、類似の方式で動作し得る。
吸収領域９０６と読み出し領域１１４０および１１４２との間のキャリアの輸送を制御するためのゲート７１０は図１１Ａから図１１Ｆに関して説明されているが、他の制御メカニズムも企図されている。たとえば、ゲート７１０はｐ型ドープベース端子で置き換えられ、ＭＯＳＦＥＴ１０４０の代わりにＮＰＮバイポーラ接合トランジスタを形成し、読み出し領域へのキャリアの流れを制御し得る。別の例として、ゲート７１０はｐ型ドープゲート端子およびｎ型ドープチャネルで置き換えられ、ＭＯＳＦＥＴ１０４０の代わりにＮチャネル接合電界効果トランジスタ（ＪＦＥＴ）を形成し得る。
図１１Ａから図１１Ｆに関して説明されているフォトダイオード１１００、１１０２、１１０４、１１０６、１１０８、および１１０９は、基板９０２上に加工され、したがって基板９０２によって支持される。一般に、フォトダイオードの様々なコンポーネントは、異なる半導体ウェハ上に別々に加工され、様々なウェハボンディング技術を使用して互いに接合されフォトダイオードを形成し得る。図１１Ｇを参照すると、ウェハ接合されたフォトダイオード１１６０が示されている。ウェハ接合されたフォトダイオード１１６０は、図１１Ａのフォトダイオード１１００に類似しているが、吸収領域９０６、ｐ型ドープ領域１０３１、および第１のｎ型ドープ領域１０３０がここでは第１の半導体層１１７０によって支持され、第２のｎ型ドープ領域１１３２、ゲート７１０、およびフローティング拡散キャパシタ１１４０がここでは第２の半導体層１１７２によって支持される点が異なる。第１の半導体層１１７０および第２の半導体層１１７２は、標準的な集積回路加工プロセスで使用されるシリコンウェハなどの、半導体ウェハであってよい。フォトダイオード１１６０の動作は、フォトダイオード１１００の動作に類似している。
第１の半導体層１１７０は、第２の半導体層１１７２から切り離して処理され得る。たとえば、第１の半導体層１１７０は、吸収領域９０６を形成する作業専用の第１の加工プロセスを使用して処理され、第２の半導体層１１７２は、ゲート７１０を形成する作業専用の第２の加工プロセスを使用して処理され得る。第２の加工プロセスは、たとえば、高密度デジタル回路を形成するためのサブ１００ｎｍ ＣＭＯＳ加工プロセスであってよい。相互接続部１１５０の第１の部分は第１の半導体層１１７０の処理中に加工され、相互接続部１１５０の第２の部分は第２の半導体層１１７２の処理中に加工され得る。次いで、処理された第１の半導体層１１７０および第２の半導体層１１７２は、接合界面１１７４のところで接合され、第１の半導体層１１７０と第２の半導体層１１７２とを機械的に結合し、吸収領域９０６を第２のｎ型ドープ領域１１３２に電気的に結合するものとしてよい。第１の層１１７０と第２の層１１７２との接合の結果生じる実体は基板と称され得る。ウェハボンディングに関する追加の詳細は、図１７Ａ〜図１７Ｄおよび図１９Ａから図２０Ｆに関して後で説明される。
第１の半導体層１１７０および第２の半導体層１１７２の接合は、第２の半導体層１１７２に面する吸収領域９０６の第１の表面を光学的に見えなくし得る。そのようなものとして、光信号１１８０は、吸収領域９０６が形成されている表面に対向する第１の半導体層１１７０の第２の表面から吸収領域９０６に入り得る。この照射構成は、背面照射と称され得る。
図１１Ｈを参照すると、ウェハ接合されたフォトダイオード１１６２が図示されている。ウェハ接合されたフォトダイオード１１６２は、図１１Ｅのフォトダイオード１１０８に類似しているが、吸収領域９０６、ｐ型ドープ領域１０３１、および第１のｎ型ドープ領域１１３０がここでは第１の半導体層１１７０によって支持され、第２のｎ型ドープ領域１１３４、ゲート７１０、およびフローティング拡散キャパシタ１１４２がここでは第２の半導体層１１７２によって支持される点が異なる。フォトダイオード１１６２の加工プロセスは、フォトダイオード１１６０の加工プロセスに類似しており、フォトダイオード１１６２の動作は、フォトダイオード１１０８の動作に例示している。
図１２は、可視光線および赤外線の光信号を検出するための例示的なフォトダイオード１２００を示している。例示的なフォトダイオード１２００は、正孔を収集するためのＮＩＲピクセル１２０２と、電子を収集するための可視光（ＶＩＳ）ピクセル１２０４とを備え、ＮＩＲピクセル１２０２および可視光ピクセル１２０４は、共通基板上に形成される。ＮＩＲピクセル１２０２および可視光ピクセル１２０４は、分離構造によって分離されない。ＮＩＲピクセル１２０２は、ＮＩＲ波長帯内の波長を有する光信号を検出するように構成される。可視光ピクセル１２０４は、可視光波長帯内の波長（たとえば、青色および／または緑色および／または赤色）を有する光信号を検出するように構成される。ＮＩＲピクセル１２０２および可視光ピクセル１２０４は、たとえば、図１を参照して説明されているようにセンサ層１０８内のフォトダイオードであってよい。
可視光ピクセル１２０４は、光生成キャリアから生成された自由電子を収集するように構成され、ｎ−Ｓｉ領域１２１２、ｎ＋Ｓｉ領域１２１４、ｐ−Ｓｉ領域１２２０、第１のゲート１２１６、第１のゲート１２１６に結合された第１の制御信号１２１７、およびｎ＋Ｓｉ領域１２１４に結合された第１の読み出し回路１２１８を含む。ｎ−Ｓｉ領域１２１２は、ｎ型ドーパントで低濃度ドープされ得る、たとえば、リンで約１０１６ｃｍ−３にドープされ得る。ｎ＋Ｓｉ領域１２１４は、ｎ＋型ドーピングを有していてよく、活性ドーパント濃度は、加工プロセスが達成できるくらいに高い、たとえば、リンで約５×１０２０ｃｍ−３である。ｐ−Ｓｉ領域１２２０は、ｐ型ドーパントで低濃度ドープされ得る、たとえば、ホウ素で約１０１６ｃｍ−３にドープされ得る。
一般に、ｐ−Ｓｉ層１２２０は光信号１２２２を受け取る。ｐ−Ｓｉ層１２２０の厚さは、一般的に、薄い（たとえば、５０〜１００ｎｍ）ので、光信号１２２２はｎ−Ｓｉ領域１２１２内に伝搬し、ｎ−Ｓｉ領域１２１２は光信号１２２２を吸収し、光信号１２２２を自由キャリアに変換する。いくつかの実装形態において、光信号１２２２は、図１を参照しつつ説明されているようなフィルタ層１１０内のフィルタなどの、この図に示されていない波長フィルタによってフィルタ処理され得る。いくつかの実装形態において、光信号１２２２のビームプロファイルは、図１を参照しつつ説明されているようなレンズ層１１２内のレンズなどの、この図に示されていないレンズによって整形され得る。
一般に、ｐ−Ｓｉ領域１２２０のフェルミ準位とｎ−Ｓｉ領域１２１２のフェルミ準位との間の差は、２つの領域の間に電界を発生し、ｎ−Ｓｉ領域１２１２によって生成される自由電子は、電界によってｐ−Ｓｉ領域１２２０の下の領域の方へドリフトされる。第１のゲート１２１６は、第１の制御信号１２１７に結合され得る。たとえば、第１のゲート１２１６は電圧源に結合されてよく、第１の制御信号１２１７は電圧源からのＤＣ電圧信号であってよい。第１の制御信号１２１７はｐ−Ｓｉ領域１２２０の下の領域からｎ＋−Ｓｉ領域１２１４への自由電子の流れを制御する。たとえば、制御信号１２１７の電圧が閾値電圧を超える場合、ｐ−Ｓｉ領域１２２０の下の領域内に蓄積した自由電子はｎ＋Ｓｉ領域１２１４へドリフトし収集される。ｎ＋Ｓｉ領域１２１４は、収集された電気信号を処理する第１の読み出し回路１２１８に結合され得る。第１の読み出し回路１２１８は、図４Ａを参照しつつ説明されているように第１の読み出し回路４１８に類似するものとしてよい。
ＮＩＲピクセル１２０２は、光生成キャリアから生成された自由正孔を収集するように構成され、ｎ−Ｓｉ領域１２４２、ｐ＋Ｓｉ領域１２４４、第２のゲート１２４６、第２のゲート１２４６に結合された第２の制御信号１２４７、ｐ＋Ｓｉ領域１２４４に結合された第２の読み出し回路１２４８、ｎ＋ＧｅＳｉ領域１２５０、真性ＧｅＳｉ領域１２５２、ｐ−ＧｅＳｉ領域１２５４、および酸化物領域１２５６を含む。それに加えて、ＮＩＲピクセル１２０２は、ＶＩＳピクセル１２０４とｐ−Ｓｉ領域１２２０を共有する。
ｎ−Ｓｉ領域１２４２は、ｎ型ドーパントで低濃度ドープされ得る、たとえば、リンで約１０１５ｃｍ−３にドープされ得る。ｐ＋Ｓｉ領域１２４４は、ｐ＋型ドーピングを有していてよく、活性ドーパント濃度は、加工プロセスが達成できるくらいに高い、たとえば、ホウ素で約５×１０２０ｃｍ−３である。ｎ＋ＧｅＳｉ層１２５０は光信号１２６０を受け取り、光信号１２６０を電気信号に変換する。ｎ＋ＧｅＳｉ層１２５０の厚さは、一般的に、薄い（たとえば、５０〜１００ｎｍ）ので、光信号１２６０は真性ＧｅＳｉ領域１２５２内に伝搬し、真性ＧｅＳｉ領域１２５２は光信号１２６０を吸収し、光信号１２６０を自由キャリアに変換する。いくつかの実装形態において、光信号１２６０は、図１を参照しつつ説明されているようなフィルタ層１１０内のＮＩＲフィルタなどの、この図に示されていない波長フィルタによってフィルタ処理され得る。いくつかの実装形態において、光信号１２６０のビームプロファイルは、図１を参照しつつ説明されているようなレンズ層１１２内のレンズなどの、この図に示されていないレンズによって整形され得る。
いくつかの実装形態において、真性ＧｅＳｉ領域１２５２の厚さは、０．０５μｍから２μｍまでの範囲内であってよい。いくつかの実装形態において、ｎ＋ＧｅＳｉ領域１２５０は、真性ＧｅＳｉ領域１２５２から遠ざかるように生成された正孔を反発させて表面再結合を回避し、それによってキャリア収集効率を増大させ得る。たとえば、ｎ＋ＧｅＳｉ領域１２５０はｎ＋型ドーピングを有していてもよく、ドーパント濃度は、加工プロセスが達成し得るような高さであり、たとえば、真性ＧｅＳｉ領域１２５０がゲルマニウムであり、リンをドープしたときに約５×１０２０ｃｍ−３であり得る。
真性ＧｅＳｉ領域１２５２内の光生成自由正孔は、ｐ−Ｓｉ領域１２２０内にドリフトまたは拡散し得る。真性ＧｅＳｉ領域１２５２内の光生成自由電子は、ｐ−ＧｅＳｉ領域１２５４によって反発されるものとしてよく、これは自由電子がｐ−Ｓｉ領域１２２０に進入するのを防ぐ。いくつかの実装形態において、ドレイン電源電圧ＶＤＤがＮＩＲピクセル１２０２に印加されて、ｎ＋ＧｅＳｉ領域１２５０とｐ−Ｓｉ領域１２２０との間に電界を発生し、それにより、自由正孔はｐ−Ｓｉ領域１２２０の方へドリフトし、自由電子はｎ＋ＧｅＳｉ領域１２５０の方へドリフトし得る。
第２のゲート１２４６は、第２の制御信号１２４７に結合され得る。たとえば、第２のゲート１２４６は電圧源に結合されてよく、第２の制御信号１２４７は電圧源からのＤＣ電圧信号であってよい。第２の制御信号１２４７はｐ−Ｓｉ領域１２２０からｐ＋Ｓｉ領域１２４４への自由正孔の流れを制御する。たとえば、第２の制御信号１２４７の電圧が閾値電圧を超える場合、ｐ−Ｓｉ領域１２２０内に蓄積した自由正孔はｐ＋Ｓｉ領域１２４４の方へドリフトする。ｐ＋Ｓｉ領域１２４４は、収集された電気信号のさらなる処理のために第２の読み出し回路１２４８に結合され得る。
図１２に示されていないけれども、いくつかの他の実装形態において、可視光ピクセル１２０４は、代替的に、電子の代わりに正孔を収集するように加工されてよく、ＮＩＲピクセル１２０２は、代替的に、正孔の代わりに電子を収集するように加工され得る。この場合、ｐ−Ｓｉ領域１２２０は、ｎ−Ｓｉ領域によって置き換えられ、ｎ−Ｓｉ領域１２４２および１２１２は、ｐ−Ｓｉ領域によって置き換えられ、ｐ＋Ｓｉ領域１２４４は、ｎ＋Ｓｉ領域によって置き換えられ、ｎ＋Ｓｉ領域１２１４は、ｐ＋Ｓｉ領域によって置き換えられ、ｎ＋ＧｅＳｉ領域１２５０は、ｐ＋ＧｅＳｉ領域によって置き換えられ、ｐ−ＧｅＳｉ領域１２５４は、ｎ−ＧｅＳｉ領域によって置き換えられる。
いくつかの実装形態において、図４Ａ、図４Ｂ、図５、図６、図７、図８、および図９に示されている光信号の方向は、設計、パッケージング、およびアプリケーションに応じて反転されてよい。たとえば、図４Ａを参照すると、光信号４０６はｐ＋Ｓｉ領域４２３を通してＮＩＲピクセル４０２に入り、ｎ−Ｓｉ領域４２２を通って伝搬し、次いで、真性ＧｅＳｉ領域４３３によって吸収され得る。
図１３は、可視光およびＮＩＲ光を検出するためさらにはＴＯＦアプリケーションのための例示的な集積化フォトダイオードアレイ１３００の上面図を示している。フォトダイオード１３００は、ＮＩＲ／ＴＯＦピクセル１３０２およびＶＩＳピクセル１３０４を備える。ＮＩＲ／ＴＯＦピクセル１３０２は、ＮＩＲゲート１３０６と、第１のＴＯＦゲート１３１２と、第２のＴＯＦゲート１３１４とを備える。ＶＩＳピクセル１３０４はＶＩＳゲート１３０８を備える。ＮＩＲ／ＴＯＦピクセル１３０２およびＶＩＳピクセル１３０４は、分離構造によって分離されない。ＮＩＲゲート１３０６およびＶＩＳゲート１３０８を使用する電荷読み出しの制御部は、図１２を参照して説明されているようなマルチゲートフォトダイオード１２００に類似している。ＴＯＦゲート１３１２および１３１４を使用する電荷読み出しの制御部は、図７を参照して説明されているようなマルチゲートフォトダイオード７００、図８を参照して説明されているようなマルチゲートフォトダイオード８００、または図１０Ｂ〜図１０Ｄおよび図１１Ａ〜図１１Ｈを参照して説明されているようなフォトダイオード１０１０、１０１２、１０１４、１１００、１１０２、１１０４、１１０６、１１０８、１１０９、１１６０、および１１６２に類似している。ＮＩＲゲート１３０６ならびにＴＯＦゲート１３１２および１３１４に結合されている読み出し回路は、同じ種類のキャリアを収集し、ＶＩＳゲート１００８に結合されている読み出し回路は、反対の種類のキャリアを収集する。たとえば、ＮＩＲゲート１３０６ならびにＴＯＦゲート１３１２および１３１４の読み出し回路が電子を収集するように構成されている場合、ＶＩＳゲート１３０８に結合されている読み出し回路は正孔を収集するように構成される。逆に、ＮＩＲゲート１３０６ならびにＴＯＦゲート１３１２および１３１４の読み出し回路が正孔を収集するように構成されている場合、ＶＩＳゲート１３０８に結合されている読み出し回路は電子を収集するように構成される。
図１４は、可視光を検出するため、およびＴＯＦアプリケーションのための例示的な集積化フォトダイオードアレイ１４００の上面図を示している。フォトダイオード１４００は、ＮＩＲ／ＴＯＦピクセル１４０２およびＶＩＳピクセル１４０４を備える。ＮＩＲ／ＴＯＦピクセル１４０２は、第１のＴＯＦゲート１４１２と、第２のＴＯＦゲート１４１４とを備える。ＶＩＳピクセル１４０４はＶＩＳゲート１４０８を備える。ＮＩＲ／ＴＯＦピクセル１４０２およびＶＩＳピクセル１４０４は、分離構造によって分離されない。ＶＩＳゲート１４０８およびＴＯＦゲート１４１２または１４１４を使用する電荷読み出しの制御部は、図１２を参照して説明されているようなマルチゲートフォトダイオード１２００に類似している。ＴＯＦゲート１４１２および１４１４を使用する電荷読み出しの制御部は、図７を参照して説明されているようなマルチゲートフォトダイオード７００、図８を参照して説明されているようなマルチゲートフォトダイオード８００、または図１０Ｂ〜図１０Ｄおよび図１１Ａ〜図１１Ｈを参照して説明されているようなフォトダイオード１０１０、１０１２、１０１４、１１００、１１０２、１１０４、１１０６、１１０８、１１０９、１１６０、および１１６２に類似している。ＴＯＦゲート１４１２および１４１４に結合されている読み出し回路は、同じ種類のキャリアを収集し、ＶＩＳゲート１４０８に結合されている読み出し回路は、反対の種類のキャリアを収集する。たとえば、ＴＯＦゲート１４１２および１４１４の読み出し回路が電子を収集するように構成されている場合、ＶＩＳゲート１４０８に結合されている読み出し回路は正孔を収集するように構成される。逆に、ＴＯＦゲート１４１２および１４１４の読み出し回路が正孔を収集するように構成されている場合、ＶＩＳゲート１４０８に結合されている読み出し回路は電子を収集するように構成される。
図１５は、可視光およびＮＩＲ光を検出するためさらにはＴＯＦアプリケーションのための例示的な集積化フォトダイオードアレイ１５００の上面図を示している。フォトダイオード１５００は、ＮＩＲ／ＴＯＦピクセル１５０２およびＶＩＳピクセル１５０４を備える。ＮＩＲ／ＴＯＦピクセル１５０２は、ＮＩＲゲート１５０６と、第１のＴＯＦゲート１５１２と、第２のＴＯＦゲート１５１４とを備える。ＶＩＳピクセル１５０４はＶＩＳゲート１５０８を備える。ＮＩＲ／ＴＯＦピクセル１５０２およびＶＩＳピクセル１５０４は、分離構造によって分離される。ＮＩＲゲート１５０６およびＶＩＳゲート１５０８を使用する電荷読み出しの制御部は、図４Ａを参照して説明されているようなフォトダイオード４００、または図４Ｂを参照して説明されているようなフォトダイオード４５０、または図５を参照して説明されているようなフォトダイオード５００、または図６を参照して説明されているようなフォトダイオード６００に類似している。ＮＩＲゲート１５０６を使用する電荷読み出しの制御部は、図１０Ｂ〜図１０Ｄおよび図１１Ａ〜図１１Ｈを参照して説明されているようなフォトダイオード１０１０、１０１２、１０１４、１１００、１１０２、１１０４、１１０６、１１０８、１１０９、１１６０、または１１６２に類似している。ＴＯＦゲート１５０６および１５０８を使用する電荷読み出しの制御部は、図７を参照して説明されているようなマルチゲートフォトダイオード７００、図８を参照して説明されているようなマルチゲートフォトダイオード８００、または図１０Ｂ〜図１０Ｄおよび図１１Ａ〜図１１Ｈを参照して説明されているようなフォトダイオード１０１０、１０１２、１０１４、１１００、１１０２、１１０４、１１０６、１１０８、１１０９、１１６０、および１１６２のマルチゲートバージョンに類似している。ＮＩＲゲート１５０６ならびにＴＯＦゲート１５１２および１５１４に結合されている読み出し回路は、同じ種類のキャリアを収集し、ＶＩＳゲート１５０８に結合されている読み出し回路は、同じ種類のキャリアを収集してもしなくてもよい。たとえば、ＮＩＲゲート１５０６ならびにＴＯＦゲート１５１２および１５１４の読み出し回路が電子を収集するように構成されている場合、ＶＩＳゲート１５０８に結合されている読み出し回路は、ＮＩＲ／ＴＯＦピクセル１５０２およびＶＩＳピクセル１５０４が分離されているので設計に応じて正孔または電子を収集するように構成され得る。同様に、ＮＩＲゲート１５０６ならびにＴＯＦゲート１５１２および１５１４の読み出し回路が正孔を収集するように構成されている場合、ＶＩＳゲート１５０８に結合されている読み出し回路は正孔または電子を収集するように構成されてよい。
図１６は、可視光を検出するためさらにはＴＯＦアプリケーションのための例示的な集積化フォトダイオードアレイ１６００の上面図を示している。フォトダイオードアレイ１６００は、ＮＩＲ／ＴＯＦピクセル１６０２およびＶＩＳピクセル１６０４を備える。ＮＩＲ／ＴＯＦピクセル１６０２は、第１のＴＯＦゲート１６０６と、第２のＴＯＦゲート１６１２と、第３のＴＯＦゲート１６１４と、第４のＴＯＦゲート１６１６とを備える。第４のＴＯＦゲートは、収集された信号に関する追加の位相情報を抽出するために使用され得る。ＶＩＳピクセル１６０４はＶＩＳゲート１６０８を備える。ＮＩＲ／ＴＯＦピクセル１６０２およびＶＩＳピクセル１６０４は、分離構造によって分離される。ＶＩＳゲート１６０８ならびにＴＯＦゲート１６０６、１６１２、１６１４、および１６１６を使用する電荷読み出しの制御部は、図４Ａを参照して説明されているようなフォトダイオード４００、または図４Ｂを参照して説明されているようなフォトダイオード４５０、または図５を参照して説明されているようなフォトダイオード５００、または図６を参照して説明されているようなフォトダイオード６００に類似している。ＴＯＦゲート１６０６、１６１２、１６１４、および１６１６を使用する電荷読み出しの制御部は、図７を参照して説明されているようなマルチゲートフォトダイオード７００、図８を参照して説明されているようなマルチゲートフォトダイオード８００、または図１０Ｂ〜図１０Ｄおよび図１１Ａ〜図１１Ｈを参照して説明されているようなフォトダイオード１０１０、１０１２、１０１４、１１００、１１０２、１１０４、１１０６、１１０８、１１０９、１１６０、および１１６２のマルチゲートバージョンに類似している。ＴＯＦゲート１６０６、１６１２、１６１４、および１６１６に結合されている読み出し回路は、同じ種類のキャリアを収集し、ＶＩＳゲート１６０８に結合されている読み出し回路は、同じ種類のキャリアを収集してもしなくてもよい。たとえば、ＴＯＦゲート１６０６、１６１２、１６１４、および１６１６の読み出し回路が電子を収集するように構成されている場合、ＶＩＳゲート１６０８に結合されている読み出し回路は、ＮＩＲ／ＴＯＦピクセル１６０２およびＶＩＳピクセル１６０４が分離されているので設計に応じて正孔または電子を収集するように構成され得る。同様に、ＴＯＦゲート１６０６、１６１２、１６１４、および１６１６の読み出し回路が正孔を収集するように構成されている場合、ＶＩＳゲート１６０８に結合されている読み出し回路は正孔または電子を収集するように構成されてよい。
図１７Ａ〜図１７Ｄは、フォトダイオードアレイを加工するための例示的な設計１７００を示す。図１７Ａを参照すると、ゲルマニウム‐シリコン層１７０２がドナーウェハ１７０４上に形成された。ドナーウェハ１７０４はシリコンウェハであってよい。ゲルマニウム‐シリコン層１７０２は、化学気相成長（ＣＶＤ）システムを通じてエピタキシャル成長を使用して形成され得る。
図１７Ｂを参照すると、分離構造１７０８はゲルマニウム‐シリコン層１７０２内に形成され、フォトダイオード領域を画成する。分離構造１７０８は、分離構造パターンの乾式エッチングの後の酸化物などの絶縁材料の堆積、またはドーピング接合を形成する注入、または他の任意の好適な技術を通じて形成され得る。図には示されていないけれども、フォトダイオードをさらに処理する１つまたは複数の処理ステップがあり得る。たとえば、真性ＧｅＳｉ領域の表面上にｐ＋ＧｅＳｉ領域を画成するドーピングステップがあり得る。次いで、相互接続層１７０６がゲルマニウム‐シリコン層１７０２上に形成され、複数の相互接続部が誘電体層内に形成され、これによりゲルマニウム‐シリコン層１７０２との電気的接続を確立し、接合整列のための整列マークが形成される。
図１７Ｃを参照すると、キャリア基板１７１４の相互接続層１７１６は、ドナーウェハ１７０４の相互接続層１７０６と接合されることがわかる。本明細書で参照されている相互接続層は、導電性経路（たとえば、金属層）と、個別の導電性経路を絶縁するための誘電体層とを含み得る。キャリア基板１７１４はシリコン基板であってよく、回路の１つまたは複数の層１７１８はシリコン基板上に形成されてよい。回路は、制御回路、読み出し回路、および／またはフォトダイオードアレイ用の任意の他の好適な回路であってよい。整列マークは、任意の好適な技術によって層１７０６および１７１６の両方に形成され得る。層１７０６と１７１６との間の接合は、熱接合または金属間接合および酸化物間接合を含むハイブリッド接合などの任意の好適な技術によって行われ得る。
図１７Ｄを参照すると、フィルタ層１７２０およびレンズ層１７２２はゲルマニウム‐シリコン層１７０２上に形成され、フォトダイオードアレイを形成することがわかる。図示されていないけれども、ドナーウェハ１７０４は、接合後およびフィルタ層１７２０を形成する前に研磨または他の好適な技術によって取り除かれ得る。いくつかの他の実装形態において、これらの図には示されていないけれども、ゲルマニウムは、図１７Ａ〜図１７Ｄに関係する説明におけるセンサ材料としてゲルマニウム‐シリコンを置き換え得る。
図１８Ａ〜図１８Ｄは、基板上にゲルマニウム‐シリコンを選択的形成するための例示的な設計１８００を示している。設計１８００は、たとえば、フォトダイオードアレイ１００、２００、または３００を加工するために使用され得る。図１８Ａを参照すると、基板１８０２上に陥凹部１８０４が形成されることがわかる。陥凹部１８０４は、ＮＩＲピクセルに対するフォトダイオード領域を画成し得る。陥凹部は、リソグラフィを使用し、その後、基板１８０２の乾式エッチングを使用することで形成され得る。陥凹部の形状は、正方形、円形、または他の好適な形状などの、ピクセルの形状に対応し得る。
図１８Ｂを参照すると、基板の上に誘電体層が堆積され、方向性エッチが実行されて側壁スペーサ１８０６を形成し得ることがわかる。方向性エッチは、異方性乾式エッチであってよい。図１８Ｃを参照すると、ゲルマニウム‐シリコン領域１８０８が基板１８０２から選択的に成長させられることがわかる。たとえば、ゲルマニウム‐シリコン領域１８０８は、化学気相成長（ＣＶＤ）システムを通じてエピタキシャル成長を使用して形成され得る。
図１８Ｄを参照すると、ゲルマニウム‐シリコン領域１８０８が基板１８０２とともに平坦化されることがわかる。ゲルマニウム‐シリコン領域１８０８は、化学機械研磨（ＣＭＰ）または他の任意の好適な技術を使用して平坦化され得る。いくつかの他の実装形態において、これらの図には示されていないけれども、ゲルマニウムは、図１８Ａ〜図１８Ｄに関係する説明におけるセンサ材料としてゲルマニウム‐シリコンを置き換え得る。いくつかの実装形態において、側壁スペーサ１８０６は、省かれてもよい。
図１９Ａ〜図１９Ｄは、フォトダイオードアレイを加工するための例示的な設計１９００を示している。設計１９００は、たとえば、図４Ａ、図４Ｂ、図５、図６、図７、図８、図９、図１０Ｂ〜図１０Ｄ、図１１Ａ〜図１１Ｈ、および図１２を参照しつつそれぞれ説明されているようなフォトダイオード４００、４５０、５００、６００、７００、８００、９００、９１０、９２０、１０１０、１０１２、１０１４、１１００、１１０２、１１０４、１１０６、１１０８、１１０９、１１６０、１１６２、および１２００を加工するために使用され得る。図１９Ａを参照すると、シリコンフォトダイオード１９０２がドナーウェハ１９０４上に形成され、ゲルマニウム‐シリコンフォトダイオード１９０６がドナーウェハ１９０４上に選択的に成長させられたことがわかる。可視光ピクセル４５４はシリコンフォトダイオード１９０２のダイオードの一例であり、ＮＩＲピクセル４５２はＧｅＳｉフォトダイオード１９０６のダイオードの一例であるものとしてよい。ゲルマニウム‐シリコンフォトダイオードの選択的成長は、図１８Ａ〜図１８Ｄを参照しつつ説明されているような設計１８００、または任意の他の好適な設計もしくはプロセスを使用して行われ得る。
図１９Ｂを参照すると、相互接続層１９１０がゲルマニウム‐シリコンフォトダイオード１９０６上に形成されており、複数の相互接続部が誘電体層内に形成され、これによりゲルマニウム‐シリコンフォトダイオード１９０６およびシリコンフォトダイオード１９０２との電気的接続を確立し、接合整列のための整列マークが形成されることがわかる。
図１９Ｃを参照すると、キャリア基板１９１４の相互接続層１９１６は、ドナーウェハ１９０４の相互接続層１９１０と接合されることがわかる。キャリア基板１９１４はシリコン基板であってよく、回路の１つまたは複数の層１９１８はシリコン基板上に形成されてよい。回路は、制御回路、読み出し回路、および／またはフォトダイオードアレイ用の任意の他の好適な回路であってよい。整列マークは、任意の好適な技術によって層１９１０および１９１６の両方に形成され得る。層１９１０と１９１６との間の接合は、熱接合または金属間接合および酸化物間接合を含むハイブリッド接合などの任意の好適な技術によって行われ得る。
図１９Ｄを参照すると、フィルタ層１９２０およびレンズ層１９２２はシリコンフォトダイオード１９０２上に形成され、フォトダイオードアレイを形成することがわかる。図示されていないけれども、ドナーウェハ１９０４は、接合後およびフィルタ層１９２０を形成する前に研磨または他の好適な技術によって取り除かれ得る。いくつかの他の実装形態において、これらの図には示されていないけれども、ゲルマニウムは、図１９Ａ〜図１９Ｄに関係する説明におけるセンサ材料としてゲルマニウム‐シリコンを置き換え得る。
図２０Ａ〜図２０Ｅは、フォトダイオードアレイを加工するための例示的な設計２０００を示している。設計２０００は、たとえば、図４Ａ、図４Ｂ、図５、図６、図７、図８、図９、図１０Ｂ〜図１０Ｄ、図１１Ａ〜図１１Ｈ、および図１２を参照しつつそれぞれ説明されているようなフォトダイオード４００、４５０、５００、６００、７００、８００、９００、９１０、９２０、１０１０、１０１２、１０１４、１１００、１１０２、１１０４、１１０６、１１０８、１１０９、１１６０、１１６２、および１２００を加工するために使用され得る。図２０Ａを参照すると、ゲルマニウム‐シリコン層２００２が第１のドナーウェハ２００４上に形成されたことがわかる。第１の相互接続層２００６が、複数の相互接続部および整列マークとともにゲルマニウム‐シリコン層２００２上に形成される。
図２０Ｂを参照すると、キャリア基板２０１４の相互接続層２０１６は、第１のドナーウェハ２００４の相互接続層２００６と接合されることがわかる。キャリア基板２０１４はシリコン基板であってよく、回路の１つまたは複数の層２０１８はシリコン基板上に形成されてよい。回路は、制御回路、読み出し回路、および／またはフォトダイオードアレイ用の任意の他の好適な回路であってよい。層２００６と２０１６との間の接合は、熱接合または金属間接合および酸化物間接合を含むハイブリッド接合などの任意の好適な技術によって行われ得る。
図２０Ｃを参照すると、第１のドナーウェハ２００４は、接合後に研磨または他の好適な技術によって取り除かれることがわかる。図２０Ｄを参照すると、第１のゲルマニウム‐シリコンフォトダイオード２０２０が形成されることがわかる。第１のゲルマニウム‐シリコンフォトダイオード２０２０は、ゲルマニウム‐シリコン層２００２のパターンおよびエッチを使用して形成され、その後、誘電体層などの保護層が堆積されるものとしてよい。誘電体層は、ＣＭＰまたは他の好適な技術を通じて平坦化され得る。異方性エッチを行い、その後銅などの導電性材料を堆積することによってビア２０２２が形成され得る。
図２０Ｅを参照すると、キャリア基板２０１４の誘電体層２０４４は、第２のドナーウェハ２０３４の相互接続層２０３２と接合されることがわかる。ゲルマニウム‐シリコンフォトダイオードアレイ２０３６が第２のドナーウェハ２０３４上に形成される。ビア２０３８はビア２０２２を介して接合され、第１のゲルマニウム‐シリコンフォトダイオード２０２０と、ゲルマニウム‐シリコンフォトダイオードアレイ２０３６と、集積回路２０１８との間に電気的接続を確立する。
図２０Ｆを参照すると、フィルタ層２０４０およびレンズ層２０４２はゲルマニウム‐シリコンフォトダイオードアレイ２０３６上に形成され、フォトダイオードアレイを形成することがわかる。図示されていないけれども、第２のドナーウェハ２０３４は、接合後およびフィルタ層２０４０を形成する前に研磨または他の好適な技術によって取り除かれ得る。いくつかの他の実装形態において、これらの図には示されていないけれども、ゲルマニウムは、図２０Ａ〜図２０Ｆに関係する説明におけるセンサ材料としてゲルマニウム‐シリコンを置き換え得る。
フォトディテクタの動作速度または帯域幅は、ＴＯＦ検出などの、光の高速な検出の恩恵を受けるアプリケーションに対する重要な性能パラメータであり得る。フォトディテクタの帯域幅に影響を及ぼし得る特性は、とりわけ、受光される光が通るフォトディテクタの面積などの、フォトディテクタの物理的サイズである。たとえば、フォトディテクタの面積を縮小することで、デバイスの静電容量、キャリア通過時間、またはこの両方の組合せを低減させることができ、その結果、典型的には、フォトディテクタの帯域幅が増大する。しかしながら、フォトディテクタの検出面積が縮小されると、フォトディテクタによって検出される光の量（すなわち、光子の数）が減ることになり得る。たとえば、単位面積当たりの光の所与の強度について、検出器の面積の縮小は検出される光の減少を引き起こす。
ＴＯＦ検出などの、高い帯域幅と高い検出効率の両方の恩恵を受けるアプリケーションに対しては、フォトディテクタの前にマイクロレンズを追加すると有益な場合がある。マイクロレンズは入射光をフォトディテクタ上に集束させることができ、これにより、小面積のフォトディテクタがそれ自体より広い面積にわたって入射する光を検出することを可能にする。たとえば、マイクロレンズレンズと、マイクロレンズの有効焦点距離だけマイクロレンズをフォトディテクタから隔てるスペーサ層（ＳＬ）との適切に設計された組合せは、入射光を入射光の光波長の２乗のオーダーである回折限界スポットに集束させることを可能にし得る。そのようなスキームは、フォトディテクタの面積縮小の潜在的なマイナス面を軽減しながらフォトディテクタの面積を縮小することを可能にし得る。
図２１Ａは、フォトディテクタと一体化されているシリコンレンズの例示的な構成２１００の断面図を示している。構成２１００は、ドナーウェハ２１１０とキャリアウェハ２１３０とを備える。ドナーウェハ２１１０は、複数のピクセル２１２０ａから２１２０ｃ（ピクセル２１２０と総称される）と、ビア２１１４と、金属パッド２１１６と、第１の接合層２１１２とを備える。キャリアウェハ２１３０は、第２の接合層２１３２を備える。ドナーウェハ２１１０およびキャリアウェハ２１３０は、第１の接合層２１１２および第２の接合層２１３２を通じて互いに接合される。基板２１１０は、図１の基板１０２に類似しているものとしてよい。吸収領域２１０６は、吸収領域７０６、８０６、および９０６に類似しているものとしてよい。
ピクセル２１２０ａから２１２０ｃは、それぞれ吸収領域２１０６ａから２１０６ｃと、それぞれマイクロレンズ２１２２ａから２１２２ｃ（まとめてマイクロレンズ２１２２と称する）とを含む。マイクロレンズ２１２２は、ドナーウェハ２１１０内にまたはドナーウェハ２１１０上に一体化される凸レンズである。ＴＯＦ検出などの、高い光収集効率の恩恵を受けるアプリケーションにおいて、マイクロレンズ２１２２を追加すると有益な場合がある。マイクロレンズ２１２２が凸形状の構成をとることで、マイクロレンズ２１２２上に入射する光を吸収領域２１０６の方へ集束させることができ、これはピクセル２１２０の光収集効率を改善し、その結果ピクセル性能の改善をもたらし得る。マイクロレンズ２１２０をドナーウェハ２１１０の背面に置くピクセル２１２２の配置構成は、裏面照射と称され得る。
マイクロレンズ２１２２は、それが形成される幾何学的パラメータおよび材料を含む、その性能に影響を及ぼす様々な特性を有する。マイクロレンズ２１２２は、典型的には、平凸構成で実装され、一方の表面は入射光に面し、曲率半径を持つ凸状であり、他方の表面はマイクロレンズ２１２２が中にまたは上に形成されるドナーウェハ２１１０と接する平面状表面である。マイクロレンズ２１２２の平凸構成は、標準的な半導体処理技術を通じて加工するのに適しているものとしてよい。マイクロレンズ２１２２は高さＨＬおよび直径ＤＬを有するものとしてよく、高さＨＯだけ吸収領域２１０６のレンズが面する表面から隔てられ得る。いくつかの実装形態において、ＨＬは１から４μｍであってよく、ＨＯは８から１２μｍであってよく、ＨＡは１から１．５μｍであってよく、ＤＬは５から１５μｍであってよい。いくつかの実装形態において、球面型マイクロレンズ２１２２については、その曲率半径は、吸収領域２１０６上への光の最適な集束が行われるようにマイクロレンズ２１２２の焦点距離がＨＯにほぼ等しくなるように設定され得る。焦点距離および曲率半径の決定は、ビーム伝搬法（ＢＰＭ）および時間領域差分（ＦＤＴＤ）技術などの様々なシミュレーション技術を使用して実行され得る。いくつかの実装形態において、マイクロレンズ２１２２は非球面レンズである。
マイクロレンズ２１２２は、様々な材料から形成され、様々な方法で加工され得る。一般に、波長がピクセル２１２０によって検出されるように透過的である様々な材料が使用され得る。たとえば、マイクロレンズ２１２２は、結晶シリコン、ポリシリコン、非晶質シリコン、シリコン窒化物、ポリマー、またはこれらの組合せなどの、中から高の屈折率（たとえば、＞１．５）を有する材料から加工され得る。可視光波長に対しては、ポリマー材料が使用され得る。ＮＩＲ波長に対しては、シリコンがＮＩＲにおいて比較的透過的であり、比較的高い屈折率（１０００ｎｍで約３．５）を有しており、ＮＩＲにおいてレンズ材料として適しているので、シリコンが使用されてよい。さらに、シリコンは可視光波長（たとえば、＜８００ｎｍ）を強く吸収するので、シリコンマイクロレンズは、可視光の実質的部分が吸収領域２１０６に到達するのを阻止し、これはＮＩＲ波長の選択的検出が望ましいアプリケーション（たとえば、ＴｏＦ検出）に対して有益であり得る。結晶シリコンのマイクロレンズ２１２２は、典型的には結晶シリコンウェハである、ドナーウェハ２１１０の表面にパターンを形成しエッチングすることによって加工されるものとしてよい。別の例として、ポリシリコンまたは非晶質シリコンがドナーウェハ２１１０の表面上に堆積されるものとしてよく、次いでこれも同様の仕方でパターン形成されエッチングされ得る。結晶シリコンのドナーウェハ２１１０のエッチングを通じて、またはドナーウェハ２１１０上に堆積されたポリシリコンまたは非晶質シリコンのエッチングによってマイクロレンズ２１２２を形成することは、ドナーウェハ２１１０上にマイクロレンズ２１２２を一体形成する例示的な方法である。
マイクロレンズ２１２２のパターン形成は、たとえば、グレースケールリソグラフィ技術を使用して実行され得る。グレースケールリソグラフィでは、マイクロレンズなどの、パターン形成されるべき特徴は、現像された結果として得られるフォトレジストマスクの厚さの漸次的変化に変換される、照射線量における局所的な階調を使用して露光される。たとえば、フォトレジストマスクは、マイクロレンズ２１２２などの類似の形状を有するようにパターン形成されるものとしてよい。次いで、フォトレジストマスクは、プラズマベースの方向性エッチング技術などの半導体エッチング技術によって、結晶シリコンドナーウェハ２１１０などの、下にある材料上に転写され、マイクロレンズ２１２２の加工を完了する。いくつかの実装形態において、照射線量における局所的な階調は、たとえば、フォトマスク上のサブ波長特徴のフィルファクタを変化させることによって達成され得る。
吸収領域２１０６は、吸収領域７０６、８０６、および９０６に類似しているものとしてよい。キャリアウェハ２１３０は、ピクセル２１２０に結合されている様々な電子回路を含み得る。たとえば、電子回路は、ビア２１１４などの構造を通じて結合されてよい。ビア２１１４は金属パッド２１１６に結合され、たとえば、ワイヤボンドを通じて外部電子部品と界面で接合するものとしてよい。
キャリアウェハ２１３０およびドナーウェハ２１１０は、様々な技術を通じて互いに接合されるか、または機械的に取り付けられ得る。たとえば、第１および第２の接合層２１１２および２１３２は酸化物（たとえば、二酸化ケイ素）であってよく、接合は酸化物‐酸化物接合であってよい。別の例として、第１および第２の接合層２１１２および２１３２は金属（たとえば、銅）であってよく、接合は金属‐金属接合であってよい。さらに別の例として、第１および第２の接合層２１１２および２１３２は酸化物と金属との組合せ（たとえば、酸化ケイ素と銅）であってよく、接合はハイブリッド接合であってよい。
図２１Ｂは、フォトディテクタと一体化されているマイクロレンズの例示的な構成２１４０の断面図を示している。構成２１４０は、マイクロレンズ２１４２、反射防止コーティング（ＡＲＣ）層２１４４、スペーサ層２１４６、第１の層２１４８、第２の層２１５０、シリコン層２１５２、およびフォトディテクタ２１５４を含む。ＡＲＣ層２１４４は、マイクロレンズ２１４２によって支持される。マイクロレンズ２１４２は、スペーサ層２１４６によって支持される。フォトディテクタ２１５４は、シリコン層２１５２によって支持されるか、またはシリコン層２１５２内に形成され得る。第１の層２１４８および第２の層２１５０は、シリコン層２１５２とスペーサ層２１４６との間の中間層であってよい。
ＡＲＣ層２１４４が設けられ、これによりマイクロレンズ２１４２上に入射する光の反射を低減する。ＡＲＣ層２１４４は、たとえば、マイクロレンズ２１４２の屈折率の平方根である屈折率を有し、入射波長の１／４に対応する厚さを有するように設計され得る。いくつかの実装形態において、ＡＲＣ層２１４４は、二酸化ケイ素から形成され得る。いくつかの実装形態において、ＡＲＣ層２１４４は複数の層を含み、多層ＡＲＣを形成し得る。
構成２１４０は、裏面照射（ＢＳＩ）型イメージセンサ構成のマイクロレンズ２１４２の一体化に対応し得る。たとえば、シリコン層２１５２は図１９Ｃのドナーウェハ１９０４または図２０Ｅの第２のドナーウェハ２０３４などのシリコン基板とすることができ、フォトディテクタ２１５４は、たとえば、図１９Ａ〜図１９Ｄのフォトディテクタ１９０２もしくは１９０６であってよい。シリコン層２１５２と第２の層２１５０との間の界面は、図１９Ａ〜図１９Ｄのフォトディテクタ１９０６に対向するドナーウェハ１９０４の底部表面に対応し得る。そのようなＢＳＩ構成において、シリコン層２１５２上に形成される第２の層２１５０、たとえば、ドナーウェハ１９０４の裏面は、ＢＳＩ照射センサウェハの加工時に典型的である様々な構造および層を含むことができる。そのような構造および層の例は、シリコン層２１５２の界面のところの光反射を低減するためのＡＲＣ層、およびマイクロレンズ２１４２の下の領域など、受光するための領域以外のシリコン層２１５２内への光を阻止するための、タングステングリッドなどの、金属グリッドを含む。第１の層２１４８は、他にもあるがとりわけ、構成２１４０の製造性および信頼性を改善するために第２の層２１５０へのスペーサ層２１４６の接着を促進する材料の薄い層であってよい。第１の層２１４８に対する材料は、たとえば、様々な誘電体材料（たとえば、ＳｉＯ２、ＳｉＯＮ、およびＳｉＮ）またはポリマーであってよい。いくつかの実装形態において、第１の層２１４８は、第２の層２１５０とスペーサ層２１４６との間の相互作用に応じて省くことができる（たとえば、スペーサ層２１４６が第２の層２１５０との間で良好な接着性を有している場合）。
構成２１４０は、シリコン層２１５２、フォトディテクタ２１５４、および第２の層２１５０を含むセンサウェハを提供し、第１の層２１４８、スペーサ層２１４６、マイクロレンズ２１４２、およびＡＲＣ層２１４４を所与の順序で堆積し、次いで、パターン形成し、エッチングして図２１Ａに示されている金属パッド２１１６に類似する金属パッドを露出させることによって加工され得る。マイクロレンズ２１４２は、図２１Ａのマイクロレンズ２１２２の加工に関して説明されている技術を使用してパターン形成され、エッチングされ得る。ＡＲＣ層２１４４は、マイクロレンズ２１４２の表面に限定されているように図示されているが、一般には、ＡＲＣ層２１４４は、マイクロレンズ２１４２の側部表面およびスペーサ層２１４６の上側表面などの、他の表面に及ぶものとしてよい。
９４０ｎｍの動作波長に合わせて構成されている構成２１４０の特定の実装形態のコンポーネントの様々な特性は一例として挙げられている。マイクロレンズ２１４２は、１．５３の屈折率、６μｍの曲率半径、４μｍの高さ、および１０μｍの直径ＤＬを有する。ＡＲＣ層２１４４は、ＳｉＯ２から形成され、これは９４０ｎｍで１．４６の屈折率、および１６１ｎｍの厚さを有する。スペーサ層２１４６は、１．５６の屈折率および２μｍの厚さを有する。第１の層２１４８は、１．５４の屈折率および８μｍの厚さを有する。第２の層２１５０は、シリコン層２１５２およびタングステングリッドに対してＡＲＣ層を含む。特定の特性が提示されているが、特性は、たとえば、フォトディテクタ２１５４の異なる動作波長、材料、およびサイズについて構成２１４０を適応させるように改質され得る。
いくつかの実装形態において、ＢＳＩイメージセンサのシリコン基板の裏面の上に形成される「トップ層」と称され得る、第２の層２１５０は、構成２１４０の全体的な光学的性能を改善するために改質され得る。第２の層２１５０は、すでに説明されているように、典型的には、ＳｉＯ２の層内に埋め込まれたタングステングリッドなどの、誘電体層内に埋め込まれた金属グリッドを含む。ＳｉＯ２のこの層は、光が空気から直接シリコン層２１５２に入射していた場合にＡＲＣ層として働き得る。しかしながら、すべて空気の屈折率（約１．０）より著しく高い屈折率を有するマイクロレンズ２１４２、スペーサ層２１４６、および第１の層２１４８を追加したことで、ＳｉＯ２層は、シリコン層２１５２と第１の層２１４８およびスペーサ層２１４６の積み重ねとの間の界面のところの光の反射を低減する機能を効果的に果たし得ない。
表１は、構成２１４０の一実装形態のシミュレーションパラメータおよび計算された透過度を示している。層および厚さは、構成２１４０の異なる実装形態の予想される透過率を近似するシミュレーションを実行することを目的として適応および／または近似されている。
Figure 2020517114
表１を参照すると、事例１はＳｉＯ２の標準的な単一層を含む第２の層２１５０に対応しており、その結果約７９％のシミュレートされた透過率が得られることがわかる。可能な限り多くの入射光を検出することが重要であるアプリケーションについては、入射光のそのような２１％の損失は許容できない場合がある。透過率のそのような低下は、ＳｉＯ２層とシリコン層２１５０との間の中間層としてＳｉＯ２層の下の第２の層２１５０にＳｉ３Ｎ４層を入れることによって軽減され得る。約１２０ｎｍのＳｉ３Ｎ４を入れることによって、透過率は約９８％まで改善できる。そのようなものとして、中間層は、反射防止層と称され得る。一般に、屈折率がＳｉＯ２の屈折率より高い様々な光学的に透明な材料がＳｉ３Ｎ４の代わりに使用されてよい。例示的な材料は、ＳｉＯＮ、ＳｉＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、およびＬａ２Ｏ３、ならびにＣＭＯＳ製造プロセスと親和性の高い高ｋ材料（たとえば、高い誘電定数を有する材料）を含む。好適な材料は、たとえば、１．６、１．７、１．８、１．９、または２．０より高い屈折率を有し得る。材料の厚さは、材料内の光の波長の１／４の奇数倍となるように適合されるべきである。
Ｓｉ３Ｎ４または高ｋ材料層をシリコン層２１５２の上に直接追加することで、結果として、たとえば、シリコン‐ＳｉＯ２界面と比べてシリコン‐Ｓｉ３Ｎ４またはシリコン高ｋ材料界面における表面欠陥が増大するのでフォトディテクタ２１５４の暗電流が増大し得る。暗電流のそのような増大を軽減するために、いくつかの実装形態において、ＳｉＯ２の第２の層がＳｉ３Ｎ４とシリコン層２１５２との間に挿入することができる。厚さが１０ｎｍから５０ｎｍの範囲内のＳｉＯ２の第２の層を挿入した結果、透過率はそれぞれ約９７．１％から８５％の範囲となる。そのようなものとして、１０ｎｍなどのＳｉＯ２の薄い層を挿入することは、高い光学的透過率を維持しながら暗電流の増大を軽減するのに有益であり得る。
図２２Ａは、ターゲット物体２２１０の特性を決定するための例示的な撮像システム２２００を示している。ターゲット物体２２１０は、３次元物体であってよい。撮像システム２２００は、トランスミッタユニット２２０２、レシーバユニット２２０４、および処理ユニット２２０６を備え得る。一般に、トランスミッタユニット２２０２は、光２２１２をターゲット物体２２１０に向けて放出する。トランスミッタユニット２２０２は、１つまたは複数の光源、制御回路、および／または光学素子を備え得る。たとえば、トランスミッタユニット２２０２は、１つまたは複数のＮＩＲもしくは可視光ＬＥＤを備えるものとしてよく、放出された光２２１２は、自由空間内で伝搬するようにコリメーティングレンズによってコリメートされ得る。
一般に、レシーバユニット２２０４は、ターゲット物体２２１０から反射された反射光２２１４を受光する。レシーバユニット２２０４は、１つまたは複数のフォトダイオード、制御回路、および／または光学素子を備え得る。たとえば、レシーバユニット２２０４はイメージセンサを備えるものとしてよく、イメージセンサは半導体基板上に加工された複数のピクセルを備える。各ピクセルは反射された光２２１４を検出するための１つまたは複数のマルチゲートフォトダイオードを備えるものとしてよく、反射された光２２１４はフォトダイオードに集束され得る。各フォトダイオードは、本特許出願において開示されているマルチゲートフォトダイオードであってよい。
一般に、処理ユニット２２０６は、レシーバユニット２２０４によって生成される光キャリアを処理し、ターゲット物体２２１０の特性を決定する。たとえば、処理ユニット２２０６は、制御回路、１つもしくは複数のプロセッサ、および／またはターゲット物体２２１０の特性を決定するための命令を記憶し得るコンピュータ記憶媒体を備え得る。たとえば、処理ユニット２２０６は、ターゲット物体２２１０の特性を決定するために収集された光キャリアに関連する情報を処理することができる読み出し回路およびプロセッサを備え得る。いくつかの実装形態において、ターゲット物体２２１０の特性は、ターゲット物体２２１０の深さ情報であってよい。いくつかの実装形態において、ターゲット物体２２１０の特性は、ターゲット物体２２１０の材料組成であってよい。
図２２Ｂは、ターゲット物体２２１０の特性を決定するための例示的な一技術を示している。トランスミッタユニット２２０２は、一例としてデューティサイクル５０％により周波数ｆｍで変調された光パルス２２１２を放出し得る。レシーバユニット２２０４は位相シフトΦを有する反射された光パルス２２１４を受光し得る。マルチゲートフォトダイオードは、読み出し回路１が放出された光パルスと同期された位相で収集された電荷Ｑ１を読み取り、読み出し回路２が放出された光パルスと逆の位相で収集された電荷Ｑ２を読み取るように制御される。いくつかの実装形態において、撮像システム２２００とターゲット物体２２１０との間の距離Ｄは、式
Figure 2020517114
を使用して導出され得て、ここで、ｃは光速である。
図２２Ｃは、ターゲット物体２２１０の特性を決定するための別の例示的な技術を示している。トランスミッタユニット２２０２は、５０％未満のデューティサイクルにより周波数ｆｍで変調された光パルス２２１２を放出し得る。光パルスのデューティサイクルを１／Ｎにし、光パルスの強度をＮ倍にすることを同時に行うことによって、受光した反射光パルス２２１４の信号対雑音比は、撮像システム２２００に対して消費電力を実質的に同じに維持しながら改善され得る。これは、パルス形状を歪ませることなく光位相のデューティサイクルが下げられるようにデバイス帯域幅が増大されるときに可能にされる。レシーバユニット２２０４は位相シフトΦを有する反射された光パルス２２１４を受光し得る。マルチゲートフォトダイオードは、読み出し回路１が放出された光パルスと同期された位相で収集された電荷Ｑ１’を読み取り、読み出し回路２が放出された光パルスと遅延位相で収集された電荷Ｑ２’を読み取るように制御される。いくつかの実装形態において、撮像システム２２００とターゲット物体２２１０との間の距離Ｄは、式
Figure 2020517114
を使用して導出されるものとしてよい。
図２３は、撮像システムを使用して物体の特性を決定するための流れ図２３００の例を示す図である。プロセス２３００は、撮像システム２２００などのシステムによって実行され得る。
システムは、反射された光を受光する（２３０２）。たとえば、トランスミッタユニット２２０２は、ＮＩＲ光パルス２２１２をターゲット物体２２１０に向けて放出し得る。レシーバユニット２２０４は、ターゲット物体２２１０から反射された反射ＮＩＲ光パルス２２１４を受光し得る。
システムは、位相情報を決定する（２３０４）。たとえば、レシーバユニット２２０４はイメージセンサを備えるものとしてよく、イメージセンサは半導体基板上に加工された複数のピクセルを備える。各ピクセルは反射された光パルス２２１４を検出するための１つまたは複数のフォトダイオードを備えるものとしてよい。フォトダイオードの種類は、本特許出願において開示されているマルチゲートフォトダイオードであってよく、位相情報は、図２２Ｂまたは図２２Ｃを参照して説明されている技術を使用して決定され得る。
システムは、物体の特性を決定する（２３０６）。たとえば、処理ユニット２２０６は、図２２Ｂまたは図２２Ｃを参照して説明されている技術を使用して位相情報に基づき物体２２１０の深さ情報を決定し得る。
フォトダイオードの重要な性能測定基準はその暗電流であり、これは光信号と周辺光とが存在しない場合に流れる電流である。一般に、マルチゲートフォトダイオードを通じて行われるＴＯＦ測定などの、フォトダイオードを通じて行われる光学的測定の信号対雑音比（ＳＮＲ）は、暗電流の存在による負の影響を受ける。たとえば、フォトダイオードを通しての光学的測定のＳＮＲは、測定の積分時間に比例する（たとえば、積分時間の平方根に比例する）。フォトダイオードの暗電流は、典型的には、フォトダイオードのカソードおよびアノード間に確立される逆バイアス電圧の指数関数となる。そのようなものとして、測定の積分時間などの、フォトダイオードの全体的動作を保持しながら逆バイアス電圧を制御しつつ低減すると、結果として、フォトダイオードのＳＮＲ性能が改善され得る。
図２４Ａは、マルチゲートフォトダイオードを操作するための回路２４００の概略図を示している。回路２４００は、第１の読み出し回路２４１０と、第２の読み出し回路２４３０と、第１のＭＯＳＦＥＴトランジスタ２４１２と、第２のＭＯＳＦＥＴトランジスタ２４３２と、電流ステアリング回路２４５０と、フォトダイオード２４８０とを備える。第１のＭＯＳＦＥＴトランジスタ２４１２は、第１の読み出し回路２４１０および電流ステアリング回路２４５０に結合される。第２のＭＯＳＦＥＴトランジスタ２４３２は、第２の読み出し回路２４３０および電流ステアリング回路２４５０に結合される。
第１の読み出し回路２４１０は、第１のリセットＭＯＳＦＥＴトランジスタ２４２０と、第１のリセットＭＯＳＦＥＴトランジスタ２４２０に結合されている第１のキャパシタ２４２２と、第１のソースフォロワ回路２４６０とを含む。第１のソースフォロワ回路の入力端子は、第１のキャパシタ２４２２に結合される。第２の読み出し回路２４３０は、第２のリセットＭＯＳＦＥＴトランジスタ２４４０と、第２のリセットＭＯＳＦＥＴトランジスタ２４４０に結合されている第２のキャパシタ２４４２と、第２のソースフォロワ回路２４７０とを含む。第２のソースフォロワ回路の入力端子は、第２のキャパシタ２４４２に結合される。第１のソースフォロワ回路２４６０および第２のソースフォロワ回路２４７０は、ソースフォロワ回路２４６０および２４７０の入力端子に供給される電圧に対応する電圧を出力するように構成される。
電流ステアリング回路２４５０は、第１の電流ステアリングＭＯＳＦＥＴトランジスタ２４５２と、第２の電流ステアリングＭＯＳＦＥＴトランジスタ２４５４とを備える。第３の制御電圧源２４５６は、第１の電流ステアリングＭＯＳＦＥＴトランジスタ２４５２のゲート端子に結合され、第４の制御電圧源２４５８は、第２の電流ステアリングＭＯＳＦＥＴトランジスタ２４５４のゲート端子に結合される。電流ステアリング回路２４５０は、第３の制御電圧源２４５６および第４の制御電圧源２４５８によって生成される制御電圧に基づきフォトダイオード２４８０によって生成される光生成キャリアを第１の電流ステアリングＭＯＳＦＥＴ２４５２、第２の電流ステアリングＭＯＳＦＥＴ２４５４、またはこれらの組合せに通して導くことによって動作する。たとえば、０Ｖの第４の制御電圧２４５７（Ｖｃ４）を印加するように第４の電圧源２４５８を制御しながらＭＯＳＦＥＴ２４５２の閾値電圧より高い第３の制御電圧２４５５（Ｖｃ３）を印加するように第３の電圧源２４５６を制御することによって、フォトダイオード２４８０によって生成される光生成キャリアは、第１の電流ステアリングＭＯＳＦＥＴ２４５２を通って流れるように導かれ、またその逆も行われ得る。第１の電流ステアリングＭＯＳＦＥＴトランジスタ２４５２および第２の電流ステアリングＭＯＳＦＥＴトランジスタ２４５４の動作は、ゲート４１６、４２６、５１６、５２６、７０８、７１０、８０８、および８１０などの、前に説明されている様々なゲートの動作に類似しているものとしてよい。
この例では、電流ステアリング回路２４５０およびフォトダイオード２４８０は組み合わさってマルチゲートフォトダイオード２４８２を形成する。マルチゲートフォトダイオード２４８２は、図７のマルチゲートフォトダイオード７００、図８のマルチゲートフォトダイオード８００、または図１０Ｂ〜図１０Ｄおよび図１１Ａ〜図１１Ｈを参照しつつ説明されているようなフォトダイオード１０１０、１０１２、１０１４、１１００、１１０２、１１０４、１１０６、１１０８、１１０９、１１６０、および１１６２のマルチゲートバージョンに類似しているものとしてよい。たとえば、ｐ＋ＧｅＳｉ領域７３１、吸収層７０６、およびｎ型井戸領域７０４によって形成される縦型ＰＩＮダイオードは、フォトダイオード２４８０を形成し得る。第１のゲート７０８、第１のｎ＋Ｓｉ領域７１２、およびｎ型井戸領域７０４の一部は、第１の電流ステアリングＭＯＳＦＥＴトランジスタ２４５２を形成するものとしてよく、第２のゲート７１０、第２のｎ＋Ｓｉ領域７１４、およびｎ型井戸領域７０４の一部は、第２の電流ステアリングＭＯＳＦＥＴトランジスタ２４５４を形成するものとしてよい。いくつかの実装形態において、マルチゲートフォトダイオード２４８２は、米国特許出願第１５／９０８３２８号、名称「ＨＩＧＨ−ＳＰＥＥＤ ＬＩＧＨＴ ＳＥＮＳＩＮＧ ＡＰＰＡＲＡＴＵＳ ＩＩ」（特許文献１）において説明されているスイッチトフォトディテクタによって置き換えられ得る。
ＭＯＳＦＥＴトランジスタ２４１２、２４２０、２４３２、２４４０、２４５２、および２４５４の各々は、ソース端子、ドレイン端子、およびゲート端子を備える。ソース端子およびドレイン端子は、下にある構造内で同一であってよいが、トランジスタを通る電流の流れの方向に基づき区別され得る。たとえば、Ｐ型チャネル領域を有するＮ型ＭＯＳＦＥＴ（「ＮＭＯＳトランジスタ」）では、電流は、ドレイン端子からソース端子へチャネル領域を通って流れ得るが、Ｎ型チャネル領域を有するＰ型ＭＯＳＦＥＴ（「ＰＭＯＳトランジスタ」）では、電流は、ソース端子からドレイン端子へチャネル領域を通って流れ得る。ソースおよびドレインという用語の指定は慣習に基づくものであり、また下にある構造は類似しているか、または同一であってよいので、ソースおよびドレイン端子は、ＭＯＳＦＥＴと他の回路素子との間の接続性を説明する際に第１のチャネル端子および第２のチャネル端子と称され得る。
ゲート端子は、ソースおよびドレイン端子を通る電流の流れを制御する。たとえば、閾値電圧Ｖｔｈより高い制御電圧は、電流がソースおよびドレイン端子を通って流れることを可能にし得る。ＭＯＳＦＥＴトランジスタのそのような動作モードは、ゲート端子に関するソースおよびドレイン端子の電圧に応じて、飽和領域またはトライオード動作領域での動作と称され得る。飽和領域では、ソースおよびドレイン端子を通って流れる電流は、ソース電圧とドレイン電圧との差の変化の影響をあまり強く受けない（すなわち、トランジスタの出力インピーダンスが高い）。トライオード領域では、ソースおよびドレイン端子を通って流れる電流は、ソース電圧とドレイン電圧との差にほぼ直線的に比例する（すなわち、トランジスタは抵抗に似た動作をする）。閾値電圧より低い制御電圧は、ソースおよびドレイン端子を通る電流の流れを減少させ得る。たとえば、電流の流れは、制御電圧が閾値電圧より低くなるときに指数関数的に減少し得る。ＭＯＳＦＥＴトランジスタのそのような動作モードは、閾値下動作領域での動作と称され得る。
例示することを目的として、回路２４００は、Ｎ型ＭＯＳＦＥＴトランジスタを使用して実装される。第１の読み出し回路２４１０に関して、第１のリセットＭＯＳＦＥＴ２４２０のドレイン端子は、第１の電源ノード２４０８に結合され、第１のリセットＭＯＳＦＥＴ２４２０のソース端子は、第１のキャパシタ２４２２に結合される。第１のキャパシタ２４２２は、第１のソースフォロワ回路２４６０の入力端子に結合される。第１のリセットＭＯＳＦＥＴ２４２０のソース端子は、第１のＭＯＳＦＥＴ２４１２のドレイン端子に結合され、第１のリセットＭＯＳＦＥＴ２４１２のソース端子は、第１の電流ステアリングＭＯＳＦＥＴ２４５２のドレイン端子に結合される。そのようなものとして、第１のキャパシタ２４２２内に入る、および第１のキャパシタ２４２２から出る電流の流れは、第１のキャパシタ２４２２に結合されている様々なＭＯＳＦＥＴの動作を通じて制御され得る。同様に、第２の読み出し回路２４３０に関して、第２のリセットＭＯＳＦＥＴ２４４０のドレイン端子は、第１の電源ノード２４０８に結合され、第２のリセットＭＯＳＦＥＴ２４４０のソース端子は、第２のキャパシタ２４４２に結合される。第２のキャパシタ２４４２は、第２のソースフォロワ回路２４７０の入力端子に結合される。第２のリセットＭＯＳＦＥＴ２４４０のソース端子は、第２のＭＯＳＦＥＴ２４３２のドレイン端子に結合され、第２のＭＯＳＦＥＴ２４３２のソース端子は、第２の電流ステアリングＭＯＳＦＥＴ２４５４のドレイン端子に結合される。そのようなものとして、第２のキャパシタ２４４２内に入る、および第２のキャパシタ２４４２から出る電流の流れは、第２のキャパシタ２４４２に結合されている様々なＭＯＳＦＥＴの動作を通じて制御され得る。
第１の電源ノード２４０８は、第１の電源電圧を第１のリセットＭＯＳＦＥＴトランジスタ２４２０および第２のリセットＭＯＳＦＥＴトランジスタ２４４０に供給する。第２の電源ノード２４０２は、第２の電源電圧を第１のソースフォロワ回路２４６０および第２のソースフォロワ回路２４７０に供給する。１つまたは複数の電源電圧源は好適な第１および第２の電源電圧を第１の電源ノード２４０８および第２の電源ノード２４０２に供給するものとしてよく、これは特定のプロセスノード、回路設計、フォトダイオード２４８０の特性、第１のキャパシタ２４２２および第２のキャパシタ２４４２のリセット電圧、ならびに電荷−電圧変換利得を含む様々な要因に依存し得る。第１の電源ノード２４０８は、ＶＵノードと称されてよく、ＶＵノードの第１の電源電圧は、たとえば、オンチップ集積回路ブロックが発生するユーザ定義電圧であってよい。第２の電源ノード２４０２は、ＶＥノードと称されてよく、ＶＥノードの第２の電源電圧は、たとえば、オフチップ電源が発生する外部定義電圧であってよい。
回路２４００の動作中、第１のキャパシタ２４２２および第２のキャパシタ２４４２は、第１のリセットＭＯＳＦＥＴトランジスタ２４２０および第２のリセットＭＯＳＦＥＴトランジスタ２４４０を通してプリセット電圧に充電される。たとえば、第１のリセットＭＯＳＦＥＴトランジスタ２４２０および第２のリセットＭＯＳＦＥＴトランジスタ２４４０を飽和またはトライオード領域において動作させる第２の制御電圧２４０６（ＶＣ２）を印加することによって、電流が第１の電源ノード２４０８からそれぞれのキャパシタ２４２２および２４４２に流れ、キャパシタ２４２２および２４４２をプリセット電圧に充電するものとしてよい。第１のリセットＭＯＳＦＥＴトランジスタ２４２０および第２のリセットＭＯＳＦＥＴトランジスタ２４４０のゲート端子に結合されている第２の制御電圧源２４０７は、第２の制御電圧２４０６を印加するために使用できる。第２の制御電圧２４０６は、キャパシタ２４２２および２４４２が充電されるプリセット電圧を変化させる（たとえば、電源電圧または電源電圧の数分の１に設定する）ように制御され得る。キャパシタ２４２２および２４４２の充電が完了した後、第２の制御電圧２４０６は、第１のリセットＭＯＳＦＥＴトランジスタ２４２０および第２のリセットＭＯＳＦＥＴトランジスタ２４４０をオフにするように（たとえば、０Ｖに）設定されるものとしてよく、これはキャパシタ２４２２２および２４４２を第１の電源ノード２４０８から減結合する。この充電動作は、回路２４００のリセット動作と称され得る。リセット動作は、マルチゲートフォトダイオード２４８２の読み出しステップ内の１ステップであってよい。
充電が完了した後、フォトダイオード２４８０によって生成される電気信号の積分が開始し得る。第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２は、ＭＯＳＦＥＴ２４１２および２４３２のゲート端子に結合されている第１の制御電圧源２４０５を通して、第１の制御電圧２４０４（Ｖｃ１）を生成することによって積分を開始し、終了するように制御され得る。たとえば、第１の制御電圧２４０４は、トライオード領域内で第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２を動作させるように制御電圧源２４０５を通じて設定され得る。トライオード領域動作では、マルチゲートフォトダイオード２４８２によって生成される光電流は、ＭＯＳＦＥＴ２４１２および２４３２のドレインおよびソース端子を通り、マルチゲートフォトダイオード２４８２の電流ステアリング回路２４５０を通って流れるものとしてよい。電流ステアリング回路２４５０を通る光電流のそのような流れは、リセット動作時にプリセット電圧まで充電されたキャパシタ２４２２および２４４２を放電することによってキャパシタ２４２２および２４４２のところで積分され得る。
トライオード領域における第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２の動作は、第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２の代わりに置かれているそれぞれの抵抗器（「実効抵抗器」）を通して第１の電流ステアリングＭＯＳＦＥＴトランジスタ２４５２および第２の電流ステアリングＭＯＳＦＥＴトランジスタ２４５４のそれぞれのドレイン端子に第１のキャパシタ２４２２と第２のキャパシタ２４４２とを結合することに類似している。そのような実効抵抗器の抵抗は、典型的に、電流がフォトダイオード２４８０を通って流れたことに応答して著しい電圧降下をもたらさない適度の値（たとえば、１０オームから１０，０００オームまで）である。たとえば、光電流と暗電流との組合せであり得る、フォトダイオード電流は、典型的には、小電流（たとえば、ｐＡからμＡの範囲の）であり、その結果得られる、抵抗端子間の電圧降下は、同様に比較的小さい（たとえば、ｎＶからｍＶの範囲内）。そのようなものとして、電流ステアリングＭＯＳＦＥＴトランジスタ２４５２および２４５４のドレイン端子のところの電圧は、小電圧降下の範囲内のキャパシタ２４２２および２４４２の電圧に類似している。キャパシタ２４２２および２４４２は、第１の電源ノード２４０８の第１の電源電圧に近づき得るプリセット電圧まで充電されているので、電流ステアリングＭＯＳＦＥＴトランジスタ２４５２および２４５４は、電流ステアリングＭＯＳＦＥＴトランジスタの一方または両方がオンにされたときにそのドレイン端子のところの電圧をソース端子に結合されているフォトダイオード２４８０に通すものとしてよい。そのようなものとして、フォトダイオード２４８０には、キャパシタ２４２２および２４４２を充電したプリセット電圧に類似する電圧がかかり、その結果、フォトダイオード２４８０の接合部の両端に逆バイアスがかかり、これはフォトダイオード２４８０の適切な動作に必要な最小逆バイアスより大きくてもよい。そのような過剰な逆バイアスがかかると結果として暗電流が増大し、回路２４００によって生成される出力のＳＮＲが減少し得る。
様々な設計および材料組成のフォトダイオードは、逆バイアス電圧の制御の恩恵を受け得る。フォトダイオードの吸収領域を形成するための材料のうち、ゲルマニウムは、たぶん、シリコン基板上に成長させられるゲルマニウム吸収領域に典型的には関連付けられるより高い材料欠陥密度のせいでシリコンに比べて暗電流発生の影響を受けやすい。そのようなものとして、ゲルマニウムベースのマルチゲートフォトダイオード２４８２は、第１の制御電圧２４０４およびその結果得られる暗電流の減少を通じて逆バイアス電圧の制御の恩恵を受けるのに適しているものとしてよい。
フォトダイオード２４８０の接合点間に確立される逆バイアスは、積分時間において電流ステアリングＭＯＳＦＥＴトランジスタ２４５２および２４５４のドレイン端子をそれぞれのキャパシタ２４２２および２４４２から減結合することによって低減され得る。そのような減結合は、飽和領域または閾値下領域内で第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２を動作させることによって達成され得る。飽和領域または閾値下領域における動作は、フォトダイオード２４８０によって生成される光電流が、電流ステアリング回路２４５０ならびにＭＯＳＦＥＴ２４１２および２４３２のドレイン端末およびソース端子を通って流れることを可能にする。しかしながら、第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２の動作原理により、飽和領域または閾値下領域内で動作している第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２の実効抵抗、すなわち、出力インピーダンスは、トライオード領域内で動作している第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２の出力インピーダンスより著しく高い。高い出力インピーダンスは、キャパシタ２４２２および２４４２を電流ステアリングＭＯＳＦＥＴ２４５２および２４５４のドレイン端子から減結合し、これは電流ステアリングＭＯＳＦＥＴ２４５２および２４５４のドレイン端子の電圧がキャパシタ２４２２および２４４２の電圧と異なる（たとえば、著しく低い）ことを可能にする。電流ステアリングＭＯＳＦＥＴ２４５２および２４５４のドレイン端子のところの電圧は、少なくとも一部は、第１の制御電圧２４０４ならびに飽和領域または閾値下領域内で動作している第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２の閾値電圧によって決定される。閾値電圧は、チャネルドーピング濃度およびゲート酸化物厚さなどのＭＯＳＦＥＴの設計および構造パラメータによって決定されるものとしてよく、たとえば、０．１Ｖから１Ｖの範囲内であってよい。第１の制御電圧２４０４を下げることで、電流ステアリングＭＯＳＦＥＴ２４５２および２４５４のドレイン端子のところの電圧を低下させ、次いで、フォトダイオード２４８０の接合点間の逆バイアスを低減する。結果として、マルチゲートフォトダイオード２４８２の暗電流は低減され、回路２４００によって生成される出力のＳＮＲは改善され得る。
第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２は、第１の制御電圧源２４０５を通じて、第１の制御電圧２４０４を制御することによって飽和領域または閾値下領域内で動作するように制御され得る。たとえば、ＭＯＳＦＥＴは、ゲート端子とソース端子（ＶＧＳ）との間の電圧差を閾値電圧（ＶＴＨ）より大きい値に設定することをドレイン端子とソース端子（ＶＤＳ）との間の電圧差をＶＧＳ−ＶＴＨより大きくなるように維持しながら行うことによって飽和領域内で動作させることができる。別の例として、ＭＯＳＦＥＴは、ゲート端子とソース端子（ＶＧＳ）との間の電圧差を閾値電圧ＶＴＨより小さい値に設定することによって閾値下領域で動作させることができる。一般に、第１の制御電圧２４０４は、キャパシタ２４２２および２４４２とそれぞれの電流ステアリングＭＯＳＦＥＴ２４５２および２４５４のドレイン端子との間の電圧差を制御するように変化させられるものとしてよい。いくつかの実装形態において、第１の制御電圧２４０４は、電圧差を低減するように高められ、またその逆も可能である。いくつかの実装形態において、第１の制御電圧２４０４は、キャパシタ２４２２および２４４２と電流ステアリングＭＯＳＦＥＴ２４５２および２４５４のドレイン端子との間の電圧差を、第１の電源ノード２４０８の第１の電源電圧の１０％、３０％、または５０％以上となるように制御し得る。いくつかの実装形態において、第１の制御電圧２４０４は、電流ステアリングＭＯＳＦＥＴ２４５２および２４５４のドレイン端子の電圧を、キャパシタ２４２２および２４４２の電圧より少なくとも１００ｍＶだけ小さくなるように制御し得る。
第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２が飽和領域または閾値下領域のいずれかで動作させられるときに、ＭＯＳＦＥＴ２４１２および２４３２は、ソース電圧をドレイン電圧から減結合するカレントバッファとして動作しているものとしてよい。
プリセットされた積分時間の経過後に、第１の制御電圧２４０４は第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２をオフにするように（たとえば、０Ｖに）設定されるものとしてよく、これは光電流がそれぞれのＭＯＳＦＥＴ２４１２および２４３２を通って流れるのを停止し、積分を停止する。プリセットされている積分時間は、可変積分時間であってよい。積分の開始および終了は、シャッター動作と称され、第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２はシャッターＭＯＳＦＥＴと称されてよい。
積分が完了した後、キャパシタ２４２２および２４４２は、積分期間にわたってそれぞれの電流ステアリングＭＯＳＦＥＴ２４５２および２４５４を通って流れた光電流に反比例する出力電圧を保持する。出力電圧は、ソースフォロワ回路２４６０および２４７０によってさらなる処理のためにバッファリングされ得る。
電流ステアリング回路２４５０は、回路２４００の様々な動作モードを実装する様々な方式で動作させられ得る。回路２４００の動作モードは、飛行時間型（ＴＯＦ）イメージングモード、第１の強度イメージングモード、および第２の強度イメージングモードを含む。回路２４００の動作モードは、たとえば、処理ユニット２２０６、または撮像システム２２００の制御ユニットによって制御され得る。
回路２４００は、第１の期間にフォトダイオード２４８０によって生成される光生成キャリアをステアリングして第１の読み出し回路２４１０に導き、第２の期間に光生成キャリアをステアリングして第２の読み出し回路２４３０に導くことによってＴＯＦイメージングモードで動作させられ得る。このステアリングして導く操作は、第１の時間期間に０Ｖの第４の制御電圧２４５７を印加するように第４の電圧源２４５８を同時に制御しながらＭＯＳＦＥＴ２４５２の閾値電圧より高い第３の制御電圧２４５５を印加するように第３の電圧源２４５６を制御し、次いで、第２の時間期間に０Ｖの第３の制御電圧２４５５を印加するように第３の電圧源２４５６を同時に制御しながらＭＯＳＦＥＴ２４５４の閾値電圧より高い第４の制御電圧２４５５を印加するように第４の電圧源２４５８を制御することによって実行され得る。飛行時間型イメージングモードの例示的の動作が、図２２Ａ〜図２２Ｃおよび図２３に関して説明されており、電荷Ｑ１およびＱ２は、それぞれ、第１のキャパシタ２４２２および第２のキャパシタ２４４２に蓄積され、第１および第２の期間は、発光パルス２２１２のデューティサイクルおよび周波数に基づき決定される。
回路２４００は、同期方式で第３の電圧源２４５６および第４の電圧源２４５８を制御することによって第１の強度イメージングモードで動作させられるものとしてよく、それにより第３の制御電圧２４５５および第４の制御電圧２４５７は所与の時間に互いに実質的に等しい。第３の電圧源２４５６および第４の電圧源２４５８のそのような同期制御により、第１の電流ステアリングＭＯＳＦＥＴ２４５２および第２の電流ステアリングＭＯＳＦＥＴ２４５４は同時にオンまたはオフされる。そのようなものとして、光生成キャリアは両方のキャパシタ２４２２および２４４２に流れるものとしてよく、両方のキャパシタの電圧が読み出されて処理され、積分時間期間にフォトダイオード２４８０が受光した光の量を決定するものとしてよく、これは積分時間期間に受光された光の強度に対応する。光生成キャリアを両方のキャパシタ２４２２および２４４２に導くことによって、単一のキャパシタの使用に比べて２倍多い光生成キャリアがキャパシタ２４２２および２４４２によって積分され得る。いくつかの実装形態において、第１の強度イメージングモードは、トランスミッタユニット２２０２の変調および図２２Ａに示されているレシーバユニット２２０６の復調を必要としなくてよい。
回路２４００は、０Ｖの固定された制御電圧を生成するように第３の電圧源２４５６および第４の電圧源２４５８のうちの他方を維持しながら光生成キャリアの積分を開始し、終了するように第３の電圧源２４５６および第４の電圧源２４５８のうちの一方を制御することによって第２の強度イメージングモードで動作させられ得る。たとえば、０Ｖの固定された制御電圧を出力するように第４の電圧源２４５８を制御することによって、第２の電流ステアリングＭＯＳＦＥＴ２４５４はオフにされ、光生成キャリアは第２のキャパシタ２４４２に流れない。そのようなものとして、第２の読み出し回路２４３０の出力は使用されず、光生成キャリアは、第３の電圧源２４５６の制御を通じて第１のキャパシタ２４２２でのみ積分される。第１のキャパシタ２４２２の電圧は、読み出されて処理され、積分時間期間にフォトダイオード２４８０が受光した光の量を決定するものとしてよく、これは積分時間期間に受光された光の強度に対応する。キャパシタの両方でなく、一方での光生成キャリアの積分は、受光された光の量の決定を簡素化し得る。さらに、第２の読み出し回路２４３０などの、未使用の読み出し回路は節電のためシャットダウンされ得る。いくつかの実装形態において、第２の強度イメージングモードは、トランスミッタユニット２２０２の変調および図２２Ａに示されているレシーバユニット２２０６の復調を必要としなくてよい。
回路２４００の動作は、制御電圧源２４５６、２４５８、２４０５、および２４０７によって制御され得る。いくつかの実装形態において、制御電圧２４５５および２４５７は、フォトダイオード２４８０によって受信された光信号を復調するための一対の相補クロック信号であってよく、制御電圧源２４５６および２４５８は、図２２Ａのレシーバユニット２２０４または処理ユニット２２０６などにおいて、撮像システム２２００に備えられているクロック源の出力端子であってよい。電荷注入またはクロックフィードスルーを緩和するために、ＭＯＳＦＥＴ２４５２および２４５４により電荷注入キャンセリングおよびクロックフィードスルーキャンセリング技術が実装されるものとしてよく、ＭＯＳＦＥＴ２４５２および２４５４はＮ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴ、またはＭＯＳＦＥＴ２４５２および２４５４のドレイン端子のところにダミートランジスタを追加したこれらの組合せによって実現される。いくつかの実装形態において、制御電圧２４０４は、たとえば、制御電圧源２４０５としての調節可能ＬＤＯ（低ドロップアウト）レギュレータ、抵抗分割回路、またはダイオード接続Ｎ型ＭＯＳＦＥＴによって生成されるプログラム可能基準電圧であってよい。制御電圧２４０４は、飽和領域または閾値下領域内でＭＯＳＦＥＴ２４１２および２４３２の動作を確実にするように設定され得る。
いくつかの実装形態において、回路２４００を高速動作させるために、ＭＯＳＦＥＴ２４１２および２４３２は、それぞれ、ＭＯＳＦＥＴ２４１２および２４３２のゲート端子に結合された別々の制御電圧源、たとえば、Ｖｃ１ａおよびＶｃ１ｂを有するものとしてよい。この高速の場合、制御電圧源Ｖｃ１ａおよびＶｃ１ｂは、それぞれ、ＭＯＳＦＥＴ２４１２および２４３２のドレイン電圧および／またはソース電圧を感知し、対応する制御電圧を発生するものとしてよい。いくつかの実装形態において、制御電圧源Ｖｃ１ａおよびＶｃ１ｂは負の利得を有する増幅器であってよい。
いくつかの実装形態では、制御電圧２４０６は、ノード２４１５および２４３５において電圧を定期的にリセットするように構成されているリセット信号であってよい。
回路２４００のＮ型の実装形態が説明されているが、一般に、回路２４００はＰ型回路として実装されてよい。たとえば、ＭＯＳＦＥＴ２４１２、２４２０、２４３２、２４４０、２４５２、および２４５４はＰ型ＭＯＳＦＥＴであってよく、ソースフォロワ回路２４６０および２４７０はＰ型ソースフォロワであってよく、フォトダイオード２４８０の極性は反転され得る。いくつかの実装形態において、ＭＯＳＦＥＴ２４１２、２４２０、２４３２、２４４０、２４５２、および２４５４は異なる極性を有していてもよい。たとえば、ＭＯＳＦＥＴ２４２０および２４４０はＰ型であってよく、残りのＭＯＳＦＥＴはＮ型であってよい。またすでに説明されているように、ＭＯＳＦＥＴ２４５２および２４５４は、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴ、またはこれらの組合せによって実現され得る。
回路２４００は、回路２４００の様々なコンポーネントを有する第１の半導体層と第２の半導体層を接合するウェハを通して加工され得る。たとえば、いくつかの実装形態において、フォトダイオード２４８０は第１の半導体層上に加工され、第１のＭＯＳＦＥＴトランジスタ２４１２、第２のＭＯＳＦＥＴトランジスタ２４３２、第１の読み出し回路２４１０、第２の読み出し回路２４３０、および電流ステアリング回路２４５０は第２の半導体層上に加工され得る。別の例として、いくつかの実装形態において、フォトダイオード２４８０および電流ステアリング回路２４５０は第１の半導体層上に加工され、第１のＭＯＳＦＥＴトランジスタ２４１２、第２のＭＯＳＦＥＴトランジスタ２４３２、第１の読み出し回路２４１０、および第２の読み出し回路２４３０は第２の半導体層上に加工され得る。さらに別の例として、いくつかの実装形態において、フォトダイオード２４８０、電流ステアリング回路２４５０、第１のＭＯＳＦＥＴトランジスタ２４１２、および第２のＭＯＳＦＥＴトランジスタ２４３２は第１の半導体層上に加工され、第１の読み出し回路２４１０および第２の読み出し回路２４３０は第２の半導体層上に加工され得る。
図２４Ｂは、マルチゲートフォトダイオードを操作するための回路２４０２の概略図を示している。回路２４０２は図２３Ａの回路２４００に類似しているが、回路２４００の第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２はフォトダイオード２４８０と電流ステアリング回路２４５０との間に配置構成されるＭＯＳＦＥＴ２４１３と置き換えられている点が異なる。ＭＯＳＦＥＴ２４１３は、図２４Ａの第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２に類似していてもよく、類似の機能を実行するものとしてよい。たとえば、ＭＯＳＦＥＴ２４１３は、ソース電圧をドレイン電圧から減結合するカレントバッファとして動作し得る。そのようなものとして、フォトダイオード２４８０に印加される逆バイアスは、ＭＯＳＦＥＴ２４１３を通して低減され得る。フォトダイオード２４８０、電流ステアリング回路２４５０、およびＭＯＳＦＥＴ２４１３はマルチゲートフォトダイオード２４８４を形成する。いくつかの実装形態において、マルチゲートフォトダイオード２４８４のフォトダイオード２４８０およびＭＯＳＦＥＴ２４１３は、図１０Ｂ〜図１０Ｄおよび図１１Ａ〜図１１Ｈを参照しつつ説明されているようなフォトダイオード１０１０、１０１２、１０１４、１１００、１１０２、１１０４、１１０６、１１０８、１１０９、１１６０、または１１６２に類似しているものとしてよい。
回路２４０２は、回路２４０２の様々なコンポーネントを有する第１の半導体層と第２の半導体層を接合するウェハを通して加工され得る。たとえば、いくつかの実装形態において、フォトダイオード２４８０は第１の半導体層上に加工され、ＭＯＳＦＥＴトランジスタ２４１３、第１の読み出し回路２４１０、第２の読み出し回路２４３０、および電流ステアリング回路２４５０は第２の半導体層上に加工され得る。別の例として、いくつかの実装形態において、フォトダイオード２４８０およびＭＯＳＦＥＴトランジスタ２４１３は第１の半導体層上に加工され、電流ステアリング回路２４５０、第１の読み出し回路２４１０、および第２の読み出し回路２４３０は第２の半導体層上に加工され得る。別の例として、いくつかの実装形態において、フォトダイオード２４８０、ＭＯＳＦＥＴトランジスタ２４１３、および電流ステアリング回路２４５０は第１の半導体層上に加工され、第１の読み出し回路２４１０および第２の読み出し回路２４３０は第２の半導体層上に加工され得る。
図２４Ｃは、マルチゲートフォトダイオードを操作するための回路２４０４の概略図を示している。回路２４０４は図２３Ａの回路２４００に類似しているが、回路２４００の第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２は省かれており、第１の電流ステアリングＭＯＳＦＥＴ２４５２および第２の電流ステアリングＭＯＳＦＥＴ２４５４は第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２に類似する方式で動作するように制御され、それにより、電流ステアリング回路２４５０は電流ステアリング機能をもたらしながらフォトダイオード２４８０の接合点からのキャパシタ２４２２および２４４２の電圧の減結合をもたらし得る点が異なる。
フォトダイオード２４８０の逆バイアスを低減するための電流ステアリング回路２４５０の例示的な動作が説明されている。図２４Ａの回路２４００において、第３の制御電圧２４５５および第４の制御電圧２４５７は、電流ステアリングを達成するためにデジタル方式で、すなわち、電源レール電圧（たとえば、ＶＤＤ）から０Ｖにスイッチングされ得る。しかしながら、電源電圧、およびより一般的にそれぞれの線形領域においてＭＯＳＦＥＴ２４５２および２４５４を動作させるのに十分な電圧を印加することで、ＭＯＳＦＥＴのドレイン端子のところ電圧は最小の電圧低下でソース端子上に伝達される。しかしながら、それぞれの制御電圧２４５５および２４５７を印加して、電流ステアリングＭＯＳＦＥＴ２４５２および２４５４が電流をそれらの方向にステアリングしている間にそれぞれの飽和領域または閾値下領域で、電流をそれらの方向にステアリングしていない間にカットオフ領域で、動作するように第３の制御電圧源２４５６および第４の制御電圧源２４５８を制御することによって、キャパシタ２４２２および２４４２の電圧をフォトダイオード２４８０の接合点から減結合しながら電流ステアリング機能が果たされ得る。たとえば、光生成キャリアが操られて第１の電流ステアリングＭＯＳＦＥＴ２４５２に通されるべきであるときに、第３の制御電圧２４５５は、閾値下領域内でＭＯＳＦＥＴ２４５２を動作させるように電流ステアリングＭＯＳＦＥＴ２４５２の閾値電圧より低い電圧に設定されるものとしてよく、第４の制御電圧２４５７はＭＯＳＦＥＴ２４５４をカットオフ領域内で動作させるように０Ｖまたは実質的に０Ｖに等しい電圧に設定され得る。たとえば、光生成キャリアが操られて第１の電流ステアリングＭＯＳＦＥＴ２４５２に通されるべきであるときに、第３の制御電圧２４５５は、ＭＯＳＦＥＴ２４５２を飽和領域内で動作させるように電流ステアリングＭＯＳＦＥＴ２４５２の閾値電圧より高いレベルに電流ステアリングＭＯＳＦＥＴ２４５２のドレイン端子とゲート端子との間の電圧差を維持しながら電流ステアリングＭＯＳＦＥＴ２４５２の閾値電圧より高い電圧に設定されるものとしてよく、第４の制御電圧２４５７はＭＯＳＦＥＴ２４５４をカットオフ領域内で動作させるように０Ｖまたは実質的に０Ｖに等しい電圧に設定され得る。
いくつかの実装形態において、第３の制御電圧源２４５６および第４の制御電圧源２４５８は、閾値下領域または飽和領域内で電流ステアリングＭＯＳＦＥＴ２４５２および２４５４を動作させるように構成されている制御電圧２４５５および２４５７を発生するための調整可能なボルテージバッファを備え得る。たとえば、調整可能なボルテージバッファは、電流ステアリング方向を調整するためのデジタル電圧を受けるものとしてよい。次いで、バッファは、たとえば、出力制御電圧２４５５および２４５７が電流ステアリングＭＯＳＦＥＴ２４５２および２４５４の動作領域を飽和領域または閾値下領域とカットオフ領域との間で切り替える構成となるように入力デジタル電圧をスケーリングし、バイアス点（たとえば、ＤＣ成分）を調整するものとしてよい。
いくつかの実装形態において、回路２４０４を高速動作させるために、制御電圧源２４５６および２４５８は、それぞれ、ＭＯＳＦＥＴ２４５２および２４５４のドレイン電圧および／またはソース電圧を感知し、それぞれ、対応する制御電圧２４５５および２４５７を発生するものとしてよい。いくつかの実装形態において、制御電圧源２４５６および２４５８は負の利得を有する増幅器であってよい。
この例では、電流ステアリング回路２４５０およびフォトダイオード２４８０は組み合わさってマルチゲートフォトダイオード２４８２を形成する。マルチゲートフォトダイオード２４８２は、図７のマルチゲートフォトダイオード７００、または図８のマルチゲートフォトダイオード８００、または図１０Ｂ〜図１０Ｄおよび図１１Ａ〜図１１Ｈを参照しつつ説明されているようなフォトダイオード１０１０、１０１２、１０１４、１１００、１１０２、１１０４、１１０６、１１０８、１１０９、１１６０、もしくは１１６２のマルチゲートバージョンに類似しているものとしてよい。たとえば、ｐ＋ＧｅＳｉ領域７３１、吸収層７０６、およびｎ型井戸領域７０４によって形成される縦型ＰＩＮダイオードは、フォトダイオード２４８０を形成し得る。第１のゲート７０８、第１のｎ＋Ｓｉ領域７１２、およびｎ型井戸領域７０４の一部は、第１の電流ステアリングＭＯＳＦＥＴトランジスタ２４５２を形成するものとしてよく、第２のゲート７１０、第２のｎ＋Ｓｉ領域７１４、およびｎ型井戸領域７０４の一部は、第２の電流ステアリングＭＯＳＦＥＴトランジスタ２４５４を形成するものとしてよい。いくつかの実装形態において、マルチゲートフォトダイオードは、米国特許出願第１５／９０８３２８号、名称「ＨＩＧＨ−ＳＰＥＥＤ ＬＩＧＨＴ ＳＥＮＳＩＮＧ ＡＰＰＡＲＡＴＵＳ ＩＩ」（特許文献１）において説明されているスイッチトフォトディテクタによって置き換えられ得る。
回路２４０４は、回路２４０４の様々なコンポーネントを有する第１の半導体層と第２の半導体層を接合するウェハを通して加工され得る。たとえば、いくつかの実装形態において、フォトダイオード２４８０は第１の半導体層上に加工され、電流ステアリング回路２４５０、第１の読み出し回路２４１０、および第２の読み出し回路２４３０は第２の半導体層上に加工され得る。別の例として、いくつかの実装形態において、フォトダイオード２４８０および電流ステアリング回路２４５０は第１の半導体層上に加工され、第１の読み出し回路２４１０および第２の読み出し回路２４３０は第２の半導体層上に加工され得る。
「フォトダイオード」という用語は、「フォトダイオード」２４８０、マルチゲート「フォトダイオード」２４８２、およびマルチゲート「フォトダイオード」２４８４などにおける様々な文脈で使用され、典型的には、２端子デバイスを指すが、一般には、光電流を発生する２つまたはそれ以上の端子を有する光子‐キャリア変換デバイスが、「フォトダイオード」２４８０、マルチゲート「フォトダイオード」２４８２、またはマルチゲート「フォトダイオード」２４８４などの、フォトダイオードの代わりに使用され得ることは理解されるべきである。たとえば、フォトトランジスタは、光生成キャリアが内部利得により増幅される３端子デバイスである（たとえば、電子デバイスＮ＋ＰＮ、Ｎ＋ＰＮＮ＋、Ｎ＋ＰＩＮ、およびＮ＋ＰＩＮＮ＋、正孔デバイスＰ＋ＮＰ、Ｐ＋ＮＰＰ＋、Ｐ＋ＮＩＰ、およびＰ＋ＮＩＰＰ＋）。フォトトランジスタは、「フォトダイオード」２４８０、マルチゲート「フォトダイオード」２４８２、またはマルチゲート「フォトダイオード」２４８４の代わりに使用され得る。別の例として、２端子構成のフローティングベースフォトトランジスタ（ｆｌｏａｔｉｎｇ‐ｂａｓｅ ｐｈｏｔｏｔｒａｎｓｉｓｔｏｒ）も、「フォトダイオード」２４８０、マルチゲート「フォトダイオード」２４８２、またはマルチゲート「フォトダイオード」２４８４の代わりに使用され得る。
これで多数の実装形態が説明された。しかしながら、本開示の精神および範囲から逸脱することなく様々な修正が加えられ得ることは理解されるであろう。たとえば、上に示されている流れの様々な形態が、ステップの順序が変更されるか、ステップが加えられるか、または取り除かれるかして、使用され得る。
説明が簡単になるように、また例示することを目的として、様々な実装形態が２次元断面図を使用して説明されている場合がある。それでも、３次元の変更形態および派生形態は、３次元構造内に対応する２次元断面がある限り本開示の範囲内に含まれるべきである。
本明細書は、多くの詳細事項を含んでいるが、これらは、制限として解釈されるべきではなく、むしろ特定の実施形態に特有の特徴の説明として解釈されるべきである。別の実施形態の文脈において本明細書で説明されているいくつかの特徴も、単一の実施形態において組合せで実装され得る。逆に、単一の実施形態の文脈において説明されている様々な特徴は、複数の実施形態で別々に、または好適な部分的組合せで、実装され得る。さらに、特徴は、いくつかの組合せで働くものとして上記で説明され、初めにそのように請求されることさえあるが、請求される組合せからの１つまたは複数の特徴は、場合によってはその組合せから削除され、請求される組合せは、部分組合せ、または部分組合せの変形形態を対象としてもよい。
同様に、動作は特定の順序で図面に示されているが、そのような動作は、望ましい結果を達成するために、示される特定の順序でもしくは順番に実行される必要がないことを、またはすべての図示の動作が実行される必要があるとは限らないことを、理解されたい。ある状況では、マルチタスキングおよび並列処理が有利である場合がある。さらに、上で説明されている実施形態における様々なシステムコンポーネントの分離は、すべての実施形態においてそのような分離が必要とされるものと理解されるべきではなく、前述のプログラム構成要素およびシステムが概して単一のソフトウェアプロダクトとして一体化されるかまたは複数のソフトウェアプロダクトとしてパッケージ化されることが可能であることを理解されたい。
こうして、特定の実施形態が説明された。他の実施形態は、次の請求項の範囲内に収まる。たとえば、請求項に記載のアクションは、異なる順序で実行され、それでも所望の結果を達成し得る。
１００ フォトダイオードアレイ
１０２ 基板
１０４ 集積回路層
１０６ 相互接続層
１０８ センサ層
１１０ フィルタ層
１１２ レンズ層
１２２ａ、１２２ｂ フォトダイオード
１２４ａ、１２４ｂ フォトダイオード
１２６ａ、１２６ｂ フォトダイオード
１２８ａ フォトダイオード
２００ フォトダイオードアレイ
３００ フォトダイオードアレイ
３０２ａ、３０２ｂ フォトダイオード
４００ フォトダイオード
４０２ ＮＩＲピクセル
４０４ 可視光ピクセル
４０６ 分離構造
４０８ 光信号
４１２ ｎ−Ｓｉ領域
４１３ ｐ＋Ｓｉ領域
４１４ ｐ−Ｓｉ領域
４１５ ｎ＋Ｓｉ領域
４１６ 第１のゲート
４１７ 第１の制御信号
４１８ 読み出し回路
４２２ ｎ−Ｓｉ領域
４２３ ｐ＋Ｓｉ領域
４２４ ｐ−Ｓｉ領域
４２５ ｎ＋Ｓｉ領域
４２６ 第２のゲート
４２７ 第２の制御信号
４２８ 第２の読み出し回路
４３１ ｐ＋ＧｅＳｉ領域
４３３ 真性ＧｅＳｉ領域
４５０ フォトダイオード
４５２ ＮＩＲピクセル
４５４ 可視光ピクセル
４５６ 酸化物層
４５８および４６０ 光信号
４６２ 真性ＧｅＳｉ領域
４６４ ｐ＋ＧｅＳｉ領域
４６６ ｐ−Ｓｉ領域
５００ フォトダイオード
５０２ ＮＩＲピクセル
５０４ 可視光ピクセル
５０６ 分離構造
５０８ 光信号
５１２ ｎ−Ｓｉ領域
５１３ ｐ＋Ｓｉ領域
５１４ ｐ−Ｓｉ領域
５１５ ｎ＋Ｓｉ領域
５１６ 第１のゲート
５１７ 第１の制御信号
５１８ 読み出し回路
５２２ ｎ−Ｓｉ領域
５２４ ｐ−Ｓｉ領域
５２５ ｎ＋Ｓｉ領域
５２６ 第２のゲート
５２７ 第２の制御信号
５２８ 第２の読み出し回路
５３１ ｐ＋ＧｅＳｉ領域
５３３ 真性ＧｅＳｉ領域
５３５ 光信号
６００ フォトダイオード
６５２ ＮＩＲピクセル
６５４ 可視光ピクセル
６５６ 酸化物層
６５８ 光信号
６６０ 光信号
６６２ 真性ＧｅＳｉ領域
６６４ ｐ＋−ＧｅＳｉ領域
７００ マルチゲートフォトダイオード
７０２ 基板
７０４ ｎ型井戸領域
７０６ 吸収層、吸収領域
７０８ 第１のゲート
７１０ 第２のゲート
７１２ 第１のｎ＋Ｓｉ領域、光信号
７１４ 第２のｎ＋Ｓｉ領域、ｎ型ドープ領域、読み出し領域
７２２ 第１の制御信号
７２４ 第１の読み出し回路
７３１ ｐ＋ＧｅＳｉ領域
７３２ 第２の制御信号
７３４ 第２の読み出し回路
８００ マルチゲートフォトダイオード
８０２ 基板
８０４ ｐ型井戸領域
８０６ 吸収層、吸収領域
８０８ 第１のゲート
８１０ 第２のゲート
８１２ 第１のｐ＋Ｓｉ領域、光信号
８１４ 第２のｐ＋Ｓｉ領域
８２２ 第１の制御信号
８２４ 第１の読み出し回路
８３１ ｎ＋ＧｅＳｉ領域
８３２ 第２の制御信号
８３４ 第２の読み出し回路
９００ フォトディテクタ
９０２ 基板
９０６ 吸収層、吸収領域
９０８ 第１の層
９１０ フォトディテクタ
９１２ スペーサ
９２０ フォトディテクタ
１０００ バンド図
１００８ ＶＩＳゲート
１０１０ フォトダイオード
１０１２ フォトダイオード
１０１４ フォトダイオード
１０２０ フォトダイオード
１０３０ ｎ型ドープ領域
１０３１ ｐ型ドープ領域
１０３２ ｎ型井戸、ｎ型ドープ領域
１０３４ ｎ型ドープ領域
１０４０ ＭＯＳＦＥＴ
１１００ フォトダイオード
１１０２ フォトダイオード
１１０４ フォトダイオード
１１０６ フォトダイオード
１１０８ フォトダイオード
１１０９ フォトダイオード
１１３０ 第１のｎ型ドープ領域
１１３２ 第２のｎ型ドープ領域
１１３３ 第２のｎ型ドープ領域
１１３４ 第２のｎ型ドープ領域
１１４０ フローティング拡散キャパシタ
１１４２ フローティング拡散キャパシタ
１１５０ 相互接続部、分離構造
１１６０ ウェハ結合されたフォトダイオード
１１６２ フォトダイオード
１１７０ 第１の半導体層
１１７２ 第２の半導体層
１１７４ 接合界面
１１８０ 光信号
１２００ フォトダイオード
１２０２ ＮＩＲピクセル
１２０４ 可視光（ＶＩＳ）ピクセル
１２１２ ｎ−Ｓｉ領域
１２１４ ｎ＋Ｓｉ領域
１２１６ 第１のゲート
１２１７ 第１の制御信号
１２１８ 第１の読み出し回路
１２２０ ｐ−Ｓｉ領域、ｐ−Ｓｉ層
１２２２ 光信号
１２４２ ｎ−Ｓｉ領域
１２４４ ｐ＋Ｓｉ領域
１２４６ 第２のゲート
１２４７ 第２の制御信号
１２４８ 第２の読み出し回路
１２５０ ｎ＋ＧｅＳｉ領域、ｎ＋ＧｅＳｉ層
１２５２ 真性ＧｅＳｉ領域
１２５４ ｐ−ＧｅＳｉ領域
１２５６ 酸化物領域
１２６０ 光信号
１３００ 集積化フォトダイオードアレイ
１３０２ ＮＩＲ／ＴＯＦピクセル
１３０４ ＶＩＳピクセル
１３０６ ＮＩＲゲート
１３０８ ＶＩＳゲート
１３１２ 第１のＴＯＦゲート
１３１４ 第２のＴＯＦゲート
１４００ 集積化フォトダイオードアレイ
１４０２ ＮＩＲ／ＴＯＦピクセル
１４０４ ＶＩＳピクセル
１４０８ ＶＩＳゲート
１４１２ 第１のＴＯＦゲート
１４１４ 第２のＴＯＦゲート
１５００ 集積化フォトダイオードアレイ
１５０２ ＮＩＲ／ＴＯＦピクセル
１５０４ ＶＩＳピクセル
１５０６ ＮＩＲゲート
１５０８ ＶＩＳゲート
１５１２ 第１のＴＯＦゲート
１５１４ 第２のＴＯＦゲート
１６００ 集積化フォトダイオードアレイ
１６０２ ＮＩＲ／ＴＯＦピクセル
１６０４ ＶＩＳピクセル
１６０６ 第１のＴＯＦゲート
１６０８ ＶＩＳゲート
１６１２ 第２のＴＯＦゲート
１６１４ 第３のＴＯＦゲート
１６１６ 第４のＴＯＦゲート
１７００ 設計
１７０２ ゲルマニウム‐シリコン層
１７０４ ドナーウェハ
１７０６ 相互接続層
１７０８ 分離構造
１７１４ キャリア基板
１７１６ 相互接続層
１７１８ 層
１７２０ フィルタ層
１７２２ レンズ層
１８００ 設計
１８０２ 基板
１８０４ 陥凹部
１８０６ 側壁スペーサ
１８０８ ゲルマニウム‐シリコン領域
１９００ 設計
１９０２ シリコンフォトダイオード、フォトディテクタ
１９０４ ドナーウェハ
１９０６ ＧｅＳｉフォトダイオード、フォトディテクタ
１９１０ 相互接続層
１９１４ キャリア基板
１９１６ 相互接続層
１９１８ 層
１９２０ フィルタ層
１９２２ レンズ層
２０００ 設計
２００２ ゲルマニウム‐シリコン層
２００４ 第１のドナーウェハ
２００６ 相互接続層
２０１４ キャリア基板
２０１６ 相互接続層
２０１８ 層、集積回路
２０２０ 第１のゲルマニウム‐シリコンフォトダイオード
２０２２ ビア
２０３２ 相互接続層
２０３４ 第２のドナーウェハ
２０３６ ゲルマニウム‐シリコンフォトダイオードアレイ
２０３８ ビア
２０４０ フィルタ層
２０４２ レンズ層
２０４４ 誘電体層
２１００ 構成
２１０６ 吸収領域
２１０６ａから２１０６ｃ 吸収領域
２１１０ ドナーウェハ、基板
２１１２ 第１の接合層
２１１４ ビア
２１１６ 金属パッド
２１２０ ピクセル
２１２０ａから２１２０ｃ ピクセル
２１２２ マイクロレンズ
２１２２ａから２１２２ｃ マイクロレンズ
２１３０ キャリアウェハ
２１３２ 第２の接合層
２１４０ 構成
２１４２ マイクロレンズ
２１４４ 反射防止コーティング（ＡＲＣ）層
２１４６ スペーサ層
２１４８ 第１の層
２１５０ 第２の層
２１５２ シリコン層
２１５４ フォトディテクタ
２２００ 撮像システム
２２０２ トランスミッタユニット
２２０４ レシーバユニット
２２０６ 処理ユニット
２２１０ ターゲット物体
２２１２ 光、光パルス
２２１４ 反射光、反射された光パルス
２３００ 流れ図、プロセス
２４００ 回路
２４０２ 第２の電源ノード、回路
２４０４ 第１の制御電圧、回路
２４０５ 第１の制御電圧源
２４０６ 第２の制御電圧
２４０７ 第２の制御電圧源
２４０８ 第１の電源ノード
２４１０ 第１の読み出し回路
２４１２ 第１のＭＯＳＦＥＴトランジスタ
２４１３ 第２のＭＯＳＦＥＴ
２４１５および２４３５ ノード
２４２０ 第１のリセットＭＯＳＦＥＴトランジスタ
２４２２ 第１のキャパシタ
２４３０ 第２の読み出し回路
２４３２ 第２のＭＯＳＦＥＴトランジスタ
２４４０ 第２のリセットＭＯＳＦＥＴトランジスタ
２４４２ 第２のキャパシタ
２４５０ 電流ステアリング回路
２４５２ 第１の電流ステアリングＭＯＳＦＥＴトランジスタ
２４５４ 第２の電流ステアリングＭＯＳＦＥＴトランジスタ
２４５５ 第３の制御電圧
２４５６ 第３の制御電圧源
２４５７ 第４の制御電圧
２４５８ 第４の制御電圧源
２４６０ 第１のソースフォロワ回路
２４７０ 第２のソースフォロワ回路
２４８０ フォトダイオード
２４８２ マルチゲートフォトダイオード
２４８４ マルチゲートフォトダイオード

Claims (47)

  1. 第１の材料から形成された半導体基板であって、第１のｎ型ドープ領域を備える半導体基板と、
    前記半導体基板によって支持されているフォトダイオードであって、光子を吸収し、吸収された前記光子から光キャリアを発生するように構成されている吸収領域を含むフォトダイオードと、を備え、
    前記吸収領域が前記第１の材料と異なる第２の材料から形成されていて、
    前記吸収領域が、
    第１のｐ型ドープ領域と、
    前記第１のｎ型ドープ領域に結合されている第２のｎ型ドープ領域と、を備え、
    前記第２のｎ型ドープ領域の第２のドーピング濃度が、前記第１のｎ型ドープ領域の第１のドーピング濃度未満であるかまたは該第１のドーピング濃度に実質的に等しい、光学装置。
  2. 前記半導体基板が、第１の半導体層と第２の半導体層とを接合することによって形成されている、請求項１に記載の光学装置。
  3. 前記第１の材料がシリコンであり、前記第２の材料がゲルマニウムを含む、請求項１に記載の光学装置。
  4. 前記第１のｎ型ドープ領域の第１のドーピング濃度が、前記第２のｎ型ドープ領域の第２のドーピング濃度の１６倍に実質的に等しい、請求項３に記載の光学装置。
  5. 前記第１のドーピング濃度および前記第２のドーピング濃度が、前記第１のｎ型ドープ領域の第１のフェルミ準位および前記第２のｎ型ドープ領域の第２のフェルミ準位が実質的に等しくなるように設定されている、請求項１に記載の光学装置。
  6. 前記第１のｐ型ドープ領域が前記吸収領域の第１の表面上に配置され、前記第２のｎ型ドープ領域が前記第１の表面に対向する第２の表面上に配置されている、請求項１に記載の光学装置。
  7. 前記第１のｐ型ドープ領域および前記第２のｎ型ドープ領域が、前記吸収領域の第１の表面上に配置されている、請求項１に記載の光学装置。
  8. 前記半導体基板が陥凹部をさらに備え、前記吸収領域の少なくとも一部が前記陥凹部内に埋め込まれている、請求項１に記載の光学装置。
  9. 前記陥凹部が側壁スペーサを備える、請求項８に記載の光学装置。
  10. 前記第１のｎ型ドープ領域が前記陥凹部の少なくとも一部を囲む、請求項８に記載の光学装置。
  11. 前記第１のｎ型ドープ領域が前記第２のｎ型ドープ領域と隣接している、請求項１に記載の光学装置。
  12. 前記第１のｎ型ドープ領域および前記第２のｎ型ドープ領域に結合されている第１の金属相互接続部をさらに備える請求項１に記載の光学装置。
  13. １つまたは複数の読み出し回路に結合されている１つまたは複数の読み出し領域であって、前記フォトダイオードによって生成された光キャリアを前記１つまたは複数の読み出し回路に供給するように構成されている１つまたは複数の読み出し領域と、
    前記フォトダイオードと前記１つまたは複数の読み出し領域との間のキャリア輸送を制御する１つまたは複数の制御信号に結合されている１つまたは複数のゲートとをさらに備える請求項１に記載の光学装置。
  14. 前記１つまたは複数の読み出し領域および前記１つまたは複数のゲートが、前記半導体基板によって支持されている、請求項１３に記載の光学装置。
  15. 前記１つまたは複数の読み出し領域が、１つまたは複数のフローティング拡散キャパシタをさらに備える、請求項１３に記載の光学装置。
  16. 前記半導体基板によって支持されているレンズをさらに備える請求項１に記載の光学装置。
  17. 前記レンズが前記半導体基板上に一体形成されている、請求項１６に記載の光学装置。
  18. 前記半導体基板によって支持されているスペーサ層をさらに備え、
    基板表面に対して法線方向において、前記スペーサ層が、前記吸収領域と前記レンズとの間に配置されている、請求項１６に記載の光学装置。
  19. 前記スペーサ層が、前記レンズの焦点距離に対応する厚さを有する、請求項１８に記載の光学装置。
  20. 前記半導体基板によって支持され、前記半導体基板と前記レンズとの間に配置されている反射防止層をさらに備える請求項１６に記載の光学装置。
  21. 第１の材料から形成され、陥凹部を備える半導体基板と、
    前記半導体基板によって支持されているフォトダイオードであって、光子を吸収し、吸収された前記光子から光キャリアを発生するように構成されている吸収領域を含むフォトダイオードと、を備え、
    前記吸収領域が前記第１の材料と異なる第２の材料から形成され、前記吸収領域の少なくとも一部が前記陥凹部に埋め込まれ、
    前記吸収領域が、
    第１のｐ型ドープ領域と、
    第１のｎ型ドープ領域と、
    第２のｎ型ドープ領域と、
    第１の制御信号に結合され、前記第１のｎ型ドープ領域と前記第２のｎ型ドープ領域との間のキャリア輸送を制御するように構成されている第１のゲートと、を備え、
    前記第１のｎ型ドープ領域の第１のドーピング濃度が、前記第２のｎ型ドープ領域の第２のドーピング濃度未満であるかまたは該第２のドーピング濃度に実質的に等しい、光学装置。
  22. 第１の材料から形成され、陥凹部を備える第１の半導体基板と、
    前記第１の半導体基板によって支持されているフォトダイオードであって、前記フォトダイオードが、光子を吸収し、吸収された前記光子から光キャリアを発生するように構成されている吸収領域を含み、前記吸収領域が前記第１の材料と異なる第２の材料から形成され、前記吸収領域の少なくとも一部が前記陥凹部に埋め込まれ、前記吸収領域が、
    第１のｐ型ドープ領域と、
    第１のｎ型ドープ領域と、を備える、フォトダイオードと、
    前記第２の材料と異なる第３の材料から形成されている第２の半導体基板であって、前記第２の半導体基板が、
    第２のｎ型ドープ領域と、
    １つまたは複数の読み出し回路に結合されている１つまたは複数の読み出し領域であって、前記フォトダイオードによって生成された光キャリアを前記１つまたは複数の読み出し回路に供給するように構成されている１つまたは複数の読み出し領域と、
    前記フォトダイオードと前記１つまたは複数の読み出し領域との間のキャリア輸送を制御する１つまたは複数の制御信号に結合されている１つまたは複数のゲートとを備える、第２の半導体基板と、
    前記第１のｎ型ドープ領域および前記第２のｎ型ドープ領域に結合されている金属相互接続部と、を備え、
    前記第１のｎ型ドープ領域の第１のドーピング濃度が、前記第２のｎ型ドープ領域の第２のドーピング濃度未満であるか、または該第１のドーピング濃度に実質的に等しい、光学装置。
  23. 光子を吸収し、吸収された前記光子から光キャリアを生成するように構成されているフォトダイオードと、
    第１のＭＯＳＦＥＴトランジスタであって、
    前記フォトダイオードの第１の端子に結合され、前記フォトダイオードによって生成された前記光キャリアの一部を収集するように構成されている第１のチャネル端子と、
    第２のチャネル端子と、
    第１の制御電圧源に結合されているゲート端子とを備える、第１のＭＯＳＦＥＴトランジスタと、
    第１の読み出し電圧を出力するように構成されている第１の読み出し回路であって、
    前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第１のキャパシタと、
    前記第１のキャパシタを第１の電圧まで充電するように構成されている第１のリセットＭＯＳＦＥＴトランジスタとを備える、第１の読み出し回路と、
    第２の読み出し電圧を出力するように構成されている第２の読み出し回路であって、
    前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第２のキャパシタと、
    前記第２のキャパシタを第２の電圧まで充電するように構成されている第２のリセットＭＯＳＦＥＴトランジスタとを備える、第２の読み出し回路と、
    前記フォトダイオードによって生成された前記光キャリアをステアリングして前記第１の読み出し回路および前記第２の読み出し回路の一方または両方に導くように構成されている電流ステアリング回路であって、
    第２の制御電圧源に結合されている第２のゲート端子、前記第２のチャネル端子に結合されている第３のチャネル端子、および前記第１の読み出し回路に結合されている第４のチャネル端子を備える第１の電流ステアリングＭＯＳＦＥＴトランジスタと、
    第３の制御電圧源に結合されている第３のゲート端子、前記第２のチャネル端子に結合されている第５のチャネル端子、および前記第２の読み出し回路に結合されている第６のチャネル端子を備える第２の電流ステアリングＭＯＳＦＥＴトランジスタと、を備える電流ステアリング回路と、を備える回路であって、
    該回路の動作時に、前記第１の制御電圧源が、前記第１の電圧と前記フォトダイオードの第１の端子の第３の電圧との間の第１の電圧差を生じさせ、前記第２の電圧と前記フォトダイオードの第１の端子の前記第３の電圧との間の第２の電圧差を生じさせるように構成されている第１の制御電圧を発生させる、回路。
  24. 第１の半導体層と第２の半導体層とをさらに備え、
    前記フォトダイオードが前記第１の半導体層によって支持され、
    前記第１のＭＯＳＦＥＴトランジスタ、前記第１の読み出し回路、前記第２の読み出し回路、および前記電流ステアリング回路が前記第２の半導体層によって支持されている、請求項２３に記載の回路。
  25. 第１の半導体層と第２の半導体層とをさらに備え、
    前記フォトダイオードおよび前記第１のＭＯＳＦＥＴトランジスタが前記第１の半導体層によって支持され、
    前記第１の読み出し回路、前記第２の読み出し回路、および前記電流ステアリング回路が前記第２の半導体層によって支持されている、請求項２３に記載の回路。
  26. 第１の半導体層と第２の半導体層とをさらに備え、
    前記フォトダイオード、前記第１のＭＯＳＦＥＴトランジスタ、および前記電流ステアリング回路が前記第１の半導体層によって支持され、
    前記第１の読み出し回路および前記第２の読み出し回路が前記第２の半導体層によって支持されている、請求項２３に記載の回路。
  27. 前記回路の動作時に、前記第１の制御電圧が、閾値下領域または飽和領域内で前記第１のＭＯＳＦＥＴトランジスタを動作させるように構成されている、請求項２３に記載の回路。
  28. 前記回路の動作時に、前記第１の制御電圧源が、前記第１のキャパシタによって積分される第１の暗電流と、前記第２のキャパシタによって積分される第２の暗電流とを、前記第１のＭＯＳＦＥＴトランジスタを有しない相当する回路と比較して減少させる、請求項２３に記載の回路。
  29. 光子を吸収し、吸収された前記光子から光キャリアを生成するように構成されているフォトダイオードと、
    第１の読み出し電圧を出力するように構成されている第１の読み出し回路であって、
    前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第１のキャパシタと、
    前記第１のキャパシタを第１の電圧まで充電するように構成されている第１のリセットＭＯＳＦＥＴトランジスタと、を備える第１の読み出し回路と、
    第２の読み出し電圧を出力するように構成されている第２の読み出し回路であって、
    前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第２のキャパシタと、
    前記第２のキャパシタを第２の電圧まで充電するように構成されている第２のリセットＭＯＳＦＥＴトランジスタと、を備える第２の読み出し回路と、
    第１のＭＯＳＦＥＴトランジスタであって、
    第１のチャネル端子と、
    前記第１の読み出し回路に結合されている第２のチャネル端子と、
    第１の制御電圧源に結合されている第１のゲート端子と、を備える第１のＭＯＳＦＥＴトランジスタと、
    第２のＭＯＳＦＥＴトランジスタであって、
    第３のチャネル端子と、
    前記第２の読み出し回路に結合されている第４のチャネル端子と、
    前記第１の制御電圧源に結合されている第２のゲート端子と、を備える第２のＭＯＳＦＥＴトランジスタと、
    前記フォトダイオードによって生成された光キャリアをステアリングして前記第１の読み出し回路および前記第２の読み出し回路の一方または両方に導くように構成されている電流ステアリング回路であって、
    第２の制御電圧源に結合されている第３のゲート端子、前記フォトダイオードの第１の端子に結合され、前記フォトダイオードによって生成される前記光キャリアの一部を収集するように構成されている第５のチャネル端子、および前記第１のチャネル端子に結合されている第６のチャネル端子を備える第１の電流ステアリングＭＯＳＦＥＴトランジスタと、
    第３の制御電圧源に結合されている第４のゲート端子、前記フォトダイオードの前記第１の端子に結合され、前記フォトダイオードによって生成される前記光キャリアの一部を収集するように構成されている第７のチャネル端子、および前記第３のチャネル端子に結合されている第８のチャネル端子を備える第２の電流ステアリングＭＯＳＦＥＴトランジスタと、を備える電流ステアリング回路と、を備える回路であって、
    該回路の動作時に、前記第１の制御電圧源が、前記第１の電圧と前記フォトダイオードの第１の端子の第３の電圧との間の第１の電圧差を生じさせ、前記第２の電圧と前記フォトダイオードの第１の端子の第３の電圧との間の第２の電圧差を生じさせるように構成されている第１の制御電圧を発生させる、回路。
  30. 第１の半導体層と第２の半導体層とをさらに備え、
    前記フォトダイオードが前記第１の半導体層によって支持され、
    前記第１のＭＯＳＦＥＴトランジスタ、前記第２のＭＯＳＦＥＴトランジスタ、前記第１の読み出し回路、前記第２の読み出し回路、および前記電流ステアリング回路が前記第２の半導体層によって支持されている、請求項２９に記載の回路。
  31. 第１の半導体層と第２の半導体層とをさらに備え、
    前記フォトダイオードおよび前記電流ステアリング回路が前記第１の半導体層によって支持され、
    前記第１の読み出し回路、前記第２の読み出し回路、前記第１のＭＯＳＦＥＴトランジスタ、および前記第２のＭＯＳＦＥＴトランジスタが前記第２の半導体層によって支持されている、請求項２９に記載の回路。
  32. 第１の半導体層と第２の半導体層とをさらに備え、
    前記フォトダイオード、前記電流ステアリング回路、前記第１のＭＯＳＦＥＴトランジスタ、および前記第２のＭＯＳＦＥＴトランジスタが前記第１の半導体層によって支持され、
    前記第１の読み出し回路および前記第２の読み出し回路が前記第２の半導体層によって支持されている、請求項２９に記載の回路。
  33. 前記回路の動作時に、前記第１の制御電圧が、閾値下領域または飽和領域内で前記第１のＭＯＳＦＥＴトランジスタおよび前記第２のＭＯＳＦＥＴトランジスタを動作させるように構成されている、請求項２９に記載の回路。
  34. 前記回路の動作時に、前記第１の制御電圧源が、前記第１のキャパシタによって積分される第１の暗電流と、前記第２のキャパシタによって積分される第２の暗電流とを、前記第１のＭＯＳＦＥＴトランジスタおよび前記第２のＭＯＳＦＥＴトランジスタを有しない相当する回路と比較して減少させる、請求項２９に記載の回路。
  35. 光子を吸収し、吸収された前記光子から光キャリアを生成するように構成されているフォトダイオードと、
    第１の読み出し電圧を出力するように構成されている第１の読み出し回路であって、
    前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第１のキャパシタと、
    前記第１のキャパシタを第１の電圧まで充電するように構成されている第１のリセットＭＯＳＦＥＴトランジスタと、を備える第１の読み出し回路と、
    第２の読み出し電圧を出力するように構成されている第２の読み出し回路であって、
    前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第２のキャパシタと、
    前記第２のキャパシタを第２の電圧まで充電するように構成されている第２のリセットＭＯＳＦＥＴトランジスタと、を備える第２の読み出し回路と、
    前記フォトダイオードによって生成された光キャリアをステアリングして前記第１の読み出し回路および前記第２の読み出し回路の一方または両方に導くように構成されている電流ステアリング回路であって、
    第１の制御電圧源に結合されている第１のゲート端子、前記フォトダイオードの第１の端子に結合され、前記フォトダイオードによって生成される前記光キャリアの一部を収集するように構成されている第１のチャネル端子、および前記第１の読み出し回路に結合されている第２のチャネル端子を備える第１の電流ステアリングＭＯＳＦＥＴトランジスタと、
    第２の制御電圧源に結合されている第２のゲート端子、前記フォトダイオードの前記第１の端子に結合され、前記フォトダイオードによって生成される前記光キャリアの一部を収集するように構成されている第３のチャネル端子、および前記第２の読み出し回路に結合されている第４のチャネル端子を備える第２の電流ステアリングＭＯＳＦＥＴトランジスタと、を備える電流ステアリング回路と、を備える回路であって、
    該回路の動作時に、前記第１の制御電圧源が、前記第１の電圧と前記フォトダイオードの第１の端子の第３の電圧との間の第１の電圧差を生じさせるように構成されている第１の制御電圧を発生させ、前記第２の制御電圧源が、前記第２の電圧と前記フォトダイオードの前記第１の端子の前記第３の電圧との間の第２の電圧差を生じさせるように構成されている第２の制御電圧を発生させる、回路。
  36. 第１の半導体層と第２の半導体層とをさらに備え、
    前記フォトダイオードが前記第１の半導体層によって支持され、
    前記第１の読み出し回路、前記第２の読み出し回路、および前記電流ステアリング回路が前記第２の半導体層によって支持されている、請求項３５に記載の回路。
  37. 第１の半導体層と第２の半導体層とをさらに備え、
    前記フォトダイオードおよび前記電流ステアリング回路が前記第１の半導体層によって支持され、
    前記第１の読み出し回路および前記第２の読み出し回路が前記第２の半導体層によって支持されている、請求項３５に記載の回路。
  38. 前記回路の動作時に、前記第１の制御電圧が、閾値下領域または飽和領域内で前記第１の電流ステアリングＭＯＳＦＥＴトランジスタを動作させるように構成され、前記第２の制御電圧が、前記閾値下領域または前記飽和領域内で前記第２の電流ステアリングＭＯＳＦＥＴトランジスタを動作させるように構成されている、請求項３５に記載の回路。
  39. 前記回路の動作時に、前記第１の制御電圧源および前記第２の制御電圧源が、第１の期間に前記光キャリアをステアリングして前記第１の読み出し回路に導き、第２の期間に前記光キャリアをステアリングして前記第２の読み出し回路に導くことによって前記回路を飛行時間型イメージングモードで動作させるように制御される、請求項３５に記載の回路。
  40. 前記回路の動作時に、前記第１の制御電圧源および前記第２の制御電圧源が、前記光キャリアをステアリングして前記第１の読み出し回路および前記第２の読み出し回路に同期方式で導くことによって前記回路を強度イメージングモードで動作させるように制御される、請求項３５に記載の回路。
  41. 前記回路の動作時に、前記第１の制御電圧源および前記第２の制御電圧源が、前記光キャリアをステアリングして前記第１の読み出し回路および前記第２の読み出し回路のうちの一方に強度イメージングモードで動作している間に導くことによって前記回路を前記強度イメージングモードで動作させるように制御される、請求項３５に記載の回路。
  42. 前記第１の電圧差が前記第１の電圧の１０％以上であり、
    前記第２の電圧差が前記第２の電圧の１０％以上である、請求項２３、２９、または３５に記載の回路。
  43. 前記フォトダイオードが、ゲルマニウムを含む光吸収領域をさらに備える、請求項２３、２９、または３５に記載の回路。
  44. 前記フォトダイオードが陥凹部を備え、前記光吸収領域の少なくとも一部が前記陥凹部内に埋め込まれている、請求項４３に記載の回路。
  45. 前記回路の動作時に、前記第２の制御電圧源および前記第３の制御電圧源が、第１の期間に前記光キャリアをステアリングして前記第１の読み出し回路に導き、第２の期間に前記光キャリアをステアリングして前記第２の読み出し回路に導くことによって前記回路を飛行時間型イメージングモードで動作させるように制御される、請求項２３または２９に記載の回路。
  46. 前記回路の動作時に、前記第２の制御電圧源および前記第３の制御電圧源が、前記光キャリアをステアリングして前記第１の読み出し回路および前記第２の読み出し回路に同期方式で導くことによって前記回路を強度イメージングモードで動作させるように制御される、請求項２３または２９に記載の回路。
  47. 前記回路の動作時に、前記第２の制御電圧源および前記第３の制御電圧源が、前記光キャリアをステアリングして前記第１の読み出し回路および前記第２の読み出し回路のうちの一方に強度イメージングモードで動作している間に導くことによって前記回路を前記強度イメージングモードで動作させるように制御される、請求項２３または２９に記載の回路。
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