KR102623757B1 - 캐리어 이동 효율을 개선하기 위한 채널 패턴 설계 - Google Patents

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Abstract

본 개시는 이미지 센서 집적 칩에 관한 것이다. 이미지 센서 집적 칩은 제1 반도체 재료 영역을 구비하는 기판 내에 배치된 포토다이오드 영역을 포함한다. 제2 반도체 재료 영역이 상기 기판 상에 배치된다. 패턴화된 도핑층이 상기 기판과 상기 제2 반도체 재료 영역 사이에 배열된다. 상기 제2 반도체 재료 영역은 상기 제2 반도체 재료 영역의 바닥 표면에 연결되는 측벽을 포함한다. 상기 측벽은 상기 패턴화된 도핑층을 통해 연장된다. 상기 제2 반도체 재료 영역의 바닥 표면은 상기 포토다이오드 영역 바로 위에 있다.

Description

캐리어 이동 효율을 개선하기 위한 채널 패턴 설계{CHANNEL PATTERN DESIGN TO IMPROVE CARRIER TRANSFER EFFICIENCY}
관련 출원에 대한 참조
본 출원은 2022년 2월 8일에 출원된 미국 임시출원 제63/307,663호의 이익을 주장하며, 이 출원의 내용은 그 전체가 참고로 여기에 포함된다.
이미지 센서는 들어오는 빛을 전기 신호로 변환하도록 구성된 고체상태(solid-state) 디바이스이다. 이미지 센서는 입사광이 반도체 본체 내의 원자와 부딪칠 때 전자-정공 쌍들이 생성되는 현상인 광전 효과(photoelectric effect)에 따라 동작한다. 전자와 정공은 서로 다른 방향으로 이동하여 전기 신호를 생성하고, 이는 전기 신호를 데이터로 변환할 수 있는 프로세서에 제공될 수 있다. 이미지 센서가 구비된 집적 칩(integrated chip, IC)은 휴대폰, 보안 카메라, 의료 기기, 첨단 운전자 지원 시스템(예를 들어, 전방 충돌 경고(forward collision warning, FCW), 자율 비상 제동(autonomous emergency breaking, AEB), 보행자 감지 등) 등과 같은 광범위한 현대의 전자 디바이스에 사용된다.
본 개시의 양태들은 다음의 상세한 설명을 첨부 도면들과 함께 읽을 때 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피처들(features)이 일정한 비율로 도시되지는 않았음이 언급된다. 실제로, 설명의 명확성을 위해 다양한 피처들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1a 내지 도 1c는 상이한 반도체 재료들 사이에 배치된 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩의 일부 실시예를 도시한다.
도 2a 내지 도 2c는 상이한 도핑층을 구비하는 상이한 이미지 센서 집적 칩과 관련된 에너지 장벽(energy barriers)의 일부 실시예를 도시한다.
도 3a 내지 도 3c는 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩의 일부 실시예의 평면도를 도시한다.
도 4a 내지 도 4b는 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩의 일부 추가적인 실시예를 도시한다.
도 5는 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩의 일부 대안적인 실시예의 단면도를 도시한다.
도 6a 내지 도 6b는 패턴화된 도핑층을 포함하는 다차원(multi-dimensional) 집적 칩 구조체의 일부 실시예의 단면도를 도시한다.
도 7은 패턴화된 도핑층을 포함하는 단파장 적외선 센서 다이렉트 타임-오브-플라이트(short-wave infrared sensor direct time-of-flight, SWIR dToF) 센서를 포함하는 집적 칩 구조체의 단면도를 도시한다.
도 8 내지 도 20은 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩을 형성하는 방법의 일부 실시예를 도시한다.
도 21 내지 도 31은 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩을 형성하는 방법의 일부 대안적인 실시예를 도시한다.
도 32는 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 도시한다.
다음의 개시는 제공되는 본 발명의 다양한 피처들을 구현하기 위한, 많은 다양한 실시예들 또는 예들을 제공한다. 본 개시를 단순하게 하기 위해 구성요소 및 배열의 특정 예들이 하기에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 예를 들어, 뒤따르는 설명에서 제1 피처를 제2 피처 위에(over) 또는 상에(on) 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 상기 제1 및 제2 피처가 직접 접촉하지 않도록 추가적인 피처가 상기 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명확성을 위한 것이며 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 결정하는 것은 아니다.
또한, "바로 밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들이, 도면에 도시된 바와 같은 한 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 장치는 달리 방향 배치(90도 회전되거나 다른 방향으로)될 수 있으며, 본 명세서에서 사용된 공간적으로 상대적인 설명어구는 그에 따라 유사하게 해석될 수 있다.
단일 광자 애벌런치 다이오드(single photon avalanche diode, SPAD)는 광범위한 전자기 스펙트럼(예를 들어, 감마, x-선, 베타 및 알파 입자, 자외선(UV) 방사선, 가시광선, 적외선(IR) 방사선 등)에 걸친 입사 방사선으로 조명될 수 있는 고체상태(solid-state) 광검출기이다. SPAD는 일반적으로 반도체 기판 내에 배열된 제1 도핑 영역(예를 들어, p-도핑 영역) 및 제2 도핑 영역(예를 들어, n-도핑 영역)을 포함한다. 동작 동안 입사 광자는 기판에 부딪혀 전자-정공 쌍을 생성할 수 있다. 제1 도핑 영역 및 제2 도핑 영역은 공핍 영역에 걸쳐 전기장을 증가시키는 높은 바이어스 전압(bias voltage)에 놓여진다. 높은 바이어스 전압은, SPAD가 가이거 모드(Geiger mode)에서 작동하고 단일 입사 광자로부터 증배 영역(multiplication region) 내에 자체유지(self-sustaining) 애벌런치 전류(예를 들어, 106 개를 초과하는 전자를 가짐)를 생성하도록, 항복 전압(breakdown voltage)보다 높다.
실리콘이 CMOS(상보형 금속-산화물-반도체) 프로세스에서 흔히 사용되지만, 다른 반도체 재료가 광자 디바이스(photonic devices)에 가시 스펙트럼 외부의 파장에 대해 실리콘보다 우수한 성능을 제공하는 밴드 갭을 가질 수 있다. 따라서, SPAD의 제조 동안, 반도체 기판은 리세스(recess)를 형성하기 위해 에칭되고, 상기 리세스는 후속적으로 제2 반도체 재료로 채워질 수 있다. 이러한 디바이스에서, 동작 동안 입사 광자는 상기 제2 반도체 재료에 부딪혀 전자-정공 쌍을 생성할 수 있다. 전자는 이후에 반도체 기판으로 이동하고, 여기에서 자체유지 애벌런치 전류가 증배 영역 내에 생성된다.
그러나, 리세스를 형성하기 위해 사용되는 에칭 프로세스가 반도체 기판을 손상시켜 반도체 기판과 제2 반도체 재료 사이의 계면을 따라 결함(예를 들어, 계면 결함, 댕글링 본드(dangling bonds) 등)을 야기할 수 있다는 것이 이해되어 왔다. 상기 결함은 전하 캐리어(예를 들어, 전자)를 트랩(trap)하고 SPAD 내에 암전류(dark current) 및/또는 백색 픽셀(white pixel) 문제로 이어지는 원치 않는 누설 전류를 유발할 수 있다. SPAD 내의 암전류 및/또는 백색 픽셀 문제를 방지하기 위해, 리세스의 에지(edges)를 따라 도펀트를 주입하기 위해 주입 프로세스(implantation process)가 수행될 수 있다. 도펀트는 전하 캐리어의 이동을 방지하여 누설 전류를 완화하는 도핑 타입을 갖도록 선택된다. 그러나, 그러한 도펀트는 반도체 재료와 증배 영역 사이의 장벽 높이를 증가시켜 SPAD의 성능(예를 들어, 포토다이오드 효율)을 감소시킬 것이다.
본 발명은 이미지 센서 집적 칩에 관한 것이다. 이미지 센서 집적 칩은 제1 반도체 재료를 포함하는 기판을 포함한다. 제2 반도체 재료가 상기 기판 상에 배열된다. 제2 반도체 재료는 패턴화된 도핑층에 의해 기판으로부터 분리된다. 포토다이오드 영역이 제2 반도체 재료 아래에 기판 내에 배치된다. 패턴화된 도핑층은 포토다이오드 영역 바로 위에 채널 개구부를 규정하는 측벽들을 포함한다. 제2 반도체 재료는 기판과 접촉하도록 채널 개구부를 통해 연장된다. 동작 동안, 전자-정공 쌍이 제2 반도체 재료 내에 형성될 수 있다. 그러나, 제2 반도체 재료는 제1 반도체 재료와 접촉하기 때문에, 제2 반도체 재료와 포토다이오드 영역 사이에 상대적으로 낮은 장벽이 존재한다. 상대적으로 낮은 장벽은 이미지 센서 집적 칩의 성능을 증가시키는 한편, 패턴화된 도핑층은 누설 전류를 감소시켜, 개시된 이미지 센서 집적 칩에 우수한 성능을 제공할 수 있을 뿐만 아니라 암전류도 낮출 수 있다.
도 1a는 상이한 반도체 재료들 사이에 배치된 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩(100)의 일부 실시예의 단면도를 도시한다.
이미지 센서 집적 칩(100)은 제1 반도체 재료(예를 들어, 제1 반도체 재료 영역)로 이루어지거나 이를 포함하는 기판(102)을 포함한다. 제2 반도체 재료(108)(예를 들어, 제2 반도체 재료 영역)는 기판(102) 상에 배치된다. 일부 실시예에서, 기판(102)은 기판(102)의 상부 표면(102u) 내에 배치된 리세스(105)를 규정하는 측벽들 및 수평으로 연장되는 표면을 갖는다. 이러한 실시예에서, 제2 반도체 재료(108)는 상기 리세스(105) 내에 배치될 수 있다. 제2 반도체 재료(108)는 제1 반도체 재료와 상이한 재료이다. 예를 들어, 제1 반도체 재료는 실리콘(silicon)일 수 있고, 제2 반도체 재료(108)는 게르마늄(germanium)이거나 이를 포함할 수 있다. 일부 실시예에서, 제1 도핑된 콘택트 영역(110)이 제2 반도체 재료(108)의 상부 표면을 따라 배치된다.
패턴화된 도핑층(106)은 기판(102)과 제2 반도체 재료(108) 사이에 배열된다. 패턴화된 도핑층(106)은 기판(102)의 하나 이상의 표면을 따라 배열된 결함(예를 들어, 트랩(trap))을 패시베이션(passivate)하도록 구성된다. 기판(102)의 하나 이상의 표면을 따라 결함을 패시베이션함으로써, 상기 하나 이상의 표면을 따른 누설이 개선될 수 있다. 패턴화된 도핑층(106)은 패턴화된 도핑층(106)을 통해 연장되는 하나 이상의 채널 개구부(107)를 규정하는 측벽들을 포함한다. 제2 반도체 재료(108)는 제2 반도체 재료(108)의 하부 표면으로부터, 바로 패턴화된 도핑층(106)의 측벽들 사이로 외측으로 연장되는 돌출부(109)를 포함한다. 일부 실시예에서, 돌출부(109)는 제2 반도체 재료(108)의 바닥 표면에 결합된 측벽들에 의해 규정된다. 돌출부(109)는 기판(102)과 직접 접촉한다.
일부 실시예에서, 기판(102) 및 패턴화된 도핑층(106)은 동일한 반도체 재료이다. 예를 들어, 기판(102)은 실리콘 기판을 포함할 수 있고 패턴화된 도핑층(106)은 패턴화된 도핑 실리콘층을 포함할 수 있다. 일부 실시예에서, 패턴화된 도핑층(106)은 기판(102)과 동일한 재료인 에피택셜(epitaxial)층을 포함할 수 있다. 다른 실시예에서, 패턴화된 도핑층(106)은 기판(102) 내에 있는 도핑 영역을 포함할 수 있다. 일부 실시예에서, 패턴화된 도핑층(106)은 리세스(105)를 규정하는 기판(102)의 측벽들 및 수평으로 연장되는 표면을 따라 배열된다. 이러한 실시예에서, 패턴화된 도핑층(106)은 기판(102)과 제2 반도체 재료(108) 사이에 수직방향으로(vertically) 뿐만 아니라 측방향으로(laterally)도 존재한다.
포토다이오드 영역(101)은 하나 이상의 채널 개구부(107) 바로 아래에 기판(102) 내에 배열된다. 일부 실시예에서, 포토다이오드 영역(101)은 단일 광자 애벌런치 다이오드(SPAD)를 포함하거나 그 일부일 수 있다. 일부 실시예에서, 포토다이오드 영역(101)은 제1 도핑 타입(예를 들어, p-타입 도펀트를 포함함)을 갖는 제1 도핑 영역(104) 및 제2 도핑 타입(예를 들어, n-타입 도펀트를 포함함)을 갖는 제2 도핑 영역(112)을 포함한다. 일부 실시예에서, 제2 도핑 영역(112)은 기판(102)의 상부 표면(102u)으로부터 제1 도핑 영역(104) 아래로 연속적으로 연장된다. 이러한 실시예에서, 제1 도핑 영역(104) 바로 아래에 있는 제2 도핑 영역(112)의 제1 부분(112a)은 포토다이오드 영역(101)의 p-n 접합을 형성하는 한편, 제1 도핑 영역(104)의 측방향으로 외부에 있는 제2 도핑 영역(112)의 제2 부분(112b)은 전기적 연결을 형성한다.
일부 실시예에서, 복수의 제1 인터커넥트들(interconnects)(116) 및 복수의 제2 인터커넥트들(118)이 기판(102)의 상부 표면(102u) 위의 유전체 구조체(114) 내에 배치된다. 복수의 제1 인터커넥트들(116)은 제2 도핑 영역(112)에 결합되고 복수의 제2 인터커넥트들(118)은 제1 도핑된 콘택트 영역(110)에 결합된다.
동작 동안, 복수의 제1 인터커넥트들(116)은 제1 바이어스 전압(예를 들어, 양(positive)의 바이어스 전압)을 제2 도핑 영역(112)에 인가하도록 구성되고, 복수의 제2 인터커넥트들(118)은 제2 바이어스 전압(예를 들어, 음(negative)의 바이어스 전압)을 제1 도핑된 콘택트 영역(110)에 인가하도록 구성된다. 바이어스 전압들 사이의 차는 대략 10 V(볼트)와 대략 30 V 사이, 대략 15 V와 대략 20 V 사이, 대략 17 V, 또는 기타 유사한 값들 범위에 있다. 입사 광자(120)가 제2 반도체 재료(108) 내의 원자에 부딪힐 때, 원자는 전자를 방출하여 전자-정공 쌍(121)을 형성할 수 있다. 바이어스 전압은 상기 전자와 정공이 반대 방향으로 이동하게 한다. 전자는 제2 반도체 재료(108)를 떠나면서 기판(102)의 제1 도핑 영역(104)(예를 들어, 증배 영역)으로 이동한다. 높은 역 바이어스 전압으로 인해 충격 이온화(impact ionization)가 제1 도핑 영역(104) 내에서 발생하여 애벌런치 증배(avalanche multiplication)가 발생하고 추가적인 전자들을 생성하게 한다. 추가적인 전자들은 광전류(photocurrent)로서 제2 도핑 영역(112)에 제공된다.
일반적으로, 패턴화되지 않은 도핑층은 제2 반도체 재료(108)로부터 기판(102)으로의 전자 및/또는 정공의 흐름에 에너지 장벽을 제공할 수 있고, 이에 의해 이미지 센서 집적 칩(100)에 의해 생성되는 광전류를 감소시킬 수 있다. 그러나, 패턴화된 도핑층(106)에서 하나 이상의 채널 개구부(107)는 전자 및/또는 정공의 기판(102) 내로의 흐름에 대한 장벽을 완화하고 이미지 센서 집적 칩(100)의 성능(예를 들어, 포토다이오드 효율)을 개선한다. 또한, 패턴화된 도핑층(106)이 기판(102)과 제2 반도체 재료(108) 사이에 남아 있기 때문에 이미지 센서 집적 칩(100) 내의 누설도 개선되어, 암전류 및/또는 암전류 레이트(dark current rate), 지터(jitter) 등을 감소시킨다.
도 1b는 단면 라인 A-A'를 따라 취해진 도 1a의 이미지 센서 집적 칩(100)의 일부 실시예의 평면도(122)를 도시한다. 도 1c는 단면 라인 B-B'를 따라 취해진 도 1a의 이미지 센서 집적 칩(100)의 일부 실시예의 평면도(128)를 도시한다. 일부 실시예에서, 도 1a의 단면도는 평면도(122)의 단면 라인 C-C'를 따라 취해질 수도 있다.
평면도(122, 128)에 도시된 바와 같이, 제2 반도체 재료(108)는 하나 이상의 채널 개구부(107)를 지나 제1 방향(124) 및 제1 방향(124)에 수직인 제2 방향(126)으로 연장된다. 패턴화된 도핑층(106)은 제1 폐쇄되고 끊어지지 않은 루프로 제2 반도체 재료(108)의 외측 둘레 주위를 감싼다. 일부 실시예에서, 제2 도핑 영역(112)은 제2 폐쇄되고 끊어지지 않은 루프로 제2 반도체 재료(108)의 외측 둘레 주위를 감쌀 수 있다. 일부 실시예에서, 패턴화된 도핑층(106) 및 제2 도핑 영역(112)은 제2 반도체 재료(108)의 중심에 대해 실질적으로 동심(concentric)일 수 있다.
도 2a는 상이한 반도체 재료들 사이에 배치된 패턴화되지 않은 도핑층을 포함하는 이미지 센서 집적 칩(200)의 일부 실시예의 단면도를 도시한다.
이미지 센서 집적 칩(200)은 패턴화되지 않은 도핑층(201)에 의해 기판(102)으로부터 분리된 제2 반도체 재료(108)를 포함한다. 동작 동안, 입사 광자(120)는 제2 반도체 재료(108) 내에 전자-정공 쌍(121)을 형성할 수 있다. 전자-정공 쌍(121)의 전자는 제2 반도체 재료(108) 내에서 기판(102) 내의 제1 도핑 영역(104)으로 연장되는 제1 경로(202)를 따를 수 있다. 제1 경로(202)는 패턴화되지 않은 도핑층(201)을 통해 연장된다.
도 2b는 상이한 반도체 재료들 사이에 배치된 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩(204)의 일부 실시예의 단면도를 예시한다.
이미지 센서 집적 칩(204)은 패턴화된 도핑층(106)에 의해 기판(102)으로부터 분리된 제2 반도체 재료(108)를 포함한다. 동작 동안, 입사 광자(120)는 제2 반도체 재료(108) 내에 전자-정공 쌍(121)을 형성할 수 있다. 전자-정공 쌍(121)의 전자는 제2 반도체 재료(108) 내에서 기판(102) 내의 제1 도핑 영역(104)으로 연장되는 제2 경로(206)를 따를 수 있다. 제2 경로(206)는 패턴화된 도핑층(106)을 통해 연장되는 하나 이상의 채널 개구부(107)를 통해 연장된다.
도 2c는 도 2a 및 도 2b의 이미지 센서 집적 칩에 대응하는 전도대(conductive band) 다이어그램을 나타내는 그래프(208)의 일부 실시예를 도시한다.
그래프(208)는 도 2a의 이미지 센서 집적 칩(200)의 제1 경로(202)를 따라 취해진 제1 에너지 밴드 다이어그램(210)을 예시한다. 제1 에너지 밴드 다이어그램(210)은 기판(102)과 제2 반도체 재료(108) 사이의 에너지 장벽(211)을 포함한다. 에너지 장벽(211)은 대략 0.6 eV, 대략 0.4 eV, 또는 다른 유사한 값과 동일한 장벽 높이(212)를 갖는다. 그래프(208)는 또한 도 2b의 이미지 센서 집적 칩(204)의 제2 경로(206)를 따라 취해진 제2 에너지 밴드 다이어그램(214)을 포함한다. 제2 에너지 밴드 다이어그램(214)은 기판(102)과 제2 반도체 재료(108) 사이에 더 작은 장벽(예를 들어, 대략 0.2 eV, 대략 0 eV, 또는 다른 유사한 값의 높이를 갖는 장벽)을 갖는다. 더 작은 장벽은 패턴화된 도핑층(106) 내의 하나 이상의 채널 개구부(107)를 통해 연장되는 제2 경로(206)에 기인한다. 패턴화된 도핑층은 기판(102)과 제2 반도체 재료(108) 사이에 더 낮은 장벽 높이를 제공하기 때문에, 개시된 이미지 센서 집적 칩은 패턴화되지 않은 도핑층을 갖는 이미지 센서 집적 칩보다 개선된 성능을 가질 수 있다.
다양한 실시예에서, 개시된 하나 이상의 채널 개구부는 패턴화된 도핑층 내에서 상이한 크기, 형상, 및/또는 공간적 구성을 가질 수 있다는 것이 이해될 것이다. 상이한 크기, 형상 및/또는 공간적 구성을 통해 해당 포토다이오드 구조에서 서로 상이한 성능을 얻을 수 있다. 예를 들어, 더 큰 전체 채널 개구부 크기를 집합적으로 제공하는 하나 이상의 채널 개구부를 갖는 것은 제2 반도체 재료에서 포토다이오드 영역으로의 전자 이동을 개선할 것이지만, 또한 더 높은 누설, 증가된 암전류 등으로 이어질 수 있다. 반대로, 더 작은 전체 채널 개구부 크기를 집합적으로 제공하는 하나 이상의 채널 개구부를 갖는 것은 더 낮은 누설, 더 낮은 암전류 등으로 이어질 것이지만, 또한 제2 반도체 재료에서 대응하는 포토다이오드 영역으로의 감소된 전자 이동을 초래할 수 있다. 도 3a 내지 도 3c는 상이한 크기, 형상 및/또는 공간적 구성을 갖는 하나 이상의 채널 개구부를 갖는 패턴화된 도핑층의 일부 실시예의 평면도를 도시한다.
도 3a는 패턴화된 도핑층(106)에 의해 둘러싸인 하나 이상의 채널 개구부(107)를 포함하는 이미지 센서 집적 칩의 일부 실시예의 평면도(300)를 예시한다. 패턴화된 도핑층(106)은 또한 제2 도핑 영역(112)에 의해 둘러싸인다. 일부 실시예에서, 하나 이상의 채널 개구부(107)는 패턴화된 도핑층(106)의 하나 이상의 측벽에 의해 규정된 단일 원형 형상의 채널 개구부를 포함한다. 다른 실시예에서, 하나 이상의 채널 개구부(107)는 상이한 형상의 단일 채널 개구부(예를 들어, 정사각형 형상의 채널 개구부, 원형 형상의 채널 개구부, 타원 형상의 채널 개구부, 다각형 형상의 채널 개구부 등)를 포함할 수 있다. 제2 반도체 재료(108)는 하나 이상의 채널 개구부(107) 내로 연장된다. 일부 실시예에서, 단일 원형 형상의 채널 개구부는 제1 방향(124)을 따라 그리고 상기 제1 방향에 수직인 제2 방향(126)을 따라 패턴화된 도핑층(106) 내에서 실질적으로 중앙에 위치될 수 있다.
도 3b는 패턴화된 도핑층(106)에 의해 둘러싸인 하나 이상의 채널 개구부(107)를 포함하는 이미지 센서 집적 칩의 일부 추가적인 실시예의 평면도(302)를 도시한다. 하나 이상의 채널 개구부(107)는 패턴화된 도핑층(106)의 하나 이상의 측벽에 의해 각각 규정된 복수의 분리된 채널 개구부들을 포함한다. 제2 반도체 재료(108)는 하나 이상의 채널 개구부(107) 내로 연장된다. 일부 실시예에서, 복수의 분리된 채널 개구부들은, 복수의 분리된 채널 개구부들이 패턴화된 도핑층(106)에 의해 제1 방향(124)을 따라 서로 분리되도록 1차원 어레이 내에 배열된다. 일부 실시예에서, 복수의 분리된 채널 개구부들은 복수의 직사각형 형상의 채널 개구부들을 포함한다. 다른 실시예에서, 복수의 분리된 채널 개구부들은 상이한 형상의 채널 개구부들(예를 들어, 정사각형 형상의 채널 개구부들, 원형 형상의 채널 개구부들, 타원 형상의 채널 개구부들, 다각형 형상의 채널 개구부들 등)을 포함할 수 있다. 일부 실시예에서, 1차원 어레이는 패턴화된 도핑층(106) 내에서 중앙에 위치된다. 일부 실시예에서, 복수의 분리된 채널 개구부들은 제1 방향(124)을 따라 그리고 제2 방향(126)을 따라 패턴화된 도핑층(106) 내에서 중앙에 위치되는 중앙 채널 개구부(107c)를 포함한다. 일부 추가적인 실시예에서, 복수의 분리된 채널 개구부들은 또한 제1 방향(124)을 따라 중앙 채널 개구부(107c)의 양 측(opposing sides)을 따라 대칭적으로 배치되는 주변 채널 개구부들(107p)을 포함한다.
도 3c는 패턴화된 도핑층(106)에 의해 둘러싸인 하나 이상의 채널 개구부(107)를 포함하는 집적 칩의 일부 추가적인 실시예의 평면도(304)를 도시한다. 하나 이상의 채널 개구부(107)는 패턴화된 도핑층(106)의 하나 이상의 측벽에 의해 각각 규정되는 복수의 분리된 채널 개구부를 포함한다. 제2 반도체 재료(108)는 하나 이상의 채널 개구부(107) 내로 연장된다. 일부 실시예에서, 복수의 분리된 채널 개구부들은, 복수의 분리된 채널 개구부들이 패턴화된 도핑층(106)에 의해 제1 방향(124)을 따라 그리고 제2 방향(126)을 따라 서로 분리되도록 2차원 어레이 내에 배열된다. 일부 실시예에서, 복수의 분리된 채널 개구부들은 복수의 원형 형상 채널 개구부들을 포함한다. 다른 실시예에서, 복수의 분리된 채널 개구부들은 상이한 형상의 채널 개구부들(예를 들어, 정사각형 형상의 채널 개구부들, 직사각형 형상의 채널 개구부들, 타원 형상의 채널 개구부들, 다각형 형상의 채널 개구부들 등)을 포함할 수 있다. 일부 실시예에서, 2차원 어레이는 패턴화된 도핑층(106) 내에서 중앙에 위치된다. 일부 실시예에서, 복수의 분리된 채널 개구부들은 제1 방향(124)을 따라 그리고 제2 방향(126)을 따라 패턴화된 도핑층(106) 내에서 중앙에 위치되는 중앙 채널 개구부(107c)를 포함한다. 일부 추가적인 실시예에서, 복수의 분리된 채널 개구부들은 또한 제1 방향(124)을 따라 그리고 제2 방향(126)을 따라 중앙 채널 개구부(107c)의 양 측을 따라 대칭적으로 배치되는 주변 채널 개구부들(107p)을 포함한다.
도 4a는 개시된 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩(400)의 일부 추가적인 실시예의 단면도를 도시한다.
이미지 센서 집적 칩(400)은 기판(102)의 상부 표면 내에 배치된 리세스(105)를 규정하는 측벽들 및 수평으로 연장되는 표면을 구비하는 기판(102)을 포함한다. 일부 실시예에서, 기판(102)은 제1 반도체 재료를 포함할 수 있다. 일부 실시예에서, 리세스(105)는 대략 0 마이크로미터(㎛)과 대략 5 ㎛ 사이, 약 0 ㎛와 약 3 ㎛ 사이, 약 1 ㎛와 약 3 ㎛, 또는 기타 유사한 값들의 범위에 있는 제1 깊이로 기판(102) 내로 연장될 수 있다. 일부 실시예에서, 리세스(105)는 픽셀 영역(410) 내에 배치된다. 일부 실시예에서, 픽셀 영역(410)은 대략 5 ㎛와 대략 20 ㎛ 사이, 대략 1 ㎛와 대략 10 ㎛ 사이, 또는 기타 유사한 값들의 범위에 있는 폭을 가질 수 있다.
패턴화된 도핑층(106)은 기판(102)의 측벽들 및 수평으로 연장되는 표면을 따라 배열된다. 패턴화된 도핑층(106)은 하나 이상의 채널 개구부(107)를 규정하는 측벽들을 포함한다. 일부 실시예에서, 패턴화된 도핑층(106)은 기판(102)의 측벽들 및 수평으로 연장되는 표면을 따라 연장되는 도핑된 에피택셜층을 포함할 수 있다. 다른 실시예에서, 패턴화된 도핑층(106)은 기판(102) 내로 주입된 도핑 영역을 포함할 수 있다. 일부 실시예에서, 패턴화된 도핑층(106)은 제1 도핑 타입(예를 들어, 붕소(boron), 알루미늄(aluminum), 갈륨(gallium) 등으로 도핑된 p-타입 실리콘)을 포함할 수 있다. 일부 실시예에서, 패턴화된 도핑층(106)은 실질적으로 균일한 두께(404)를 가질 수 있다. 일부 실시예에서, 두께(404)는 대략 0 옹스트롬(Å)과 대략 500 Å 사이, 대략 10 Å와 대략 400 Å 사이, 대략 100 Å과 대략 300 Å 사이, 또는 다른 유사한 값들의 범위에 있을 수 있다.
제2 반도체 재료(108)는 리세스(105) 내에 그리고 패턴화된 도핑층(106) 상에 배치된다. 제2 반도체 재료(108)는 기판(102)과 상이한 재료이다. 일부 실시예에서, 제2 반도체 재료(108)는 가시광선 스펙트럼 이상의 파장을 갖는 입사 방사선에 대해 우수한 효율을 가지도록 선택될 수 있다. 예를 들어, 제2 반도체 재료(108)는 게르마늄을 포함하거나 게르마늄일 수 있다. 패턴화된 도핑층(106)은 기판(102)과 제2 반도체 재료(108) 사이에 있다. 일부 실시예에서, 패턴화된 도핑층(106)은 기판(102)과 제2 반도체 재료(108) 사이에 수직방향으로 뿐만 아니라 측방향으로도 존재한다.
제2 반도체 재료(108)는 제2 반도체 재료(108)의 하부 표면으로부터, 바로 패턴화된 도핑층(106)의 측벽들 사이로 외측으로 연장되는 돌출부(109)를 포함한다. 일부 실시예에서, 돌출부(109)는 패턴화된 도핑층(106) 바닥 아래로 0이 아닌 거리까지 연장될 수 있다. 이러한 실시예에서, 제2 반도체 재료(108)의 돌출부(109)는 패턴화된 도핑층(106)의 바닥보다 아래에서 기판(102)과 수직방향으로 뿐만 아니라 측방향으로도 접촉한다. 일부 실시예에서, 상기 0이 아닌 거리(406)는 대략 0 Å과 대략 500 Å 사이, 대략 10 Å과 대략 400 Å 사이, 대략 100 Å과 대략 300 Å 사이, 또는 다른 유사한 값들의 범위에 있을 수 있다. 일부 실시예에서, 돌출부(109)는 포토다이오드 영역(101)의 양 측면(opposing sides) 사이에 측방향으로 완전히 국한될 수 있다. 다른 실시예에서(도시되지 않음), 돌출부(109)는 포토다이오드 영역(101)의 양 면들을 지나서 측방향으로 연장된다.
일부 실시예에서, 캡핑(capping)층(408)이 제2 반도체 재료(108) 위에 배열된다. 캡핑층(408)은 제3 반도체 재료를 포함할 수 있다. 일부 실시예에서, 제3 반도체 재료는 기판(102)의 제1 반도체 재료와 동일한 반도체 재료를 포함하거나 동일한 반도체 재료일 수 있다. 예를 들어, 제1 반도체 재료 및 제3 반도체 재료는 실리콘을 포함하거나 실리콘일 수 있다. 캡핑층(408)은 제2 반도체 재료(108)의 상단과 접촉하도록 기판(102)의 상부 표면으로부터 수직으로 연장된다. 일부 실시예에서, 캡핑층(408) 및 기판(102)의 상부 표면(102u)은 실질적으로 동일 평면(co-planar)(예를 들어, 화학적 기계적 평탄화(CMP) 프로세스의 허용오차 내의 평면)이다. 일부 실시예에서, 캡핑층(408)은 제2 반도체 재료(108)의 상단을 완전히 덮는다. 일부 실시예에서, 캡핑층(408)은 기판(102)의 측벽들과 측방향으로 접촉하는 양 최외측 측벽들(opposing outermost sidewalls)을 포함할 수 있다. 다른 실시예에서(도시되지 않음), 캡핑 층(408)은 패턴화된 도핑층(106)의 측벽들과 측방향으로 접촉하는 양 최외측 측벽들을 포함할 수 있다.
제1 도핑된 콘택트 영역(110)은 캡핑층(408) 내에 배치된다. 일부 실시예에서, 제1 도핑된 콘택트 영역(110)은 하나 이상의 채널 개구부(107) 바로 위에 배치된다. 일부 실시예에서, 제1 도핑된 콘택트 영역(110)은 p-타입 영역을 포함한다. 예를 들어, 제1 도핑된 콘택트 영역(110)은 제1 도핑 타입(예를 들어, 붕소, 알루미늄, 갈륨 등으로 도핑된 p-타입 실리콘)을 포함할 수 있다. 일부 실시예에서, 제1 도핑된 콘택트 영역(110)은 캡핑층(408) 내에 국한될 수 있다. 다른 실시예에서(도시되지 않음), 제1 도핑된 콘택트 영역(110)은 캡핑층(408) 내로부터 제2 반도체 재료(108) 내로 연장될 수 있다.
포토다이오드 영역(101)은 하나 이상의 채널 개구부(107) 아래에 기판(102) 내에 배열된다. 일부 실시예에서, 포토다이오드 영역(101)은 제1 도핑 타입(예를 들어, p-타입 도핑)을 갖는 제1 도핑 영역(104) 및 제2 도핑 타입(예를 들어, n-타입 도핑)을 갖는 제2 도핑 영역(112)을 포함한다. 일부 실시예에서, 제1 도핑 영역(104)은 p-타입 실리콘(예를 들어, 붕소, 알루미늄, 갈륨 등으로 도핑됨)을 포함할 수 있고, 제2 도핑 영역(112)은 n-타입 실리콘(예를 들어, 비소(arsenic), 인(phosphorus) 등으로 도핑됨)을 포함할 수 있다. 일부 실시예에서, 제2 도핑 영역(112)은 기판(102)의 상부 표면(102u)으로부터 제1 도핑 영역(104) 아래로 연장된다. 이러한 실시예에서, 제2 도핑 영역(112)은 수평으로 연장되는 제2 도핑 영역(112h) 및 상기 수평으로 연장되는 제2 도핑 영역(112h)의 상단으로부터 외측으로 돌출하는 수직으로 연장되는 제2 도핑 영역(112v)을 포함한다. 일부 대안적인 실시예에서(도시되지 않음), 포토다이오드 영역(101)은 제2 반도체 재료(108) 내로 연장될 수 있다. 이러한 일부 실시예에서, 제2 반도체 재료(108)의 일부는 제1 도핑 영역으로 작용하도록 제1 도핑 타입을 포함할 수 있다. 일부 실시예에서, 제1 도핑 타입을 포함하는 제2 반도체 재료(108)의 부분은 기판(102) 내의 제2 도핑 영역(112)으로부터, 그 사이에 수직으로 배열된 기판(102)의 고유하게(intrinsically) 도핑된 부분에 의해 분리될 수 있다.
일부 실시예에서, 유전체 구조체(114)가 기판(102)의 상부 표면(102u) 위에 배열된다. 유전체 구조체(114)는 복수의 제1 인터커넥트들(116) 및 복수의 제2 인터커넥트들(118)을 둘러싼다. 복수의 제1 인터커넥트들(116)은 제2 도핑 영역(112)에 전기적으로 결합된다. 일부 실시예에서, 복수의 제1 인터커넥트들(116)은 기판(102)의 상부 표면(102u)을 따라 배열된 제2 도핑된 콘택트 영역(412)을 통해 제2 도핑된 영역(112)에 결합된다. 제2 도핑된 콘택트 영역(412)은 복수의 제1 인터커넥트들(116)과의 접촉 저항을 감소시키기 위해 제2 도핑된 영역(112)보다 더 높은 도핑 농도를 포함한다. 일부 실시예에서, 복수의 제1 인터커넥트들(116)은 제2 도핑된 콘택트 영역(412)과 접촉하는 제1 전도성 콘택트(116a) 및 상기 제1 전도성 콘택트(116a) 위의 제1 인터커넥트 와이어(116b)를 포함한다. 복수의 제2 인터커넥트들(118)은 제1 도핑된 콘택트 영역(110)에 전기적으로 결합된다. 일부 실시예에서, 복수의 제2 인터커넥트들(118)은 제1 도핑된 콘택트 영역(110)과 접촉하는 제2 전도성 콘택트(118a) 및 상기 제2 전도성 콘택트(118a) 위의 제2 인터커넥트 와이어(118b)를 포함할 수 있다.
일부 실시예에서, 유전체 구조체(114)는 복수의 적층된 레벨간 유전체(inter-level dielectric, ILD)층들(114a-114b)을 포함한다. 복수의 적층된 ILD층들(114a-114b)은 복수의 제1 인터커넥트들(116) 및 복수의 제2 인터커넥트들(118)을 측방향으로 둘러싼다. 일부 실시예에서, 복수의 적층된 ILD층들(114a-114b)은 실리콘 다이옥사이드(silicon dioxide), SiCOH, 및 플루오로실리케이트 유리(fluorosilicate glass), 포스페이트 유리(phosphate glass)(예를 들어, 보로포스페이트 실리케이트 유리(borophosphate silicate glass)) 등 중 하나 이상을 포함한다. 일부 실시예에서, 복수의 제1 인터커넥트들(116) 및/또는 복수의 제2 인터커넥트들(118)은, 예를 들어 구리, 알루미늄, 및/또는 텅스텐과 같은 전도성 금속을 포함할 수 있다. 일부 실시예에서, 복수의 적층된 ILD층들(114a-114b) 중 2개 이상의 인접한 층들은 질화물(nitride), 탄화물(carbide) 등을 포함하는 에칭 정지층(도시되지 않음)에 의해 분리될 수 있다.
도 4b는 단면 라인 A-A'를 따라 취해진 도 4a의 이미지 센서 집적 칩의 평면도(414)를 도시한다.
평면도(414)에 도시된 바와 같이, 하나 이상의 채널 개구부(107)는 제1 방향(124)으로 연장되는 제1 폭(416) 및 제1 방향(124)에 수직인 제2 방향(126)으로 연장되는 제1 높이(418)를 포함한다. 제1 폭(416) 및 제1 높이(418)는 제1 폭(416)에 제1 높이(418)를 곱한 것과 대략 동일한 제1 면적(area)을 상기 하나 이상의 채널 개구부(107)에 제공한다. 제2 반도체 재료(108)는 제1 방향(124)으로 연장되는 제2 폭(420) 및 제2 방향(126)으로 연장되는 제2 높이(422)를 포함한다. 제2 폭(420) 및 제2 높이(422)는 제2 폭(420)에 제2 높이(422)를 곱한 것과 대략 동일한 제2 면적을 제2 반도체 재료(108)에 제공한다. 제2 면적에 대한 제1 면적의 비는 대략 0 % 초과 및 대략 100 % 사이, 대략 10 % 초과 및 대략 80 % 미만 사이, 또는 기타 유사한 값들의 범위에 있다.
도 5는 개시된 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩(500)의 일부 실시예의 단면도를 도시한다.
이미지 센서 집적 칩(500)은 기판(102) 내에 배치된 포토다이오드 영역(101)을 포함한다. 일부 실시예에서, 포토다이오드 영역(101)은 제1 도핑 영역(104) 및 제1 도핑 영역(104) 아래에 배치된 제2 도핑 영역(112)을 포함한다. 제1 도핑 영역(104)은 제1 도핑 타입(예를 들어, p-타입)을 포함하고 제2 도핑 영역(112)은 제2 도핑 타입(예를 들어, n-타입)을 포함한다. 패턴화된 도핑층(106)은 기판(102)의 상부 표면(102u)을 따라 배열된다. 다양한 실시예에서, 패턴화된 도핑층(106)은 기판(102) 상의 도핑된 에피택셜층 또는 기판(102) 내에 있는 도핑된 영역을 포함할 수 있다. 패턴화된 도핑층(106)은 제1 도핑 영역(104) 바로 위에 있는 하나 이상의 채널 개구부(107)를 규정하는 하나 이상의 측벽을 포함한다.
제2 반도체 재료(108)는 패턴화된 도핑층(106) 및 기판(102)의 상부 표면(102u) 상에 배치된다. 제1 도핑된 콘택트 영역(110)은 제2 반도체 재료(108)의 상부 표면을 따라 그리고 제2 반도체 재료(108) 내에 배치된다. 제1 도핑된 콘택트 영역(110)은 제1 도핑 타입(예를 들어, p-타입)을 포함한다.
유전체 구조체(114)는 기판(102)의 하부 표면(102L)을 따라 배열된다. 유전체 구조체(114)는 제2 도핑 영역(112)에 결합되는 복수의 제1 인터커넥트들(116)을 둘러싼다. 일부 실시예에서, 유전체 구조체(114)는 복수의 제1 적층된 ILD층들을 포함할 수 있다. 일부 실시예에서, 복수의 제1 인터커넥트들(116)은 제1 전도성 콘택트(116a), 인터커넥트 비아(interconnect via), 및/또는 제1 인터커넥트 와이어(116b)를 포함할 수 있다. 추가 유전체 구조체(502)가 기판(102)과 마주하지 않는 제2 반도체 재료(108)의 상부 표면을 따라 배열된다. 추가 유전체 구조체(502)는 제1 도핑된 콘택트 영역(110)에 결합되는 복수의 제2 인터커넥트들(118)을 둘러싼다. 일부 실시예에서, 추가 유전체 구조체(502)는 복수의 제2 적층된 ILD층들을 포함할 수 있다. 일부 실시예에서, 복수의 제2 인터커넥트들(118)은 제2 전도성 콘택트(118a), 제2 인터커넥트 비아, 및/또는 제2 인터커넥트 와이어(118b)를 포함할 수 있다.
도 6a는 개시된 패턴화된 도핑층을 포함하는 다차원(multi-dimensional) 집적 칩(600)의 일부 실시예의 단면도를 도시한다.
다차원 집적 칩(600)은 기판(102) 내에 배치된 포토다이오드 영역(101)을 포함하는 이미지 센서 집적 칩(IC) 다이(602)를 포함한다. 포토다이오드 영역(101)은 기판(102) 내에 배치된 제2 도핑 영역(112)을 포함한다. 제2 반도체 재료(108)는 포토다이오드 영역(101) 위의 기판(102)의 리세스 내에 배치된다. 제1 도핑된 콘택트 영역(110)은 기판(102)과 마주하지 않는 제2 반도체 재료(108)의 표면을 따라 배치된다. 제2 도핑된 영역(112)은 유전체 구조체(114) 내의 복수의 제1 인터커넥트들(116)에 결합되고 및 제1 도핑된 콘택트 영역(110)은 유전체 구조체(114) 내의 복수의 제2 인터커넥트들(118)에 결합된다. 복수의 제1 인터커넥트들(116) 및 복수의 제2 인터커넥트들(118)은 복수의 제1 본딩 구조체들(604)(예를 들어, 본드 패드들)에 결합된다.
다차원 집적 칩(600)은 또한 추가 IC 다이(606)를 포함한다. 추가 IC 다이(606)는 추가 기판(610) 내에 배치된 복수의 반도체 디바이스들(608)을 포함한다. 복수의 반도체 디바이스들(608)은 추가 기판(610) 위의 추가 유전체 구조체(614) 내의 복수의 추가적인 제3 인터커넥트들(612)에 결합된 트랜지스터 디바이스들(예를 들어, 평면 FET, FinFET, 게이트 올 어라운드(gate all around, GAA) 디바이스, 나노시트 디바이스 등)을 포함할 수 있다. 일부 실시예에서, 복수의 반도체 디바이스들(608)은 이미지 센서 IC 다이(602)로부터 신호를 수신하도록 구성된 프로세서(예를 들어, 신호 프로세싱 유닛)의 일부일 수 있다. 복수의 추가 제3 인터커넥트들(612)은 추가 유전체 구조체(614) 상에 및/또는 그 내부에 배열된 복수의 추가 본딩 구조체들(616)(예를 들어, 본드 패드들)에 결합된다.
이미지 센서 IC 다이(602)는 하이브리드 본딩 계면을 따라 추가 IC 다이(606)에 본딩되며, 여기서 복수의 제1 본딩 구조체(604)는 전도성 계면을 따라 복수의 추가 본딩 구조체(616)와 접촉하고 유전체 구조체(114)는 유전체 계면을 따라 추가 유전체 구조체(614)와 접촉한다.
도 6b는 개시된 패턴화된 도핑층을 포함하는 다차원 집적 칩(618)의 일부 추가 실시예의 단면도를 도시한다.
다차원 집적 칩(618)은 기판(102) 내에 배치된 포토다이오드 영역(101)을 구비하는 이미지 센서 IC 다이(602)를 포함한다. 포토다이오드 영역(101)은 기판(102) 내에 배치된 제2 도핑 영역(112)을 포함한다. 제2 반도체 재료(108)는 기판(102) 상에 배치된다. 제1 도핑된 콘택트 영역(110)은 제2 반도체 재료(108) 내에 배치된다. 제2 도핑 영역(112)은 유전체 구조체(114) 내의 복수의 제1 인터커넥트들(116)에 결합되고, 제1 도핑된 콘택트 영역(110)은 추가 유전체 구조체(502) 내의 복수의 제2 인터커넥트들(118)에 결합된다. 복수의 제2 인터커넥트들(118)은 복수의 제1 본딩 구조체들(604)(예를 들어, 본드 패드들)에 결합된다.
다차원 집적 칩(618)은 또한 하이브리드 본딩 계면을 따라 이미지 센서 IC 다이(602)에 본딩되는 추가 IC 다이(606)를 포함하며, 여기서 복수의 제1 본딩 구조체들(604)은 전도성 계면을 따라 복수의 추가 본딩 구조체들(616)과 접촉하고 유전체 구조체(114)는 유전체 계면을 따라 추가 유전체 구조체(614)와 접촉한다.
개시된 이미지 센서 집적 칩은 상이한 타입의 집적 칩 애플리케이션에서 구현될 수 있다는 것이 이해될 것이다. 일부 실시예에서, 개시된 이미지 센서 집적 칩은 휴대폰, 자동차 애플리케이션(예를 들어, LIDAR) 등에 사용되는 단파장 적외선 다이렉트 타임-오브-플라이트(SWIR dToF) 센서로 구현될 수 있다. 단파장 적외선 스펙트럼에서(예를 들어, 대략 1.3과 대략 1.5 마이크로미터 사이, 대략 1.4와 대략 3 마이크로미터 사이, 또는 다른 유사한 값들의 파장에 대해) 개시된 이미지 센서 집적 칩의 우수한 성능(예를 들어, 고감도 및/또는 광자 검출 효율)은 SWIR dToF에 우수한 성능을 제공한다.
도 7은 개시된 포토다이오드 구조체를 구비하는 SWIR dToF 센서를 포함하는 집적 칩 구조체(700)의 단면도를 예시한다.
집적 칩 구조체(700)는 베이스 기판(702)에 결합된 제1 IC 다이(701)를 포함한다. 다양한 실시예에서, 베이스 기판(702)은 인터포저 기판, 패키지 기판, 인쇄 회로 기판 등을 포함할 수 있다. 제1 IC 다이(701)는 기판(102) 내에 배치된 포토다이오드 영역(101)을 포함한다. 제2 반도체 재료(108)는 패턴화된 도핑층(106)에 의해 기판(102)으로부터 분리되어 있다.
일부 실시예에서, 하나 이상의 컬러 필터(704)가 기판(102) 상에 배열된다. 하나 이상의 컬러 필터(704)는 입사 방사선의 특정 파장을 투과시키도록 구성된다. 예를 들어, 하나 이상의 컬러 필터(704) 중 제1 컬러 필터는 제1 범위(예를 들어, 녹색광에 대응) 내의 파장을 갖는 방사선을 투과시키는 한편, 제1 범위와 상이한 제2 범위(예를 들어, 적색광에 대응) 내의 파장 등을 갖는 방사선은 반사하도록 구성될 수 있다. 하나 이상의 마이크로 렌즈(706)가 하나 이상의 컬러 필터(704) 상에 배치된다. 하나 이상의 마이크로 렌즈(706)는 포토다이오드 영역(101)을 향해 방사선을 집속시키도록 구성된다.
조명 집적 칩(708)이 또한 베이스 기판(702) 상에 배치된다. 일부 실시예에서, 조명 집적 칩(708)은 발광 다이오드, VCSEL(vertical cavity surface emitting laser) 등을 포함할 수 있다. 일부 실시예에서, 패키지(710)가 제1 IC 다이(701) 및 조명 집적 칩(708)을 둘러싼다.
동작 동안, 조명 집적 칩(708)은 조명(illuminating) 전자기 방사선(712)(예를 들어, NIR 방사선)을 생성하도록 구성된다. 조명 전자기 방사선(712)은 타겟 물체(714)에 부딪혀 튕겨나와 반사(reflected) 전자기 방사선(716)으로서 제1 IC 다이(701) 쪽으로 다시 반사될 수 있다. 제1 IC 다이(701)는 반사 전자기 방사선(716)을 검출하고 그로부터 신호를 생성하도록 구성된다. 프로세싱 집적 칩(도시되지 않음)은 (예를 들어, 타겟 물체(714)까지의 거리를 결정하기 위해) 신호를 프로세싱하도록 구성된다.
도 8 내지 도 20은 개시된 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩을 형성하는 방법의 일부 실시예의 단면도(800 내지 2000)를 도시한다. 비록 도 8 내지 도 20은 방법과 관련하여 설명되지만, 도 8 내지 도 20에 개시된 구조가 그러한 방법에 한정되지 않고, 대신 방법과 독립적인 구조체로서 단독으로 존재할 수 있는 것이 이해될 것이다. 또한, 도 1 내지 도 7에 도시된 구조체들은 도 8 내지 도 20에 도시된 방법의 대안적인 실시예들 내에서 형성될 수 있다.
도 8의 단면도(800)에 도시된 바와 같이, 기판(102)이 제공된다. 다양한 실시예에서, 기판(102)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이 뿐만 아니라, 그와 관련된 임의의 다른 타입의 반도체 및/또는 에피택셜층들과 같은 임의의 타입의 반도체 본체(예를 들어, 실리콘, SiGe, SOI 등)일 수 있다. 일부 실시예에서(도시되지 않음), 하나 이상의 반도체 디바이스가 기판(102) 상에 및/또는 기판(102) 내에 형성된다.
도 8의 단면도(800)에 도시된 바와 같이, 수평으로 연장되는 제2 도핑 영역(112h)이 기판(102) 내에 형성된다. 수평으로 연장되는 제2 도핑 영역(112h)은 기판(102)의 상부 표면(102u)으로부터 0이 아닌 거리만큼 수직으로 분리되어 있다. 수평으로 연장되는 제2 도핑 영역(112h)은 제1 단부로부터 반대쪽 제2 단부까지 측방향으로 연장되도록 형성된다. 일부 실시예에서, 수평으로 연장되는 제2 도핑 영역(112h)은 제1 마스크(804)에 따라 제1 도펀트 종(dopant species)(802)을 기판(102)으로 선택적으로 주입함으로써 형성될 수 있다. 다양한 실시예에서, 제1 마스크(804)는 산화물(oxide), 포토레지스트(photoresist), 또는 기타 유사한 재료를 포함할 수 있다. 일부 실시예에서, 제1 마스크(804)는 기판(102)의 상부 표면(102u) 상에 형성될 수 있고 제1 도펀트 종(802)은 기판(102)의 상부 표면(102u) 내로 선택적으로 주입될 수 있다. 다양한 실시예에서, 제1 도펀트 종(802)은 비소, 인 등을 포함할 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 수직으로 연장되는 제2 도핑 영역(112v)이 기판(102) 내에 형성된다. 수직으로 연장되는 제2 도핑 영역(112v)은 제2 도핑 영역(112)을 형성하기 위해 수평으로 연장되는 제2 도핑 영역(112h)에서 기판(102)의 상부 표면(102u)으로 수직으로 연장된다. 일부 실시예에서, 수직으로 연장되는 제2 도핑 영역(112v)은 제2 마스크(904)에 따라 기판(102)으로 제2 도펀트 종(902)을 선택적으로 주입함으로써 형성될 수 있다. 다양한 실시예에서, 제2 마스크(904)는 산화물, 포토레지스트, 또는 다른 유사한 재료를 포함할 수 있다. 일부 실시예에서, 제2 마스크(904)는 기판(102)의 상부 표면(102u) 상에 형성될 수 있고, 제2 도펀트 종(902)은 기판(102)의 상부 표면(102u) 내로 선택적으로 주입될 수 있다. 다양한 실시예에서, 제2 도펀트 종(902)은 비소, 인 등을 포함할 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 수직으로 연장되는 제2 도핑 영역(112v)의 상단을 따라 그리고 기판(102)의 상부 표면(102u)을 따라 기판(102) 내에 제2 도핑된 콘택트 영역(412)이 형성된다. 제2 도핑된 콘택트 영역(412)은 위에 있는 인터커넥트들과의 접촉 저항을 감소시키기 위해, 제2 도핑 영역(112)보다 더 높은 도핑 농도를 포함한다. 일부 실시예에서, 제2 도핑된 콘택트 영역(412)은 제3 마스크(1004)에 따라 기판(102)으로 제3 도펀트 종(1002)을 선택적으로 주입함으로써 형성될 수 있다. 다양한 실시예에서, 제3 마스크(1004)는 산화물, 포토레지스트, 또는 기타 유사한 재료를 포함할 수 있다. 다양한 실시예에서, 제3 도펀트 종(1002)은 비소, 인 등을 포함할 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 기판(102)의 상부 표면(102u) 내에 리세스(105)를 형성하기 위해 기판(102)이 제1 패터닝 프로세스에 따라 선택적으로 에칭된다. 일부 실시예에서, 제1 패터닝 프로세스는 제4 마스크(1104)에 따라 제1 에천트(etchant)(1102)에 기판(102)을 선택적으로 노출시킴으로써 수행될 수 있다. 제1 패터닝 프로세스는 기판(102)의 하나 이상의 측벽 및 기판(102)의 수평으로 연장되는 표면을 형성하며, 이들은 리세스(105)를 규정한다. 일부 실시예에서, 제1 에천트(1102)는 건식 에천트(예를 들어, 불소계 에칭 화학물질, SF6 플라즈마 등을 갖는 플라즈마 에천트) 또는 습식 에천트를 포함할 수 있다. 일부 실시예에서, 제4 마스크(1104)는 감광성 재료(예를 들어, 포토레지스트), 하드 마스크 등을 포함할 수 있다. 리세스(105)는 기판(102) 내로 제1 깊이(402)로 연장되도록 형성된다. 일부 실시예에서, 제1 깊이(402)는 대략 0 ㎛와 대략 5 ㎛ 사이, 대략 0 ㎛와 약 3 ㎛ 사이, 대략 1 ㎛와 대략 3 ㎛ 사이, 또는 기타 유사한 값들의 범위에 있을 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 제1 도핑 영역(104)이 기판(102) 내에 형성된다. 일부 실시예에서, 제1 도핑 영역(104)은 제5 마스크(1204)에 따라 기판(102)으로 제4 도펀트 종(1202)을 선택적으로 주입함으로써 형성될 수 있다. 제1 도핑 영역(104)은 기판(102) 내에 포토다이오드 영역(101)을 형성하기 위해 제2 도핑 영역(112)과 접촉하도록 형성될 수 있다. 다양한 실시예에서, 제5 마스크(1204)는 산화물, 포토레지스트, 또는 기타 유사한 재료를 포함할 수 있다. 다양한 실시예에서 제4 도펀트 종(1202)은 붕소, 갈륨, 알루미늄 등을 포함할 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 도핑층(1302)이 기판(102)의 하나 이상의 측벽 및 수평으로 연장되는 표면을 따라 형성된다. 도핑층(1302)은 기판(102)의 하나 이상의 측벽 및 수평으로 연장되는 표면을 따라 형성될 수 있는 결함(예를 들어, 트랩)을 진정시키도록 구성된다. 일부 실시예에서, 도핑층(1302)은 대략 0 Å과 대략 500 Å 사이, 대략 10 Å과 대략 400 Å 사이, 대략 100 Å과 대략 300 Å 사이, 또는 다른 유사한 값들의 범위에 있는 두께(404)로 형성될 수 있다.
일부 실시예에서, 도핑층(1302)은 선택적 에피택셜 성장 프로세스에 의해 형성될 수 있다. 선택적 에피택셜 성장 프로세스는 기판(102)의 하나 이상의 측벽 및 수평으로 연장되는 표면을 따라 도핑층(1302)을 형성한다. 선택적 에피택셜 성장 프로세스는 도핑층(1302)을 기판(102)의 하나 이상의 측벽 및 수평으로 연장되는 표면을 따라 실질적으로 균일한 두께(404)를 갖도록 형성할 수 있다. 일부 실시예에서, 선택적 에피택셜 성장 프로세스 전에 기판(102)의 상부 표면(102u) 상에 제1 희생 유전체(1306)가 형성된다. 제1 희생 유전체(1306)는 도핑층(1302)이 리세스(105) 내에 국한되도록 도핑층(1302)의 형성을 차단한다. 일부 실시예에서, 제1 희생 유전체(1306)는 산화물(예를 들어, 실리콘 옥사이드(silicon oxide)), 질화물(예를 들어, 실리콘 나이트라이드(silicon nitride)), 탄화물(예를 들어, 실리콘 카바이드(silicon carbide)) 등을 포함한다.
다른 실시예에서, 도핑층(1302)은 제5 도펀트 종을 기판(102) 내로 선택적으로 주입함으로써 형성될 수 있다. 일부 실시예에서, 고온 어닐링이 제5 도펀트 종을 기판 내로 확산시키기 위해 주입 프로세스 후에 수행될 수 있다. 일부 실시예에서, 제5 도펀트 종은 붕소, 갈륨, 알루미늄 등을 포함할 수 있다. 일부 실시예에서, 고온 어닐링은 대략 750 ℃ 초과, 대략 900 ℃ 초과, 대략 1000 ℃ 초과, 또는 다른 유사한 값의 온도에서 수행될 수 있다. 이러한 일부 실시예에서, 도핑층(1302)은 제5 도펀트 종을 제1 희생 유전체(1306)에 따라 기판(102)으로 주입함으로써 형성될 수 있다. 주입 프로세스는 도핑층(1302)이 기판(102)의 수평으로 연장되는 표면을 따르는 것보다 하나 이상의 측벽을 따라 더 작은 두께를 갖도록 형성될 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 제2 희생 유전체(1402)가 도핑층(1302) 및 제1 희생 유전체(1306) 상으로 형성된다. 일부 실시예에서, 제2 희생 유전체(1402)는 산화물(예를 들어, 실리콘 옥사이드), 질화물(예를 들어, 실리콘 나이트라이드), 탄화물(예를 들어, 실리콘 카바이드) 등을 포함할 수 있다. 일부 실시예에서, 제2 희생 유전체(1402)는 하나 이상의 퇴적 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스, 고밀도 IMP 퇴적, 고밀도 ICP 퇴적, 스퍼터링 프로세스, LP-CVD 등)에 의해 형성될 수 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 패턴화된 도핑층(106)을 통해 연장되는 하나 이상의 채널 개구부(107)를 형성하기 위해 도핑층(예를 들어, 도 14의 1302)이 제2 패터닝 프로세스에 따라 선택적으로 에칭된다. 일부 실시예에서, 하나 이상의 채널 개구부(107)가 기판(102) 내로 연장되어, 하나 이상의 채널 개구부(107)는 패턴화된 도핑층(106) 및 기판(102) 모두의 측벽들에 의해 규정될 수 있다.
일부 실시예에서, 제2 패터닝 프로세스는 제6 마스크(1504)에 따라 제2 에천트(1502)에 도핑층(예를 들어, 도 14의 1302) 및 제2 희생 유전체(1402)를 선택적으로 노출함으로써 수행될 수 있다. 제2 희생 유전체(1402)는 도핑층을 제6 마스크(1504)로부터 분리한다. 도핑층을 제6 마스크(1504)로부터 분리함으로써, 제2 희생 유전체(1402)는 이미지 센서 집적 칩 내에서 증가된 누설 전류를 초래할 수 있는 패턴화된 도핑층(106)의 손상 및/또는 오염을 방지할 수 있다. 일부 실시예에서, 제2 에천트(1502)는 건식 에천트(예를 들어, 불소계 에칭 화학물질, SF6 플라즈마 등을 갖는 플라즈마 에천트) 또는 습식 에천트(예를 들어, 플루오린화 수소산(HF), 포타슘하이드록사이드(KOH), 피라냐 에칭(piranha etch) 등)를 포함할 수 있다. 일부 실시예에서, 제6 마스크(1504)는 감광성 재료(예를 들어, 포토레지스트), 하드 마스크 등을 포함할 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 제1 희생 유전체 및 제2 희생 유전체가 제거된다. 다양한 실시예에서, 제1 희생 유전체 및 제2 희생 유전체는 평탄화 프로세스(예를 들어, 화학적 기계적 평탄화(CMP) 프로세스), 에칭 프로세스 등에 의해 제거될 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 제2 반도체 재료(108)가 리세스(105) 내에 그리고 패턴화된 도핑층(106) 상에 형성된다. 제2 반도체 재료(108)는 하나 이상의 채널 개구부(107)를 통해 연장되어 패턴화된 도핑층(106)의 바닥에서 또는 바닥보다 아래에서 기판(102)과 접촉하는 돌출부(109)를 갖도록 형성된다. 일부 실시예에서, 제2 반도체 재료(108)는 퇴적 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스, 고밀도 이온화 금속 플라즈마(ionized metal plasma, IMP) 퇴적, 고밀도 유도 결합 플라즈마(inductively coupled plasma, ICP) 퇴적, 스퍼터링 프로세스, 저압 화학 기상 퇴적(LP-CVD) 등)에 의해 형성될 수 있다. 일부 실시예에서, 리세스(105) 내에 제2 반도체 재료(108)를 형성한 후에 평탄화 프로세스(예를 들어, CMP 프로세스)가 기판(102)의 상부 표면(102u) 위로부터 과잉의 제2 반도체 재료를 제거하기 위해 수행될 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 캡핑층(408)이 제2 반도체 재료(108) 상에 형성된다. 일부 실시예에서, 캡핑층(408)은 제2 반도체 재료(108)를 기판(102)의 상부 표면(102u)보다 아래로 0이 아닌 거리로 리세싱함으로써 형성될 수 있다. 캡핑 반도체 재료가 후속적으로 제2 반도체 재료(108) 상에 형성되고, 기판(102)의 상부 표면(102u) 위로부터 과잉의 캡핑 반도체 재료를 제거하는 평탄화 프로세스(예를 들어, 화학적 기계적 평탄화(CMP) 프로세스)가 뒤따라 캡핑층(408)을 규정한다. 일부 실시예에서, 캡핑 반도체 재료는 퇴적 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스, 고밀도 IMP 퇴적, 고밀도 ICP 퇴적, 스퍼터링 프로세스, LP-CVD 등)에 의해 형성된 실리콘을 포함할 수 있다. .
도 19의 단면도(1900)에 도시된 바와 같이, 제1 도핑된 콘택트 영역(110)이 캡핑층(408) 내에 형성된다. 일부 실시예에서, 제1 도핑된 콘택트 영역(110)은 제7 마스크(1904)에 따라 제6 도펀트 종(1902)을 캡핑층(408)으로 선택적으로 주입함으로써 형성될 수 있다. 일부 실시예에서, 제1 도핑된 콘택트 영역(110)은 제2 반도체 재료(108) 내로 연장될 수 있다. 다양한 실시예에서, 제7 마스크(1904)는 산화물, 포토레지스트, 또는 기타 유사한 재료를 포함할 수 있다. 일부 실시예에서, 제6 도펀트 종(1902)은 갈륨, 붕소 등을 포함할 수 있다.
도 20의 단면도(2000)에 도시된 바와 같이, 유전체 구조체(114)가 기판(102)의 상부 표면(102u) 위에 형성된다. 일부 실시예에서, 유전체 구조체(114)는 하나 이상의 퇴적 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스, 고밀도 IMP 퇴적, 고밀도 ICP 퇴적, 스퍼터링 프로세스, LP-CVD 프로세스 등)에 의해 형성될 수 있다. 다양한 실시예에서, 유전체 구조체(114)는 실리콘 다이옥사이드, 탄소 도핑된 실리콘 다이옥사이드, 실리콘 옥시나이트라이드(silicon oxynitride), BSG, PSG, BPSG, FSG, 다공성 유전체 재료(예를 들어, 다공성 탄소 도핑된 실리콘 다이옥사이드) 등을 포함할 수 있다.
복수의 제1 인터커넥트들(116) 및 복수의 제2 인터커넥트들(118)이 유전체 구조체(114) 내에 형성된다. 복수의 제1 인터커넥트들(116)은 제2 도핑된 콘택트 영역(412)에 의해 제2 도핑 영역(112)에 결합되고, 복수의 제2 인터커넥트들(118)은 제1 도핑된 콘택트 영역(110)에 결합된다. 일부 실시예에서, 복수의 제1 인터커넥트들(116) 및/또는 복수의 제2 인터커넥트들(118)은 전도성 콘택트, 인터커넥트 비아, 및/또는 인터커넥트 와이어를 포함할 수 있다. 일부 실시예에서, 복수의 제1 인터커넥트들(116) 및 복수의 제2 인터커넥트들(118)은 유전체 구조체(114) 내에 비아 홀들 및/또는 트렌치들을 규정하기 위해 유전체 구조체(114)를 선택적으로 에칭하고, 비아 홀들 및/또는 트렌치들 내에 전도성 재료(예를 들어, 구리, 알루미늄 등)을 형성하고, 평탄화 프로세스(예를 들어, 화학적 기계적 평탄화 프로세스)를 수행함으로써 동시에 형성될 수 있다. 일부 실시예에서, 평탄화 프로세스는 CMP 프로세스를 포함할 수 있다.
도 21 내지 도 31은 개시된 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩을 형성하는 방법의 일부 대안적인 실시예의 단면도(2100 내지 3100)를 도시한다. 도 21 내지 도 31은 방법과 관련하여 설명되지만, 도 21 내지 도 31에 개시된 구조는 그러한 방법에 한정되지 않고 대신 방법과 독립적인 구조체로서 단독으로 존재할 수 있는 것이 이해될 것이다. 또한, 도 1 내지 도 7에 도시된 구조들은 도 21 내지 도 31에 도시된 방법의 대안적인 실시예 내에서 형성될 수 있는 것이 이해될 것이다.
도 21의 단면도(2100)에 도시된 바와 같이, 제1 도핑 영역(104)이 기판(102) 내에 형성된다. 일부 실시예에서, 제1 도핑 영역(104)은 제1 마스크(2104)에 따라 기판(102) 내로 제1 도펀트 종(2102)을 선택적으로 주입함으로써 형성될 수 있다.
도 22의 단면도(2200)에 도시된 바와 같이, 제2 도핑 영역(112)이 기판(102) 내에 형성된다. 제2 도핑 영역(112)은 기판(102)의 상부 표면(102u)으로부터 0이 아닌 거리만큼 수직으로 분리된다. 제2 도핑 영역(112)은 기판(102) 내에 포토다이오드 영역(101)을 형성하기 위해 제1 도핑 영역(104)과 접촉하도록 형성될 수 있다. 일부 실시예에서, 제2 도핑 영역(112)은 제2 마스크(2204)에 따라 기판(102)으로 제2 도펀트 종(2202)을 선택적으로 주입함으로써 형성될 수 있다.
도 23의 단면도(2300)에 도시된 바와 같이, 유전체 구조체(114)가 기판(102)의 상부 표면(102u)에 형성된다. 일부 실시예에서, 유전체 구조체(114)는 하나 이상의 퇴적 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스, 고밀도 IMP 퇴적, 고밀도 ICP 퇴적, 스퍼터링 프로세스, LP-CVD 프로세스 등)에 의해 형성될 수 있다. 복수의 제1 인터커넥트들(116)이 유전체 구조체(114) 내에 형성된다. 복수의 제1 인터커넥트들(116)은 제2 도핑 영역(112)과 접촉하도록 형성된다. 일부 실시예에서, 복수의 제1 인터커넥트들(116)은 제1 전도성 콘택트(116a) 및 제1 인터커넥트 와이어(116b)를 포함할 수 있다.
도 24의 단면도(2400)에 도시된 바와 같이, 기판(102)의 두께를 감소시키기 위해 기판(102)이 시닝될(thinned) 수 있다. 다양한 실시예에서, 기판(102)은 기판(102)의 두께를 제1 두께(t1)에서 제2 두께(t2)로 감소시키기 위해 기판(102)의 하부 표면(102L)을 에칭 및/또는 기계적 그라인딩(grinding)함으로써 시닝될 수 있다. 일부 실시예에서, 제1 두께(t1)는 대략 700 ㎛와 대략 800 ㎛ 사이의 범위에 있을 수 있다. 일부 실시예에서, 제2 두께(t2)는 대략 20 ㎛와 대략 80 ㎛ 사이의 범위에 있을 수 있다.
도 25의 단면도(2500)에 도시된 바와 같이, 희생 유전체(2502)가 기판(102)의 하부 표면(102L) 상에 형성된다. 일부 실시예에서, 희생 유전체(2502)는 산화물(예를 들어, 실리콘 옥사이드), 질화물(예를 들어, 실리콘 나이트라이드), 탄화물(예를 들어, 실리콘 카바이드) 등을 포함할 수 있다.
도 26의 단면도(2600)에 도시된 바와 같이, 도핑층(2602)이 기판(102)의 하부 표면(102L)을 따라 형성된다. 도핑층(2602)은 기판(102)(예를 들어, 도 23에 도시됨)의 시닝 동안 기판(102)의 하부 표면(102L)을 따라 형성될 수 있는 결함(예를 들어, 트랩)을 진정시키도록 구성된다. 일부 실시예에서, 도핑층(2602)은 제3 도펀트 종(2604)을 기판(102)의 하부 표면(102L)으로 주입함으로써 형성될 수 있다. 다른 실시예에서, 도핑층(2602)은 선택적 에피택셜 성장 프로세스에 의해 형성될 수 있다. 이러한 실시예에서, 도핑층(1302)은 희생 유전체(2502)를 형성하기 전에 형성될 수 있다.
도 27의 단면도(2700)에 도시된 바와 같이, 제3 마스크(2702)가 희생 유전체(2502) 상에 형성된다. 제3 마스크(2702)로부터 도핑층(2602)을 분리함으로써, 희생 유전체(2502)는 이미지 센서 집적 칩 내에서 누설 전류를 증가시킬 수 있는 도핑층(2602)의 손상 및/또는 오염을 방지할 수 있다.
도 28의 단면도(2800)에 도시된 바와 같이, 패턴화된 도핑층(106)을 통해 연장되는 하나 이상의 채널 개구부(107)를 형성하기 위해 도핑층(예를 들어, 도 26의 2602)은 제1 패터닝 프로세스에 따라 선택적으로 에칭된다. 일부 실시예에서, 하나 이상의 채널 개구부(107)가 기판(102) 내로 연장되어, 하나 이상의 채널 개구부(107)는 패턴화된 도핑층(106) 및 기판(102) 모두의 측벽들에 의해 규정될 수 있다. 일부 실시예에서, 제1 패터닝 프로세스는 제4 마스크(2804)에 따라 도핑층을 제1 에천트(2802)에 선택적으로 노출시킴으로써 수행될 수 있다. 일부 실시예에서, 제1 에천트(2802)는 건식 에천트(예를 들어, 불소계 에칭 화학물질, SF6 플라즈마 등을 갖는 플라즈마 에천트) 또는 습식 에천트(예를 들어, 플루오린화 수소산(HF), 포타슘하이드록사이드(KOH), 피라냐 에칭 등)를 포함할 수 있다. 일부 실시예에서, 제4 마스크(2804)는 감광성 재료(예를 들어, 포토레지스트), 하드 마스크 등을 포함할 수 있다.
도 29의 단면도(2900)에 도시된 바와 같이, 패턴화된 도핑층(106) 상에 제2 반도체 재료(108)가 형성된다. 제2 반도체 재료(108)는 하나 이상의 채널 개구부(107)를 통해 연장되어 패턴화된 도핑층(106)의 바닥에서 또는 바닥보다 아래에서 기판(102)과 접촉하는 돌출부(109)를 갖도록 형성된다. 일부 실시예에서, 제2 반도체 재료(108)는 퇴적 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE -CVD 프로세스, 고밀도 IMP 퇴적, 고밀도 ICP 퇴적, 스퍼터링 프로세스, LP-CVD 등)에 의해 형성될 수 있다.
도 30의 단면도(3000)에 도시된 바와 같이, 제1 도핑된 콘택트 영역(110)이 제2 반도체 재료(108) 내에 형성된다. 일부 실시예에서, 제1 도핑된 콘택트 영역(110)은 제4 도펀트 종(3002)을 제4 마스크(3004)에 따라 제2 반도체 재료(108)로 선택적으로 주입함으로써 형성될 수 있다. 다양한 실시예에서, 제4 마스크(3004)는 산화물, 포토레지스트, 또는 다른 유사한 재료를 포함할 수 있다.
도 31의 단면도(3100)에 도시된 바와 같이, 추가 유전체 구조체(502)가 제2 반도체 재료(108) 위에 형성된다. 일부 실시예에서, 추가 유전체 구조체(502)는 하나 이상의 퇴적 프로세스(예를 들어, PVD 프로세스, CVD 프로세스, PE-CVD 프로세스, 고밀도 IMP 퇴적, 고밀도 ICP 퇴적, 스퍼터링 프로세스, LP-CVD 프로세스 등)에 의해 형성될 수 있다. 복수의 제2 인터커넥트들(118)이 추가 유전체 구조체(502)에 형성된다. 일부 실시예에서, 복수의 제2 인터커넥트들(118)은 전도성 콘택트, 인터커넥트, 및/또는 인터커넥트 와이어를 포함할 수 있다.
도 32는 개시된 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩을 형성하는 방법(3200)의 일부 실시예의 흐름도를 도시한다.
방법(3200)은 여기에서 일련의 동작 또는 이벤트로서 예시되고 설명되지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되어서는 안 된다는 것이 이해될 것이다. 예를 들어, 일부 동작은 여기에서 예시 및/또는 설명된 것 외에 다른 순서로, 및/또는 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해 예시된 모든 동작들이 요구되는 것은 아닐 수 있다. 또한, 본 명세서에 설명된 동작들 중 하나 이상은 하나 이상의 독립된 동작 및/또는 단계에서 수행될 수 있다.
동작(3202)에서, 제1 반도체 재료를 포함하는 기판 내에 포토다이오드 영역이 형성된다. 일부 실시예에서, 포토다이오드 영역은 동작(3204 내지 3206)에 따라 형성될 수 있다.
동작(3204)에서, 일부 실시예에서 제1 도핑 영역이 기판 내에 형성될 수 있다. 도 12는 동작(3204)에 대응하는 일부 실시예의 단면도(1200)를 도시한다. 도 21은 동작(3204)에 대응하는 일부 추가적인 실시예의 단면도(2100)를 도시한다.
동작(3206)에서, 제2 도핑 영역이 기판 내에 형성된다. 도 8 내지 도 9는 동작(3206)에 대응하는 일부 실시예의 단면도(800-900)를 도시한다. 도 22는 동작(3206)에 대응하는 일부 추가적인 실시예의 단면도(2200)를 도시한다.
동작(3208)에서, 일부 실시예에서 기판은 포토다이오드 영역 위에 기판의 상부 표면 내에 리세스를 형성하도록 패터닝될 수 있다. 도 11은 동작(3208)에 대응하는 일부 실시예의 단면도(1100)를 도시한다.
동작(3210)에서, 도핑층이 기판의 외측 표면을 따라 그리고 포토다이오드 영역 위에 형성된다. 도 13은 동작(3210)에 대응하는 일부 실시예의 단면도(1300)를 도시한다. 도 26은 동작(3210)에 대응하는 일부 추가 실시예의 단면도(2600)를 도시한다.
동작(3212)에서, 도핑층은 포토다이오드 영역 바로 위에 하나 이상의 채널 개구부를 갖는 패턴화된 도핑층을 형성하도록 패터닝된다. 도 15는 동작(3212)에 대응하는 일부 실시예의 단면도(1500)를 도시한다. 도 27 내지 도 28은 동작(3212)에 대응하는 일부 추가적인 실시예의 단면도(2700 내지 2800)를 도시한다.
동작(3214)에서, 제2 반도체 재료가 패턴화된 도핑층 상에 그리고 하나 이상의 채널 개구부 내에 형성된다. 도 17은 동작(3214)에 대응하는 일부 실시예의 단면도(1700)를 도시한다. 도 29는 동작(3214)에 대응하는 일부 추가적인 실시예의 단면도(2900)를 도시한다.
동작(3216)에서, 도핑된 콘택트 영역이 제2 반도체 재료의 상부 표면을 따라 그리고 하나 이상의 채널 개구부 바로 위에 형성된다. 도 18 내지 도 19는 동작(3216)에 대응하는 일부 실시예의 단면도(1800-1900)를 도시한다. 도 30은 동작(3216)에 대응하는 일부 추가적인 실시예의 단면도(3000)를 도시한다.
동작(3218)에서, 인터커넥트들이 제2 도핑 영역 및 도핑된 콘택트 영역에 결합되도록 형성된다. 도 20은 동작(3218)에 대응하는 일부 실시예의 단면도(2000)를 도시한다. 도 23 및 도 31은 동작(3218)에 대응하는 일부 추가적인 실시예의 단면도(2300 및 3100)를 도시한다.
따라서, 본 개시는 제1 반도체 재료를 포함하는 기판 내의 포토다이오드 영역과 기판 상의 제2 반도체 재료 사이에 배열된 패턴화된 도핑층을 포함하는 이미지 센서 집적 칩에 관한 것이다. 제2 반도체 재료와 포토다이오드 영역 사이에 상대적으로 낮은 장벽을 제공하도록, 제2 반도체 재료는 패턴화된 도핑층 내의 하나 이상의 채널 개구부를 통해 연장된다. 상대적으로 낮은 장벽이 이미지 센서 집적 칩의 성능을 증가시키는 한편 패턴화된 도핑층은 누설 전류를 감소시켜, 개시된 이미지 센서 집적 칩에 우수한 성능을 제공할 수 있을 뿐만 아니라 암전류도 낮출 수 있다.
일부 실시예에서, 본 개시는 이미지 센서 집적 칩에 관한 것이다. 상기 이미지 센서 집적 칩은 제1 반도체 재료 영역을 구비하는 기판 내에 배치된 포토다이오드 영역; 상기 기판 상에 배치된 제2 반도체 재료 영역; 상기 기판과 상기 제2 반도체 재료 영역 사이에 배열된 패턴화된 도핑층을 포함하고, 상기 제2 반도체 재료 영역은 상기 제2 반도체 재료 영역의 바닥 표면에 연결되는 측벽을 포함하고, 상기 측벽은 상기 패턴화된 도핑층을 통해 연장되고 상기 바닥 표면은 상기 포토다이오드 영역 바로 위에 있다. 일부 실시예에서, 상기 패턴화된 도핑층의 측벽이 상기 포토다이오드 영역 바로 위에 있는 계면을 따라 상기 제2 반도체 재료 영역의 상기 측벽과 측방향으로 접촉한다. 일부 실시예에서, 상기 기판은 상기 기판의 상부 표면 내에 리세스(recess)를 규정하는 측벽들 및 수평으로 연장되는 표면을 포함하고, 상기 제2 반도체 재료 영역은 상기 리세스 내에 배치된다. 일부 실시예에서, 상기 이미지 센서 집적 칩은 상기 제2 반도체 재료 영역 상에 그리고 바로 상기 기판의 측벽들 사이에 배열된 캡핑층을 더 포함한다. 일부 실시예에서, 상기 패턴화된 도핑층은 붕소를 포함한다. 일부 실시예에서, 상기 제2 반도체 재료 영역은 상기 패턴화된 도핑층의 바닥보다 아래로 수직으로 연장된다. 일부 실시예에서, 상기 패턴화된 도핑층은 상기 제1 반도체 재료 영역과 상기 제2 반도체 재료 영역 사이에 측방향으로 뿐만 아니라 수직방향으로도 존재한다. 일부 실시예에서, 상기 패턴화된 도핑층은 상기 제1 반도체 재료 영역과 동일한 반도체 재료 영역이다. 일부 실시예에서, 상기 포토다이오드 영역은, 제1 도핑 타입을 갖는 제1 도핑 영역 - 상기 제1 도핑 영역은 상기 제2 반도체 재료 영역의 상기 바닥 표면 바로 아래에 있음 -; 및 제2 도핑 타입을 갖는 제2 도핑 영역 - 상기 제2 도핑 영역은 상기 제1 도핑 영역의 바닥과 접촉하는 수평으로 연장되는 제2 도핑 영역에 결합된 수직으로 연장되는 제2 도핑 영역을 포함함 - 을 포함한다.
다른 실시예에서, 본 개시는 이미지 센서 집적 칩에 관한 것이다. 상기 이미지 센서 집적 칩은 실리콘 기판 내에 배치된 포토다이오드 영역; 상기 실리콘 기판 상에 배치되고, 상기 포토다이오드 영역 바로 위에 놓이는 측벽들을 구비하는 패턴화된 도핑 실리콘층; 상기 패턴화된 도핑 실리콘층 상에 배치된 게르마늄 영역 - 상기 게르마늄 영역은 상기 게르마늄 영역의 하부 표면으로부터, 바로 상기 패턴화된 도핑 실리콘층의 상기 측벽들 사이로 외측으로 연장되는 돌출부를 포함함 -; 도핑 영역에 결합된 제1 인터커넥트(interconnect) - 상기 도핑 영역은 상기 제1 인터커넥트로부터 상기 포토다이오드 영역으로 연장됨 -; 및 제1 도핑된 콘택트 영역에 결합된 제2 인터커넥트 - 상기 제1 도핑된 콘택트 영역은 상기 포토다이오드 영역과 상기 게르마늄 영역의 상기 돌출부 모두의 바로 위에서 상기 게르마늄 영역 내에 배치됨 - 를 포함한다. 일부 실시예에서, 상기 이미지 센서 집적 칩은 상기 게르마늄 영역 및 상기 실리콘 기판 위에 배치된 유전체 구조체를 더 포함하고, 상기 유전체 구조체는 상기 제1 인터커넥트 및 상기 제2 인터커넥트를 측방향으로 둘러싼다. 일부 실시예에서, 상기 이미지 센서 집적 칩은 상기 실리콘 기판 아래에 배치되고 상기 제1 인터커넥트를 둘러싸는 제1 유전체 구조체; 및 상기 게르마늄 영역 위에 배치되고 상기 제2 인터커넥트를 둘러싸는 제2 유전체 구조체를 더 포함한다. 일부 실시예에서, 상기 패턴화된 도핑 실리콘층은 상기 패턴화된 도핑 실리콘층에 의해 서로 측방향으로 분리된 복수의 측벽들을 포함하고, 상기 복수의 측벽들은 상기 패턴화된 도핑 실리콘층을 통해 연장되는 복수의 분리된 채널 개구부들을 규정하고; 상기 게르마늄 영역은 상기 복수의 분리된 채널 개구부들을 통해 연장되어 상기 실리콘 기판과 접촉한다. 일부 실시예에서, 상기 복수의 분리된 채널 개구부들은 어레이(array)로 배치되고, 제1 방향 및 상기 제1 방향과 수직인 제2 방향을 따라 서로 분리되어 있고, 상기 제1 방향 및 상기 제2 방향은 상기 게르마늄 영역의 상기 하부 표면과 평행하다. 일부 실시예에서, 상기 돌출부는 상기 포토다이오드 영역의 양 면들(opposing sides)을 지나서 측방향으로 연장된다.
또 다른 실시예에서, 본 개시는 이미지 센서 집적 칩을 형성하는 방법에 관한 것이다. 상기 방법은 제1 반도체 재료 영역을 구비하는 기판 내에 포토다이오드 영역을 형성하는 단계; 상기 기판의 외측 표면을 따라 그리고 상기 포토다이오드 영역 위에 도핑층을 형성하는 단계; 상기 도핑층을 패터닝하여 하나 이상의 측벽을 구비하는 패턴화된 도핑층을 형성하는 단계 - 상기 하나 이상의 측벽은 상기 포토다이오드 영역 바로 위에 상기 패턴화된 도핑층을 통해 연장되는 하나 이상의 채널 개구부를 규정함 -; 및 상기 패턴화된 도핑층 상으로 그리고 상기 하나 이상의 채널 개구부 내에 제2 반도체 재료 영역을 형성하는 단계를 포함한다. 일부 실시예에서, 상기 포토다이오드 영역을 형성하는 단계는, 제1 도핑 타입을 갖는 제1 도핑 영역을 형성하기 위해 제1 주입 프로세스를 수행하는 단계; 및 제2 도핑 타입을 갖는 제2 도핑 영역을 형성하기 위해 제2 주입 프로세스를 수행하는 단계 - 상기 제2 도핑 영역은 상기 제1 도핑 영역 아래에 위치됨 - 를 포함한다. 일부 실시예에서, 상기 제2 도핑 영역은 상기 제2 반도체 재료 영역의 바닥 아래에 연장되는 수평으로 연장되는 제2 도핑 영역 및 상기 제2 반도체 재료 영역의 측벽을 따라 연장되는 수직으로 연장되는 제2 도핑 영역을 포함한다. 일부 실시예에서, 상기 방법은 상기 기판의 상부 표면 내에 리세스를 형성하기 위해 상기 기판을 패터닝하는 단계; 상기 리세스 내에 상기 제2 반도체 재료 영역을 형성하는 단계; 및 상기 기판 위로부터 과잉의 상기 제2 반도체 재료 영역을 제거하기 위해 평탄화 프로세스를 수행하는 단계를 더 포함한다. 일부 실시예에서, 상기 방법은 상기 기판의 상부 표면보다 아래로 상기 제2 반도체 재료 영역을 리세싱하기 위해 에칭 프로세스를 수행하는 단계; 상기 제2 반도체 재료 영역 위에 캡핑층을 형성하는 단계; 및 상기 캡핑층 내에 도핑된 콘택트 영역을 형성하는 단계를 더 포함한다.
이상의 내용은 이 분야의 기술자가 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 특징의 개요를 설명한다. 이 분야의 기술자는 여기에 소개된 실시예들과 동일한 목적을 수행하고/수행하거나 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 또한 이 분야의 기술자는 그러한 균등한 구성은 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 이루어질 수 있음을 인식해야 한다.
<부기>
1. 이미지 센서 집적 칩으로서,
제1 반도체 재료 영역을 포함하는 기판 내에 배치된 포토다이오드 영역;
상기 기판 상에 배치된 제2 반도체 재료 영역;
상기 기판과 상기 제2 반도체 재료 영역 사이에 배열된 패턴화된 도핑층
을 포함하고,
상기 제2 반도체 재료 영역은, 상기 제2 반도체 재료 영역의 바닥 표면에 연결되는 측벽을 포함하고, 상기 측벽은 상기 패턴화된 도핑층을 통해 연장되고, 상기 바닥 표면은 상기 포토다이오드 영역 바로 위에 있는, 이미지 센서 집적 칩.
2. 제1 항에 있어서,
상기 패턴화된 도핑층의 측벽은, 상기 포토다이오드 영역 바로 위에 있는 계면을 따라 상기 제2 반도체 재료 영역의 상기 측벽과 측방향으로 접촉하는, 이미지 센서 집적 칩.
3. 제1 항에 있어서,
상기 기판은, 상기 기판의 상부 표면 내에 리세스(recess)를 규정하는 측벽들 및 수평으로 연장되는 표면을 포함하고, 상기 제2 반도체 재료 영역은, 상기 리세스 내에 배치되는, 이미지 센서 집적 칩.
4. 제3 항에 있어서,
상기 제2 반도체 재료 영역 상에 그리고 바로 상기 기판의 측벽들 사이에 배열된 캡핑층을 더 포함하는, 이미지 센서 집적 칩.
5. 제1 항에 있어서,
상기 패턴화된 도핑층은 붕소(boron)를 포함하는, 이미지 센서 집적 칩.
6. 제1 항에 있어서,
상기 제2 반도체 재료 영역은, 상기 패턴화된 도핑층의 바닥보다 아래로 수직으로 연장되는, 이미지 센서 집적 칩.
7. 제1 항에 있어서,
상기 패턴화된 도핑층은, 상기 제1 반도체 재료 영역과 상기 제2 반도체 재료 영역 사이에 측방향으로 및 수직방향으로 모두로 존재하는, 이미지 센서 집적 칩.
8. 제1 항에 있어서,
상기 패턴화된 도핑층은, 상기 제1 반도체 재료 영역과 동일한 반도체 재료 영역인 것인, 이미지 센서 집적 칩.
9. 제1 항에 있어서,
상기 포토다이오드 영역은,
제1 도핑 타입을 갖는 제1 도핑 영역 - 상기 제1 도핑 영역은, 상기 제2 반도체 재료 영역의 상기 바닥 표면 바로 아래에 있음 -; 및
제2 도핑 타입을 갖는 제2 도핑 영역 - 상기 제2 도핑 영역은, 상기 제1 도핑 영역의 바닥과 접촉하는 수평으로 연장되는 제2 도핑 영역에 결합된 수직으로 연장되는 제2 도핑 영역을 포함함 -
을 포함하는, 이미지 센서 집적 칩.
10. 이미지 센서 집적 칩으로서,
실리콘 기판 내에 배치된 포토다이오드 영역;
상기 실리콘 기판 상에 배치되고, 상기 포토다이오드 영역 바로 위에 놓이는 측벽들을 구비하는 패턴화된 도핑 실리콘층;
상기 패턴화된 도핑 실리콘층 상에 배치된 게르마늄 영역 - 상기 게르마늄 영역은, 상기 게르마늄 영역의 하부 표면으로부터, 바로 상기 패턴화된 도핑 실리콘층의 상기 측벽들 사이로 외측으로 연장되는 돌출부를 포함함 -;
도핑 영역에 결합된 제1 인터커넥트(interconnect) - 상기 도핑 영역은, 상기 제1 인터커넥트로부터 상기 포토다이오드 영역으로 연장됨 -; 및
제1 도핑된 콘택트 영역에 결합된 제2 인터커넥트 - 상기 제1 도핑된 콘택트 영역은, 상기 포토다이오드 영역과 상기 게르마늄 영역의 상기 돌출부 모두의 바로 위에서 상기 게르마늄 영역 내에 배치됨 -
를 포함하는, 이미지 센서 집적 칩.
11. 제10 항에 있어서,
상기 게르마늄 영역 및 상기 실리콘 기판 위에 배치된 유전체 구조체를 더 포함하고, 상기 유전체 구조체는, 상기 제1 인터커넥트 및 상기 제2 인터커넥트를 측방향으로 둘러싸는, 이미지 센서 집적 칩.
12. 제10 항에 있어서,
상기 실리콘 기판 아래에 배치되고, 상기 제1 인터커넥트를 둘러싸는 제1 유전체 구조체; 및
상기 게르마늄 영역 위에 배치되고, 상기 제2 인터커넥트를 둘러싸는 제2 유전체 구조체
를 더 포함하는, 이미지 센서 집적 칩.
13. 제10 항에 있어서,
상기 패턴화된 도핑 실리콘층은, 상기 패턴화된 도핑 실리콘층에 의해 서로 측방향으로 분리된 복수의 측벽들을 포함하고, 상기 복수의 측벽들은, 상기 패턴화된 도핑 실리콘층을 통해 연장되는 복수의 분리된 채널 개구부들을 규정하고;
상기 게르마늄 영역은, 상기 복수의 분리된 채널 개구부들을 통해 연장되어, 상기 실리콘 기판과 접촉하는, 이미지 센서 집적 칩.
14. 제13 항에 있어서,
상기 복수의 분리된 채널 개구부들은, 어레이(array)로 배치되고, 제1 방향을 따라 그리고 상기 제1 방향과 수직인 제2 방향을 따라 서로 분리되어 있고, 상기 제1 방향 및 상기 제2 방향은, 상기 게르마늄 영역의 상기 하부 표면과 평행한, 이미지 센서 집적 칩.
15. 제10 항에 있어서,
상기 돌출부는 상기 포토다이오드 영역의 양 면들(opposing sides)을 지나서 측방향으로 연장되는, 이미지 센서 집적 칩.
16. 이미지 센서 집적 칩을 형성하는 방법으로서,
제1 반도체 재료 영역을 포함하는 기판 내에 포토다이오드 영역을 형성하는 단계;
상기 기판의 외측 표면을 따라 그리고 상기 포토다이오드 영역 위에 도핑층을 형성하는 단계;
상기 도핑층을 패터닝하여 하나 이상의 측벽을 갖는 패턴화된 도핑층을 형성하는 단계 - 상기 하나 이상의 측벽은, 상기 포토다이오드 영역 바로 위에 상기 패턴화된 도핑층을 통해 연장되는 하나 이상의 채널 개구부를 규정함 -; 및
상기 패턴화된 도핑층 상으로 그리고 상기 하나 이상의 채널 개구부 내에 제2 반도체 재료 영역을 형성하는 단계
를 포함하는, 이미지 센서 집적 칩을 형성하는 방법.
17. 제16 항에 있어서,
상기 포토다이오드 영역을 형성하는 단계는,
제1 도핑 타입을 갖는 제1 도핑 영역을 형성하기 위해 제1 주입(implantation) 프로세스를 수행하는 단계; 및
제2 도핑 타입을 갖는 제2 도핑 영역을 형성하기 위해 제2 주입 프로세스를 수행하는 단계 - 상기 제2 도핑 영역은 상기 제1 도핑 영역 아래에 위치됨 -
를 포함하는, 이미지 센서 집적 칩을 형성하는 방법.
18. 제17 항에 있어서,
상기 제2 도핑 영역은, 상기 제2 반도체 재료 영역의 바닥 아래에 연장되는 수평으로 연장되는 제2 도핑 영역, 및 상기 제2 반도체 재료 영역의 측벽을 따라 연장되는 수직으로 연장되는 제2 도핑 영역을 포함하는, 이미지 센서 집적 칩을 형성하는 방법.
19. 제16 항에 있어서,
상기 기판의 상부 표면 내에 리세스를 형성하기 위해 상기 기판을 패터닝하는 단계;
상기 리세스 내에 상기 제2 반도체 재료 영역을 형성하는 단계; 및
상기 기판 위로부터 과잉의 상기 제2 반도체 재료 영역을 제거하기 위해 평탄화 프로세스를 수행하는 단계
를 더 포함하는, 이미지 센서 집적 칩을 형성하는 방법.
20. 제16 항에 있어서,
상기 기판의 상부 표면보다 아래로 상기 제2 반도체 재료 영역을 리세싱하기 위해 에칭 프로세스를 수행하는 단계;
상기 제2 반도체 재료 영역 위에 캡핑층을 형성하는 단계; 및
상기 캡핑층 내에 도핑된 콘택트 영역을 형성하는 단계
를 더 포함하는, 이미지 센서 집적 칩을 형성하는 방법.

Claims (10)

  1. 이미지 센서 집적 칩으로서,
    제1 반도체 재료 영역을 포함하는 기판 내에 배치된 포토다이오드 영역;
    상기 기판 상에 배치된 제2 반도체 재료 영역;
    상기 기판과 상기 제2 반도체 재료 영역 사이에 배열된 패턴화된 도핑층
    을 포함하고,
    상기 제2 반도체 재료 영역은 상기 제2 반도체 재료 영역의 바닥 표면에 연결되는 측벽을 포함하고, 상기 측벽은 상기 패턴화된 도핑층을 통해 연장되고, 상기 바닥 표면은 상기 포토다이오드 영역 바로 위에 있는, 이미지 센서 집적 칩.
  2. 제1 항에 있어서,
    상기 패턴화된 도핑층의 측벽은, 상기 포토다이오드 영역 바로 위에 있는 계면을 따라 상기 제2 반도체 재료 영역의 상기 측벽과 측방향으로 접촉하는, 이미지 센서 집적 칩.
  3. 제1 항에 있어서,
    상기 기판은, 상기 기판의 상부 표면 내에 리세스(recess)를 규정하는 측벽들 및 수평으로 연장되는 표면을 포함하고, 상기 제2 반도체 재료 영역은, 상기 리세스 내에 배치되는, 이미지 센서 집적 칩.
  4. 제1 항에 있어서,
    상기 제2 반도체 재료 영역은, 상기 패턴화된 도핑층의 바닥보다 아래로 수직으로 연장되는, 이미지 센서 집적 칩.
  5. 제1 항에 있어서,
    상기 패턴화된 도핑층은, 상기 제1 반도체 재료 영역과 상기 제2 반도체 재료 영역 사이에 측방향으로 및 수직방향으로 모두로 존재하는, 이미지 센서 집적 칩.
  6. 제1 항에 있어서,
    상기 포토다이오드 영역은,
    제1 도핑 타입을 갖는 제1 도핑 영역 - 상기 제1 도핑 영역은, 상기 제2 반도체 재료 영역의 상기 바닥 표면 바로 아래에 있음 -; 및
    제2 도핑 타입을 갖는 제2 도핑 영역 - 상기 제2 도핑 영역은, 상기 제1 도핑 영역의 바닥과 접촉하는 수평으로 연장되는 제2 도핑 영역에 결합된 수직으로 연장되는 제2 도핑 영역을 포함함 -
    을 포함하는, 이미지 센서 집적 칩.
  7. 이미지 센서 집적 칩으로서,
    실리콘 기판 내에 배치된 포토다이오드 영역;
    상기 실리콘 기판 상에 배치되고, 상기 포토다이오드 영역 바로 위에 놓이는 측벽들을 구비하는 패턴화된 도핑 실리콘층;
    상기 패턴화된 도핑 실리콘층 상에 배치된 게르마늄 영역 - 상기 게르마늄 영역은, 상기 게르마늄 영역의 하부 표면으로부터, 바로 상기 패턴화된 도핑 실리콘층의 상기 측벽들 사이로 외측으로 연장되는 돌출부를 포함함 -;
    도핑 영역에 결합된 제1 인터커넥트(interconnect) - 상기 도핑 영역은, 상기 제1 인터커넥트로부터 상기 포토다이오드 영역으로 연장됨 -; 및
    제1 도핑된 콘택트 영역에 결합된 제2 인터커넥트 - 상기 제1 도핑된 콘택트 영역은, 상기 포토다이오드 영역과 상기 게르마늄 영역의 상기 돌출부 모두의 바로 위에서 상기 게르마늄 영역 내에 배치됨 -
    를 포함하는, 이미지 센서 집적 칩.
  8. 제7 항에 있어서,
    상기 게르마늄 영역 및 상기 실리콘 기판 위에 배치된 유전체 구조체를 더 포함하고, 상기 유전체 구조체는, 상기 제1 인터커넥트 및 상기 제2 인터커넥트를 측방향으로 둘러싸는, 이미지 센서 집적 칩.
  9. 제7 항에 있어서,
    상기 실리콘 기판 아래에 배치되고, 상기 제1 인터커넥트를 둘러싸는 제1 유전체 구조체; 및
    상기 게르마늄 영역 위에 배치되고, 상기 제2 인터커넥트를 둘러싸는 제2 유전체 구조체
    를 더 포함하는, 이미지 센서 집적 칩.
  10. 이미지 센서 집적 칩을 형성하는 방법으로서,
    제1 반도체 재료 영역을 포함하는 기판 내에 포토다이오드 영역을 형성하는 단계;
    상기 기판의 외측 표면을 따라 그리고 상기 포토다이오드 영역 위에 도핑층을 형성하는 단계;
    상기 도핑층을 패터닝하여 하나 이상의 측벽을 갖는 패턴화된 도핑층을 형성하는 단계 - 상기 하나 이상의 측벽은, 상기 포토다이오드 영역 바로 위에 상기 패턴화된 도핑층을 통해 연장되는 하나 이상의 채널 개구부를 규정함 -; 및
    상기 패턴화된 도핑층 상으로 그리고 상기 하나 이상의 채널 개구부 내에 제2 반도체 재료 영역을 형성하는 단계
    를 포함하는, 이미지 센서 집적 칩을 형성하는 방법.
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