JP2020516147A - 情報処理方法、機器、及び通信装置 - Google Patents

Abstract

本願は、符号化方法、機器、通信装置、及び通信システムを開示する。方法は、入力ビットシーケンスを、低密度パリティチェックＬＤＰＣ行列を用いて符号化するステップを含み、前記ＬＤＰＣ行列は、リフティング係数Ｚ及び基本行列に基づき取得され、前記基本行列は、図３Ｂ−１〜図３Ｂ−１０に示される行列のうちの１つの中の行０〜行４及び列０〜列２６を含み、又は、前記基本行列は、図３Ｂ−１〜図３Ｂ−１０に示される行列のうちの１つの中の行０〜行４及び列０〜列２６のうちの一部を含む。本願における符号化方法、機器、通信装置、及び通信システムは、チャネル符号化要件を満たすことができる。

Description

本願の実施形態は、通信分野に関し、特に情報処理方法及び通信機器に関する。

低密度パリティチェック（low density parity check，LDPC）コードは、疎パリティチェック行列を有する線形ブロックコードの一種であり、柔軟な構造及び復号複雑性の低さにより特徴付けられる。ＬＤＰＣコードの復号は部分的に並列の反復復号アルゴリズムを使用するので、ＬＤＰＣコードは、従来のＴｕｒｂｏコードより高いスループットを有する。ＬＤＰＣコードは、チャネル送信信頼性及び電力利用を向上するために、通信システム内で誤り訂正コードとして使用され得る。ＬＤＰＣコードは、宇宙通信、光ファイバ通信、個人通信システム、ＡＤＳＬ、磁気記録装置、等に更に広く適用され得る。現在、ＬＤＰＣコード方式は、第５世代移動体通信においてチャネル符号化方式の１つとして検討されている。

実際の適用では、異なる特殊構造により特徴付けられるＬＤＰＣ行列が使用され得る。特殊構造を有するＬＤＰＣ行列Ｈは、準循環（quasi cycle，QC）構造を有するＬＤＰＣ基本行列を拡張することにより取得され得る。ＱＣ−ＬＤＰＣ行列を使用する符号化方式は、高度な並列処理を備えるハードウェアに適し、より高いスループットを提供する。ＬＤＰＣ行列は、チャネル符号化に適用可能に設計され得る。

ＱＣ−ＬＤＰＣは、高度な並列処理を備えるハードウェアに適し、より高いスループットを提供する。ＬＤＰＣ行列は、チャネル符号化に適用可能に設計され得る。

本願の実施形態は、情報処理方法、並びに通信機器及びシステムを提供して、複数の長さの情報ビットシーケンスの符号化及び復号をサポートする。

第１の態様によると、符号化方法及びエンコーダが提供される。エンコーダは、入力シーケンスを低密度パリティチェックＬＤＰＣ行列を用いて符号化する。

第２の態様によると、復号方法及びデコーダが提供される。デコーダは、入力シーケンスを低密度パリティチェックＬＤＰＣ行列を用いて復号する。

第１態様又は第２態様の第１実装では、ＬＤＰＣ行列はリフティング係数Ｚ及び基本行列に基づき取得される。

前述の実装に基づき、基本グラフ３０ａの基本行列は、行列３０ｂ−１０、３０ｂ−１１、３０ｂ−２０、３０ｂ−２１、３０ｂ−３０、３０ｂ−４０、３０ｂ−５０、３０ｂ−６０、３０ｂ−７０、及び３０ｂ−８０のうちの１つの中の行０〜行４及び列０〜列２６を含んでよい。又は、基本行列は、行列３０ｂ−１０、３０ｂ−１１、３０ｂ−２０、３０ｂ−２１、３０ｂ−３０、３０ｂ−４０、３０ｂ−５０、３０ｂ−６０、３０ｂ−７０、及び３０ｂ−８０のうちの１つの中の行０〜行４及び列０〜列２６の一部を含む。又は、基本行列は、行／列置換を、行列３０ｂ−１０〜３０ｂ−８０のうちの１つの中の行０〜行４及び列０〜列２６を含む行列に対して実行することにより取得された行列であってよい。又は、基本行列は、行／列置換を、行列３０ｂ−１０、３０ｂ−１１、３０ｂ−２０、３０ｂ−２１、３０ｂ−３０、３０ｂ−４０、３０ｂ−５０、３０ｂ−６０、３０ｂ−７０、及び３０ｂ−８０のうちの１つの中の行０〜行４及び列０〜列２６の一部を含む行列に対して実行することにより取得された行列であってよい。

更に、基本グラフ３０ａの基本行列は、行列３０ｂ−１０、３０ｂ−１１、３０ｂ−２０、３０ｂ−２１、３０ｂ−３０、３０ｂ−４０、３０ｂ−５０、３０ｂ−６０、３０ｂ−７０、及び３０ｂ−８０のうちの１つの中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含んでよい。又は、基本行列は、行／列置換を、行列３０ｂ−１０、３０ｂ−１１、３０ｂ−２０、３０ｂ−２１、３０ｂ−３０、３０ｂ−４０、３０ｂ−５０、３０ｂ−６０、３０ｂ−７０、及び３０ｂ−８０のうちの１つの中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含む行列に対して実行することにより取得された行列であってよい。ここで、５≦ｍ≦４６、及び２７≦ｎ≦６８である。

異なるコードブロック長をサポートするために、ＬＤＰＣコードは、異なるリフティング係数Ｚを必要とする。前述の実装に基づき、可能な実装では、異なるリフティング係数Ｚに基づき、異なるリフティング係数Ｚに対応する基本行列が使用される。例えば、Ｚ＝ａ×２^ｊ、０≦ｊ＜７、及びａ∈｛２，３，５，７，９，１１，１３，１５｝。

ａ＝２の場合、基本行列は、行列３０ｂ−１０又は３０ｂ−１１の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−１０又は３０ｂ−１１の中の行０〜行４及び列０〜列２６の一部を含む。さらに、基本行列は、行列３０ｂ−１０又は３０ｂ−１１の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含む。

ａ＝３の場合、基本行列は、行列３０ｂ−２０又は３０ｂ−２１の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−２０又は３０ｂ−２１の中の行０〜行４及び列０〜列２６の一部を含む。さらに、基本行列は、行列３０ｂ−２０又は３０ｂ−２１の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含む。

ａ＝５の場合、基本行列は、行列３０ｂ−３０の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−３０の中の行０〜行４及び列０〜列２６の一部を含む。さらに、基本行列は、行列３０ｂ−３０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含む。

ａ＝７の場合、基本行列は、行列３０ｂ−４０の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−４０の中の行０〜行４及び列０〜列２６の一部を含む。さらに、基本行列は、行列３０ｂ−４０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含む。

ａ＝９の場合、基本行列は、行列３０ｂ−５０の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−５０の中の行０〜行４及び列０〜列２６の一部を含む。さらに、基本行列は、行列３０ｂ−５０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含む。

ａ＝１１の場合、基本行列は、行列３０ｂ−６０の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−６０の中の行０〜行４及び列０〜列２６の一部を含む。さらに、基本行列は、行列３０ｂ−６０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含む。

ａ＝１３の場合、基本行列は、行列３０ｂ−７０の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−７０の中の行０〜行４及び列０〜列２６の一部を含む。さらに、基本行列は、行列３０ｂ−７０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含む。

ａ＝１５の場合、基本行列は、行列３０ｂ−８０の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−８０の中の行０〜行４及び列０〜列２６の一部を含む。さらに、基本行列は、行列３０ｂ−８０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含む。

基本行列は、行／列置換を、前述の基本行列に対して実行することにより取得された行列であってよい。

さらに、代替として、前述の実装に基づき、ＬＤＰＣ行列は、リフティング係数Ｚ及び前述の基本行列の各々をオフセットすることにより取得された行列Ｈｓに基づき取得されてよく、又はリフティング係数Ｚ、及び行／列置換を前述の基本行列の各々をオフセットすることにより取得された行列Ｈｓに対して実行することにより取得された行列に基づき取得されてよい。前述の基本行列の各々をオフセットするステップは、１つ以上の列の中の０以上のシフト値をオフセットだけ増大又は減少するステップを含んでよい。

前述の実装におけるＬＤＰＣ行列の基本グラフ及び基本行列は、複数のブロック長のコードブロックの性能要件を満たすことができる。

前述の態様又は該態様の可能な実装のうちのいずれか１つに基づき、別の可能な実装では、方法は、リフティング係数Ｚを決定するステップを更に含む。例えば、リフティング係数Ｚの値は、入力シーケンスの長さＫに基づき決定される。Ｋｂ・Ｚ_０≧Ｋを満たす最小値Ｚ_０は、サポートされるリフティング係数セットから、リフティング係数Ｚの値として決定されてよい。可能な設計では、ＫｂはＬＤＰＣコードの基本行列の中の情報ビットに対応する列の列数であってよい。例えば、基本グラフ３０ａでは、Ｋｂ＝２２である。別の可能な設計では、Ｋｂの値は、Ｋの値に伴い変化してよいが、ＬＤＰＣコードの基本行列の中の情報ビットに対応する列の列数を超えない。例えば、Ｋが第１閾より大きいとき、Ｋｂ＝２２であり、Ｋが第１閾以下のとき、Ｋｂ＝２１である。代替として、Ｋが第１閾より大きいとき、Ｋｂ＝２２であり、Ｋが第１閾以下、且つ第２閾より大きいとき、Ｋｂ＝２１であり、Ｋが第２閾以下のとき、Ｋｂ＝２０である。

リフティング係数Ｚは、エンコーダ又はデコーダにより、入力シーケンスの長さＫに基づき決定されてよく、又は別のコンポーネントにより決定されエンコーダ又はデコーダに入力パラメータとして提供されてよい。

任意で、ＬＤＰＣ行列は、取得したリフティング係数Ｚ及びリフティング係数Ｚに対応する基本行列に基づき取得されてよい。

第１の態様又は第２の態様の第２の実装では、ＬＤＰＣ行列はリフティング係数Ｚ及びＬＤＰＣ行列のパラメータに基づき取得される。

ＬＤＰＣ行列のパラメータは、行インデックス、非ゼロ要素の位置する列位置、及び非ゼロ要素のシフト値を含んでよく、表３−１０、表３−１１、表３−２０、表３−２１、表３−３０、表３−４０、表３−５０、表３−６０、表３−７０、及び表３−８０の観点で格納される。パラメータは、行重みを更に含んでよい。非ゼロ要素の位置する列位置は、非ゼロ要素のシフト値と１対１対応にある。

したがって、エンコーダは、入力シーケンスをリフティング係数Ｚ及びＬＤＰＣ行列のパラメータに基づき符号化する。表３−１０に基づき格納されたパラメータは行列３０ｂ−１０に対応し、表３−１１に基づき格納されたパラメータは行列３０ｂ−１１に対応し、表３−２０に基づき格納されたパラメータは行列３０ｂ−２０に対応し、表３−２１に基づき格納されたパラメータは行列３０ｂ−２１に対応し、表３−３０に基づき格納されたパラメータは行列３０ｂ−３０に対応し、表３−４０に基づき格納されたパラメータは行列３０ｂ−４０に対応し、表３−５０に基づき格納されたパラメータは行列３０ｂ−５０に対応し、表３−６０に基づき格納されたパラメータは行列３０ｂ−６０に対応し、表３−７０に基づき格納されたパラメータは行列３０ｂ−７０に対応し、表３−８０に基づき格納されたパラメータは行列３０ｂ−８０に対応する。

送信端にある通信装置では、入力シーケンスをＬＤＰＣ行列を用いて符号化するステップは、
入力シーケンスを、リフティング係数Ｚに対応するＬＤＰＣ行列を用いて符号化するステップ、又は、入力シーケンスを行列を用いて符号化するステップであって、該行列は行／列置換をリフティング係数Ｚに対応するＬＤＰＣ行列に対して実行することにより取得される、ステップ、を含んでよい。本願では、行／列置換は、行置換、列置換、又は行置換及び列置換を表す。

受信端にある通信装置では、入力シーケンスをＬＤＰＣ行列を用いて復号するステップは、
入力シーケンスを、リフティング係数Ｚに対応するＬＤＰＣ行列を用いて復号するステップ、又は、入力シーケンスを行列を用いて符号化するステップであって、該行列は行／列置換をリフティング係数Ｚに対応するＬＤＰＣ行列に対して実行することにより取得される、ステップ、を含んでよい。本願では、行／列置換は、行置換、列置換、又は行置換及び列置換を表す。

可能な実装では、ＬＤＰＣ行列はメモリに格納されてよく、入力シーケンスはＬＤＰＣ行列を用いて符号化され、又は置換（行／列置換）若しくはリフティングは、ＬＤＰＣ行列に基づき実行されて、符号化のために使用可能なＬＤＰＣ行列を取得する。

別の可能な実装では、１つ以上のパラメータが格納されてよく、符号化又は復号のために使用されるＬＤＰＣ行列は、１つ以上のパラメータに基づき取得されてよく、したがって、入力シーケンスはＬＤＰＣ行列に基づき符号化又は復号され得る。１つ以上のパラメータは、以下：基本グラフ、基本行列、行／列置換を基本グラフ又は基本行列に基づき実行することにより取得された置換された行列、基本グラフ又は基本行列に基づくリフティングされた行列、基本行列の中の非ゼロ要素のシフト値、又はＬＤＰＣ行列の取得に関連する任意のパラメータ、のうちの少なくとも１つを含む。

更に別の可能な実装では、ＬＤＰＣ行列の基本行列はメモリに格納されてよい。

更に別の可能な実装では、ＬＤＰＣ行列の基本行列はメモリに格納されてよく、ＬＤＰＣ行列の基本行列の中の非ゼロ要素のシフト値はメモリに格納されてよい。

更に別の可能な実装では、ＬＤＰＣ行列のパラメータは、表３−１０〜表３−８０の観点でメモリに格納される。

前述の可能な実装に基づき、可能な設計では、ＬＤＰＣ符号化又は復号のために使用される基本グラフ及び基本行列のうちの少なくとも１つは、行置換、又は列置換、又は行置換及び列置換を、前述のＬＤＰＣ行列の基本グラフ及び基本行列のうちの少なくとも１つに対して実行することにより取得される。

第３の態様によると、通信機器が提供される。通信機器は、前述の方法の設計を実行するよう構成される対応するモジュールを含んでよい。モジュールは、ソフトウェア及び／又はハードウェアであってよい。

可能な設計では、第３の態様で提供される通信機器は、プロセッサ及び通信機コンポーネントを含む。プロセッサ及び通信機コンポーネントは、前述の符号化又は復号方法の機能を実装するよう構成されてよい。本設計では、通信機器が端末、基地局、又は別のネットワーク装置である場合、通信機器の通信機コンポーネントは、通信機であってよい。通信機器がベースバンドチップ又はベースバンド処理ボードである場合、通信機器の通信機コンポーネントは、ベースバンドチップ又はベースバンド処理ボードの入力／出力回路であってよく、入力／出力信号を受信／送信するよう構成される。任意で、通信機器は、データ及び／又は命令を格納するよう構成されるメモリを更に含んでよい。

一実装では、プロセッサは、第１の態様によるエンコーダ及び決定ユニットを含んでよい。決定ユニットは、入力シーケンスを符号化するために必要なリフティング係数Ｚを決定するよう構成される。エンコーダは、入力シーケンスを、リフティング係数Ｚに対応するＬＤＰＣ行列を用いて符号化するよう構成される。

別の実装では、プロセッサは、第２の態様によるデコーダ及び取得ユニットを含んでよい。取得ユニットは、ＬＤＰＣコードのソフト値及びリフティング係数Ｚを取得するよう構成される。デコーダは、ＬＤＰＣコードのソフト値を、リフティング係数Ｚに対応する基本行列Ｈ_Ｂに基づき復号して、情報ビットシーケンスを取得するよう構成される。

第４の態様によると、１つ以上のプロセッサを含む通信機器が提供される。

可能な設計では、１つ以上のプロセッサは、第１の態様におけるエンコーダの機能を実装してよい。別の可能な設計では、第１の態様におけるエンコーダはプロセッサの一部であってよい。プロセッサは、第１の態様におけるエンコーダの機能に加えて、他の機能を実装してよい。

可能な設計では、１つ以上のプロセッサは、第２の態様において記載したデコーダの機能を実装してよい。別の可能な設計では、第２の態様におけるデコーダはプロセッサの一部であってよい。

任意で、通信機器は、通信機及びアンテナを更に含んでよい。

任意で、通信機器は、トランスポートブロックＣＲＣを生成するよう構成されるコンポーネント、コードブロックセグメント化及びＣＲＣ付加を実行するよう構成されるコンポーネント、インターリービングを実行するよう構成されるインターリーバ、変調処理を実行するよう構成される変調器、等を更に含んでよい。

任意で、通信機器は、復調を実行するよう構成される復調器、デインターリービングを実行するよう構成されるデインターリーバ、デレートマッチングを実行するよう構成されるコンポーネント、等を更に含んでよい。これらのコンポーネントの機能は、１つ以上のプロセッサを用いて実装されてよい。

可能な設計では、これらのコンポーネントの機能は、１つ以上のプロセッサを用いて実装されてよい。

第５の態様によると、本願の一実施形態は、通信システムを提供する。システムは、第３の態様において記載された通信機器を含む。

第６の態様によると、本願の一実施形態は、通信システムを提供する。システムは、第４の態様において記載された１つ以上の通信機器を含む。

別の態様によると、本願の一実施形態は、コンピュータ記憶媒体を提供する。コンピュータ記憶媒体は、プログラムを格納し、該プログラムがコンピュータ上で実行されると、該コンピュータは前述の態様のいずれかによる方法を実行する。

本願の更に別の態様によると、命令を含むコンピュータプログラムプロダクトが提供される。コンピュータプログラムプロダクトがコンピュータ上で実行されると、該コンピュータは、前述の態様のいずれかによる方法を実行する。

本願の実施形態における情報処理方法、機器、通信装置、及び通信システムによると、システムの柔軟なコード長及びコードレート要件が、符号化性能及びエラーフロアの観点で満たされ得る。

ＬＤＰＣコード方式における基本グラフ、基本行列、及び基本行列の循環置換行列の概略図である。

ＬＤＰＣコードの基本グラフの概略構造図である。

本願の一実施形態によるＬＤＰＣコードの基本グラフの概略図である。

本願の一実施形態による基本行列の概略図である。

本願の一実施形態による別の基本行列の概略図である。

本願の一実施形態による別の基本行列の概略図である。

本願の一実施形態による別の基本行列の概略図である。

本願の一実施形態による別の基本行列の概略図である。

本願の一実施形態による別の基本行列の概略図である。

本願の一実施形態による別の基本行列の概略図である。

本願の一実施形態による別の基本行列の概略図である。

本願の一実施形態による別の基本行列の概略図である。

本願の一実施形態による別の基本行列の概略図である。

本願の一実施形態による性能の概略図である。

本願の別の実施形態による情報処理方法のフローチャートである。

本願の別の実施形態による情報処理方法のフローチャートである。

本願の別の実施形態による情報処理機器の概略構造図である。

本願の別の実施形態による通信システムの概略図である。

本願の別の実施形態による基本行列のシフト値の概略図である。

理解を容易にするために、本願で使用される幾つかの用語が以下に説明される。

本願では、用語「ネットワーク」及び「システム」は通常同義的に使用され、用語「機器」及び「装置」も通常同義的に使用される。当業者は、用語の意味を理解できる。「通信機器」は（ベースバンドチップ、デジタル信号処理チップ、又は汎用チップのような）チップ、端末、基地局、又は別のネットワーク装置であってよい。端末は、通信機能を有する装置であり、ハンドヘルド装置、車内装置、ウェアラブル装置、コンピューティング装置、無線モデムに接続された別の処理装置、又は無線通信機能を有する同様のものを含み得る。端末は、異なるネットワークにおいて異なる名称、例えば、ユーザ機器、移動局、加入者ユニット、局、携帯電話機、パーソナルデジタルアシスタント、無線モデム、無線通信装置、ハンドヘルド装置、ラップトップコンピュータ、コードレス電話機、及び無線ローカルループ局、を有してよい。説明を容易にするために、本願では、これらの装置は簡単に端末と呼ばれる。基地局（base station，BS）は、基地局装置とも呼ばれ、無線通信機能を提供するために、無線アクセスネットワーク内に配置される装置である。基地局は、異なる無線アクセスシステムにおいて異なる名称を有してよい。例えば、ユニバーサルモバイルテレコミュニケーションシステム（Universal Mobile Telecommunications System，UMTS）ネットワークにおける基地局はＮｏｄｅＢ（NodeＢ）と呼ばれ、ＬＴＥネットワークにおける基地局は進化型ＮｏｄｅＢ（evolved NodeＢ，eNＢ又はeNodeＢ）と呼ばれ、新無線（new radio，NR）ネットワークにおける基地局は送受信点（transmission reception point，TRP）若しくは次世代ＮｏｄｅＢ（generation nodeＢ，gNＢ）と呼ばれ、又は別の進化型ネットワークにおける基地局は別の名称を有してよい。これは、本願において限定されない。

以下は、本願の実施形態における技術的ソリューションを本願の実施形態において添付の図面を参照して記載する。

ＬＤＰＣコードは、パリティチェック行列Ｈを用いて定めることができる。ＬＤＰＣコードのパリティチェック行列Ｈは、基本グラフ（base graph）及びシフト（shift）値を用いて取得され得る。基本グラフは、通常、ｍ×ｎ個の行列エントリ（entry）を含んでよく、ｍ行ｎ列の行列を用いて表現され得る。行列要素の値は０又は１のいずれかである。値が０の要素は、時としてゼロ要素と呼ばれ、これはサイズＺ×Ｚの全ゼロ行列（zero matrix）で置き換えられてよい。値が１の要素は、時として非ゼロ要素と呼ばれ、これはサイズＺ×Ｚの循環置換行列（circular permutation matrix）で置き換えられてよい。言い換えると、各行列要素は、１つの全ゼロ行列又は１つの循環置換行列を表す。図１は、ｍ＝５且つｎ＝２７でありＱＣ構造を有するＬＤＰＣコードの基本グラフの例１０ａを示す。留意すべきことに、本明細書では、単に説明を容易にするために、基本グラフ及び行列の行インデックス及び列インデックスは、全て０から開始する番号を付される。例えば、列０は基本グラフ及び行列の１番目の列を表し、１番目の列は基本グラフ及び行列の２番目の列を表し、行０は基本グラフ及び行列の１番目の行を表し、行１は基本グラフ及び行列の２番目の行を表し、以下同様である。

行インデックス及び列インデックスは、代替として、１から開始する番号を付されてよく、この場合、本明細書に示される行インデックス及び列インデックスは１だけ増大されて、対応する行インデックス及び列インデックスを得ることが理解され得る。例えば、行インデックス及び列インデックスが１から開始する番号を付される場合、列１は基本グラフ及び行列の１番目の列を表し、列２は基本グラフ及び行列の２番目の列を表し、行１は基本グラフ及び行列の１番目の行を表し、行２は基本グラフ及び行列の２番目の行を表し、以下同様である。

基本グラフの行ｉ及び列ｊにある要素の値が１であり、該要素のシフト値がＰ_ｉ，ｊであり、Ｐ_ｉ，ｊが０以上の整数である場合、これは、該要素がＰ_ｉ，ｊに対応するサイズＺ×Ｚの循環置換行列により置き換え可能であることを示す。循環置換行列は、サイズＺ×Ｚの恒等行列を右へＰ_ｉ，ｊ回だけ循環シフトすることにより取得され得る。基本グラフの中で値が０の各要素は、サイズＺ×Ｚの全ゼロ行列で置き換えられ、値が１の各要素は、該要素のシフト値に対応するサイズＺ×Ｚの循環置換行列で置き換えられて、ＬＤＰＣコードのパリティチェック行列を得ることが分かる。基本グラフは、シフト値の位置を示すために使用されてよく、基本グラフの中の各非ゼロ要素は、シフト値に対応する。Ｚは、正整数であり、リフティング（lifting）係数とも呼ばれてよく、又は時にはlifting size、lifting factor、等と呼ばれてよい。Ｚは、システムによりサポートされるコードブロックサイズ及び情報データのサイズに基づき決定されてよい。パリティチェック行列Ｈは（ｍ×Ｚ）＊（ｎ×Ｚ）のサイズを有することが分かる。例えば、リフティング係数Ｚが４である場合、各ゼロ要素はサイズ４×４の全ゼロ行列１１ａで置き換えられる。Ｐ_２，３が２である場合、行２及び列３にある非ゼロ要素は４×４循環置換行列１１ｄで置き換えられ、行列１１ｄは、４×４恒等行列１１ｂを右へ２回循環シフトすることにより取得される。Ｐ_２，４が０である場合、行２及び列４にある非ゼロ要素は恒等行列１１ｂで置き換えられる。留意すべきことに、単なる例がここに記載され、該例は限定を構成しない。

Ｐ_ｉ，ｊの値はリフティング係数Ｚに依存してよく、同じ位置にある１の要素について、Ｐ_ｉ，ｊは、異なるリフティング係数Ｚについて異なってよい。実装を容易にするために、時にはパリティチェック行列（ＰＣＭ）（parity check matrix）と呼ばれるｍ行ｎ列の基本行列（base matrix）がシステム内で定められてよい。基本行列の中の要素は、基本グラフの中の要素と１対１対応にある。基本グラフの中のゼロ要素は基本行列の中の同じ位置を有する。行列の中で、ゼロ要素は、値−１又はヌル（null）値により表される。行ｉ及び列ｊにある、基本グラフの中で値が１の非ゼロ要素は、基本行列の中の同じ位置にある非ゼロ要素に対応する。非ゼロ要素は値Ｐ_ｉ，ｊにより表され、Ｐ_ｉ，ｊは、プリセット又は特定リフティング係数Ｚに対して定められたシフト値であってよい。本願の実施形態では、基本行列は、時には基本グラフのシフト行列とも呼ばれる。

図１に示すように、１０ｂは基本グラフ１０ａに対応する基本行列である。

概して、ＬＤＰＣコードの基本グラフ又は基本行列は、ビルトインパンクチャ（built-in puncture）ビットに対応するｐ個の列を更に含んでよく、ｐは０〜２の範囲の整数であってよい。これらの列は、符号化において使用されてよいが、ビルトインパンクチャビットに対応する列を使用する符号化に対応するシステムビットは送信されない。ＬＤＰＣコードの基本行列のコードレートは、Ｒ＝（ｎ−ｍ）／（ｎ−ｐ）を満たす。基本グラフ１０ａを一例として用いると、ビルトインパンクチャビットに対応する２つの列がある場合、コードレートは（２７−５）／（２７−２）＝０．８８であり、８／９に近い。

無線通信システムで使用されるＬＤＰＣコードは、ＱＣ−ＬＤＰＣコードであり、ＱＣ−ＬＤＰＣコードのパリティビットに対応する行列部分は、２重対角線構造又はraptor-like構造を有する。これは、符号化を簡略化し、インクリメンタルリダンダンシハイブリッド再送をサポートできる。ＱＣ−ＬＤＰＣコードのためのデコーダでは、ＱＣ−ＬＤＰＣシフトネットワーク（QC-LDPC shift network，QSN）、Ｂanyanネットワーク、又はＢenesネットワークが、情報の循環シフトを実施するために通常使用される。

raptor-like構造を有するＱＣ−ＬＤＰＣコードの基本グラフは、ｍ行ｎ列の行列である。基本グラフは、５個の部分行列：Ａ、Ｂ、Ｃ、Ｄ、及びＥを含んでよい。ここで、行列の重みは、非ゼロ要素の数により決定され、行の重み（row weight）は行の中の非ゼロ要素の数を表し、列の重み（column weight）は列の中の非ゼロ要素の数を表す。図２に２００に示されるように：

部分行列Ａは、ｍ_Ａ行及びｎ_Ａ列を含む行列であり、該部分行列Ａのサイズはｍ_Ａ×ｎ_Ａである。各列は、ＬＤＰＣコードの中のＺ個のシステムビットに対応し、システムビットは時には情報ビットと呼ばれる。

部分行列Ｂは、ｍ_Ａ行及びｍ_Ａ列を含む行列であり、該部分行列Ｂのサイズはｍ_Ａ×ｍ_Ａである。各列は、ＬＤＰＣコードの中のＺ個のパリティビットに対応する。図２の２０ａに示すように、部分行列Ｂは、２重対角線構造及び列重みが３である行列の列（重み３の列と略される）を有する部分行列Ｂ’を含み、重み３の列は部分行列Ｂ’の左側に位置してよい。部分行列Ｂは、列重みが１である１つ以上の行列の列（重み１の列と略される）を更に含んでよい。例えば、可能な実装は、図２の２０ｂ又は２０ｃに示される。

通常、部分行列Ａ及び部分行列Ｂに基づき生成される行列は、コア行列と呼ばれてよく、高コードレート符号化をサポートするために使用されてよい。

部分行列Ｃは、全ゼロ行列であり、ｍ_Ａ×ｍ_Ｄのサイズを有する。

部分行列Ｅは、恒等行列であり、ｍ_Ｄ×ｍ_Ｄのサイズを有する。

部分行列Ｄは、ｍ_Ｄ×（ｎ_Ａ＋ｍ_Ａ）のサイズを有し、通常、低コードレートのためにパリティビットを生成するために使用されてよい。

基本グラフは数学的定義の観点から上述されたことが理解され得る。部分行列Ｃは全ゼロ行列であり、Ｅは恒等行列であるので、可能な実装では、部分行列Ａ及び部分行列Ｂを含む行列、又は部分行列Ａ、部分行列Ｂ、及び部分行列Ｄを含む行列は、符号化又は復号における行列の基本グラフを単に表すために使用されてよい。

部分行列Ｃ及び部分行列Ｅは、比較的明確な構造を有するので、部分行列Ａ、部分行列Ｂ、及び部分行列Ｄの構造は、ＬＤＰＣコードの符号化及び復号性能に影響を与える要因のうちの１つである。

raptor-like構造を有するＬＤＰＣ行列が符号化のために使用されるとき、可能な実装では、部分行列Ａ及び部分行列Ｂを含む行列、言い換えるとコア行列は、先ず符号化のために使用されてよく、部分行列Ｂに対応する１つ以上のパリティビットを取得し、次に行列全体が、符号化のために使用されて、部分行列Ｅに対応する１つ以上のパリティビットを取得する。部分行列Ｂは、２重対角線構造及び１つ以上の重み１の列を有する部分行列Ｂ’を含み得るので、符号化中、２重対角線構造に対応するパリティビットが先ず取得されてよく、次に、重み１の列に対応するパリティビットが取得されてよい。

以下は、例示的な符号化実装を提供する。部分行列Ａ及び部分行列Ｂを含むコア行列がＨ_ｃｏｒｅであると仮定する。Ｈ_ｃｏｒｅの中の最後の行及び最後の列は、Ｈ_ｃｏｒｅから除去される。言い換えると、Ｈ_ｃｏｒｅの中の重み１の列及び重み１の列の中の非ゼロ要素が位置する行は、Ｈ_ｃｏｒｅから除去されて、行列Ｈ_{ｃｏｒｅ−ｄｕａｌ}を得る。Ｈ_{ｃｏｒｅ−ｄｕａｌ}のパリティビット部分は、Ｈ_ｅ＝［Ｈ_ｅ１ Ｈ_ｅ２］により表される。Ｈ_ｅ１は重み３の列であり、Ｈ_ｅ２は２重対角線構造を有する。ＬＤＰＣ行列の定義によると、Ｈ_{ｃｏｒｅ−ｄｕａｌ}・［Ｓ Ｐ_ｅ］^Ｔ＝０である。ここで、Ｓは入力シーケンスであり、情報ビットのベクトルにより表され、Ｐ_ｅはパリティビットを含むベクトルであり、［Ｓ Ｐ_ｅ］^Ｔは入力シーケンスＳ及びＰ_ｅにより形成される転置された行列を表す。したがって、Ｈ_{ｃｏｒｅ−ｄｕａｌ}に対応するパリティビットは、先ず、入力シーケンスＳ及びＨ_{ｃｏｒｅ−ｄｕａｌ}に基づき計算されてよい。ここで、入力シーケンスＳは全ての情報ビットを含む。次に、部分行列Ｂの中の１つ以上の重み１の列に対応するパリティビットが、Ｈ_{ｃｏｒｅ−ｄｕａｌ}に対応する取得したパリティビット及び入力シーケンスＳに基づき計算される。この場合、部分行列Ｂに対応する全てのパリティビットが取得されてよい。次に、部分行列Ｅに対応するパリティビットは、部分行列Ｄを符号化することにより、及び入力シーケンスＳ及び部分行列Ｂに対応するパリティビットに基づき、取得される。したがって、全ての情報ビット及び全てのパリティビットが取得される。これらのビットは符号化シーケンス、言い換えるとＬＤＰＣコードワードを形成する。

任意で、ＬＤＰＣコード符号化は、短縮（shortening）操作及びパンクチャリング（puncturing）操作を更に含んでよい。短縮されたビット及びパンクチャリングされたビットは送信されない。

短縮は、通常、情報ビットの最後のビットから開始して実行され、異なる方法で実行されてよい。例えば、短縮されたビットの数がｓ_０である場合、入力シーケンスＳの中の最後のｓ_０個のビットは、既知ビットとして設定され、例えば０又はｎｕｌｌ又は他の値に設定されよく、入力シーケンスＳ’を得る。次に、入力シーケンスＳ’はＬＤＰＣ行列を用いて符号化される。別の例では、入力シーケンスＳの中の最後の（ｓ_０ ｍｏｄ Ｚ）個のビットは、既知ビットとして設定され、例えば０又はｎｕｌｌ又は他の値に設定されてよく、入力シーケンスＳ’を得る。部分行列Ａの中の最後の

個の列が削除されて、ＬＤＰＣ行列Ｈ’を得る。入力シーケンスＳ’はＬＤＰＣ行列Ｈ’を用いて符号化され、又は部分行列Ａの中の最後の

個の列は入力シーケンスＳ’の符号化に加わらない。符号化の後、短縮されたビットは送信されない。

パンクチャリングは、入力シーケンスの中のビルトインパンクチャビット又はパリティビットに対して実行されてよい。パリティビットのパンクチャリングは、通常、パリティビットの中の最後のビットから開始して実行される。代替として、パリティビットのパンクチャリングは、システムのプリセットパンクチャリング順序に従い実行されてよい。可能な実装では、入力シーケンスが先ず符号化され、次にパンクチャリングされる必要のあるビットの数ｐに基づき、パリティビットの中の最後のｐ個のビットが選択され、又はｐ個のビットがシステム内でプリセットされたパンクチャリングシーケンスに基づき選択され、ここで、ｐ個のビットは送信されない。別の可能な実装では、行列の中のパンクチャリングされたビットに対応するｐ個の列及び該列の中の非ゼロ要素が位置するｐ個の行が決定されてよく、行及び列は符号化に加わらず、したがって、対応するパリティビットが生成されない。

留意すべきことに、符号化の実装は、ここで単に一例として使用され、当業者に知られている別の符号化実装が、本願で提供される基本グラフ及び／又は基本行列に基づき使用されてよく、本願において限定は課されない。本願における復号は、複数の復号方法、例えばmin-sum（MS）復号方法又はbelief propagation復号方法を用いて実行されてよい。ＭＳ復号方法は、時にはFlood MS復号方法とも呼ばれる。例えば、入力シーケンスは初期化され、初期化入力シーケンスに対して反復が実行される。ハード決定検出が、反復の後に実行され、ハード決定結果がチェックされる。復号結果がパリティチェック式を満たす場合、復号は成功し、反復処理が終了し、決定結果が出力される。復号結果がパリティチェック式を満たさない場合、反復は最大反復回数により再び実行される。最大反復回数に達したときにチェックが依然として偽である場合、復号は失敗する。理解され得ることに、当業者は、ＭＳ復号の原理が従来知られていることを理解し得る。詳細はここに記載されない。

留意すべきことに、復号方法は、ここで単に一例として使用され、当業者に知られている他の復号方法が、本願で提供される基本グラフ及び／又は基本行列に基づき使用されてよく、本願において限定は課されない。

ＬＤＰＣコードは、通常、基本グラフ又は基本行列の設計に基づき取得されてよい。例えば、ＬＤＰＣコードの性能の上限は、基本グラフ又は基本行列に対して密度進化を実行することにより決定されてよく、ＬＤＰＣコードのエラーフロアは、基本行列の中のシフト値に基づき決定される。符号化又は復号性能を向上すること、及びエラーフロアを低下させることは、基本グラフ及び基本行列を設計する幾つかの目的である。コード長は、無線通信システムの中で大幅に変えられる。例えば、コード長は、２５６０ビット、３８４００ビット、等であってよい。図３Ａは、ＬＤＰＣコードの基本グラフ３０ａの一例を示す。図３Ｂ−１〜図３Ｂ−１０は、基本グラフ３０ａの基本行列の例であり、種々のブロック長の性能要件が満たされ得る。説明及び理解を容易にするために、行インデックス及び列インデックスは、図３Ａ、及び図３Ｂ−１〜３Ｂ−１０の最も上側及び最も左側に別個に示される。

図３Ａは、ＬＤＰＣコードの基本グラフ３０ａの一例を示す。図中、最も上の行の中の０〜６７（つまり、列０〜列６７）は列インデックスを示し、最も左の列の中の０〜４５（つまり、行０〜行４５）は行インデックスを示す。つまり、基本グラフは４６行６８列のサイズを有する。

一実装では、部分行列Ａ及び部分行列Ｂは、ＬＤＰＣコードの基本グラフのコア行列として考えられてよく、高コードレート符号化のために使用されてよい。基本グラフ１０ａに示される５行及び２７列を含む行列は、５行及び２７列を含む行列である基本グラフのコア行列であってよい。

一実装では、部分行列Ａは、ビルトインパンクチャビットに対応する１つ以上の列を含んでよく、例えばビルトインパンクチャビットに対応する２個の列を含んでよい。パンクチャリングの後に、コア行列によりサポート可能なコードレートは０．８８である。

部分行列Ｂは、重み３の列を含んでよい。つまり、部分行列Ｂの列０（コア行列の列２２）の列重みが３である。部分行列Ｂは、部分行列の列１〜列３（コア行列の列２３〜列２５）及び行０〜行３を含む２重対角線構造を有する。部分行列Ｂは、重み１の列（コア行列の列２６）を更に含む。

一実装では、部分行列Ａは、システムビットに対応してよい。システムビットは、時には情報ビットと呼ばれる。部分行列Ａは、ｍ_Ａ行及び２２列のサイズを有し、ｍ_Ａ＝５の場合、部分行列Ａは、基本グラフ３０ａの中の行０〜行４及び列０〜列２１にある要素を含む。

一実装では、部分行列Ｂはパリティビットに対応してよく、部分行列Ｂはｍ_Ａ行ｍ_Ａ列のサイズを有し、基本グラフ３０ａの中の行０〜行４及び列２２〜列２６にある要素を含む。

柔軟なコードレートを得るために、対応するサイズの部分行列Ｃ、部分行列Ｄ、及び部分行列Ｅは、コア行列に基づき追加されてよく、異なるコードレートを得る。部分行列Ｃは全ゼロ行列である。部分行列は恒等行列であり、行列のサイズはコードレートに従い決定され、行列の構造は比較的固定される。したがって、符号化性能及び復号性能は、主にコア行列及び部分行列Ｄにより影響される。行及び列は、コア行列に基づき追加されて、対応するＣ、Ｄ、及びＥを形成する。その結果、異なるコードレートが取得できる。

部分行列Ｄの列数ｍ_Ｄは、部分行列Ａの列数と部分行列Ｂの列数との和であり、部分行列Ｄの行数は、主にコードレートに関連する。基本グラフ３０ａが一例として用いられる。部分行列Ｄの列数は２７列である。ＬＤＰＣコードによりサポートされるコードレートがＲ_ｍである場合、ＬＤＰＣコードの基本グラフ又は基本行列は、ｍ行ｎ列のサイズを有し、ここで、ｎ＝ｎ_Ａ／Ｒ_ｍ＋ｐ、且つｍ＝ｎ−ｎ_Ａ＝ｎ_Ａ／Ｒ_ｍ＋ｐ−ｎ_Ａである。最小コードレートＲ_ｍが１／３であり、ビルトインパンクチャビットに対応する列数ｐが２である、基本グラフ３０ａの例でｎ＝６８、ｍ＝４６の場合、部分行列Ｄの行数ｍ_Ｄは、最大でｍ−ｍ_Ａ＝４６−５＝４１になってよく、０≦ｍ_Ｄ≦４１である。

基本グラフ３０ａが一例として用いられる。部分行列Ｄは、基本グラフ３０ａの中の行５〜行４１にあるｍ_Ｄ個の行を含んでよい。

本願では、基本グラフの中の２個の隣接行について、最大で１個の非ゼロ要素が同じ列内にある場合、２個の行は相互に直交している。基本グラフの中の２個の隣接行について、幾つかの列と異なる他の列では、２個の隣接行について最大で１個の非ゼロ要素が他の列の同じ列内にある場合、２個の行は準直交である。例えば、２個の隣接行について、１個の非ゼロ要素のみが、ビルトインパンクチャビットに対応する列以外の列にある場合、２個の隣接行は準直交である。

基本グラフ３０ａの中の行５〜行４１は、準直交構造を有する複数の行、及び直交構造を有する少なくとも２個の行を含んでよい。例えば、基本グラフ３０ａの中の行５〜行４１は、準直交構造を満たす少なくとも１５個の行を含む。１５個の行のうちの任意の２個の隣接行の中で、ビルトインパンクチャビットに対応する列以外の列の中の同じ列内に最大で１個の非ゼロ要素がある。基本グラフ３０ａの中の行５〜行４１は、直交構造を満たす１０〜２６個の行を更に含んでよい。言い換えると、これらの行では、任意の２個の隣接行について、同じ列内に最大で１個の非ゼロ要素がある。言い換えると、ビルトインパンクチャビットに対応する列内に最大で１個の非ゼロ要素もある。

ｍ_Ｄ＝１５の場合、ＬＤＰＣコードの基本グラフの中の部分行列Ｄは、１５行２７列のサイズを有する。部分行列Ｄは、基本グラフ３０ａの中の行５〜行１９及び列０〜列２６により構成される行列であってよい。ＬＤＰＣコードによりサポートされる対応するコードレートは、２２／４０＝０．５５である。このコードレートで、ＬＤＰＣコードの基本グラフは、基本グラフ３０ａの中の行０〜行１９及び列０〜列４１により構成される行列に対応する。部分行列Ｅは１５行１５列の恒等行列であり、部分行列Ｃは５行１５列の全ゼロ行列である。

ｍ_Ｄ＝１９の場合、ＬＤＰＣコードの基本グラフの中の部分行列Ｄは、１９行２７列のサイズを有する。部分行列Ｄは、基本グラフ３０ａの中の行５〜行２３及び列０〜列２６により構成される行列であってよい。ＬＤＰＣコードによりサポートされる対応するコードレートは、２２／４４＝１／２である。このコードレートで、ＬＤＰＣコードの基本グラフは、基本グラフ３０ａの中の行０〜行２３及び列０〜列４５により形成される行列に対応する。部分行列Ｅは１９行１９列の恒等行列であり、部分行列Ｃは５行１９列の全ゼロ行列である。

ｍ_Ｄが他の値の場合も同じであり、詳細は記載されない。

一設計では、行／列置換は、基本グラフ及び／又は基本行列に対して実行されてよい。言い換えると、行置換、又は列置換、又は行置換及び列置換が実行されてよい。行／列置換の動作は、行重み又は列重みを変えず、非ゼロ要素の数も変えない。したがって、行／列置換により取得される基本グラフ及び／又は基本行列は、システム性能に対して限られた影響しか有しない。全体として、行／列置換によるシステム性能への影響は、許容可能であり、許容範囲内である。例えば、幾つかのシナリオ又は幾つかの範囲では、性能は許容範囲内で低下され、一方で幾つかのシナリオ又は幾つかの範囲では、性能は向上される。全体で、及び全体性能は、大きく影響されない。

例えば、基本グラフ３０ａの中の行３４及び行３６は交換可能であってよく、列４４及び列４５は交換可能であってよい。別の例では、部分行列Ｄは行列Ｆの中のｍ_Ｄ個の行を含み、行置換はｍ_Ｄ個の行に対して実行されなくてよく、又は行置換は、ｍ_Ｄ個の行のうちの１つ以上の行に対して実行されてよく、部分行列Ｅは依然として対角線構造を有し、行置換及び列置換は部分行列Ｅに対して実行されない。例えば、行列Ｆの中の行２７及び行２９は、交換可能であり、部分行列Ｄは部分行列Ｆの中のｍ_Ｄ個の行を含み、部分行列Ｅは依然として対角線構造を有する。基本グラフ又は基本行列が部分行列Ｄを含む場合、列交換がコア行列の中の列に対して実行されるとき、列交換は、対応して部分行列Ｄに対して実行される必要がある。

図３Ｂ−１〜図３Ｂ−１０に示す行列３０ｂ−１０〜３０ｂ−８０は、それぞれ、基本グラフ３０ａの複数の基本行列の設計である。行ｉ及び列ｊにある非ゼロ要素の位置は、基本グラフ３０ａの中で、行列３０ｂ−１０〜３０ｂ−８０の各々の中で、変更されない。行列の各々の中の行ｉ及び列ｊにある非ゼロ要素の値は、シフト値Ｖ_ｉ，ｊであり、ゼロ要素は、基本行列の中で−１又はnullにより表される。基本行列の中の部分行列Ｄの対応する部分は、基本行列のうちの任意の１つの行５〜行４５の中のｍ_Ｄ個の行を含んでよく、ｍ_Ｄの値は、異なるコードレートに基づき選択されてよい。基本グラフが、基本グラフ３０ａに対して行／列変換を実行することにより取得された行列である場合、基本行列も、行列３０ｂ−１０〜３０ｂ−８０のうちの任意の１つに対して行／列変換を実行することにより取得された行列であることが理解され得る。

可能な設計では、ＬＤＰＣコードの基本行列は、図３Ｂ−１〜図３Ｂ−１０に示す行列３０ｂ−１０〜３０ｂ−８０のうちの任意の１つの中の行０〜行４及び列０〜列２６を含んでよい。この場合、図３Ｂ−１〜図３Ｂ−１０に示す行列の行０〜行４及び列０〜列２６を含む行列は、基本行列のコア行列部分として用いられてよい。この設計では、ＬＤＰＣコードの基本行列の他の部分、例えば行列Ｃ、行列Ｄ、又は行列Ｅの構造は限定されない。例えば、図３Ｂ−１〜図３Ｂ−１０に示す任意の構造が使用されてよく、又は他の行列設計が使用されてよい。

別の可能な設計では、ＬＤＰＣコードの基本行列は、図３Ｂ−１〜図３Ｂ−１０に示す行列３０ｂ−１０〜３０ｂ−８０のうちの任意の１つの中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含む行列を含んでよい。ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、且つｎは整数である。

この設計では、ＬＤＰＣコードの基本行列の他の部分の構造は限定されない。例えば、図３Ｂ−１〜図３Ｂ−１０に示す任意の構造が使用されてよく、又は他の行列設計が使用されてよい。

別の可能な設計では、ＬＤＰＣコードの基本行列は、図３Ｂ−１〜図３Ｂ−１０に示す行列３０ｂ−１０〜３０ｂ−８０のうちの任意の１つの中の行０〜行４及び列０〜列２６の一部を含んでよい。例えば、短縮（shortening）及び／又はパンクチャリング（puncturing）は、図３Ｂ−１〜図３Ｂ−１０に示す行列のコア行列部分（行０〜行４及び列０〜列２６）に対して実行されてよい。一実装では、ＬＤＰＣコードの基本行列は、短縮された及び／又はパンクチャリングされたビットに対応する列を含まなくてよい。

この設計では、ＬＤＰＣコードの基本行列の他の部分は限定されない。例えば、図３Ｂ−１〜図３Ｂ−１０に示す構造が参照されてよく、又は他の構造が使用されてよい。

別の可能な設計では、ＬＤＰＣコードの基本行列は、図３Ｂ−１〜図３Ｂ−１０に示す行列３０ｂ−１０〜３０ｂ−８０のうちの任意の１つの中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）のうちの一部を含む行列を含んでよい。ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、且つｎは整数である。例えば、短縮（shortening）及び／又はパンクチャリング（puncturing）が、図３Ｂ−１〜図３Ｂ−１０に示す行列３０ｂ−１０〜３０ｂ−８０のうちの任意の１つの中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）に対して実行されてよい。一実装では、ＬＤＰＣコードの基本行列は、短縮された及び／又はパンクチャリングされたビットに対応する列を含まなくてよい。この設計では、ＬＤＰＣコードの基本行列の別の部分は限定されない。例えば、図３Ｂ−１〜図３Ｂ−１０に示す構造が参照されてよく、又は他の構造が使用されてよい。

一実装では、短縮の動作は、情報ビットに対して実行されてよい。例えば、図３Ｂ−１〜図３Ｂ−１０に示す任意の行列が一例として使用される。列０〜列２１のうちの１つ以上の列が短縮された場合、ＬＤＰＣコードの基本行列は図３Ｂ−１〜図３Ｂ−１０に示す行列の１つ以上の短縮された列を含まなくてよい。例えば、列２１が短縮された場合、ＬＤＰＣコードの基本行列は、行列３０ｂ−１０〜３０ｂ−８０のうちの任意の１つの中の列０〜列２０及び列２２〜列２６を含んでよい。行列３０ｂ−１０〜３０ｂ−８０のうちの任意の１つの中の行０〜行４、列０〜列２０、及び列２２〜列２６を含む行列では、この場合に行列によりサポートされるコードレートは７／８である。

別の実装では、パンクチャリングは、パリティビットに対して実行されてよい。例えば、図３Ｂ−１〜図３Ｂ−１０に示す任意の行列が一例として使用され、列２２〜列２６のうちの１つ以上の列がパンクチャリングされる。ＬＤＰＣコードの基本行列は、図３Ｂ−１〜図３Ｂ−１０に示す行列の中のパンクチャリングされた１つ以上の列を含まなくてよい。例えば、列２６がパンクチャリングされた場合、ＬＤＰＣコードの基本行列は、行列３０ｂ−１０〜３０ｂ−８０のうちの任意の１つの中の列０〜列２５を含んでよい。

異なるリフティング係数ＺがＬＤＰＣコードのために設計されて、異なる長さの情報ビットシーケンスをサポートする。可能な設計では、異なる基本行列が、異なるリフティング係数に対して使用されてよく、比較的高い性能を得る。例えば、リフティング係数Ｚ＝ａ×２^ｊであり、ここで０≦ｊ＜７、且つａ∈｛２，３，５，７，９，１１，１３，１５｝である。表１は、サポートされる可能性のあるリフティング係数セット｛２，３，４，５，６，７，８，９，１０，１１，１２，１３，１４，１５，１６，１８，２０，２２，２４，２６，２８，３０，３２，３６，４０，４４，４８，５２，５６，６０，６４，７２，８０，８８，９６，１０４，１１２，１２０，１２８，１４４，１６０，１７６，１９２，２０８，２２４，２４０，２５６，２８８，３２０，３５２，３８４｝である。最も上の行及び最も左の列を除くセルの各々は、対応するａ及びｊの値に対応するＺの値を表す。例えば、ａ＝２である列及びｊ＝１である行では、Ｚ＝４である。別の例では、ａ＝１１及びｊ＝３では、Ｚ＝８８である。同様に、詳細は記載されない。
［表１］

基本グラフによりサポートされるリフティング係数セットは、表１中のリフティング係数のうちの全部又は一部であってよく、例えば、｛２４，２６，２８，３０，３２，３６，４０，４４，４８，５２，５６，６０，６４，７２，８０，８８，９６，１０４，１１２，１２０，１２８，１４４，１６０，１７６，１９２，２０８，２２４，２４０，２５６，２８８，３２０，３５２，３８４｝であってよく、Ｚは２４以上である。別の例では、リフティング係数セットは、｛２，３，４，５，６，７，８，９，１０，１１，１２，１３，１４，１５，１６，１８，２０，２２｝及び｛２４，２６，２８，３０，３２，３６，４０，４４，４８，５２，５６，６０，６４，７２，８０，８８，９６，１０４，１１２，１２０，１２８，１４４，１６０，１７６，１９２，２０８，２２４，２４０，２５６，２８８，３２０，３５２，３８４｝のうちの１つ以上の和集合であってよい。ここで単なる例が提供されることに留意すべきである。基本グラフによりサポートされるリフティング係数セットは、ａの値に基づき異なる部分集合に分割されてよい。例えば、ａ＝２の場合、リフティング係数Ｚの部分集合は｛２，４，８，１６，３２，６４，１２８，２５６｝のうちの１つ以上を含んでよい。別の例では、ａ＝３の場合、リフティング係数Ｚの部分集合は｛３，６，１２，２４，４８，９６，１９２，３８４｝のうちの１つ以上を含んでよい、等である。

基本グラフによりサポートされるリフティング係数セットは、ａの異なる値に基づき分割されてよく、対応する基本行列が決定される。

ａ＝２、又はリフティング係数Ｚの値が｛２，４，８，１６，３２，６４，１２８，２５６｝のうちの１つである場合、基本行列は、行列３０ｂ−１０又は３０ｂ−１１の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−１０又は３０ｂ−１１の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数であり、又は、基本行列は、行列３０ｂ−１０又は３０ｂ−１１の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）の一部を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数である。

ａ＝３、又はリフティング係数Ｚの値が｛３，６，１２，２４，４８，９６，１９２，３８４｝のうちの１つである場合、基本行列は、行列３０ｂ−２０又は３０ｂ−２１の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−２０又は３０ｂ−２１の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数であり、又は、基本行列は、行列３０ｂ−２０又は３０ｂ−２１の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）の一部を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数である。

ａ＝５、又はリフティング係数Ｚの値が｛５，１０，２０，４０，８０，１６０，３２０｝のうちの１つである場合、基本行列は、行列３０ｂ−３０の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−３０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数であり、又は、基本行列は、行列３０ｂ−３０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）の一部を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数である。

ａ＝７、又はリフティング係数Ｚの値が｛７，１４，２８，５６，１１２，２２４｝のうちの１つである場合、基本行列は、行列３０ｂ−４０の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−４０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数であり、又は、基本行列は、行列３０ｂ−４０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）の一部を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数である。

ａ＝９、又はリフティング係数Ｚの値が｛９，１８，３６，７２，１４４，２８８｝のうちの１つである場合、基本行列は、行列３０ｂ−５０の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−５０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数であり、又は、基本行列は、行列３０ｂ−５０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）の一部を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数である。

ａ＝１１、又はリフティング係数Ｚの値が｛１１，２２，４４，８８，１７６，３５２｝のうちの１つである場合、基本行列は、行列３０ｂ−６０の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−６０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数であり、又は、基本行列は、行列３０ｂ−６０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）の一部を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数である。

ａ＝１３、又はリフティング係数Ｚの値が｛１３，２６，５２，１０４，２０８｝のうちの１つである場合、基本行列は、行列３０ｂ−７０の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−７０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数であり、又は、基本行列は、行列３０ｂ−７０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）の一部を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数である。

ａ＝１５、又はリフティング係数Ｚの値が｛１５，３０，６０，１２０，２４０｝のうちの１つである場合、基本行列は、行列３０ｂ−８０の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−８０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数であり、又は、基本行列は、行列３０ｂ−８０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）の一部を含み、ここで、５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、及びｎは整数である。

任意で、ＬＤＰＣコードの基本行列では、行列の中の１つ以上の列の中の非ゼロ要素のシフト値は、システム性能に大きく影響を与えずに、オフセットＯｆｆｓｅｔ_ｓだけ増大又は減少されてよい。異なる列の中の非ゼロ要素のオフセットは、同じであってよく、又は異なってよい。例えば、行列の中の１つ以上の列を補うために、異なる列の補償値は同じであってよく又は異なってよい。これは、本願において限定されない。

システム性能に大きく影響を与えないことは、システム性能に対する影響が許容可能であり全体として許容範囲内であることを意味する。例えば、性能は、幾つかのシナリオでは又は幾つかの範囲内では許容範囲内で低下する。しかしながら、幾つかのシナリオでは又は幾つかの範囲内では、性能はある程度まで向上する。全体性能は大きく影響されない。

例えば、行列３０ｂ−１０〜３０ｂ−８０のうちの任意の１つの中の列ｓの中の０以上の各シフト値は、オフセットＯｆｆｓｅｔ_ｓだけ増大又は減少される。その結果、行列のオフセット行列Ｈｓが取得され得る。ここで、Ｏｆｆｓｅｔ_ｓは０以上の整数であり、０≦ｓ＜２３である。１つ以上の列のオフセットＯｆｆｓｅｔ_ｓは、同じであってよく、又は異なってよい。

図４に示す性能図では、行列３０ｂ−１０〜３０ｂ−８０に基づき符号化されたＬＤＰＣコードの性能曲線が示される。水平座標は、情報ビットシーケンスの長さを表し、長さの単位はビットである。垂直座標は、対応するＢＬＥＲに達するために必要なシンボル信号対雑音比（Ｅｓ／Ｎ０）である。各コードレートの２本の線は、それぞれＢＬＥＲが０．０１及び０．０００１である２つの場合に対応する。同じコードレートで、ＢＬＥＲが０．０１の場合は上側の曲線に対応し、ＢＬＥＲが０．０００１の場合は下側の曲線に対応する。各曲線が滑らかな場合、これは、異なるコード長の場合に、行列が比較的良好な性能を有することを示す。

図１〜図３Ａ及び図３Ｂ−１〜図３Ｂ−１０は、ＬＤＰＣコードの基本グラフ及び基本行列の構造を示す。本願の実装における基本グラフ及び／又は基本行列の設計を説明するために、設計は、表２−１０及び表２−１１に更に記載され得る。

一設計では、図１の基本グラフ１０ａは５行２７列の行列であり、関連パラメータは表２−１０に表され得る。
［表２−１０］

一設計では、図１の１０ｂに示す基本行列は５行２７列の行列であり、関連パラメータは表２−１１に表され得る。
［表２−１１］

一設計では、図３Ｂ−１の行列３０ｂ−１０は、表３−１０に表され得る。
［表３−１０］

一設計では、図３Ｂ−２の行列３０ｂ−１１は、表３−１１に表され得る。
［表３−１１］

一設計では、図３Ｂ−３の行列３０ｂ−２０は、表３−２０に表され得る。
［表３−２０］

一設計では、図３Ｂ−４の行列３０ｂ−２１は、表３−２１に表され得る。
［表３−２１］

一設計では、図３Ｂ−５の行列３０ｂ−３０は、表３−３０に表され得る。
［表３−３０］

一設計では、図３Ｂ−６の行列３０ｂ−４０は、表３−４０に表され得る。
［表３−４０］

一設計では、図３Ｂ−７の行列３０ｂ−５０は、表３−５０に表され得る。
［表３−５０］

一設計では、図３Ｂ−８の行列３０ｂ−６０は、表３−６０に表され得る。
［表３−６０］

一設計では、図３Ｂ−９の行列３０ｂ−７０は、表３−７０に表され得る。
［表３−７０］

一設計では、図３Ｂ−１０の行列３０ｂ−８０は、表３−８０に表され得る。
［表３−８０］

図１〜図３Ａ、図３Ｂ−１〜図３Ｂ−１０、表２−１０、表２−１１、及び表３−１０〜表３−８０は、基本グラフ及び基本行列の設計を理解するのを助けるためであり、設計の表現形式は図１〜図３Ａ、図３Ｂ−１〜図３Ｂ−１０、又は表２−１０、表２−１１、及び表３−１０〜表３−８０に限定されないことが理解され得る。別の可能な変形が含まれてよい。

一実装では、表２−１０、表２−１１、及び表３−１０〜表３−８０のパラメータ「行重み」は、代替として省略されてよい。行の中の非ゼロ要素の数は、該行の中の非ゼロ要素の列位置に従い分かってよい。したがって、行重みも分かる。

一実装では、表２−１０、表２−１１、及び表３−１０〜表３−８０の「非ゼロ要素の列インデックス」のパラメータ値は、非ゼロ要素の列位置がパラメータ値を用いて検索可能ならば、昇順でソートされなくてよい。さらに、表２−１０、表２−１１、及び表３−１０〜表３−８０の「非ゼロ要素のシフト値」のパラメータ値は、「非ゼロ要素のシフト値」のパラメータ値が「非ゼロ要素の列インデックス」のパラメータ値と１対１対応にあるならば、列順序に基づきソートされなくてよい。

一設計では、記憶空間を節約するために、基本グラフ又は基本行列の中の比較的明確な構造を有する一部にある非ゼロ要素の位置は、行位置又は列位置に基づき計算されてよく、格納されなくてよい。

例えば、部分行列Ｅは、対角行列であり、行列の対角線上にのみ非ゼロ要素を含む。対角線上のこれらの非ゼロ要素のシフト値は０である。部分行列Ｅの中の非ゼロ要素の列インデックスは行インデックスに基づき計算されてよく、又は非ゼロ要素の行インデックスは列インデックスに基づき計算されてよい。図３Ｂ−７の行列３０ｂ−５０を一例として用いると、行ｍ_ｅにある非ゼロ要素の列インデックスは列（ｍ_ｅ＋Ｋ_ｂ）である。ここで、ｍ_ｅ≧４、且つＫ_ｂ＝２２である。例えば、行７にある非ゼロ要素の列インデックスは列２９であり、非ゼロ要素のシフト値は０である。

別の例では、部分行列Ｂの中の２重対角線構造Ｂ’は、行列３０ｂ−５０の中の行０〜行３及び列２３〜列２５に位置する。２重対角線構造Ｂ’の中の非ゼロ要素の列インデックスは行インデックスに基づき計算されてよく、又は非ゼロ要素の行位置は列インデックスに基づき計算されてよい。行ｍ_Ｂの中の非ゼロ要素の列インデックスは、列（ｍ_Ｂ＋Ｋ_ｂ）及び列（ｍ_Ｂ＋Ｋ_ｂ＋１）を含み、ここで０＜ｍ_Ｂ＜３である。行ｍ_Ｂの中の非ゼロ要素の列インデックスは、列（ｍ_Ｂ＋Ｋ_ｂ）を含み、ここでｍ_Ｂ＝０又はｍ_Ｂ＝３である。部分行列Ｂの２重対角線構造の中の非ゼロ要素のシフト値も０である。部分行列Ｄに属する列２３〜列２５を含む行列部分、行５〜行４７の中の非ゼロ要素の列インデックスは固定されず、非ゼロ要素のシフト値は０ではなく、及び非ゼロ要素の位置及びシフト値は依然として格納される必要があることも分かる。

別の例では、部分行列Ｂの中の重み１の列、言い換えると、行列３０ｂ−５０の中の列２６について、行ｍ_Ｂの中の非ゼロ要素の列インデックスは、列（ｍ_Ｂ＋Ｋ_ｂ）を含み、ここで、ｍ_Ｂ＝４であり、非ゼロ要素のシフト値も０である。

表３−９０は、行列３０ｂ−５０の中の行に関連するパラメータを示す。列０〜列２５の中の非ゼロ要素の列インデックスは格納されてよく、一方で、列２６〜列６８の中の非ゼロ要素の列インデックスは格納されない。言い換えると、部分行列Ｅ及び部分行列Ｂの中の重み１の列の中の非ゼロ要素の列インデックスは格納されない。
［表３−９０］

表３−９１は、行列３０ｂ−５０の中の行に関連するパラメータを示す。列０〜列２６の中の非ゼロ要素の列位置は格納されてよく、一方で、列２７〜列６８の中の非ゼロ要素の列位置は格納されない。言い換えると、部分行列Ｅの中の非ゼロ要素の列位置は格納されない。
［表３−９１］

表３−１０〜表３−９１では、行重みは任意であり、非ゼロ要素の行インデックス及び列インデックスは、各行の中の非ゼロ要素の列位置を示し、これはＬＤＰＣ行列の基本グラフに関する情報とも呼ばれる。一設計では、ＬＤＰＣ行列の基本グラフに関する情報及びシフト値は、表３−１０〜表３−９１の方法に基づき格納されてよい。

別の設計では、ＬＤＰＣ行列の基本グラフ及びＬＤＰＣ行列のシフト値は、別個に格納されてよい。ＬＤＰＣ行列のシフト値に関する情報は、表３−１０〜表３−９１の非ゼロ要素の行インデックス及びシフト値を用いて格納されてよい。ＬＤＰＣ行列の基本グラフは、複数の方法で格納されてよく、例えば図３Ａに示す基本グラフ３０ａの行列形式で格納されてよく、又は表３−１０〜表３−９１の非ゼロ要素の行インデックス及び位置に基づき格納されてよく、又は基本グラフの中の各行又は各列の中の１及び０が２進値と考えられ得る方法で格納されてよく、基本グラフは記憶空間を節約するために１０進数又は１６進数の形式で格納される。基本グラフ３０ａが一例として用いられる。各行で、最初の２６列又は最初の２７列の中の非ゼロ要素の位置は、４個の１６進数で格納されてよい。例えば、行０の中の最初の２６列は、１１１１０１１０ ０１１１１１０１ １０１１１１１１ ００である場合、行０の中の非ゼロ要素の位置は０ｘＦ６、０ｘ７Ｄ、０ｘＢＦ、及び０ｘ００として示されてよい。具体的に言うと、８列ごとに１つの１６進数を形成する。０が最後の２又は３列にパディングされてよく、８桁を得る。その結果、対応する１６進数が取得される。別の行も同じであり、詳細はここで再び記載されない。

任意で、前述の種々の設計で、ＬＤＰＣのシフト値は別の変換で格納されてよい。例えば、循環シフトの処理を助けるために、シフト値と該シフト値の位置する列の中の前のシフト値との間の差が格納されてよい。図９は、変換後の行列３ｂ−５０の中の行０〜行４及び列０〜列２６のシフト値を示す。図９に示す例では、行０は開始行であり、行０の中のシフト値は変化しない。各行の中のゼロ要素は変化せず、各行の中の非ゼロ要素のシフト値は、行列３０ｂ−５０の中の同じ位置にあるシフト値と該シフト値の位置する列の中の行列３０ｂ−５０の中の前の非ゼロ要素との間の差である。シフト値の位置する行の前に、該シフト値の位置する列に、非ゼロ要素が存在しない場合、シフト値は変化しない。例えば、行列３０ｂ−５０の行１及び列０にあるシフト値は１７９であり、並びに、図９の行１及び列０にあるシフト値は、１７９と列０の中の前のシフト値２１１との間の差−３２である。図９の行０及び列４にある要素はゼロ要素なので、図９の行１及び列４にあるシフト値は、行列３０ｂ−５０の中の行１及び列４にあるシフト値と同じである。図９の行２及び列３にある要素はゼロ要素であり、行１及び列３にある要素は非ゼロ要素である。したがって、行３及び列３にあるシフト値は、行列３０ｂ−５０の中の行３及び列３にあるシフト値１６６と行１及び列３にあるシフト値２２３との間の差−５７である、等である。限られた空間のために、行列３０ｂ−５０の他の行は図９に示されない。他の行も同じであり、詳細はここで再び記載されない。ここでシフト値の差が正数であるとき、右への循環シフトが恒等行列に対して実行される。差が負数であるとき、左への循環シフトが恒等行列に対して実行される。相応して、置換の後に取得されたシフト値、言い換えると、シフト値の差は、表３−１０〜表３−９１の中の「非ゼロ要素のシフト値」に格納されてよい。以上に単なる例が提供され、該例は限定を構成しない。

図５は、データ処理プロセスの設計である。データ処理プロセスは、通信機器を用いて実施されてよい。通信機器は、基地局、端末、又は通信チップ若しくはエンコーダ／デコーダのような別のエンティティであってよい。

パート５０１：入力シーケンスを取得する。

一実装では、符号化のための入力シーケンスは、情報ビットシーケンスであってよい。情報ビットシーケンスは、時としてコードブロック（code block）と呼ばれ、例えば、コードブロックセグメント化がトランスポートブロックに対して実行された後に取得された出力シーケンスであってよい。任意で、入力シーケンスは、以下：フィラービット、又は巡回冗長検査（ＣＲＣ）ビット、のうちの少なくとも１つを含んでよい。可能な設計では、情報ビットシーケンスは、フィルタビットに挿入されてよく、入力シーケンスを取得する。その結果、入力シーケンスの長さはＫ＝Ｋ_ｂ・Ｚ、及びＺ＝Ｋ／Ｋ_ｂである。情報ビットシーケンスは、コードブロックセグメント化の間にフィルタビットに挿入されてよく、又はコードブロックセグメント化の後に挿入されてよい。

可能な設計では、フィルタビットの値はｎｕｌｌ、０、又はシステム内で合意された他の値であってよい。このように、符号化の後に、これらのフィルタビットは識別でき、送信されない。本願はこれに限定されない。

一実装では、復号のための入力シーケンスは、ＬＤＰＣコードのソフト値シーケンスであってよい。

パート５０２：入力シーケンスをＬＤＰＣ行列に基づき符号化／復号する。ここで、ＬＤＰＣ行列の基本行列は、前述の例のなかの任意の基本行列であってよい。

一実装では、ＬＤＰＣ行列Ｈは、リフティング係数Ｚ及び基本行列に基づき取得されてよい。

一実装では、ＬＤＰＣ行列Ｈに関連するパラメータが格納されてよく、該パラメータは以下のうちの１つ以上を含む：
（ａ）前述の実装で記載した任意の基本行列を取得するために使用されるパラメータ。基本行列は、パラメータに基づき取得されてよく、例えばパラメータは、以下：行インデックス、行重み、非ゼロ要素の位置、基本行列のシフト値、非ゼロ要素のシフト値及び対応する位置、オフセット、リフティング係数、基本グラフ、コードレート、等、のうちの１つ以上であってよい；
（ｂ）前述の実装で記載した任意の基本行列のうちの１つである基本行列；
（ｃ）前述の実装で列挙した任意の基本行列の少なくとも１つの列をオフセットすることにより取得されたオフセット行列Ｈｓ；
（ｄ）基本行列をリフティングすることにより又は基本行列のオフセット行列Ｈｓをリフティングすることにより取得された行列；
（ｅ）行／列変換を、前述の実装で列挙した任意の基本行列に対して又はオフセット行列Ｈｓに対して実行することにより取得された基本行列；
（ｆ）行／列変換された基本行列又は行／列変換された基本行列のオフセット行列Ｈｓをリフティングすることにより取得された行列；
（ｇ）前述の実装で記載した任意の基本行列又は基本行列のオフセット行列Ｈｓを短縮又はパンクチャリングすることにより取得された行列。

可能な実装では、入力シーケンスは、低密度パリティチェックＬＤＰＣ行列に基づき符号化／復号プロセスの中で、以下の方法のうちの１つ以上で、符号化／復号されてよい。
ｉ．基本行列を（ａ）に基づき取得し、符号化／復号を取得した基本行列に基づき実行し、又は行／列置換を取得した基本行列に基づき実行し及び符号化／復号を行／列置換を実行することにより取得した基本行列に基づき実行し、又は符号化／復号を取得した基本行列のオフセット行列に基づき実行し、又は符号化／復号を取得した基本行列のオフセット行列Ｈｓに基づき行／列置換を実行することにより取得した行列に対して実行する。任意で、符号化／復号を基本行列又はオフセット行列Ｈｓに基づき実行することは、ここでは、符号化／復号を基本行列のリフティングされた行列又はオフセット行列Ｈｓのリフティングされた行列に基づき実行するステップ、又は、符号化／復号を基本行列又はオフセット行列を短縮又はパンクチャリングすることにより取得された行列に基づき実行するステップを更に含んでよい。
ｉｉ．符号化／復号を（ｂ）、（ｃ）、（ｄ）、又は（ｅ）で格納された基本行列（格納された基本行列Ｈ又はＨｓ、又は行／列置換を基本行列Ｈ又はＨｓに対して実行することにより取得された格納された基本行列）に基づき実行し、又は行／列置換を格納した基本行列に基づき実行し、及び符号化／復号を行／列置換を実行することにより取得された基本行列に基づき実行する。任意で、符号化／復号を基本行列又はオフセット行列Ｈｓに基づき実行することは、ここでは、符号化／復号を基本行列のリフティングされた行列又はオフセット行列Ｈｓのリフティングされた行列に基づき実行するステップ、又は、符号化／復号を基本行列又はオフセット行列を短縮又はパンクチャリングすることにより取得された行列に基づき実行するステップを更に含んでよい。
ｉｉｉ．符号化／復号を（ｄ）、（ｆ）、又は（ｇ）に基づき実行する。

パート５０３：符号化／復号の後に取得されたビットシーケンスを出力する。

図６は、データ処理プロセスを取得する設計であり、該設計は図５のパート５０２に適用可能である。

パート６０１：リフティング係数Ｚを取得する。

一実装では、リフティング係数Ｚは、入力シーケンスの長さＫに基づき決定されてよい。例えば、最小値Ｚ_０がサポートされるリフティング係数セットの中で見付けられてよく、リフティング係数Ｚの値として使用される。ここで、Ｋｂ・Ｚ_０≧Ｋが満たされる。可能な設計では、ＫｂはＬＤＰＣコードの基本行列の中の情報ビットの列の列数であってよい。基本グラフ３０ａでは、情報ビットの列の列数はＫｂ_ｍａｘ＝２２であり、基本グラフ３０ａによりサポートされるリフティング係数セットは｛２４，２６，２８，３０，３２，３６，４０，４４，４８，５２，５６，６０，６４，７２，８０，８８，９６，１０４，１１２，１２０，１２８，１４４，１６０，１７６，１９２，２０８，２２４，２４０，２５６，２８８，３２０，３５２，３８４｝であると仮定する。

入力シーケンスの長さＫが５２９ビットである場合、Ｚは２６である。入力シーケンスの長さＫが５０００ビットである場合、Ｚは２４０である。留意すべきことに、単なる例がここに提供され、該例は限定を構成しない。

別の例では、Ｋｂの値は、Ｋの値に基づき変化してよいが、ＬＤＰＣコードの基本行列の中の情報ビットの列の列数を超えない。例えば、Ｋが第１閾より大きいとき、Ｋｂ＝２２であり、Ｋが第１閾以下のとき、Ｋｂ＝２１である。代替として、Ｋが第１閾より大きいとき、Ｋｂ＝２２であり、Ｋが第１閾以下、且つ第２閾より大きいとき、Ｋｂ＝２１であり、Ｋが第２閾以下のとき、Ｋｂ＝２０である。留意すべきことに、単なる例がここに提供され、該例は限定を構成しない。

さらに、前述の実装のうちのいずれか１つに基づき、指定情報長Ｋでは、例えば、１０４≦Ｋ≦５１２のとき、Ｚはシステム定義規則に基づき選択されてよい。Ｋが１０４≦Ｋ≦５１２以外の長さであるとき、Ｚは依然として前述の実装のうちのいずれか１つに基づき選択される。例えば、Ｋｂ・Ｚ_０≧Ｋを満たす最小値Ｚ_０が選択され、ここでＫｂの値は２２であり又は閾に基づき決定される。

一設計では、１０４≦Ｋ≦５１２のとき、Ｚの値は表４−１に示される。他の長さでは、Ｚは前述の実装のうちのいずれか１つに基づき選択される。
［表４−１］

別の可能な設計では、Ｋｂ・Ｚ_０≧Ｋを満たす最小値Ｚ_０が選択される。１０４≦Ｋ≦５１２のとき、Ｋｂの値は、Ｋの値に基づき、例えば表４−２に示すように変化してよい。Ｋが１０４≦Ｋ≦５１２以外の長さであるとき、Ｋｂは、前述の実装のうちのいずれか１つに基づき選択され、例えばＫｂ＝２２であり、又はＫｂは閾に基づき決定される。
［表４−２］

リフティング係数Ｚは、通信機器により、入力シーケンスの長さＫに基づき決定されてよく、又は通信機器により別のエンティティ（例えば、プロセッサ）から取得されてよい。

パート６０２：ＬＤＰＣ行列を、リフティング係数及び基本行列に基づき取得する。

基本行列は、前述の実装で記載した任意の基本行列、又は上述の任意の基本行列の中の少なくとも１つの列をオフセットすることにより取得されたオフセット行列、又は行置換若しくは列置換若しくは行置換及び列置換を上述の任意の基本行列若しくはオフセット行列に対して実行することにより取得された基本行列である。基本行列の基本グラフは、少なくとも部分行列Ａ及び部分行列Ｂを含む。任意で、基本行列の基本グラフは、部分行列Ｃ、部分行列Ｄ、及び部分行列Ｅを更に含んでよい。部分行列については、前述の実施形態の記載を参照し、詳細はここで再び記載されない。

可能な実装では、対応する基本行列は、リフティング係数Ｚに基づき決定され、基本行列は、リフティング係数Ｚに基づき置換されて、ＬＤＰＣ行列を取得する。

一実装では、リフティング係数と基本行列との間の対応が格納されてよく、対応する基本行列はパート６０１で取得されたリフティング係数Ｚに基づき決定される。

例えば、Ｚが２６、且つａ＝１３のとき、基本行列は、行列３０ｂ−７０の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−７０の中の行０〜行４及び列０〜列２６のうちの一部を含む。代替として、基本行列は、行列の中の行０〜行ｍ及び列０〜列ｎを含んでよく、ここで、５≦ｍ≦４６、ｍは正数であり、２７≦ｎ≦６８、且つｎは正数である。或いは、基本行列は、行列３０ｂ−７０の中の行０〜行ｍ及び列０〜列ｎを含み、ここで、５≦ｍ≦４６、ｍは正数であり、２７≦ｎ≦６８、且つｎは正数である。さらに、基本行列は、３０ｂ−７０の中の行５〜行４５のうちの１つ以上の行及び列２７〜列６７のうちの１つ以上の列を含んでよい。ＬＤＰＣ行列は、基本行列をリフティング係数Ｚに基づき置換することにより取得される。

留意すべきことに、Ｚ＝２６、ａ＝１３、及び図３Ｂ−７に示す行列は、ここで単に一例として使用される。単なる例がここで提供され、本願はこれに限定されない。リフティング係数が異なれば基本行列も異なることが理解され得る。

可能な実装では、リフティング係数と基本行列との間の対応は、表５に示され得る。リフティング係数に対応する基本行列のインデックスは、表５に基づき決定される。可能な設計では、ＰＣＭ１は、図３Ｂ−１に示す行列３０ｂ−１０であってよく、又は図３Ｂ−２に示す行列３０ｂ−１１であり、ＰＣＭ２は、図３Ｂ−３に示す行列３０ｂ−２０であってよく、又は図３Ｂ−４に示す行列３０ｂ−２１であり、ＰＣＭ３は、図３Ｂ−５に示す行列３０ｂ−３０であってよく、ＰＣＭ４は、図３Ｂ−６に示す行列３０ｂ−４０であってよく、ＰＣＭ５は、図３Ｂ−７に示す行列３０ｂ−５０であってよく、ＰＣＭ６は、図３Ｂ−８に示す行列３０ｂ−６０であってよく、ＰＣＭ７は、図３Ｂ−９に示す行列３０ｂ−７０であってよく、ＰＣＭ８は、図３Ｂ−８０に示す行列３０ｂ−８０であってよい。ここで単なる例が提供され、該例は限定を構成しない。
［表５］

可能な設計では、表６に示すように、セットインデックスは、表５の中の８個のリフティング係数セットについて設定される。
［表６］

各セットインデックスは１つのＰＣＭに対応する。例えば、１はＰＣＭ１に対応し、２はＰＣＭ２に対応し、３はＰＣＭ３に対応し、．．．、８はＰＣＭ８に対応する、等である。

任意で、可能な設計では、リフティング係数Ｚについて、基本行列の中の行ｉ及び列ｊにある要素Ｐ_ｉ，ｊは、以下の関係を満たしてよい：

ここで、Ｖ_ｉ，ｊはリフティング係数Ｚの属するセットの基本行列の中の行ｉ及び列ｊにある要素のシフト値であり、又はリフティング係数Ｚの属するセットの中で最大リフティング係数の基本行列の中の行ｉ及び列ｊにある非ゼロ要素のシフト値である。

例えば、Ｚが１３に等しく、Ｚの基本行列の中の行ｉ及び列ｊにある要素Ｖ_ｉ，ｊは以下の関係を満たす：

ここで、Ｖ_ｉ，ｊは、ＰＣＭ７の中の、言い換えると行列３０ｂ−７０の中の行ｉ及び列ｊにある非ゼロ要素のシフト値である。ここで、Ｚ＝１３のとき、モジュロ演算が、行列３０ｂ−７０の中の行ｉ及び列ｊにある非ゼロ要素のシフト値Ｖ_ｉ，ｊのモジュロＺを取ることにより実行される必要があり、ここでＺ＝１３である。

留意すべきことに、単なる例がここで提供され、本願はこれに限定されない。

パート６０３：入力シーケンスをＬＤＰＣ行列に基づき符号化／復号する。

一実装では、符号化のための入力シーケンスは、情報ビットシーケンスであってよい。別の実装では、復号のための入力シーケンスは、ＬＤＰＣコードのソフト値シーケンスであってよい。詳細については、図５の関連する記載を参照する。

可能な実装では、符号化のための入力シーケンスはｃ＝｛ｃ_０，ｃ_１，ｃ_２，．．．，ｃ_Ｋ−１｝であり、入力シーケンスｃの長さはＫであり、入力シーケンスｃが符号化された後に取得される出力シーケンスはｄ＝｛ｄ_０，ｄ_１，ｄ_２，．．．，ｄ_Ｎ−１｝である。Ｋは０より大きい正数であり、Ｋはリフティング係数Ｚの整数倍であってよい。

出力シーケンスｄは、入力シーケンスｃの中のＫ_０個のビット、及びパリティビットシーケンスｗの中のパリティビットを含む。ここで、Ｋ_０は０より大きく且つＫ以下の整数であり、パリティチェックシーケンスｗの長さはＮ−Ｋ_０であり、ｗ＝｛ｗ_０，ｗ_１，ｗ_２，．．．，ｗ_{Ｎ−Ｋ０−１}｝である。

パリティビットシーケンスｗ及び入力シーケンスｃは式（１）を満たす：

ここで、ｃ^Ｔ＝［ｃ_０，ｃ_１，ｃ_２，．．．，ｃ_Ｋ−１］^Ｔ、ｃ^Ｔは入力シーケンスの中のビットを含むベクトルの転置ベクトルであり、ｗ^Ｔ＝［ｗ_０，ｗ_１，ｗ_２，．．．，ｗ_{Ｎ−Ｋ０−１}］^Ｔ、ｗ^Ｔはパリティビットシーケンスの中のビットを含むベクトルの転置ベクトルであり、０^Ｔは列ベクトルであり、０^Ｔの全ての要素の値は０である。

Ｈは、前述の実施形態で記載された任意の基本グラフ又は基本行列に基づき取得されたＬＤＰＣ行列である。Ｈの基本グラフは、ｍ行ｎ列を有し、前述の実施形態で記載された任意のグラフ、例えば基本グラフ３０ａであってよい。

一設計では、Ｈの基本グラフは、ビルトインパンクチャビットに対応するｐ個の列を含み、ｐは０以上の整数であり、ビルトインパンクチャビットに対応するｐ個の列に対応する情報ビットは出力されず、出力シーケンスは、ビルトインパンクチャビットに対応するｐ個の列に対応する情報ビットを含まない。この場合、Ｋ_０＝Ｋ−ｐ・Ｚである。例えば、ｐ＝２の場合、Ｋ_０＝Ｋ−２・Ｚ、及びパリティビットシーケンスｗの長さはＮ＋２・Ｚ−Ｋである。ビルトインパンクチャビットに対応するｐ個の列が符号化に加わる場合、Ｋ_０＝Ｋであり、パリティビットシーケンスｗの長さはＮ−Ｋである。

相応して、Ｈは、Ｍ行（Ｎ＋ｐ・Ｚ）列、又はＭ行Ｎ列を有してよく、Ｈの基本グラフのサイズは：ｍ＝Ｍ／Ｚ、及びｎ＝（Ｎ＋ｐ・Ｚ）／Ｚである。

ＬＤＰＣ行列Ｈの基本グラフは、［Ｈ_ＢＧ Ｈ_{ＢＧ，ＥＸＴ}］により表され得る。ここで、

０_{ｍｃ×ｎｃ}はサイズｍ_ｃ×ｎ_ｃの全ゼロ行列を表し、Ｉ_{ｎｃ×ｎｃ}はサイズｎ_ｃ×ｎ_ｃの恒等行列を表す。

可能な設計では、０_{ｍｃ×ｎｃ}が前述の実施形態における基本グラフの中の部分行列Ｃであり、Ｉ_{ｎｃ×ｎｃ}が前述の実施形態における部分行列Ｅである場合、

ここでＡ、Ｂ、及びＤはそれぞれ前述の実施形態における基本グラフの中の部分行列Ａ、部分行列Ｂ、及び部分行列Ｄであり、ｍ_ｃ＝５、０≦ｎ_ｃ≦４１、Ｈ_ＢＧの行数は４６以下且つ５以上であり、Ｈ_ＢＧの列数は２７に等しい。

別の可能な設計では、列２６は重み１の列であり、列２６にある非ゼロ要素は行５に位置するので、０_{ｍｃ×ｎｃ}は、前述の実施形態における基本グラフの中の列２６の中の最初の４行及び前述の実施形態における部分行列Ｃの中の最初の４行も含んでよく、Ｉ_{ｎｃ×ｎｃ}は、前述の実施形態における基本グラフの中の部分行列Ｅ、列２６の中の行５〜行４６、及び部分行列Ｃの中の最後の行も含んでよく、ここで、ｍ_ｃ＝４、０≦ｎ_ｃ≦４２、Ｈ_ＢＧは最後の列が前述の実施形態における基本グラフの中の部分行列Ａ、部分行列Ｂ、及び部分行列Ｄを含む部分から除去された後に取得された行列であり、Ｈ_ＢＧの行数は４６未満且つ５以上であり、Ｈ_ＢＧの列数は２６に等しい。任意で、コードレートが更に向上される必要がある場合、Ｈ_ＢＧは４行：行０〜行３を有してよい。

相応して、ＬＤＰＣ行列Ｈは、Ｈ＝［Ｈ_１ Ｈ_２］により表され得る。

Ｈ_１は、Ｈ_ＢＧ内の各ゼロ要素をサイズＺ×Ｚの全ゼロ行列で置き換え、各非ゼロ要素をサイズＺ×Ｚの循環置換行列ｈ_ｉ，ｊで置き換えることにより得られてよい。循環置換行列ｈ_ｉ，ｊはサイズＺ×Ｚの恒等行列を右へＰ_ｉ，ｊ回、循環シフトすることにより取得され、時にはＩ（Ｐ_ｉ，ｊ）により表され、ここでｉは行インデックスであり、ｊは列インデックスである。可能な設計では、Ｐ_ｉ，ｊ＝ｍｏｄ（Ｖ_ｉ，ｊ，Ｚ）、及び、Ｖ_ｉ，ｊは、行ｉ及びＺに対応するリフティング係数セットインデックスｉ_ＬＳに対応する基本行列の中の列にある非ゼロ要素である。

Ｈ_２は、Ｈ_{ＢＧ，ＥＸＴ}内の各ゼロ要素をサイズＺ×Ｚの全ゼロ行列で置き換え、各非ゼロ要素をサイズＺ×Ｚの恒等行列で置き換えることにより得られてよい。

エンコーダは、符号化及び出力を複数の方法で実行してよい。前述の実施形態で記載した基本グラフ３０ａ及び基本行列３０ｂ−５０は、以下で説明のための一例として用いられる。基本グラフ及び基本行列は、それぞれ最大４６行及び最大６８列を有し、それぞれビルトインパンクチャビットに対応する２個の列を含む。説明を容易にするために、本願では、最大行数及び最大列数を有する基本グラフは、時には完全基本グラフと呼ばれ、最大行数及び最大列数を有する基本行列は、時には完全基本行列と呼ばれる。

方法１。

符号化は、完全基本グラフ又は完全基本行列に基づき実行される。その結果、可能な限り多くのパリティビットが取得できる。この場合、ｍ＝４６、且つｎ＝６８であり、これは基本グラフ３０ａの中の行０〜行４５及び列０〜列６７、又は基本行列３０ｂ−５０の中の行０〜行４５及び列０〜列６７の中のシフト値に対応する。

相応して、ＬＤＰＣ行列ＨについてＭ＝４６・Ｚである。出力シーケンスがビルトインパンクチャビットに対応する列に対応する情報ビットを含む場合、Ｎ＝６８・Ｚである。或いは、出力シーケンスがビルトインパンクチャビットに対応する列に対応する２・Ｚ個の情報ビットを含まない場合、Ｎ＝６６・Ｚである。

後の処理の間、送信される必要のある情報ビット及びパリティビットは、エンコーダにより生成された出力シーケンスから決定されてよい。

方法２。

符号化は、完全基本グラフ又は完全基本行列の中の幾つかの行及び幾つかの列に基づき実行される。行及び列は、送信のためのコードレート、又は情報ビット数及びパリティビット数、等に基づき、完全基本グラフ又は完全基本行列から符号化のために選択されてよい。

例えば、コードレートは８／９であり、ｍ＝５、且つｎ＝２７である。言い換えると、符号化は、基本グラフ３０ａの中の行０〜行４及び列０〜列２６に基づき実行され、又は符号化は、基本行列３０ｂ−５０の中の行０〜行４及び列０〜列２６のシフト値に基づき実行される。

相応して、ＬＤＰＣ行列ＨについてＭ＝５・Ｚである。出力シーケンスがビルトインパンクチャビットに対応する列に対応する情報ビットを含む場合、Ｎ＝２７・Ｚである。或いは、出力シーケンスがビルトインパンクチャビットに対応する列に対応する情報ビットを含まない場合、Ｎ＝２５・Ｚである。

別の例では、コードレートは１／３であり、ｍ＝４６、且つｎ＝６８である。

この方法では、Ｈの基本グラフ又は基本行列のサイズは、５≦ｍ≦４６及び２７≦ｎ≦６８を満たし、及び相応して、ＬＤＰＣ行列Ｈについて、５・Ｚ≦Ｍ≦４６・Ｚ、且つ２７・Ｚ≦Ｎ≦６８・Ｚである。

可能な設計では、基本グラフ３０ａの中の列２６は重み１の列であり、パンクチャリングがコア行列の中の重み１の列に対して実行されてよい。その結果、それに応じて１行１列がコア行列から除去され、ｍ＝４及びｎ＝２６である。言い換えると、符号化は、基本グラフ３０ａ又は基本行列３０ｂ−５０の中の行０〜行３及び列０〜列２５に基づき実行される。この方法で、より高いコードレートを得ることができる。したがって、基本グラフ又は基本行列のサイズは、４≦ｍ≦４６及び２６≦ｎ≦６８を満たし、及び相応して、ＬＤＰＣ行列Ｈについて、４・Ｚ≦Ｍ≦４６・Ｚ、且つ２６・Ｚ≦Ｎ≦６８・Ｚである。

復号は符号化の逆処理なので、ＬＤＰＣ行列Ｈ及びＬＤＰＣ行列Ｈの基本グラフ及び基本行列の説明については、前述の符号化方法を参照する。復号は、完全基本グラフ又は完全基本行列に基づき実行されてよい。又は、復号は、完全基本グラフ又は完全基本行列の中の幾つかの行又は幾つかの列に基づき実行されてよい。

入力シーケンスが符号化／復号されるとき、基本行列はＺに基づきリフティングされてよく、ＬＤＰＣ行列Ｈを得る。サイズＺ×Ｚの循環置換行列ｈ_ｉ，ｊが基本行列の中の各非ゼロ要素Ｐ_ｉ，ｊについて決定される。ここで、ｈ_ｉ，ｊは、恒等行列をＰ_ｉ，ｊ回だけ循環シフトすることにより得られた循環置換行列である。非ゼロ要素Ｐ_ｉ，ｊはｈ_ｉ，ｊで置き換えられ、基本行列Ｈ_Ｂの中のゼロ要素はサイズＺ×Ｚの全ゼロ行列で置き換えられて、パリティチェック行列Ｈを得る。

可能な実装では、ＬＤＰＣコードの基本行列はメモリに格納されてよく、通信機器はリフティング係数Ｚに対応するＬＤＰＣ行列を取得して、入力シーケンスを符号化／復号する。

可能な実装では、ＬＤＰＣコードの複数の基本行列が存在し、基本行列が行列構造に基づき格納される場合、比較的大きな記憶空間が占有されるので、ＬＤＰＣコードの基本グラフがメモリに格納されてよく、各基本行列内の非ゼロ要素のシフト値は行により又は列により格納されてよく、したがって、ＬＤＰＣ行列は、基本グラフ及びリフティング係数Ｚに対応する基本行列のシフト値に基づき取得されてよい。

基本グラフは、各基本行列の非ゼロ要素の位置を示してよい。ＬＤＰＣ行列を基本グラフ及びリフティング係数Ｚに対応する基本行列のシフト値に基づき取得するステップは、更にＬＤＰＣ行列を、リフティング係数Ｚに対応する基本行列の非ゼロ要素の位置及びシフト値に基づき取得するステップであってよい。

別の可能な実装では、基本グラフを格納するステップは、基本グラフの中の非ゼロ要素の位置を格納するステップであってよい。非ゼロ要素の位置は、非ゼロ要素の位置する行インデックス及び列インデックスにより示されてよい。例えば、非ゼロ要素の位置は、各行にある非ゼロ要素の列位置、又は各列にある非ゼロ要素の行位置であってよい。別の可能な実装では、基本グラフを格納するステップは、基本グラフの中のゼロ要素の位置を格納するステップであってよい。同様に、ゼロ要素の位置も、ゼロ要素の位置する行インデックス及び列インデックスにより示されてよい。例えば、ゼロ要素の位置は、各行の中のゼロ要素の列位置、又は各行の中のゼロ要素の位置する行位置であってよく、非ゼロ要素の対応する位置は、ゼロ要素の位置を除外することにより取得されてよい。留意すべきことに、単なる例がここで提供され、本願はこれに限定されない。

可能な実装では、各基本行列の非ゼロ要素のシフト値は、表２−１０、表２−１１、表３−１０〜表３−８０、表３−９０、及び表３−９１の方法で格納され、ＬＤＰＣ行列のパラメータとして使用されてよい。表２−１０、表２−１１、表３−１０〜表３−８０、表３−９０、及び表３−９１の中の「行重み」の列は、任意である。言い換えると、任意で、「行重み」の列が格納され又は格納されなくてよい。行の中の非ゼロ要素の数は、該行の中の非ゼロ要素の列位置を用いて分かる。したがって、行重みが分かる。可能な実装では、表２−１０、表２−１１、及び表３−１０〜表３−８０、表３−９０、及び表３−９１の中の「非ゼロ要素の列インデックス」のパラメータ値は、非ゼロ要素の列位置がパラメータ値を用いて検索可能ならば、昇順でソートされなくてよい。さらに、表２−１０、表２−１１、及び表３−１０〜表３−８０、表３−９０、及び表３−９１の中の「非ゼロ要素のシフト値」のパラメータ値は、「非ゼロ要素のシフト値」のパラメータ値が「非ゼロ要素の列位置」のパラメータ値と１対１対応にあるならば、及び通信機器がどの行及びどの列に非ゼロ要素があるかが非ゼロ要素のシフト値に基づき分かるならば、必ずしも列順序に基づきソートされなくてよい。例えば：

可能な実装では、ＬＤＰＣ行列の関連パラメータは、図５の関連する記載を参照して格納されてよい。

可能な実装では、ＬＤＰＣ行列の関連パラメータが格納されるとき、格納されるパラメータは、図１〜図３Ａ、図３Ｂ−１〜図３Ｂ−１０、又は表２−１０、表２−１１、表３−１０〜表３−８０、表３−９０、及び表３−９１に示す行列の全ての行を含まなくてよく、表中の対応する行により示されるパラメータは基本行列に含まれる行に基づき格納されてよい。例えば、前述の実施形態で記載したＬＤＰＣ行列の基本行列に含まれる行及び列を含む行列が格納されてよく、又は該行及び列を含む行列に関連するパラメータが格納される。

例えば、基本行列が行列３０ｂ−１０〜３０ｂ−８０及び表３−９０及び表３−９１に示される行列のいずれか１つの中の行０〜行４及び列０〜列２６を含む場合、行０〜行４及び列０〜列２６を含む行列が格納されてよく、及び／又は行０〜行４及び列０〜列２６を含む行列に関連するパラメータが格納される。詳細については、表３−１０〜表３−８０、表３−９０、及び表３−９１に示されるパラメータ及び前述の部分の記載を参照する。

基本行列が行列３０ｂ−１０〜３０ｂ−８０及び表３−９０及び表３−９１に示される行列のいずれか１つの中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含み、ここで５≦ｍ≦４６、ｍは整数であり、２７≦ｎ≦６８、ｎは整数である場合、行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含む行列が格納されてよく、及び／又は行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含む行列に関連するパラメータが格納される。詳細については、表３−１０〜表３−８０、表３−９０、及び表３−９１に示されるパラメータ及び前述の部分の記載を参照する。

可能な実装では、０以上の、表３−１０〜表３−８０、表３−９０、及び表３−９１のいずれか１つの中の「非ゼロ要素の列インデックス」の少なくとも１つの位置ｓにより示される、各シフト値は、オフセットＯｆｆｓｅｔ_ｓだけ増大又は減少されてよい。

可能な実装では、前述の実施形態で記載された１つ以上の変換されたシフト値は、表３−１０〜表３−８０、表３−９０、及び表３−９１のうちのいずれか１つの中の「非ゼロ要素のシフト値」、例えば図９に示す１つ以上のシフト値に格納されてよい。

別の設計では、ＬＤＰＣ行列の基本グラフ及びＬＤＰＣ行列のシフト値は、別個に格納されてよい。ＬＤＰＣ行列のシフト値に関する情報は、表３−１０〜表３−９１の非ゼロ要素の行インデックス及びシフト値を用いて格納されてよい。ＬＤＰＣの基本グラフは、複数の方法で格納されてよく、例えば図３Ａに示す基本グラフ３０ａの行列形式で格納されてよく、又は表３−１０〜表３−９１の非ゼロ要素の行インデックス及び位置に基づき格納されてよく、又は基本グラフの中の各行又は各列の中の１及び０が２進数値と考えられ得る方法で格納されてよく、基本グラフは記憶空間を節約するために１０進数又は１６進数の形式で格納される。基本グラフ３０ａが一例として用いられる。最初の２６列又は最初の２７列の中の非ゼロ要素の位置は、各行に４個の１６進数で格納されてよい。例えば、行０の中の最初の２６列が１１１１０１１０ ０１１１１１０１ １０１１１１１１ ００である場合、行０の中の非ゼロ要素の位置は、０ｘＦ６、０ｘ７Ｄ、０ｘＢＦ、及び０ｘ００と表されてよい。具体的に言うと、８列ごとに１つの１６進数を形成する。０が最後の２又は３列にパディングされてよく、８桁を得る。その結果、対応する１６進数が取得される。別の行も同じであり、詳細はここで再び記載されない。留意すべきことに、単なる例がここに提供され、該例は限定を構成しない。

図１が一例として用いられる。基本行列Ｈ_Ｂが決定された後に、列２２〜列２５に対応するパリティビットは、先ず、入力シーケンス及び基本行列、言い換えるとＨ_{ｃｏｒｅ−ｄｕａｌ}の中の行０〜行３及び列０〜列２５を用いて取得されてよい。次に、列２６に対応するパリティビット、言い換えると重み１の列が、入力シーケンス及びＨ_{ｃｏｒｅ−ｄｕａｌ}に対応するパリティビットに基づき取得されてよい。次に、符号化が、入力シーケンス、列２２〜列２６に対応するパリティビット、及び部分行列Ｄに基づき実行されてよく、部分行列Ｅに対応するパリティビットを取得する。このように、符号化が完了する。ＬＤＰＣコードの符号化プロセスについては、前述の実装の記載を参照し、詳細はここで再び記載されない。

可能な実装では、ＬＤＰＣ行列Ｈは、符号化の前にリフティング係数Ｚに基づきリフティング係数に関してリフティングされてよい。言い換えると、各シフト値は、各シフト値に基づき、対応する循環置換行列で置き換えられる。

別の可能な実装では、非ゼロ要素に対応するシフト値は、符号化の間に符号化されるべきビットに対応する非ゼロ要素の位置に基づき取得され、非ゼロ要素は、対応する循環置換行列により置き換えられ、処理が実行される。

別の可能な実装では、ＬＤＰＣ行列Ｈは、使用中に直接リフティングされず、入力シーケンス内のビットは、等価行列の行及び列の間の、シフト値に基づき計算された接続関係に基づき、処理される。

別の可能な実装では、符号化は、ＱＳＮ法を用いて実行されてよい。各々の処理されるべき非ゼロ要素について、非ゼロ要素のシフト値に基づき、シフト動作が、非ゼロ要素に対応する符号化されるべきビットセグメントに対して実行される。次に、符号化動作は、シフト動作の実行された全てのビットセグメントに対して実行される。

別の可能な実装では、ＬＤＰＣ行列Ｈの生成行列Ｇも格納されてよく、入力シーケンスｃ及び出力シーケンスｄは式（２）を満たす。
ｄ＝ｃ・Ｇ （２）

行／列置換がＬＤＰＣ行列Ｈに対して実行されて、Ｈ’を取得し、ここでＨ’の右側が恒等行列Ｉであり、左側の行列がＰである場合、Ｈ’＝［Ｐ Ｉ］、及び生成行列Ｇは以下の式（３）を満たす。
Ｇ＝［Ｉ Ｐ^Ｔ］ （３）

留意すべきことに、前述の説明は一例であり、本願はこれに限定されない。

任意で、通信システムでは、ＬＤＰＣコードは、符号化が前述の方法を用いて実行された後に、取得されてよい。ＬＤＰＣコードが取得された後に、通信機器は、以下の動作：ＬＤＰＣコードに対してレートマッチングを実行する、インターリービング方式に基づきレートマッチングされたＬＤＰＣコードに対してインターリービングを実行する、変調方式に基づきインターリービングされたＬＤＰＣコードを変調して、ビットシーケンスＸを得る、及びビットシーケンスＸを送信する、のうちの１つ以上を更に実行してよい。

復号は、符号化の逆処理であり、復号の間に使用される基本行列及び符号化の間の基本行列は同じ特性を有する。ＬＤＰＣコードの符号化プロセスについては、前述の実装の記載を参照し、詳細はここで再び記載されない。一実装では、復号の前に、通信機器は、以下の動作：ＬＤＰＣコード符号化の後に取得された信号を受信する、及び復調、デインターリービング、及びデレートマッチングを信号に対して実行して、ＬＤＰＣコードのソフト値シーケンスを取得する、及び、ＬＤＰＣコードのソフト値シーケンスを復号する、のうちの１つ以上を更に実行してよい。

本願における格納するステップは、１つ以上のメモリに格納するステップであってよい。１つ以上のメモリは、別個に配置されてよく、又はエンコーダ、デコーダ、プロセッサ、チップ、通信機器、又は端末に統合されてよい。１つ以上のメモリの一部は、別個に配置されてよく、及びその他は、デコーダ、プロセッサ、チップ、通信機器、又は端末に統合されてよい。メモリの種類は、任意の形式の記憶媒体であってよく、本願はこれに限定されない。

図５及び図６のデータ処理プロセスの設計に対応して、本願の一実施形態は、対応する通信機器を更に提供する。通信機器は、図５又は図６の各部分を実行するよう構成されるモジュールを含む。モジュールは、ソフトウェアであってよく、又はハードウェアであってよく、又はソフトウェア及びハードウェアの組み合わせであってよい。例えば、モジュールは、メモリ、電子装置、電子コンポーネント、論理回路、等、又はそれらの任意の組み合わせを含んでよい。図７は、通信機器７００の概略構造図である。機器７００は、前述の方法の実施形態で記載された方法を実施するよう構成されてよい。詳細については、前述の方法の実施形態における記載を参照する。通信機器７００は、チップ、基地局、端末、又は別のネットワーク装置であってよい。

通信機器７００は、１つ以上のプロセッサ７０１を含む。プロセッサ７０１は、汎用プロセッサ、専用プロセッサ、等であってよい。例えば、プロセッサ７０１は、ベースバンドプロセッサ又は中央処理ユニットであってよい。ベースバンドプロセッサは、通信プロトコル及び通信データを処理するよう構成されてよい。中央処理ユニットは、（基地局、端末、又はチップのような）通信機器を制御し、ソフトウェアプログラムを実行し、及びソフトウェアプログラムのデータを処理するよう構成されてよい。

可能な設計では、図５及び図６の１つ以上のモジュールは、１つ以上のプロセッサを用いて実装されてよく、又は１つ以上のプロセッサ及び１つ以上のメモリを用いて実装されてよい。

可能な設計では、通信機器７００は、１つ以上のプロセッサ７０１を含む。１つ以上のプロセッサ７０１は、符号化／復号の機能を実装してよい。例えば、通信機器はエンコーダ又はデコーダであってよい。別の可能な設計では、プロセッサ７０１は、符号化／復号の機能に加えて他の機能を実装してよい。

通信機器７００は、ＬＤＰＣ行列に基づき入力シーケンスを符号化／復号する。ＬＤＰＣ行列の基本行列は、前述の例における任意の基本行列、又は行置換若しくは列置換若しくは行置換及び列置換を前述の例における任意の基本行列に対して実行することにより取得された基本行列、又は短縮若しくはパンクチャリングを前述の例における任意の基本行列に対して実行することにより取得された基本行列、又は前述の例における任意の基本行列をリフティングすることにより取得された行列であってよい。符号化／復号の処理については、図５及び図６の関連部分の記載を参照し、詳細はここで再び記載されない。

任意で、一設計では、プロセッサ７０１は、命令７０３（時にはコード又はプログラムとも呼ばれる）を含んでよい。命令は、プロセッサ上で実行されてよく、その結果、通信機器７００は前述の方法の実施形態で記載された方法を実行する。別の可能な設計では、通信機器７００は、回路も含んでよい。該回路は、前述の実施形態における符号化／復号の機能を実装してよい。

任意で、一設計では、通信機器７００は、１つ以上のメモリ７０２を含んでよい。メモリは命令７０４を格納し、命令は、プロセッサ上で実行されてよく、その結果、通信機器７００は前述の方法の実施形態で記載された方法を実行する。

任意で、メモリはデータを更に格納してよい。任意で、プロセッサは命令及び／又はデータを更に格納してよい。プロセッサ及びメモリは、別個に配置されてよく、又は一緒に統合されてよい。

任意で、前述の実施形態における「記憶」は、データをメモリ７０２に格納することであってよく、又はデータを別の周辺メモリ又は記憶装置に格納することであってよい。

例えば、１つ以上のメモリ７０２は、前述の例におけるＬＤＰＣ行列に関連する１つ以上のパラメータ、例えばシフト値のような基本行列、基本グラフ、基本グラフに基づきリフティングされた行列、基本行列の中の行、リフティング係数、基本行列、又は基本行列に基づきリフティングされた行列、を格納してよい。詳細については、図５の関連する記載を参照する。

任意で、通信機器７００は、通信機７０５及びアンテナ７０６を更に含んでよい。プロセッサ７０１は、処理ユニットと呼ばれ、通信機器（端末又は基地局）を制御してよい。通信機５０５は、通信機ユニット又は通信機回路と呼ばれてよく、アンテナ５０６を用いて通信機器の通信機能を実装するよう構成される。

任意で、通信機器７００は、トランスポートブロックＣＲＣを生成するよう構成されるコンポーネント、コードブロックセグメント化及びＣＲＣチェックを実行するよう構成されるコンポーネント、インターリービングを実行するよう構成されるインターリーバ、レートマッチングを実行するよう構成されるコンポーネント、変調処理を実行するよう構成される変調器、等を更に含んでよい。これらのコンポーネントの機能は、１つ以上のプロセッサ７０１により実装されてよい。

任意で、通信機器７００は、復調を実行するよう構成される復調器、デインターリービングを実行するよう構成されるデインターリーバ、デレートマッチングを実行するよう構成されるコンポーネント、コードブロック連結及びＣＲＣチェックを実行するよう構成されるコンポーネント、等を更に含んでよい。これらのコンポーネントの機能は、１つ以上のプロセッサ７０１により実装されてよい。

図８は、通信システム８００の概略図である。通信システム８００は、通信装置８０及び通信装置８１を含む。通信装置８０及び通信装置８１は、情報データを互いから受信し及び情報データを互いへ送信する。通信装置８０及び通信装置８１は、通信機器７００であってよく、又は通信装置８０及び通信装置８１はそれぞれ通信機器７００を含み情報データを受信及び／又は送信する。例えば、通信装置８０は端末であってよく、相応して、通信装置８１は基地局であってよい。別の例では、通信装置８０は基地局であり、相応して、通信装置８１は端末であってよい。

当業者は、本願の実施形態において列挙される種々の説明的論理ブロック（illustrative logical block）及びステップ（step）が電子ハードウェア、コンピュータソフトウェア、又はそれらの組合せを用いて実施されてよいことを更に理解し得る。機能がハードウェア又はソフトウェアを用いて実装されるかは、特定の適用及びシステム全体の設計要件に依存する。当業者は、各々の特定の適用について記載の機能を実施するために種々の方法を使用してよいが、実装が本願の実施形態の範囲を超えると考えられるべきではない。

本願に記載された技術は、種々の方法で実施されてよい。例えば、これらの技術は、ハードウェア、ソフトウェア又はそれらの組み合わせを用いて実施されてよい。ハードウェアによる実施では、これらの技術を通信機器（例えば、基地局、端末、ネットワークエンティティ、又はチップ）において実行するよう構成される処理ユニットは、１つ以上の汎用プロセッサ、デジタル信号プロセッサ（DSP）、デジタル信号処理装置（DSPD）、特定用途向け集積回路（ASIC）、プログラマブル論理素子（PLD）、フィールドプログラマブルゲートアレイ（FPGA）若しくは他のプログラマブル論理機器、個別ゲート若しくはトランジスタロジック、個別ハードウェアコンポーネント、又はそれらの任意の組み合わせで実装されてよい。汎用プロセッサはマイクロプロセッサであってよい。任意で、汎用プロセッサは、任意の伝統的プロセッサ、制御部、マイクロコントローラ、又は状態機械であってよい。プロセッサは、デジタル信号プロセッサ及びマイクロプロセッサ、複数のマイクロプロセッサ、デジタル信号プロセッサコアを備える１つ以上のマイクロプロセッサ、又は任意の他の同様の構成のようなコンピューティング機器の組合せにより実装されてよい。

本願の実施形態に記載された方法又はアルゴリズムのステップは、ハードウェア、プロセッサにより実行される命令、又はそれらの組合せに直接埋め込まれてよい。メモリは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取り外し可能磁気ディスク、ＣＤ−ＲＯＭ、又は当該分野の任意の他の形式の記憶媒体であってよい。例えば、メモリはプロセッサに接続されてよい。その結果、プロセッサはメモリから情報を読み出しメモリに情報を書き込むことができる。任意で、メモリは、プロセッサに統合されてよい。プロセッサ及びメモリは、ＡＳＩＣ内に配置されてよく、ＡＳＩＣはＵＥ内に配置されてよい。任意で、プロセッサ及びメモリは、ＵＥの異なるコンポーネント内に配置されてよい。

前述の実装の記載に基づき、当業者は、技術がハードウェア、ファームウェア、又はそれらの組み合わせにより実装され得ることを明らかに理解し得る。ソフトウェアプログラムによる実装では、実装は、完全に又は部分的にコンピュータプログラムプロダクトの形式であってよい。コンピュータプログラムプロダクトは、１つ以上のコンピュータ命令を含む。コンピュータ命令はコンピュータ上にロードされ実行されると、本願の実施形態による手順又は機能が全部又は部分的に生成される。本願がソフトウェアプログラムにより実装されるとき、前述の機能は、コンピュータ可読媒体に格納され、又はコンピュータ可読媒体の中の１つ以上の命令又はコードとして送信されてよい。コンピュータは、汎用コンピュータ、専用コンピュータ、コンピュータネットワーク、又は別のプログラマブル機器であってよい。コンピュータ命令は、コンピュータ可読記憶媒体に格納されてよく、又はあるコンピュータ可読記憶媒体から別のコンピュータ可読記憶媒体へ送信されてよい。コンピュータ可読媒体は、コンピュータ記憶媒体及び通信媒体を含む。通信媒体は、コンピュータプログラムをある場所から別の場所へ送信させる任意の媒体を含む。記憶媒体は、コンピュータにとってアクセス可能な任意の利用可能な媒体であってよい。以下は、一例を提供するが、限定を課さない。コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、又は別の光ディスク記憶装置、ディスク記憶媒体、又は別の磁気記憶装置、又は、命令若しくはデータ構造の形式で期待されるプログラムコードを運び又は格納でき且つコンピュータによりアクセス可能な任意の他の媒体を含んでよい。さらに、任意の接続は、コンピュータ可読媒体として適切に定められてよい。例えば、ソフトウェアが、同軸ケーブル、光ファイバ／ケーブル、ツイストペア、デジタル加入者線（DSL）、又は、赤外線、無線、及びマイクロ波のような無線技術を用いて、ウェブサイト、サーバ、又は他のリモートソースから送信される場合、同軸ケーブル、光ファイバ／ケーブル、ツイストペア、ＤＳＬ、又は、赤外線、無線、及びマイクロ波のような無線技術は、それらの属する媒体の定義に含まれる。例えば、本願において使用されるディスク（Disk）及びディスク（disc）は、コンパクトディスク（CD）、レーザディスク、光ディスク、デジタルバーサタイルディスク（DVD）、フロッピーディスク、ブルーレイディスクを含む。ここで、ディスク（Disk）は、通常、磁気手段によりデータをコピーし、ディスク（disc）は、レーザ手段により光学的にデータをコピーする。前述の組合せも、コンピュータ可読媒体の保護範囲に含まれるべきである。

留意すべきことに、本願では、「／」は「及び／又は」を示す。例えば、「符号化／復号（符号化及び／又は復号）」は、符号化、又は復号、又は符号化及び復号を示す。

まとめると、以上に記載されたものは、本願の技術的ソリューションの単なる好適な実施形態であり、本願の保護範囲を限定することを意図しない。本願の精神及び原理から逸脱することなく行われる任意の変更、等価置換、又は改良は、本願の保護範囲に含まれるべきである。

実際の適用では、異なる特殊構造により特徴付けられるＬＤＰＣ行列が使用され得る。特殊構造を有するＬＤＰＣ行列Ｈは、準循環（quasi cycle，QC）構造を有するＬＤＰＣ基本行列を拡張することにより取得され得る。ＱＣ−ＬＤＰＣ行列を使用する符号化方式は、高度な並列処理を備えるハードウェアに適し、より高いスループットを提供する。

受信端にある通信装置では、入力シーケンスをＬＤＰＣ行列を用いて復号するステップは、
入力シーケンスを、リフティング係数Ｚに対応するＬＤＰＣ行列を用いて復号するステップ、又は、入力シーケンスを行列を用いて復号するステップであって、該行列は行／列置換をリフティング係数Ｚに対応するＬＤＰＣ行列に対して実行することにより取得される、ステップ、を含んでよい。本願では、行／列置換は、行置換、列置換、又は行置換及び列置換を表す。

ＬＤＰＣコードは、パリティチェック行列Ｈを用いて定めることができる。ＬＤＰＣコードのパリティチェック行列Ｈは、基本グラフ（base graph）及びシフト（shift）値を用いて取得され得る。基本グラフは、通常、ｍ×ｎ個の行列エントリ（entry）を含んでよく、ｍ行ｎ列の行列を用いて表現され得る。行列要素の値は０又は１のいずれかである。値が０の要素は、時としてゼロ要素と呼ばれ、これはサイズＺ×Ｚの全ゼロ行列（zero matrix）で置き換えられてよい。値が１の要素は、時として非ゼロ要素と呼ばれ、これはサイズＺ×Ｚの循環置換行列（circular permutation matrix）で置き換えられてよい。言い換えると、各行列要素は、１つの全ゼロ行列又は１つの循環置換行列を表す。図１は、ｍ＝５且つｎ＝２７でありＱＣ構造を有するＬＤＰＣコードの基本グラフの例１０ａを示す。留意すべきことに、本明細書では、単に説明を容易にするために、基本グラフ及び行列の行インデックス及び列インデックスは、全て０から開始する番号を付される。例えば、列０は基本グラフ及び行列の１番目の列を表し、列１は基本グラフ及び行列の２番目の列を表し、行０は基本グラフ及び行列の１番目の行を表し、行１は基本グラフ及び行列の２番目の行を表し、以下同様である。

行インデックス及び列インデックスは、代替として、１から開始する番号を付されてよく、この場合、本明細書に示される行インデックス及び列インデックスは１だけ増大されて、対応する行インデックス及び列インデックスを得ることが理解され得る。例えば、行インデックス及び列インデックスが１から開始する番号を付される場合、列１は基本グラフ及び行列の１番目の列を表し、列２は基本グラフ及び行列の２番目の列を表し、行１は基本グラフ及び行列の１番目の行を表し、行２は基本グラフ及び行列の２番目の行を表し、以下同様である。理解されるべきことに、基本グラフ又は基本行列の行及び列は異なる方法で番号を付されてよく、本願は任意の特定の番号付け方法に限定されない。

Ｐ_ｉ，ｊの値はリフティング係数Ｚに依存してよく、基本グラフの行ｉ及び列ｊにある１の要素（非ゼロ要素）について、Ｐ_ｉ，ｊは、異なるリフティング係数Ｚについて異なってよい。実装を容易にするために、時にはパリティチェック行列（ＰＣＭ）（parity check matrix）と呼ばれるｍ行ｎ列の基本行列（base matrix）がシステム内で定められてよい。基本行列の中の要素は、基本グラフの中の要素と１対１対応にある。基本グラフの中のゼロ要素は基本行列の中の同じ位置を有する。行列の中で、ゼロ要素は、値−１又はヌル（null）値により表される。行ｉ及び列ｊにある、基本グラフの中で値が１の非ゼロ要素は、基本行列の中の同じ位置にある非ゼロ要素に対応する。非ゼロ要素は値Ｐ_ｉ，ｊにより表され、Ｐ_ｉ，ｊは、プリセット又は特定リフティング係数Ｚに対して定められたシフト値であってよい。本願の実施形態では、基本行列は、時には基本グラフのシフト行列とも呼ばれる。

柔軟なコードレートを得るために、対応するサイズの部分行列Ｃ、部分行列Ｄ、及び部分行列Ｅは、コア行列に基づき追加されてよく、異なるコードレートを得る。部分行列Ｃは全ゼロ行列である。部分行列Ｅは恒等行列であり、行列のサイズはコードレートに従い決定され、行列の構造は比較的固定される。したがって、符号化性能及び復号性能は、主にコア行列及び部分行列Ｄにより影響される。行及び列は、コア行列に基づき追加されて、対応するＣ、Ｄ、及びＥを形成する。その結果、異なるコードレートが取得できる。

一実装では、ＬＤＰＣ行列Ｈに関連するパラメータが格納されてよく、該パラメータは以下のうちの１つ以上を含む：
（ａ）前述の実装で記載した任意の基本行列を取得するために使用されるパラメータ。基本行列は、パラメータに基づき取得されてよく、例えばパラメータは、以下：行インデックス、行重み、列インデックス、列重み、（非ゼロ要素の行インデックス又は非ゼロ要素の列インデックスのような）非ゼロ要素の位置、基本行列のシフト値、非ゼロ要素のシフト値及び対応する位置、オフセット、リフティング係数、基本グラフ、コードレート、等、のうちの１つ以上であってよい；
（ｂ）前述の実装で記載した任意の基本行列のうちの１つである基本行列；
（ｃ）前述の実装で列挙した任意の基本行列の少なくとも１つの列をオフセットすることにより取得されたオフセット行列Ｈｓ；
（ｄ）基本行列をリフティングすることにより又は基本行列のオフセット行列Ｈｓをリフティングすることにより取得された行列；
（ｅ）行／列変換を、前述の実装で列挙した任意の基本行列に対して又はオフセット行列Ｈｓに対して実行することにより取得された基本行列；
（ｆ）行／列変換された基本行列又は行／列変換された基本行列のオフセット行列Ｈｓをリフティングすることにより取得された行列；
（ｇ）前述の実装で記載した任意の基本行列又は基本行列のオフセット行列Ｈｓを短縮又はパンクチャリングすることにより取得された行列。

例えば、Ｚが２６、且つａ＝１３のとき、基本行列は、行列３０ｂ−７０の中の行０〜行４及び列０〜列２６を含んでよく、又は、基本行列は、行列３０ｂ−７０の中の行０〜行４及び列０〜列２６のうちの一部を含む。代替として、基本行列は、行列３０ｂ−７０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含んでよく、ここで、５≦ｍ≦４６、ｍは正数であり、２７≦ｎ≦６８、且つｎは正数である。或いは、基本行列は、行列３０ｂ−７０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を含み、ここで、５≦ｍ≦４６、ｍは正数であり、２７≦ｎ≦６８、且つｎは正数である。さらに、基本行列は、行列３０ｂ−７０の中の行５〜行４５のうちの１つ以上の行及び列２７〜列６７のうちの１つ以上の列を含んでよい。ＬＤＰＣ行列は、基本行列をリフティング係数Ｚに基づき置換することにより取得される。

相応して、ＬＤＰＣ行列ＨについてＭ＝４６・Ｚである。出力シーケンスがビルトインパンクチャビットに対応する列に対応する情報ビットを含む場合、Ｎ＝６８・Ｚである。或いは、出力シーケンスがビルトインパンクチャビットである２・Ｚ個の情報ビットを含まない場合、Ｎ＝６６・Ｚである。

別の可能な実装では、基本グラフを格納するステップは、基本グラフの中の非ゼロ要素の位置を格納するステップであってよい。非ゼロ要素の位置は、非ゼロ要素の位置する行インデックス及び列インデックスにより示されてよい。例えば、非ゼロ要素の位置は、各行にある非ゼロ要素の列位置、又は各列にある非ゼロ要素の行位置であってよい。別の可能な実装では、基本グラフを格納するステップは、基本グラフの中のゼロ要素の位置を格納するステップであってよい。同様に、ゼロ要素の位置も、ゼロ要素の位置する行インデックス及び列インデックスにより示されてよい。例えば、ゼロ要素の位置は、各行の中のゼロ要素の列位置、又は各列の中のゼロ要素の位置する行位置であってよく、非ゼロ要素の対応する位置は、ゼロ要素の位置を除外することにより取得されてよい。留意すべきことに、単なる例がここで提供され、本願はこれに限定されない。

任意で、通信機器７００は、通信機７０５及びアンテナ７０６を更に含んでよい。プロセッサ７０１は、処理ユニットと呼ばれ、通信機器（端末又は基地局）を制御してよい。通信機７０５は、通信機ユニット又は通信機回路と呼ばれてよく、アンテナ７０６を用いて通信機器の通信機能を実装するよう構成される。

Claims (39)

1. 符号化方法であって、前記方法は、
   入力シーケンスを、低密度パリティチェックＬＤＰＣ行列を用いて符号化するステップ、を含み、
   前記ＬＤＰＣ行列はリフティング係数Ｚ及び基本行列に基づき取得され、前記基本行列は、以下の行列：３０ｂ-１０，３０ｂ-１１，３０ｂ-２０，３０ｂ-２１，３０ｂ-３０，３０ｂ-４０，３０ｂ-５０，３０ｂ-６０，３０ｂ-７０，及び３０ｂ-８０のうちの１つの中の行０〜行４及び列０〜列２６を含み、又は前記基本行列は、以下の行列：３０ｂ-１０，３０ｂ-１１，３０ｂ-２０，３０ｂ-２１，３０ｂ-３０，３０ｂ-４０，３０ｂ-５０，３０ｂ-６０，３０ｂ-７０，及び３０ｂ-８０のうちの１つの中の行０〜行４及び列０〜列２６の一部を含む、方法。
2. 復号方法であって、前記方法は、
   入力シーケンスを、低密度パリティチェックＬＤＰＣ行列を用いて復号するステップ、を含み、
   前記ＬＤＰＣ行列はリフティング係数Ｚ及び基本行列に基づき取得され、前記基本行列は、以下の行列：３０ｂ-１０，３０ｂ-１１，３０ｂ-２０，３０ｂ-２１，３０ｂ-３０，３０ｂ-４０，３０ｂ-５０，３０ｂ-６０，３０ｂ-７０，及び３０ｂ-８０のうちの１つの中の行０〜行４及び列０〜列２６を含み、又は前記基本行列は、以下の行列：３０ｂ-１０，３０ｂ-１１，３０ｂ-２０，３０ｂ-２１，３０ｂ-３０，３０ｂ-４０，３０ｂ-５０，３０ｂ-６０，３０ｂ-７０，及び３０ｂ-８０のうちの１つの中の行０〜行４及び列０〜列２６の一部を含む、方法。
3. 前記基本行列は、以下の行列：３０ｂ-１０，３０ｂ-１１，３０ｂ-２０，３０ｂ-２１，３０ｂ-３０，３０ｂ-４０，３０ｂ-５０，３０ｂ-６０，３０ｂ-７０，及び３０ｂ-８０のうちの前記１つの中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含み、５≦ｍ≦４６、且つ２７≦ｎ≦６８である、請求項１又は２に記載の方法。
4. 前記リフティング係数はＺ＝ａ×２^ｊ、０≦ｊ＜７、且つａ∈｛２，３，５，７，９，１１，１３，１５｝であり、
   ａ＝２、且つ前記基本行列が前記行列３０ｂ-１０又は３０ｂ-１１の中の行０〜行４及び列０〜列２６を含む、若しくは、前記基本行列が前記行列３０ｂ-１０又は３０ｂ-１１の中の行０〜行４及び列０〜列２６の一部を含む、又は、
   ａ＝３、且つ前記基本行列が前記行列３０ｂ-２０又は３０ｂ-２１の中の行０〜行４及び列０〜列２６を含む、若しくは、前記基本行列が前記行列３０ｂ-２０又は３０ｂ-２１の中の行０〜行４及び列０〜列２６の一部を含む、又は、
   ａ＝５、且つ前記基本行列が前記行列３０ｂ-３０の中の行０〜行４及び列０〜列２６を含む、若しくは、前記基本行列が前記行列３０ｂ-３０の中の行０〜行４及び列０〜列２６の一部を含む、又は、
   ａ＝７、且つ前記基本行列が前記行列３０ｂ-４０の中の行０〜行４及び列０〜列２６を含む、若しくは、前記基本行列が前記行列３０ｂ-４０の中の行０〜行４及び列０〜列２６の一部を含む、又は、
   ａ＝９、且つ前記基本行列が前記行列３０ｂ-５０の中の行０〜行４及び列０〜列２６を含む、若しくは、前記基本行列が前記行列３０ｂ-５０の中の行０〜行４及び列０〜列２６の一部を含む、又は、
   ａ＝１１、且つ前記基本行列が前記行列３０ｂ-６０の中の行０〜行４及び列０〜列２６を含む、若しくは、前記基本行列が前記行列３０ｂ-６０の中の行０〜行４及び列０〜列２６の一部を含む、又は、
   ａ＝１３、且つ前記基本行列が前記行列３０ｂ-７０の中の行０〜行４及び列０〜列２６を含む、若しくは、前記基本行列が前記行列３０ｂ-７０の中の行０〜行４及び列０〜列２６の一部を含む、又は、
   ａ＝１５、且つ前記基本行列が前記行列３０ｂ-８０の中の行０〜行４及び列０〜列２６を含む、若しくは、前記基本行列が前記行列３０ｂ-８０の中の行０〜行４及び列０〜列２６の一部を含む、請求項１乃至３のいずれか一項に記載の方法。
5. ａ＝２、且つ前記基本行列は、前記行列３０ｂ-１０又は３０ｂ-１１の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含み、５≦ｍ≦４６、且つ２７≦ｎ≦６８である、又は、
   ａ＝３、且つ前記基本行列は、前記行列３０ｂ-２０又は３０ｂ-２１の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含み、５≦ｍ≦４６、且つ２７≦ｎ≦６８である、又は、
   ａ＝５、且つ前記基本行列は、前記行列３０ｂ-３０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含み、５≦ｍ≦４６、且つ２７≦ｎ≦６８である、又は、
   ａ＝７、且つ前記基本行列は、前記行列３０ｂ-４０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含み、５≦ｍ≦４６、且つ２７≦ｎ≦６８である、又は、
   ａ＝９、且つ前記基本行列は、前記行列３０ｂ-５０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含み、５≦ｍ≦４６、且つ２７≦ｎ≦６８である、又は、
   ａ＝１１、且つ前記基本行列は、前記行列３０ｂ-６０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含み、５≦ｍ≦４６、且つ２７≦ｎ≦６８である、又は、
   ａ＝１３、且つ前記基本行列は、前記行列３０ｂ-７０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含み、５≦ｍ≦４６、且つ２７≦ｎ≦６８である、又は、
   ａ＝１５、且つ前記基本行列は、前記行列３０ｂ-８０の中の行０〜行（ｍ−１）及び列０〜列（ｎ−１）を更に含み、５≦ｍ≦４６、且つ２７≦ｎ≦６８である、請求項１乃至４のいずれか一項に記載の方法。
6. 前記ＬＤＰＣ行列は、前記リフティング係数Ｚ、及び前記基本行列をオフセットすることにより取得される行列Ｈｓに基づき取得され、前記行列Ｈｓは、前記基本行列の中の少なくとも１つの列ｓの中の０以上のシフト値をオフセットＯｆｆｓｅｔ_ｓだけ増大する又は減少することにより取得され、前記オフセットＯｆｆｓｅｔ_ｓは、０以上の整数であり、且つ０≦ｓ＜２３である、請求項１乃至５のいずれか一項に記載の方法。
7. 前記ＬＤＰＣ行列は、前記リフティング係数Ｚ、及び行置換若しくは列置換若しくは行置換及び列置換を前記基本行列若しくは前記基本行列の前記オフセット行列Ｈｓに対して実行することにより取得される行列に基づき、取得される、請求項１乃至６のいずれか一項に記載の方法。
8. 符号化方法であって、前記方法は、
   入力シーケンスを、リフティング係数Ｚ及び低密度パリティチェックＬＤＰＣ行列のパラメータに基づき符号化するステップ、を含み、
   前記ＬＤＰＣ行列の前記パラメータは、表３-１０，表３-１１，表３-２０，表３-２１，表３-３０，表３-４０，表３-５０，表３-６０，表３-７０，及び表３-８０のうちの１つの中の行インデックスが０〜４の行に対応するパラメータを含む、方法。
9. 復号方法であって、前記方法は、
   入力シーケンスを、リフティング係数Ｚ及び低密度パリティチェックＬＤＰＣ行列のパラメータに基づき復号するステップ、を含み、
   前記ＬＤＰＣ行列の前記パラメータは、表３-１０，表３-１１，表３-２０，表３-２１，表３-３０，表３-４０，表３-５０，表３-６０，表３-７０，及び表３-８０のうちの１つの中の行インデックスが０〜４の行に対応するパラメータを含む、方法。
10. 前記ＬＤＰＣ行列の前記パラメータは、前記０〜４のうちの１つの中の行インデックスが５〜４５である行の中のｍ_Ｄ個の行に対応するパラメータを更に含み、０≦ｍ_Ｄ≦４１である、請求項８又は９に記載の方法。
11. 前記リフティング係数はＺ＝ａ×２^ｊ、０≦ｊ＜７、且つａ∈｛２，３，５，７，９，１１，１３，１５｝であり、
    ａ＝２、且つ前記ＬＤＰＣ行列の前記パラメータが表３-１０又は３-１１の中の行インデックスが０〜４である前記行に対応する前記パラメータを含む、又は、
    ａ＝３、且つ前記ＬＤＰＣ行列の前記パラメータが表３-２０又は３-２１の中の行インデックスが０〜４である前記行に対応する前記パラメータを含む、又は、
    ａ＝５、且つ前記ＬＤＰＣ行列の前記パラメータが表３-３０の中の行インデックスが０〜４である前記行に対応する前記パラメータを含む、又は、
    ａ＝７、且つ前記ＬＤＰＣ行列の前記パラメータが表３-４０の中の行インデックスが０〜４である前記行に対応する前記パラメータを含む、又は、
    ａ＝９、且つ前記ＬＤＰＣ行列の前記パラメータが表３-５０の中の行インデックスが０〜４である前記行に対応する前記パラメータを含む、又は、
    ａ＝１１、且つ前記ＬＤＰＣ行列の前記パラメータが表３-６０の中の行インデックスが０〜４である前記行に対応する前記パラメータを含む、又は、
    ａ＝１３、且つ前記ＬＤＰＣ行列の前記パラメータが表３-７０の中の行インデックスが０〜４である前記行に対応する前記パラメータを含む、又は、
    ａ＝１５、且つ前記ＬＤＰＣ行列の前記パラメータが表３-８０の中の行インデックスが０〜４である前記行に対応する前記パラメータを含む、請求項８乃至１０のいずれか一項に記載の方法。
12. ａ＝２、且つ前記ＬＤＰＣ行列の前記パラメータが表３-１０又は３-１１の中の行インデックスが５〜４５である前記行の中のｍ_Ｄ個の行に対応するパラメータを含む、又は、
    ａ＝３、且つ前記ＬＤＰＣ行列の前記パラメータが表３-２０又は３-２１の中の行インデックスが５〜４５である前記行の中のｍ_Ｄ個の行に対応するパラメータを含む、又は、
    ａ＝５、且つ前記ＬＤＰＣ行列の前記パラメータが表３-３０の中の行インデックスが５〜４５である前記行の中のｍ_Ｄ個の行に対応するパラメータを含む、又は、
    ａ＝７、且つ前記ＬＤＰＣ行列の前記パラメータが表３-４０の中の行インデックスが５〜４５である前記行の中のｍ_Ｄ個の行に対応するパラメータを含む、又は、
    ａ＝９、且つ前記ＬＤＰＣ行列の前記パラメータが表３-５０の中の行インデックスが５〜４５である前記行の中のｍ_Ｄ個の行に対応するパラメータを含む、又は、
    ａ＝１１、且つ前記ＬＤＰＣ行列の前記パラメータが表３-６０の中の行インデックスが５〜４５である前記行の中のｍ_Ｄ個の行に対応するパラメータを含む、又は、
    ａ＝１３、且つ前記ＬＤＰＣ行列の前記パラメータが表３-７０の中の行インデックスが５〜４５である前記行の中のｍ_Ｄ個の行に対応するパラメータを含む、又は、
    ａ＝１５、且つ前記ＬＤＰＣ行列の前記パラメータが表３-８０の中の行インデックスが５〜４５である前記行の中のｍ_Ｄ個の行に対応するパラメータを含む、請求項１１に記載の方法。
13. 入力シーケンスを、リフティング係数Ｚ及び低密度パリティチェックＬＤＰＣ行列のパラメータに基づき符号化する前記ステップは、
    前記入力シーケンスを、前記リフティング係数Ｚ及び前記ＬＤＰＣ行列の前記パラメータをオフセットすることにより取得されたパラメータに基づき符号化するステップを含み、
    前記ＬＤＰＣ行列の前記パラメータをオフセットする前記ステップは、
    前記ＬＤＰＣ行列の前記パラメータの中の少なくとも１つの列位置ｓにある０以上のシフト値をオフセットＯｆｆｓｅｔ_ｓだけ増大する又は減少するステップであって、前記オフセットＯｆｆｓｅｔ_ｓは０以上の整数であり、且つ０≦ｓ＜２３である、ステップを含む、請求項８乃至１２のいずれか一項に記載の方法。
14. 請求項１乃至１３のいずれか一項に記載の方法を実行するよう構成される機器。
15. 通信機器であって、前記通信機器は、１つ以上のプロセッサ、１つ以上のメモリ、及び前記１つ以上のメモリに格納され前記１つ以上のプロセッサで実行可能な１つ以上の命令を含み、実行されると前記１つ以上の命令は、前記通信機器に請求項１乃至１３のいずれか一項に記載の方法を実行させる、通信機器。
16. 請求項１４に記載の機器又は請求項１５に記載の通信機器を含む端末。
17. 請求項１４に記載の機器又は請求項１５に記載の通信機器を含む基地局。
18. 請求項１６に記載の端末及び請求項１７に記載の基地局を含む通信システム。
19. コンピュータ可読記憶媒体であって、１つ以上の命令を含み、コンピュータで実行されると、前記１つ以上の命令は、前記コンピュータに請求項１乃至１３のいずれか一項に記載の方法を実行させる、コンピュータ可読記憶媒体。
20. コンピュータプログラムプロダクトであって、コンピュータで実行されると、前記コンピュータプログラムプロダクトは、前記コンピュータに請求項１乃至１３のいずれか一項に記載の方法を実行させる、コンピュータプログラムプロダクト。
21. 符号化方法であって、
    前記入力シーケンスｃを低密度パリティチェックＬＤＰＣ行列Ｈに基づき符号化するステップ、を含み、
    前記ＬＤＰＣ行列Ｈの基本行列は、複数の非ゼロ要素（ｉ，ｊ）を含み、ｉは行インデックスであり、ｊは列インデックスであり、各非ゼロ要素（ｉ，ｊ）は、該要素がサイズＺ×Ｚの循環置換行列により置換されることを示し、前記循環置換行列はサイズＺ×Ｚの恒等行列を右へＰ_ｉ，ｊ回だけ循環シフトすることにより取得された行列に等しく、Ｐ_ｉ，ｊ＝ｍｏｄ（Ｖ_ｉ，ｊ，Ｚ）、Ｚはリフティング係数であり、前記非ゼロ要素（ｉ，ｊ）の各々及び対応するＶ_ｉ，ｊは以下の通りである：
    ｉ＝０，ｊ＝０，１，２，３，５，６，９，１０，１１，１２，１３，１５，１６，１８，１９，２０，２１，２２，２３，且つＶ_ｉ，ｊはそれぞれ２１１，１９８，１８８，１８６，２１９，４，２９，１４４，１１６，２１６，１１５，２３３，１４４，９５，２１６，７３，２６１，１，０；
    ｉ＝１，ｊ＝０，２，３，４，５，７，８，９，１１，１２，１４，１５，１６，１７，１９，２１，２２，２３，２４，且つＶ_ｉ，ｊはそれぞれ１７９，１６２，２２３，２５６，１６０，７６，２０２，１１７，１０９，１５，７２，１５２，１５８，１４７，１５６，１１９，０，０；
    ｉ＝２，ｊ＝０，１，２，４，５，６，７，８，９，１０，１３，１４，１５，１７，１８，１９，２０，２４，２５，且つＶ_ｉ，ｊはそれぞれ２５８，１６７，２２０，１３３，２４３，２０２，２１８，６３，０，３，７４，２２９，０，２１６，２６９，２００，２３４，０，０；
    ｉ＝３，ｊ＝０，１，３，４，６，７，８，１０，１１，１２，１３，１４，１６，１７，１８，２０，２１，２２，２５，且つＶ_ｉ，ｊはそれぞれ１８７，１４５，１６６，１０８，８２，１３２，１９７，４１，１６２，５７，３６，１１５，２４２，１６５，０，１１３，１０８，１，０；及び、
    ｉ＝４，ｊ＝０，１，２６，且つＶ_ｉ，ｊはそれぞれ２４６，２３５，０、方法。
22. 入力シーケンスｃを、低密度パリティチェックＬＤＰＣ行列Ｈに基づき符号化する前記ステップは、
    前記入力シーケンスｃ＝［ｃ_０，ｃ_１，ｃ_２，．．．，ｃ_Ｋ−１］を符号化して、出力シーケンスｄ＝｛ｄ_０，ｄ_１，ｄ_２，．．．，ｄ_Ｎ−１｝を取得するステップであって、Ｋ及びＮは両方とも正整数である、ステップを含み、
    前記出力シーケンスｄは、前記入力シーケンスｃからのＫ_０個のビット及びパリティシーケンスｗの中のパリティビットを含み、Ｋ_０は０より大きく且つＫ以下の整数であり、
    前記パリティシーケンスｗの長さはＮ−Ｋ_０であり、
    前記パリティシーケンスｗ及び前記入力シーケンスｃは、
    

    

    を満たし、ｃ^Ｔ＝［ｃ_０，ｃ_１，ｃ_２，．．．，ｃ_Ｋ−１］^Ｔは、前記入力シーケンスｃの中のビットを含む転置ベクトルであり、ｗ^Ｔ＝［ｗ_０，ｗ_１，ｗ_２，．．．，ｗ_{Ｎ−Ｋ０−１}］^Ｔは前記パリティビットシーケンスの中のビットを含む転置ベクトルであり、０^Ｔは列ベクトルであり、０^Ｔの全ての要素の値は０である、請求項２１に記載の方法。
23. Ｋ_０＝Ｋ−２・Ｚである、請求項２２に記載の方法。
24. 復号方法であって、
    ＬＤＰＣコードのソフト値シーケンスを低密度パリティチェックＬＤＰＣ行列Ｈに基づき復号して、情報シーケンスを取得するステップ、を含み、
    前記Ｈの基本行列は、非ゼロ要素（ｉ，ｊ）を含み、ｉは行インデックスであり、ｊは列インデックスであり、各非ゼロ要素（ｉ，ｊ）は、該要素がサイズＺ×Ｚの循環置換行列により置換されることを示し、前記循環置換行列はサイズＺ×Ｚの恒等行列を右へＰ_ｉ，ｊ回だけ循環シフトすることにより取得された行列に等しく、Ｐ_ｉ，ｊ＝ｍｏｄ（Ｖ_ｉ，ｊ，Ｚ）、Ｚはリフティング係数であり、各非ゼロ要素（ｉ，ｊ）及び前記非ゼロ要素（ｉ，ｊ）の対応する値Ｖ_ｉ，ｊは以下の通りである：
    ｉ＝０，ｊ＝０，１，２，３，５，６，９，１０，１１，１２，１３，１５，１６，１８，１９，２０，２１，２２，２３，且つＶ_ｉ，ｊはそれぞれ２１１，１９８，１８８，１８６，２１９，４，２９，１４４，１１６，２１６，１１５，２３３，１４４，９５，２１６，７３，２６１，１，０；
    ｉ＝１，ｊ＝０，２，３，４，５，７，８，９，１１，１２，１４，１５，１６，１７，１９，２１，２２，２３，２４，且つＶ_ｉ，ｊはそれぞれ１７９，１６２，２２３，２５６，１６０，７６，２０２，１１７，１０９，１５，７２，１５２，１５８，１４７，１５６，１１９，０，０；
    ｉ＝２，ｊ＝０，１，２，４，５，６，７，８，９，１０，１３，１４，１５，１７，１８，１９，２０，２４，２５，且つＶ_ｉ，ｊはそれぞれ２５８，１６７，２２０，１３３，２４３，２０２，２１８，６３，０，３，７４，２２９，０，２１６，２６９，２００，２３４，０，０；
    ｉ＝３，ｊ＝０，１，３，４，６，７，８，１０，１１，１２，１３，１４，１６，１７，１８，２０，２１，２２，２５，且つＶ_ｉ，ｊはそれぞれ１８７，１４５，１６６，１０８，８２，１３２，１９７，４１，１６２，５７，３６，１１５，２４２，１６５，０，１１３，１０８，１，０；及び、
    ｉ＝４，ｊ＝０，１，２６，且つＶ_ｉ，ｊはそれぞれ２４６，２３５，０、方法。
25. 前記Ｈの前記基本行列は、ｍ行ｎ列の行列であり、ｍ≦４６、且つｎ≦６８である、請求項２１乃至２４のいずれか一項に記載の方法。
26. 前記Ｈの前記基本行列は、以下の非ゼロ要素（ｉ，ｊ）を更に含み、前記非ゼロ要素（ｉ，ｊ）の対応する値Ｖ_ｉ，ｊは以下の通りである：
    ｉ＝５，ｊ＝０，１，３，１２，１６，２１，２２，２７，且つＶ_ｉ，ｊはそれぞれ２６１，１８１，７２，２８３，２５４，７９，１４４，０；
    ｉ＝６，ｊ＝０，６，１０，１１，１３，１７，１８，２０，２８，且つＶ_ｉ，ｊはそれぞれ８０，１４４，１６９，９０，５９，１７７，１５１，１０８，０；
    ｉ＝７，ｊ＝０，１，４，７，８，１４，２９，且つＶ_ｉ，ｊはそれぞれ１６９，１８９，１５４，１８４，１０４，１６４，０；
    ｉ＝８，ｊ＝０，１，３，１２，１６，１９，２１，２２，２４，３０，且つＶ_ｉ，ｊはそれぞれ５４，０，２５２，４１，９８，４６，１５，２３０，５４，０；
    ｉ＝９，ｊ＝０，１，１０，１１，１３，１７，１８，２０，３１，且つＶ_ｉ，ｊはそれぞれ１６２，１５９，９３，１３４，４５，１３２，７６，２０９，０；
    ｉ＝１０，ｊ＝１，２，４，７，８，１４，３２，且つＶ_ｉ，ｊはそれぞれ１７８，１，２８，２６７，２３４，２０１，０；
    ｉ＝１１，ｊ＝０，１，１２，１６，２１，２２，２３，３３，且つＶ_ｉ，ｊはそれぞれ５５，２３，２７４，１８１，２７３，３９，２６，０；
    ｉ＝１２，ｊ＝０，１，１０，１１，１３，１８，３４，且つＶ_ｉ，ｊはそれぞれ２２５，１６２，２４４，１５１，２３８，２４３，０；
    ｉ＝１３，ｊ＝０，３，７，２０，２３，３５，且つＶ_ｉ，ｊはそれぞれ２３１，０，２１６，４７，３６，０；
    ｉ＝１４，ｊ＝０，１２，１５，１６，１７，２１，３６，且つＶ_ｉ，ｊはそれぞれ０，１８６，２５３，１６，０，７９，０；
    ｉ＝１５，ｊ＝０，１，１０，１３，１８，２５，３７，且つＶ_ｉ，ｊはそれぞれ１７０，０，１８３，１０８，６８，６４，０；
    ｉ＝１６，ｊ＝１，３，１１，２０，２２，３８，且つＶ_ｉ，ｊはそれぞれ２７０，１３，９９，５４，０，０；
    ｉ＝１７，ｊ＝０，１４，１６，１７，２１，３９，且つＶ_ｉ，ｊはそれぞれ１５３，１３７，０，０，１６２，０；
    ｉ＝１８，ｊ＝１，１２，１３，１８，１９，４０，且つＶ_ｉ，ｊはそれぞれ１６１，１５１，０，２４１，１４４，０；
    ｉ＝１９，ｊ＝０，１，７，８，１０，４１，且つＶ_ｉ，ｊはそれぞれ０，０，１１８，１４４，０，０；
    ｉ＝２０，ｊ＝０，３，９，１１，２２，４２，且つＶ_ｉ，ｊはそれぞれ２６５，８１，９０，１４４，２２８，０；
    ｉ＝２１，ｊ＝１，５，１６，２０，２１，４３，且つＶ_ｉ，ｊはそれぞれ６４，４６，２６６，９，１８，０；
    ｉ＝２２，ｊ＝０，１２，１３，１７，４４，且つＶ_ｉ，ｊはそれぞれ７２，１８９，７２，２５７，０；
    ｉ＝２３，ｊ＝１，２，１０，１８，４５，且つＶ_ｉ，ｊはそれぞれ１８０，０，０，１６５，０；
    ｉ＝２４，ｊ＝０，３，４，１１，２２，４６，且つＶ_ｉ，ｊはそれぞれ２３６，１９９，０，２６６，０，０；
    ｉ＝２５，ｊ＝１，６，７，１４，４７，且つＶ_ｉ，ｊはそれぞれ２０５，０，０，１８３，０；
    ｉ＝２６，ｊ＝０，２，４，１５，４８，且つＶ_ｉ，ｊはそれぞれ０，０，０，２７７，０；
    ｉ＝２７，ｊ＝１，６，８，４９，且つＶ_ｉ，ｊはそれぞれ４５，３６，７２，０；
    ｉ＝２８，ｊ＝０，４，１９，２１，５０，且つＶ_ｉ，ｊはそれぞれ２７５，０，１５５，６２，０；
    ｉ＝２９，ｊ＝１，１４，１８，２５，５１，且つＶ_ｉ，ｊはそれぞれ０，１８０，０，４２，０；
    ｉ＝３０，ｊ＝０，１０，１３，２４，５２，且つＶ_ｉ，ｊはそれぞれ０，９０，２５２，１７３，０；
    ｉ＝３１，ｊ＝１，７，２２，２５，５３，且つＶ_ｉ，ｊはそれぞれ１４４，１４４，１６６，１９，０；
    ｉ＝３２，ｊ＝０，１２，１４，２４，５４，且つＶ_ｉ，ｊはそれぞれ０，２１１，３６，１６２，０；
    ｉ＝３３，ｊ＝１，２，１１，２１，５５，且つＶ_ｉ，ｊはそれぞれ０，０，７６，１８，０；
    ｉ＝３４，ｊ＝０，７，１５，１７，５６，且つＶ_ｉ，ｊはそれぞれ１９７，０，１０８，０，０；
    ｉ＝３５，ｊ＝１，６，１２，２２，５７，且つＶ_ｉ，ｊはそれぞれ１９９，２７８，０，２０５，０；
    ｉ＝３６，ｊ＝０，１４，１５，１８，５８，且つＶ_ｉ，ｊはそれぞれ２１６，１６，０，０，０；
    ｉ＝３７，ｊ＝１，１３，２３，５９，且つＶ_ｉ，ｊはそれぞれ７２，１４４，０，０；
    ｉ＝３８，ｊ＝０，９，１０，１２，６０，且つＶ_ｉ，ｊはそれぞれ１９０，０，０，０，０；
    ｉ＝３９，ｊ＝１，３，７，１９，６１，且つＶ_ｉ，ｊはそれぞれ１５３，０，１６５，１１７，０；
    ｉ＝４０，ｊ＝０，８，１７，６２，且つＶ_ｉ，ｊはそれぞれ２１６，１４４，２，０；
    ｉ＝４１，ｊ＝１，３，９，１８，６３，且つＶ_ｉ，ｊはそれぞれ０，０，０，１８３，０；
    ｉ＝４２，ｊ＝０，４，２４，６４，且つＶ_ｉ，ｊはそれぞれ２７，０，３５，０；
    ｉ＝４３，ｊ＝１，１６，１８，２５，６５，且つＶ_ｉ，ｊはそれぞれ５２，２４３，０，２７０，０；
    ｉ＝４４，ｊ＝０，７，９，２２，６６，且つＶ_ｉ，ｊはそれぞれ１８，０，０，５７，０；及び、
    ｉ＝４５，ｊ＝１，６，１０，６７，且つＶ_ｉ，ｊはそれぞれ１６８，０，１４４，０、請求項２５に記載の方法。
27. Ｚは９，１８，３６，７２，１４４，及び２８８のうちの１つである、請求項２１乃至２６のいずれか一項に記載の方法。
28. 機器であって、エンコーダ及び決定ユニットを含み、
    前記決定ユニットは、入力シーケンスを符号化するために使用されるリフティング係数Ｚを決定するよう構成され、
    前記エンコーダは、前記入力シーケンスを低密度パリティチェックＬＤＰＣ行列Ｈに基づき符号化して、ＬＤＰＣコードワードを取得するよう構成され、前記Ｈの基本行列は、複数の非ゼロ要素（ｉ，ｊ）を含み、ｉは行インデックスであり、ｊは列インデックスであり、各非ゼロ要素（ｉ，ｊ）は、該要素がサイズＺ×Ｚの循環置換行列により置換されることを示し、前記循環置換行列はサイズＺ×Ｚの恒等行列を右へＰ_ｉ，ｊ回だけ循環シフトすることにより取得された行列に等しく、Ｐ_ｉ，ｊ＝ｍｏｄ（Ｖ_ｉ，ｊ，Ｚ）、Ｚはリフティング係数であり、各非ゼロ要素（ｉ，ｊ）及び前記非ゼロ要素（ｉ，ｊ）の対応する値Ｖ_ｉ，ｊは以下の通りである：
    ｉ＝０，ｊ＝０，１，２，３，５，６，９，１０，１１，１２，１３，１５，１６，１８，１９，２０，２１，２２，２３，且つＶ_ｉ，ｊはそれぞれ２１１，１９８，１８８，１８６，２１９，４，２９，１４４，１１６，２１６，１１５，２３３，１４４，９５，２１６，７３，２６１，１，０；
    ｉ＝１，ｊ＝０，２，３，４，５，７，８，９，１１，１２，１４，１５，１６，１７，１９，２１，２２，２３，２４，且つＶ_ｉ，ｊはそれぞれ１７９，１６２，２２３，２５６，１６０，７６，２０２，１１７，１０９，１５，７２，１５２，１５８，１４７，１５６，１１９，０，０；
    ｉ＝２，ｊ＝０，１，２，４，５，６，７，８，９，１０，１３，１４，１５，１７，１８，１９，２０，２４，２５，且つＶ_ｉ，ｊはそれぞれ２５８，１６７，２２０，１３３，２４３，２０２，２１８，６３，０，３，７４，２２９，０，２１６，２６９，２００，２３４，０，０；
    ｉ＝３，ｊ＝０，１，３，４，６，７，８，１０，１１，１２，１３，１４，１６，１７，１８，２０，２１，２２，２５，且つＶ_ｉ，ｊはそれぞれ１８７，１４５，１６６，１０８，８２，１３２，１９７，４１，１６２，５７，３６，１１５，２４２，１６５，０，１１３，１０８，１，０；及び、
    ｉ＝４，ｊ＝０，１，２６，且つＶ_ｉ，ｊはそれぞれ２４６，２３５，０、機器。
29. 前記エンコーダが、前記入力シーケンスを、低密度パリティチェックＬＤＰＣ行列Ｈに基づき符号化して、ＬＤＰＣコードワードを取得するよう構成されることは、
    前記入力シーケンスｃ＝｛ｃ_０，ｃ_１，ｃ_２，．．．，ｃ_Ｋ−１｝を符号化して、出力シーケンスｄ＝｛ｄ_０，ｄ_１，ｄ_２，．．．，ｄ_Ｎ−１｝を取得することであって、Ｋ及びＮは両方とも正整数である、ことを含み、
    前記出力シーケンスｄは、前記入力シーケンスｃの中のＫ_０個のビット及びパリティシーケンスｗの中のパリティビットを含み、Ｋ_０は整数であり且つ０＜Ｋ_０≦Ｋであり、前記パリティチェックシーケンスｗの長さはＮ−Ｋ_０であり、
    前記パリティシーケンスｗ及び前記入力シーケンスｃは、
    

    

    を満たし、ｃ^Ｔ＝［ｃ_０，ｃ_１，ｃ_２，．．．，ｃ_Ｋ−１］^Ｔは前記入力シーケンスｃの中の各ビットにより形成されるベクトルの転置ベクトルであり、ｗ^Ｔ＝［ｗ_０，ｗ_１，ｗ_２，．．．，ｗ_{Ｎ−Ｋ０−１}］^Ｔは前記パリティシーケンスｗの中の各ビットにより形成されるベクトルの転置ベクトルであり、０^Ｔは列ベクトルであり、０^Ｔの全ての要素の値は０である、請求項２８に記載の機器。
30. Ｋ_０＝Ｋ−２・Ｚである、請求項２９に記載の機器。
31. 機器であって、デコーダ及び取得ユニットを含み、
    前記取得ユニットは、低密度パリティチェックＬＤＰＣコードのソフト値シーケンス及びリフティング係数Ｚを取得するよう構成され、
    前記デコーダは、前記ＬＤＰＣコードをＬＤＰＣ行列Ｈに基づき復号して、情報ビットシーケンスを取得するよう構成され、前記Ｈの基本行列は、非ゼロ要素（ｉ，ｊ）を含み、ｉは行インデックスであり、ｊは列インデックスであり、各非ゼロ要素（ｉ，ｊ）は、該要素がＺ×Ｚ循環置換行列により置換されることを示し、前記循環置換行列はサイズＺ×Ｚの恒等行列を右へＰ_ｉ，ｊ回だけ循環シフトすることにより取得された行列に対応し、Ｐ_ｉ，ｊ＝ｍｏｄ（Ｖ_ｉ，ｊ，Ｚ）、Ｚはリフティング係数であり、各非ゼロ要素（ｉ，ｊ）及び前記非ゼロ要素（ｉ，ｊ）の対応する値Ｖ_ｉ，ｊは以下の通りである：
    ｉ＝０，ｊ＝０，１，２，３，５，６，９，１０，１１，１２，１３，１５，１６，１８，１９，２０，２１，２２，２３，且つＶ_ｉ，ｊはそれぞれ２１１，１９８，１８８，１８６，２１９，４，２９，１４４，１１６，２１６，１１５，２３３，１４４，９５，２１６，７３，２６１，１，０；
    ｉ＝１，ｊ＝０，２，３，４，５，７，８，９，１１，１２，１４，１５，１６，１７，１９，２１，２２，２３，２４，且つＶ_ｉ，ｊはそれぞれ１７９，１６２，２２３，２５６，１６０，７６，２０２，１１７，１０９，１５，７２，１５２，１５８，１４７，１５６，１１９，０，０；
    ｉ＝２，ｊ＝０，１，２，４，５，６，７，８，９，１０，１３，１４，１５，１７，１８，１９，２０，２４，２５，且つＶ_ｉ，ｊはそれぞれ２５８，１６７，２２０，１３３，２４３，２０２，２１８，６３，０，３，７４，２２９，０，２１６，２６９，２００，２３４，０，０；
    ｉ＝３，ｊ＝０，１，３，４，６，７，８，１０，１１，１２，１３，１４，１６，１７，１８，２０，２１，２２，２５，且つＶ_ｉ，ｊはそれぞれ１８７，１４５，１６６，１０８，８２，１３２，１９７，４１，１６２，５７，３６，１１５，２４２，１６５，０，１１３，１０８，１，０；及び、
    ｉ＝４，ｊ＝０，１，２６，且つＶ_ｉ，ｊはそれぞれ２４６，２３５，０、機器。
32. 前記Ｈの前記基本行列は、ｍ行ｎ列の行列であり、ｍ≦４６、且つｎ≦６８である、請求項２８乃至３１のいずれか一項に記載の機器。
33. 前記Ｈの前記基本行列は、以下の非ゼロ要素（ｉ，ｊ）を更に含み、前記非ゼロ要素（ｉ，ｊ）の対応する値Ｖ_ｉ，ｊは以下の通りである：
    ｉ＝５，ｊ＝０，１，３，１２，１６，２１，２２，２７，且つＶ_ｉ，ｊはそれぞれ２６１，１８１，７２，２８３，２５４，７９，１４４，０；
    ｉ＝６，ｊ＝０，６，１０，１１，１３，１７，１８，２０，２８，且つＶ_ｉ，ｊはそれぞれ８０，１４４，１６９，９０，５９，１７７，１５１，１０８，０；
    ｉ＝７，ｊ＝０，１，４，７，８，１４，２９，且つＶ_ｉ，ｊはそれぞれ１６９，１８９，１５４，１８４，１０４，１６４，０；
    ｉ＝８，ｊ＝０，１，３，１２，１６，１９，２１，２２，２４，３０，且つＶ_ｉ，ｊはそれぞれ５４，０，２５２，４１，９８，４６，１５，２３０，５４，０；
    ｉ＝９，ｊ＝０，１，１０，１１，１３，１７，１８，２０，３１，且つＶ_ｉ，ｊはそれぞれ１６２，１５９，９３，１３４，４５，１３２，７６，２０９，０；
    ｉ＝１０，ｊ＝１，２，４，７，８，１４，３２，且つＶ_ｉ，ｊはそれぞれ１７８，１，２８，２６７，２３４，２０１，０；
    ｉ＝１１，ｊ＝０，１，１２，１６，２１，２２，２３，３３，且つＶ_ｉ，ｊはそれぞれ５５，２３，２７４，１８１，２７３，３９，２６，０；
    ｉ＝１２，ｊ＝０，１，１０，１１，１３，１８，３４，且つＶ_ｉ，ｊはそれぞれ２２５，１６２，２４４，１５１，２３８，２４３，０；
    ｉ＝１３，ｊ＝０，３，７，２０，２３，３５，且つＶ_ｉ，ｊはそれぞれ２３１，０，２１６，４７，３６，０；
    ｉ＝１４，ｊ＝０，１２，１５，１６，１７，２１，３６，且つＶ_ｉ，ｊはそれぞれ０，１８６，２５３，１６，０，７９，０；
    ｉ＝１５，ｊ＝０，１，１０，１３，１８，２５，３７，且つＶ_ｉ，ｊはそれぞれ１７０，０，１８３，１０８，６８，６４，０；
    ｉ＝１６，ｊ＝１，３，１１，２０，２２，３８，且つＶ_ｉ，ｊはそれぞれ２７０，１３，９９，５４，０，０；
    ｉ＝１７，ｊ＝０，１４，１６，１７，２１，３９，且つＶ_ｉ，ｊはそれぞれ１５３，１３７，０，０，１６２，０；
    ｉ＝１８，ｊ＝１，１２，１３，１８，１９，４０，且つＶ_ｉ，ｊはそれぞれ１６１，１５１，０，２４１，１４４，０；
    ｉ＝１９，ｊ＝０，１，７，８，１０，４１，且つＶ_ｉ，ｊはそれぞれ０，０，１１８，１４４，０，０；
    ｉ＝２０，ｊ＝０，３，９，１１，２２，４２，且つＶ_ｉ，ｊはそれぞれ２６５，８１，９０，１４４，２２８，０；
    ｉ＝２１，ｊ＝１，５，１６，２０，２１，４３，且つＶ_ｉ，ｊはそれぞれ６４，４６，２６６，９，１８，０；
    ｉ＝２２，ｊ＝０，１２，１３，１７，４４，且つＶ_ｉ，ｊはそれぞれ７２，１８９，７２，２５７，０；
    ｉ＝２３，ｊ＝１，２，１０，１８，４５，且つＶ_ｉ，ｊはそれぞれ１８０，０，０，１６５，０；
    ｉ＝２４，ｊ＝０，３，４，１１，２２，４６，且つＶ_ｉ，ｊはそれぞれ２３６，１９９，０，２６６，０，０；
    ｉ＝２５，ｊ＝１，６，７，１４，４７，且つＶ_ｉ，ｊはそれぞれ２０５，０，０，１８３，０；
    ｉ＝２６，ｊ＝０，２，４，１５，４８，且つＶ_ｉ，ｊはそれぞれ０，０，０，２７７，０；
    ｉ＝２７，ｊ＝１，６，８，４９，且つＶ_ｉ，ｊはそれぞれ４５，３６，７２，０；
    ｉ＝２８，ｊ＝０，４，１９，２１，５０，且つＶ_ｉ，ｊはそれぞれ２７５，０，１５５，６２，０；
    ｉ＝２９，ｊ＝１，１４，１８，２５，５１，且つＶ_ｉ，ｊはそれぞれ０，１８０，０，４２，０；
    ｉ＝３０，ｊ＝０，１０，１３，２４，５２，且つＶ_ｉ，ｊはそれぞれ０，９０，２５２，１７３，０；
    ｉ＝３１，ｊ＝１，７，２２，２５，５３，且つＶ_ｉ，ｊはそれぞれ１４４，１４４，１６６，１９，０；
    ｉ＝３２，ｊ＝０，１２，１４，２４，５４，且つＶ_ｉ，ｊはそれぞれ０，２１１，３６，１６２，０；
    ｉ＝３３，ｊ＝１，２，１１，２１，５５，且つＶ_ｉ，ｊはそれぞれ０，０，７６，１８，０；
    ｉ＝３４，ｊ＝０，７，１５，１７，５６，且つＶ_ｉ，ｊはそれぞれ１９７，０，１０８，０，０；
    ｉ＝３５，ｊ＝１，６，１２，２２，５７，且つＶ_ｉ，ｊはそれぞれ１９９，２７８，０，２０５，０；
    ｉ＝３６，ｊ＝０，１４，１５，１８，５８，且つＶ_ｉ，ｊはそれぞれ２１６，１６，０，０，０；
    ｉ＝３７，ｊ＝１，１３，２３，５９，且つＶ_ｉ，ｊはそれぞれ７２，１４４，０，０；
    ｉ＝３８，ｊ＝０，９，１０，１２，６０，且つＶ_ｉ，ｊはそれぞれ１９０，０，０，０，０；
    ｉ＝３９，ｊ＝１，３，７，１９，６１，且つＶ_ｉ，ｊはそれぞれ１５３，０，１６５，１１７，０；
    ｉ＝４０，ｊ＝０，８，１７，６２，且つＶ_ｉ，ｊはそれぞれ２１６，１４４，２，０；
    ｉ＝４１，ｊ＝１，３，９，１８，６３，且つＶ_ｉ，ｊはそれぞれ０，０，０，１８３，０；
    ｉ＝４２，ｊ＝０，４，２４，６４，且つＶ_ｉ，ｊはそれぞれ２７，０，３５，０；
    ｉ＝４３，ｊ＝１，１６，１８，２５，６５，且つＶ_ｉ，ｊはそれぞれ５２，２４３，０，２７０，０；
    ｉ＝４４，ｊ＝０，７，９，２２，６６，且つＶ_ｉ，ｊはそれぞれ１８，０，０，５７，０；及び、
    ｉ＝４５，ｊ＝１，６，１０，６７，且つＶ_ｉ，ｊはそれぞれ１６８，０，１４４，０、請求項３２に記載の機器。
34. Ｚは９，１８，３６，７２，１４４，及び２８８のうちの１つである、請求項２８乃至３３のいずれか一項に記載の機器。
35. 符号化の後に取得されたＬＤＰＣコードに対してレートマッチングを実行するよう構成されるコンポーネントと、
    前記レートマッチングの後に取得されたＬＤＰＣコードに対してインターリービングを実行するよう構成されるコンポーネントと、
    前記インターリービングの後に取得されたＬＤＰＣコードを変調するよう構成されるコンポーネントと、
    を更に含む請求項２８乃至３０及び３２乃至３４のいずれか一項に記載の機器。
36. 信号を復調するよう構成される復調器と、
    前記復調の後に取得された信号に対してデインターリービングを実行するよう構成されるデインターリーバと、
    前記デインターリービングの後に取得された信号に対してデレートマッチングを実行して、前記ＬＤＰＣコードの前記ソフト値シーケンスを取得するよう構成されるデレートマッチングコンポーネントと、
    を更に含む請求項３１乃至３４のいずれか一項に記載の機器。
37. 請求項２８乃至３６のいずれか一項に記載の機器と、通信機と、を含む端末。
38. 請求項２８乃至３６のいずれか一項に記載の機器と、通信機と、を含む基地局。
39. 請求項３７に記載の端末と、請求項３８に記載の基地局と、を含む通信システム。

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