JP2020205468A - スイッチ回路、電源装置及び画像形成装置 - Google Patents

Abstract

【課題】電源装置に用いられる部品の選択肢を広げ、回路の簡略化とコストダウンを実現すること。【解決手段】ＣＰＵから出力されたパルス信号が入力されるコンデンサＣ１０２と、少なくともダイオードＤ１０１及びダイオードＤ１０２を有し、コンデンサＣ１０２から入力された電圧を整流し、パルス信号のピーク電圧よりも高い第１の電圧を生成する整流回路１５と、ゲート端子、ソース端子及びドレイン端子を有し、ゲート端子とソース端子との間に整流回路１５により生成された第１の電圧が印加されるＦＥＴ Ｑ１０１と、を備える。【選択図】図１

Description

本発明は、スイッチ回路、電源装置及び画像形成装置に関し、特に、半導体スイッチ素子の駆動方法に関する。

現代の電気回路には半導体スイッチ素子が多く使用されている。半導体スイッチ素子とは例えばＭＯＳＦＥＴ、バイポーラトランジスタ、双方向サイリスタ（以下、トライアックという）、フォトカプラ、ソリッド・ステート・リレー等の素子をいう。これらの半導体スイッチ素子は、制御端子に電圧又は電流を印加することによって、多系統の電流をオン／オフすることのできる素子である。半導体スイッチ素子にはそれぞれの特徴がある。例えばトライアックは双方向に流れる電流を制御できるため、交流のオン／オフに適している。フォトカプラは１次と２次が電気的に絶縁されているため安全性が高く、１次と２次の絶縁耐圧も高い。ソリッド・ステート・リレーはメカニカルリレーのように大電流を流すことができる。ＭＯＳＦＥＴやバイポーラトランジスタは種類が豊富でサイズも小さいものが多く、コスト面でも有利であるため、小信号や小電力のオン／オフに広く使用されている。

ＣＰＵ等の制御素子によるＭＯＳＦＥＴの駆動方式の例を図１０に３種類示す。図１０（Ａ）は、Ｐｃｈ ＭＯＳＦＥＴの駆動方式の例で、電力系統の電流のオン／オフ、いわゆるロードスイッチとしての使い方である。図１０（Ｂ）は、電圧Ｖ１がＣＰＵで直接駆動可能な場合の駆動方式の例である。図１０（Ｃ）は電圧Ｖ１がＣＰＵで駆動できない高い電圧である場合の駆動方式の例である。また、他の駆動方法の例として例えば特許文献１のような方法が存在する。特許文献１では図１０（Ａ）の構成に近く、電源回路からの任意の電圧をＰｃｈ ＭＯＳＦＥＴによってオン／オフするロードスイッチが開示されており、Ｐｃｈ ＭＯＳＦＥＴを駆動するため、さらにＮｃｈ ＭＯＳＦＥＴが使用されている。これは、制御元であるＣＰＵ等の制御素子（以下、ＣＰＵと記す）に供給される電圧と、Ｐｃｈ ＭＯＳＦＥＴがオン／オフする電圧とが異なるためである。特許文献１の目的はＣＰＵが異常状態になったときにＭＯＳＦＥＴを自動的にオフし、電力供給を停止することである。ＣＰＵが正常である場合、パルス信号を発生させ、コンデンサカップリングしてから積分することで正の電圧を生成し、Ｎｃｈ ＭＯＳＦＥＴのゲート端子に印加してドレイン・ソース間をオン状態にする。ＣＰＵが暴走や故障などを起こしパルス信号ではなく単純なハイレベル又はローレベルの信号を出力する状態になると、Ｎｃｈ ＭＯＳＦＥＴのゲート電圧が低下し、ドレイン・ソース間はオフ状態となる。

特開２００５−０７８３１２号公報

従来例では、ソース電位を基準とし他の電圧源を利用してゲート電圧を与え、ＭＯＳＦＥＴをオン／オフする方式であると言える。しかしながらこれらは電圧源が少なくとも３種類（図１０のＶ１とＧＮＤとＶ＿ＣＰＵ）必要な方法である。特にＣＰＵの電源電圧（Ｖ＿ＣＰＵ）と駆動対象の電圧（Ｖ１）とが大きく異なる場合、特許文献１や図１０（Ａ）、（Ｂ）のように電圧変換のためにもう一つ別のスイッチ素子が必要となる。また、図１０（Ｃ）はＣＰＵのポート出力でＭＯＳＦＥＴ Ｑ８０３を直接駆動するため、ＭＯＳＦＥＴ Ｑ８０３は駆動電圧（ゲート閾値Ｖｔｈ）がＣＰＵの電源電圧以下の素子を使用する必要がある。特許文献１の方式もＣＰＵのパルス信号を積分してそのままゲート電圧とするためＣＰＵの電源電圧以下の電圧しか得られず、図１０（Ｃ）同様にＮｃｈ ＭＯＳＦＥＴには駆動電圧の低い素子を使用せざるを得ない。ＭＯＳＦＥＴはその構造上、ドレイン・ソース間耐圧を高くしようとすると駆動電圧も高くなる傾向があり、数十Ｖ耐圧のＭＯＳＦＥＴは駆動電圧が４Ｖ以上のものが多い。また、上述のトライアックやソリッド・ステート・リレーなどの素子は電流容量が大きいものがほとんどであり、直流の高電圧・微電流といった用途に対してはオーバースペックであってコスト効率が低い。フォトカプラは数百Ｖを超える耐圧を持つものは選択肢が少ない。これらの部品をＭＯＳＦＥＴで代替しようとすると技術的に不可能か、可能であっても複数の部品を使用し回路を組んで、全体として上記部品の機能を代替するしかない。

本発明は、このような状況のもとでなされたもので、電源装置に用いられる部品の選択肢を広げ、回路の簡略化とコストダウンを実現することを目的とする。

上述した課題を解決するために、本発明は、以下の構成を備える。

（１）制御手段から出力されたパルス信号が入力される第１のコンデンサと、少なくとも第１のダイオード及び第２のダイオードを有し、前記第１のコンデンサから入力された電圧を整流し、前記パルス信号のピーク電圧よりも高い第１の電圧を生成する整流回路と、第１の端子、第２の端子及び第３の端子を有し、前記第１の端子と前記第２の端子との間に前記整流回路により生成された前記第１の電圧が印加される第１のスイッチ素子と、を備えることを特徴とするスイッチ回路。

（２）前記（１）に記載のスイッチ回路と、前記第１のスイッチ素子をオン又はオフする前記制御手段と、１次巻線及び２次巻線を有するトランスと、前記２次巻線に接続された整流平滑手段とを有する第１の電源と、前記整流平滑手段に接続された、複数のツェナーダイオードを含む第１のツェナーダイオード群と、複数のツェナーダイオードを含み、前記第１のツェナーダイオード群に直列に接続された第２のツェナーダイオード群と、を備え、前記第３の端子は前記第１の電源と前記第１のツェナーダイオード群のカソード端子との第１の接続点に接続され、前記第１の接続点から第１の出力電圧を出力し、前記第２の端子は前記第１のツェナーダイオード群と前記第２のツェナーダイオード群との第２の接続点に接続され、前記第２の接続点から第２の出力電圧を出力することを特徴とする電源装置。

（３）前記（１）に記載のスイッチ回路と、１次巻線及び２次巻線を有するトランスと、前記２次巻線に接続された整流平滑手段とを有する第２の電源と、前記整流平滑手段に接続された複数のツェナーダイオードを含むツェナーダイオード群と、を備え、前記第２の端子は前記ツェナーダイオード群のカソード端子に接続され、前記ツェナーダイオード群のアノード端子と前記第２の電源との接続点から第３の出力電圧を出力することを特徴とする電源装置。

（４）前記（１）に記載のスイッチ回路と、１次巻線及び２次巻線を有するトランスと、前記１次巻線に直列に接続されたスイッチング素子と、前記スイッチング素子のスイッチング動作を開始させるための起動抵抗と、を有する第３の電源と、を備え、前記起動抵抗は、一端に前記１次巻線の巻き始めが接続され、他端に前記第３の端子が接続され、前記第２の端子は、前記スイッチング素子の制御端子に接続されていることを特徴とする電源装置。

（５）前記（１）に記載のスイッチ回路と、交流電源の交流電圧を直流電圧に変換し、第１の負荷に供給する第４の電源と、前記交流電圧を直流電圧に変換し、第２の負荷に供給する第５の電源と、を備え、前記第２の端子に前記交流電源が接続され、前記第３の端子に前記第４の電源が接続されていることを特徴とする電源装置。

（６）感光体と、前記感光体を帯電する帯電手段と、前記感光体に形成された静電潜像にトナー像を形成する現像手段と、前記トナー像を記録媒体に転写する転写手段と、前記（２）から前記（５）のいずれか１項に記載の電源装置と、を備えることを特徴とする画像形成装置。

本発明によれば、電源装置に用いられる部品の選択肢を広げ、回路の簡略化とコストダウンを実現することができる。

実施例１のスイッチ回路の構成を示す図 実施例２のスイッチ回路の構成を示す図 実施例３のスイッチ回路を適用した電源装置を示す図 実施例４のスイッチ回路を適用した電源装置を示す図 実施例４との比較のための電源装置を示す図 実施例５のスイッチ回路を適用した電源装置を示す図 実施例６のスイッチ回路を適用した電源装置を示す図 実施例７のスイッチ回路の構成を示す図 実施例８の画像形成装置の構成を示す図 従来例のスイッチ回路を示す図

［一般的なＭＯＳＦＥＴの駆動方式の詳細な説明］
図１０はＣＰＵ等の制御素子によるＭＯＳ型の電界効果トランジスタ（以下、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）という）の駆動方式の回路例を３種類示した図である。図１０においてＶ＿ＣＰＵはＣＰＵの電源から出力された３．３Ｖや５Ｖなどの電圧である。Ｖ１は電気機器内のＣＰＵ以外で使用されるＶ＿ＣＰＵより高い電圧を出力する電源系統の電圧である（Ｖ１＞Ｖ＿ＣＰＵ）。Ｖ２はＭＯＳＦＥＴ Ｑ８０１等によってオン／オフされる電源系統からの出力電圧である。ＭＯＳＦＥＴ Ｑ８０１はＰｃｈ ＭＯＳＦＥＴである。ＭＯＳＦＥＴ Ｑ８０２、Ｑ８０３はＮｃｈ ＭＯＳＦＥＴである。ＭＯＳＦＥＴの駆動回路は、抵抗Ｒ８０１〜Ｒ８０６、コンデンサＣ８０１、ＮＰＮトランジスタ（以下、トランジスタ）Ｔｒ８０１、ＰＮＰトランジスタ（以下、トランジスタ）Ｔｒ８０２も有している。

図１０（Ａ）はＰｃｈ ＭＯＳＦＥＴの駆動方式の例で、ＭＯＳＦＥＴ Ｑ８０１が電力系統の電流をオン／オフする、いわゆるロードスイッチとしての使い方である。ＣＰＵがトランジスタＴｒ８０１をオンにすることでＶ１〜グランド（以下、ＧＮＤとする）間の電圧が抵抗Ｒ８０１と抵抗Ｒ８０２で分圧され、ＭＯＳＦＥＴ Ｑ８０１のゲート・ソース間に電位差が生じる。これにより、ＭＯＳＦＥＴ Ｑ８０１のドレイン・ソース間がオン状態になる。図１０（Ｂ）と図１０（Ｃ）はＮｃｈ ＭＯＳＦＥＴによって任意の負荷を駆動するときによく使用される回路である。電圧Ｖ１がＣＰＵで直接駆動可能な電圧であれば、図１０（Ｂ）のように接続し、トランジスタＴｒ８０２をオンにする。これにより、電圧Ｖ１が抵抗Ｒ８０３と抵抗Ｒ８０４で分圧され、ＭＯＳＦＥＴ Ｑ８０２のゲート・ソース間に分圧した電圧が印加されてＭＯＳＦＥＴ Ｑ８０２のドレイン・ソース間が導通する。一方、電圧Ｖ１がＣＰＵで駆動できない高い電圧であり、ＭＯＳＦＥＴ Ｑ８０３の駆動電圧がＣＰＵの電源電圧以下であれば、図１０（Ｃ）のように接続し、直接駆動する。

従来は、ＣＰＵの電源系統とは電位の異なる電源系統をオン／オフしてきたフォトカプラやリレーなどをＭＯＳＦＥＴで置き換えようとすると、絶縁や耐圧等の関係で半導体スイッチを複数使う必要がある。また、高耐圧・低電圧駆動など特殊な仕様の部品を使わざるを得ない。

［スイッチ回路の回路構成］
図１は実施例１のスイッチ回路１０の回路構成を示す図であり、電力系統のオン／オフを行ういわゆるロードスイッチの回路を示す。なお、図１には、ＣＰＵとコンデンサＣ１０２との間の経路を伝送されるパルス信号の波形も示す。スイッチ回路１０は、エンハンスメント型Ｐｃｈ ＭＯＳＦＥＴ（以下、ＦＥＴとする） Ｑ１０１、抵抗Ｒ１０１、Ｒ１０２、コンデンサＣ１０１、Ｃ１０２、ダイオードＤ１０１、Ｄ１０２を有している。電源Ｖ＿ＣＰＵはＣＰＵの電源であり、例えば３．３Ｖや５Ｖである。なお、電源Ｖ＿ＣＰＵから出力される電圧を電圧Ｖ＿ＣＰＵと表記することもある。電源Ｖ１は電子機器内のＣＰＵ以外で使用される、電圧Ｖ＿ＣＰＵよりも高い電圧を出力する電源系統である（Ｖ１＞Ｖ＿ＣＰＵ）。なお、電源Ｖ１から出力される電圧を電圧Ｖ１と表記することもある。電源Ｖ２はＦＥＴ Ｑ１０１によってオン／オフされる電源系統である。なお、電源Ｖ２から出力される電圧を電圧Ｖ２と表記することもある。説明の都合上、コンデンサＣ１０２において１次側と２次側を分け、図１に示す破線によって区分する。なお、コンデンサＣ１０２よりもＣＰＵ側（入力側）を１次側とする。

ＣＰＵから出力されたパルス信号は第１のコンデンサであるコンデンサＣ１０２の一端に入力される。コンデンサＣ１０２の他端は、第１のダイオードであるダイオードＤ１０１のアノード端子に接続されるとともに、第２のダイオードであるダイオードＤ１０２のカソード端子に接続されている。ダイオードＤ１０１は、カソード端子にコンデンサＣ１０１の一端が接続されている。ダイオードＤ１０２は、アノード端子にコンデンサＣ１０１の他端が接続されている。第１のスイッチ素子であるＦＥＴ Ｑ１０１は、第２の端子であるソース端子に抵抗Ｒ１０１の一端が接続され、第１の端子であるゲート端子に抵抗Ｒ１０１の他端及び抵抗Ｒ１０２の一端が接続され、第３の端子であるドレイン端子から電圧Ｖ２が出力される。抵抗Ｒ１０２は他端にコンデンサＣ１０１の他端が接続されている。

実施例１のスイッチ回路１０の動作を説明する。まず、ＣＰＵはコンデンサＣ１０２に一定のパルス信号を出力する。図１に示すようにＣＰＵから出力されるパルス信号は、例えばハイレベルのときの電圧（すなわちピーク電圧）がＶ＿ＣＰＵ、ローレベルのときの電圧が０Ｖ、周波数１００ｋＨｚ、デューティ（Ｄｕｔｙ）５０％などである。ＣＰＵから出力されるパルス信号の交流成分はコンデンサＣ１０２を通過し、パルス信号の立ち下がりエッジの部分でダイオードＤ１０２に順方向の電流を流し、パルス信号の立ち上がりエッジの部分でダイオードＤ１０１に順方向の電流を流す。すなわち図１にＩ１で示す向きに電流を発生させる。するとコンデンサＣ１０１には電荷の偏りが生じ、電圧が発生してゆく。これによりＦＥＴ Ｑ１０１のゲート・ソース間に抵抗Ｒ１０１と抵抗Ｒ１０２で分圧された電圧が印加され、ソース・ドレイン間が導通して電源Ｖ１から電源Ｖ２に向かって電流が流れるようになる。パルス信号の周波数が低いほど自然放電による電圧の低下が顕著になるため、パルス信号の周波数は高い方が良い。しかし、パルス信号の周波数が高すぎると放射電磁ノイズなどの課題が発生するおそれもあるため、ＦＥＴ Ｑ１０１を駆動できる必要最低限の周波数を選定すると良い。

コンデンサＣ１０１、Ｃ１０２、ダイオードＤ１０１、Ｄ１０２からなる部分の構成はいわゆる倍整流回路として知られており、整流回路１５とする。整流回路１５は例えば高電圧生成回路においてトランスやコイルなどの振動電圧を源として昇圧する回路として使用される。実施例１では、整流回路１５を駆動対象のＭＯＳＦＥＴであるＦＥＴ Ｑ１０１と、制御素子（制御手段）であるＣＰＵとの間に接続することが特徴であり、これによって以下の効果を奏する。整流回路１５は、ＣＰＵから出力されるパルス信号のピーク電圧（電圧Ｖ＿ＣＰＵ）よりも高い第１の電圧を出力する。

効果（１）として図１の回路では、コンデンサＣ１０２によって１次側と２次側とが直流的に分離されている。このため、電源Ｖ１の電圧が直接ＣＰＵに加わることがなく、そのため電圧変換用の駆動素子を別途必要としない。効果（２）として図１のスイッチ回路１０では、ＦＥＴ Ｑ１０１を駆動するためにＧＮＤを必要としない。効果（３）として整流回路１５を有するため駆動のためのパルス信号の電源電圧（ＣＰＵの電源電圧（Ｖ＿ＣＰＵ））以上の電圧をＦＥＴ Ｑ１０１のゲート・ソース間に印加することができる。これらの利点が具体的にどのように応用されるかを以下に説明する。

まず、効果（１）によってコストと基板面積の削減を行うことができる可能性がある。例えば従来例である図１０（Ａ）の場合、電源Ｖ１が２００Ｖを出力する電源であれば、トランジスタＴｒ８０１は２００Ｖ耐圧のトランジスタが必要である。耐圧が高い素子はチップサイズも大きく、コストも高くなるため、コスト及び基板面積に対して不利であった。しかし、図１のスイッチ回路１０であれば部品点数は増えるもののコンデンサＣ１０１、Ｃ１０２、ダイオードＤ１０１、Ｄ１０２はＦＥＴ Ｑ１０１のゲート・ソース間の電位差に耐えられれば良いので低耐圧品を使用することができる。低耐圧品はチップサイズも小さく、コストも安いものが多い。さらに部品の選択肢の点でも有利である。

次に効果（２）であるが、ＧＮＤを必要としないということは、近くにＧＮＤがない場所に適用できるということと、高い電圧部に適用できるというメリットがある。例えば図１の電源Ｖ１が１０００Ｖを出力し、電源Ｖ２が９５０Ｖを出力する場合であっても、ＦＥＴ Ｑ１０１としては５０（＝１０００−９５０）Ｖに耐えられるものを使用することができる。もし、図１０（Ａ）のような回路であった場合、少なくともトランジスタＴｒ８０１には１０００Ｖに耐えられるトランジスタを使う必要が生じてしまう。このように効果（１）と相まって従来フォトカプラやリレーによって行われていたＣＰＵの電源系統（電源Ｖ＿ＣＰＵ）とは異なる電源系統（電源Ｖ１）のオン／オフを、安価で選択肢の多い汎用のＭＯＳＦＥＴを用いて行うことができる。

次に効果（３）によって高耐圧ＭＯＳＦＥＴに多いゲート閾値が４Ｖ以上のＭＯＳＦＥＴを使用することができるようになる。これによって部品の選択肢が増え、より要求仕様にあった部品を使用することが可能になり、コストと部品サイズの冗長性をなくすことができる。なお、コンデンサＣ１０１はＦＥＴ Ｑ１０１のゲート・ソース間容量を用いることで代用することができ、コンデンサＣ１０１を省略することが可能である。

以上、実施例１によれば、電源装置に用いられる部品の選択肢を広げ、回路の簡略化とコストダウンを実現することができる。

［スイッチ回路の回路構成］
図２は実施例２のスイッチ回路２０の回路構成を示す図である。図１がＰｃｈ ＭＯＳＦＥＴを使用した例であったのに対し、図２はＦＥＴ Ｑ１０２としてエンハンスメント型Ｎｃｈ ＭＯＳＦＥＴを使用した例である。図２はいわゆるソース接地型の回路であり、背景技術で説明した図１０（Ｃ）の回路に相当する使い方である。回路動作は図１と同じであるため各部品の符号等は同じものを使用している。

ＣＰＵから出力されたパルス信号はコンデンサＣ１０２の一端に入力される。コンデンサＣ１０２は、他端にダイオードＤ１０１のアノード端子が接続されるとともに、ダイオードＤ１０２のカソード端子が接続されている。ダイオードＤ１０１は、カソード端子にコンデンサＣ１０１の一端が接続されている。ダイオードＤ１０２は、アノード端子にコンデンサＣ１０１の他端が接続されている。ＦＥＴ Ｑ１０２は、ソース端子が接地されるとともに抵抗Ｒ１０１の一端が接続され、ゲート端子に抵抗Ｒ１０１の他端及び抵抗Ｒ１０２の一端が接続され、ドレイン端子に負荷を介して電源Ｖ１が接続されている。抵抗Ｒ１０２は他端にコンデンサＣ１０１の一端が接続されている。整流回路２５は、コンデンサＣ１０１、Ｃ１０２、ダイオードＤ１０１、Ｄ１０２を有し、倍整流回路として機能する。

図２においてもＩ１で示す向きに電流が発生する。図１０（Ｃ）ではＣＰＵによる直接駆動のため、ＦＥＴ Ｑ８０３には駆動電圧が電圧Ｖ＿ＣＰＵ以下の素子を使う必要があった。これに対して実施例２の図２のスイッチ回路２０では、電圧Ｖ＿ＣＰＵが倍電圧回路である整流回路２５によって昇圧されるため、電圧Ｖ＿ＣＰＵ以上の駆動電圧のＭＯＳＦＥＴを使用することができるようになる。

以上、実施例２によれば、電源装置に用いられる部品の選択肢を広げ、回路の簡略化とコストダウンを実現することができる。

［スイッチ回路の回路構成］
図３は実施例３の電源装置を示す図であり、スイッチ回路を応用した回路構成を示す図である。図３は図２のスイッチ回路２０の応用例である。図３の電源装置は、高圧トランスＴ１、高圧コンデンサＣ３０１、ダイオードＤ３０１を有する電源１００、抵抗Ｒ３０１、ツェナーダイオードＺＤ３０１〜ＺＤ３０７を有している。電源１００は第１の電源として機能し、ダイオードＤ３０１及び高圧コンデンサＣ３０１は整流平滑手段として機能する。高圧トランスＴ１は１次巻線１０１及び２次巻線１０２を有している。ツェナーダイオードＺＤ３０１〜ＺＤ３０７はツェナー電圧（Ｖｚ）が例えば１００Ｖのツェナーダイオードである。ここで第１のツェナーダイオード群はツェナーダイオードＺＤ３０１、ＺＤ３０２からなる。第２のツェナーダイオード群はツェナーダイオードＺＤ３０３〜ＺＤ３０７からなる。ツェナーダイオードＺＤ３０１〜ＺＤ３０７は互いのアノード端子とカソード端子とが直列に接続されている。実施例３の電源装置は高電圧を生成し、出力１と出力２と示す部分にそれぞれ一定の高電圧を出力する回路であり、ＣＰＵからの制御で出力１の電圧を変化させる機能を持つ回路である。

トランスＴ１の黒丸は巻線の巻き始めを表す。ダイオードＤ３０１は、アノード端子にトランスＴ１の２次巻線１０２の巻き終わりが接続され、カソード端子に高圧コンデンサＣ３０１の一端が接続されている。高圧コンデンサＣ３０１は他端が接地されている。高圧コンデンサＣ３０１は一端に抵抗Ｒ３０１の一端が接続されている。抵抗Ｒ３０１は他端にツェナーダイオードＺＤ３０１のカソード端子が接続されている。ツェナーダイオードＺＤ３０１はアノード端子にツェナーダイオードＺＤ３０２のカソード端子が接続されている。以下同様にツェナーダイオードＺＤ３０２〜ＺＤ３０７が接続され、ツェナーダイオードＺＤ３０７はアノード端子が接地されている。ツェナーダイオードＺＤ３０１のカソード端子は出力１に接続され、ツェナーダイオードＺＤ３０３のカソード端子は出力２に接続されている。言い換えれば、第１のツェナーダイオード群と第２のツェナーダイオード群との接続点が出力２とされている。以上から、図３の電源装置では、ＦＥＴ Ｑ１０２のドレイン端子は電源１００とツェナーダイオードＺＤ３０１のカソード端子との第１の接続点に接続され、第１の接続点が出力１となり第１の出力電圧を出力しているといえる。また、図３の電源装置では、ＦＥＴ Ｑ１０２のソース端子はツェナーダイオードＺＤ３０２とツェナーダイオードＺＤ３０３との第２の接続点に接続され、第２の接続点が出力２となり第２の出力電圧を出力しているといえる。

まず、破線で示す電源１００（図１等の電源Ｖ１に相当）と示した部分（１次側の回路は公知回路を用いてもよく省略する）において正の高電圧を生成する。電源１００から流れ出した電流は抵抗Ｒ３０１とツェナーダイオードＺＤ３０１〜ＺＤ３０７を介してＧＮＤに注ぎ込む。ツェナーダイオードＺＤ３０１〜ＺＤ３０７はツェナー電圧が１００Ｖなので、出力１部では７００Ｖが出力され、出力２部では５００Ｖが出力される。なお、電源１００が出力する電圧と出力１の電圧との差分は抵抗Ｒ３０１が背負う。

出力１部と出力２部には破線で図２部分と示したスイッチ回路２０が接続されている。スイッチ回路２０は図２と同じであり、符号も同じものを使用している。図３において、ＦＥＴ Ｑ１０２がオフのとき（Ｑ１０１＿ＯＦＦ時）、上述した通り出力１に７００Ｖ、出力２に５００Ｖが得られる。一方、ＦＥＴ Ｑ１０２がオンになると（Ｑ１０１＿ＯＮ時）、電流がＦＥＴ Ｑ１０２によってバイパスされ、出力１と出力２とが同電位となり、出力１は５００Ｖになる。これは従来であればフォトカプラやリレーなどによって行われていた使い方であるが、このように図２のスイッチ回路２０を用いればこれらを安価で選択肢の多いＮｃｈ ＭＯＳＦＥＴによって代替することが可能となる。

このような使い方が可能である理由は、実施例１の効果（１）、（２）に示したようにＣＰＵとＭＯＳＦＥＴ側の電圧がコンデンサＣ１０２によって直流的に分断されており、さらにＧＮＤを必要としないためである。具体的には、数Ｖの低い電圧で動作するＣＰＵと１００Ｖ以上の電圧域であるＦＥＴ Ｑ１０２側とは、コンデンサＣ１０２が電圧を背負うことで分離されており、この部分が電圧変換の役割を担う。一方、ＧＮＤと接続しなくてもＦＥＴ Ｑ１０２のソース接地の回路構造を適用できる理由は、倍整流回路である整流回路２５がＦＥＴ Ｑ１０２のソースからゲートに対して昇圧し駆動電圧を生成するためである。そのためソース電位として任意の電位をとることが可能となる。それはまた、本発明が対象とする素子がＭＯＳＦＥＴのＰｃｈ、Ｎｃｈに囚われないことを意味し、他にも電流駆動素子であるバイポーラトランジスタなど背景技術で述べた半導体スイッチ素子であれば色々な素子に適用することができる。

以上、実施例３によれば、電源装置に用いられる部品の選択肢を広げ、回路の簡略化とコストダウンを実現することができる。

［スイッチ回路の回路構成］
図４は実施例４の電源装置を示す図で、スイッチ回路を応用した回路構成を示す図であり、図２のスイッチ回路２０の応用例である。図４の電源装置は、高圧トランスＴ２、高圧コンデンサＣ４０１、抵抗Ｒ４０１、ダイオードＤ４０１を有する電源２００、抵抗Ｒ４０２、ツェナーダイオードＺＤ４０１、ＺＤ４０２を有している。電源２００は第２の電源として機能し、ダイオードＤ４０１及び高圧コンデンサＣ４０１は整流平滑手段として機能する。ツェナーダイオード群であるツェナーダイオードＺＤ４０１、ＺＤ４０２はそれぞれツェナー電圧Ｖｚ＝１００Ｖのツェナーダイオードである。図４の電源装置は出力３と示す部分の電圧をＣＰＵからの制御で−５００Ｖと、（Ｖ＿ＣＰＵ）−２００Ｖの２つの値に変化させる機能を持つ回路である。実施例３（図３）と同様に図２のスイッチ回路２０に相当する部分は破線にて示しており、動作が同じであるため符号も同じものを使用している。

トランスＴ１は１次巻線２０１、２次巻線２０２を有している。ダイオードＤ４０１は、カソード端子にトランスＴ１の２次巻線２０１の巻き終わりが接続され、アノード端子に高圧コンデンサＣ４０１の一端が接続されている。高圧コンデンサＣ４０１は他端が接地されている。高圧コンデンサＣ４０１は一端に抵抗Ｒ４０１の一端が接続され、他端に抵抗Ｒ４０１の他端が接続されている。抵抗Ｒ４０１は一端に抵抗Ｒ４０２の他端が接続されている。抵抗Ｒ４０２は一端にツェナーダイオードＺＤ４０２のアノード端子が接続されている。ツェナーダイオードＺＤ４０２はカソード端子にツェナーダイオードＺＤ４０１のアノード端子が接続されている。ツェナーダイオードＺＤ４０１のカソード端子はＦＥＴ Ｑ１０２のソース端子に接続されている。ツェナーダイオードＺＤ４０２と抵抗Ｒ４０２との接続点が出力３となっている。以上から、ＦＥＴ Ｑ１０２のソース端子はツェナーダイオードＺＤ４０１のカソード端子に接続され、ツェナーダイオードＺＤ４０１のアノード端子と電源２００との接続点が出力３となり、第３の出力電圧を出力しているといえる。

まず、破線で示す電源２００（１次回路は省略）は−５００Ｖの電圧を生成する。電源２００の出力電圧は実施例３（図３）の電源１００の出力電圧と比較して極性が逆となっている。ＦＥＴ Ｑ１０２がオフの場合、出力３にはそのまま電源２００によって生成された−５００Ｖが出力される。一方、ＦＥＴ Ｑ１０２がオンの場合、電源Ｖ＿ＣＰＵからＦＥＴ Ｑ１０２→ツェナーダイオードＺＤ４０１→ツェナーダイオードＺＤ４０２経由で電流が流れ込む。そして抵抗Ｒ４０２に電圧を背負わせることで、出力３には（電圧Ｖ＿ＣＰＵ）−２００Ｖの電圧が出力される。以上から、ＦＥＴ Ｑ１０２のドレイン端子にパルス信号のピーク電圧と略同電位の第２の電圧（Ｖ＿ＣＰＵ）が供給され、次のような制御がＣＰＵよりなされるといえる。すなわち、ＣＰＵは、ＦＥＴ Ｑ１０２をオンにすることにより第２の電圧からツェナーダイオード群の合計のツェナー電圧を減じた電圧を第３の出力電圧とするように制御する。またＣＰＵは、ＦＥＴ Ｑ１０２をオフにすることにより電源２００から出力された電圧を第３の出力電圧とするように制御する。

［従来例との比較］
次に本発明の優位性を説明するため、最も簡単に本発明を使わずに同じ仕様（出力３に２値の電圧を出力する）の回路を作った場合の例を図５に示す。図４と共通する部材には同じ符号を用いている。図５に示す従来のスイッチ回路は抵抗Ｒ４０３、Ｒ４０４、ＦＥＴ Ｑ４０１を有し、ＦＥＴ Ｑ４０１はＰｃｈ ＭＯＳＦＥＴである。出力３は負電圧であるため、ＭＯＳＦＥＴはＰｃｈを使用する必要がある。また、スイッチ回路に倍整流回路がない分、図５の方が部品点数は少ないが、ＦＥＴ Ｑ４０１に高耐圧のＰｃｈ ＭＯＳＦＥＴを使用する必要がある。Ｐｃｈ ＭＯＳＦＥＴは一般的にＮｃｈ ＭＯＳＦＥＴよりラインナップが少ない。それは、キャリアが電子であるＮｃｈ ＭＯＳＦＥＴの方が、オン抵抗が低い上にスイッチング速度も速く、需要が多いためである。さらにＦＥＴ Ｑ４０１はＣＰＵによって直接駆動されるため、駆動電圧が電圧Ｖ＿ＣＰＵ以下である必要がある。例えば電圧Ｖ＿ＣＰＵを３．３Ｖとすると、ＦＥＴ Ｑ４０１として耐圧が５００Ｖ以上で駆動電圧が２．５Ｖ程度の素子を選ばなければならない。これはかなり特殊な仕様であり、先述の通り高耐圧ＭＯＳＦＥＴは駆動電圧が４Ｖ以上の素子が多いため、あまり存在しないため選択肢が狭くなる。選択肢が少ないと、仮に５００Ｖ耐圧２．５Ｖ駆動のＰｃｈ ＭＯＳＦＥＴがあったとしても、電流容量やパッケージサイズがオーバースペックであることもあり、コストの最適化が困難である。また、基板上又はＦＥＴ Ｑ４０１の故障でＦＥＴ Ｑ４０１のゲート・ドレイン間がショートした場合には、ＣＰＵまで過電圧によって破壊されるおそれがある。

これに対し図４に示すスイッチ回路２０では、ＦＥＴ Ｑ１０２にＮｃｈ ＭＯＳＦＥＴが使用でき、更に駆動電圧も４Ｖ以上の素子が使用できるようになり、部品の選択肢が大幅に広がるためコストの最適化や供給性の懸念を払拭できる。コンデンサＣ１０２で１次側と２次側とが絶縁されているため、異常が発生したときにもＣＰＵまで破壊されるおそれは低くなる。これらのリスク回避は大量生産される製品を設計する上ではとても重要であり、リスク回避を可能にするという点で本発明は従来方式に比べて優位であると言える。

以上、実施例４によれば、電源装置に用いられる部品の選択肢を広げ、回路の簡略化とコストダウンを実現することができる。

［スイッチ回路の回路構成］
図６は実施例５の電源装置を示す図で、スイッチ回路を応用した回路構成を示す図であり、図２のスイッチ回路２０の応用例であり、スイッチ回路３０とする。図６において、第３の電源である電源３００は、トランスＴ５、コンデンサＣ５０１〜Ｃ５０４、ダイオードＤ５０１、ツェナーダイオードＺＤ５０１を有している。電源３００は、ＦＥＴ Ｑ５０１、ＦＥＴ Ｑ５０２、バイポーラトランジスタ（以下、トランジスタとする）ＴＲ５０１、フォトカプラＰＣ５０１、オペアンプＯＰ５０１、抵抗Ｒ５０１〜Ｒ５０８を有している。抵抗Ｒ５０１は起動抵抗である。トランスＴ５はフライバックトランスである。ＦＥＴ Ｑ５０１はデプレッション型Ｎｃｈ ＭＯＳＦＥＴ、ＦＥＴ Ｑ５０２はエンハンスメント型Ｎｃｈ ＭＯＳＦＥＴである。トランジスタＴＲ５０１はバイポーラトランジスタである。

（電源３００の構成）
トランスＴ５は、１次巻線３０１、２次巻線３０２、補助巻線３０３を有している。トランスＴ５の１次巻線３０１は、巻き始めに起動抵抗Ｒ５０１を介してＦＥＴ Ｑ５０１のドレイン端子が接続され、巻き終わりにＦＥＴ Ｑ５０２のドレイン端子が接続されている。ＦＥＴ Ｑ５０２はソース端子にコンデンサＣ５０１の低電位側が接続され、ゲート端子に補助巻線３０３の巻き始め側が抵抗Ｒ５０３、コンデンサＣ５０２を介して接続されている。ＦＥＴ Ｑ５０２のゲート端子（制御端子）には、ＦＥＴ Ｑ５０１のソース端子も接続されており、ＦＥＴ Ｑ５０１を介して起動抵抗Ｒ５０１が接続されている。ＦＥＴ Ｑ５０２のソース端子とゲート端子との間には抵抗Ｒ５０２が接続されている。また、ＦＥＴ Ｑ５０２のゲート端子にはトランジスタＴＲ５０１のコレクタ端子が接続され、ソース端子にはトランジスタＴＲ５０１のエミッタ端子が接続されている。ＦＥＴ Ｑ５０２がオン又はオフするスイッチング動作が行われることにより、２次巻線３０２に電圧が誘起される。

トランジスタＴＲ５０１はベース端子に補助巻線３０３の巻き始め側が抵抗Ｒ５０４を介して接続されている。トランジスタＴＲ５０１はベース端子とエミッタ端子との間にコンデンサＣ５０３が接続されている。トランジスタＴＲ５０１はベース端子にフォトカプラＰＣ５０１の１次側のフォトトランジスタ５０１ｔのエミッタ端子が接続されている。フォトカプラＰＣ５０１は、１次側のフォトトランジスタ５０１ｔのコレクタ端子に抵抗Ｒ５０９を介してＦＥＴ Ｑ５０２のゲート端子が接続されている。

トランスＴ５は２次巻線３０２の巻き終わりにダイオードＤ５０１のアノード端子が接続されている。ダイオードＤ５０１はカソード端子にコンデンサＣ５０４の一端が接続されている。コンデンサＣ５０４は他端が２次巻線３０２の巻き始めに接続されている。コンデンサＣ５０４は一端に抵抗Ｒ５０５を介してフォトカプラＰＣ５０１の２次側のフォトダイオード５０１ｄのアノード端子が接続されている。コンデンサＣ５０４は一端が抵抗Ｒ５０７とＲ５０８を介して接地されている。抵抗Ｒ５０７、Ｒ５０８で分圧された電圧はオペアンプＯＰ５０１の反転入力端子（−端子）に入力されている。コンデンサＣ５０４は一端が抵抗Ｒ５０６、ツェナーダイオードＺＤ５０１を介して接地されている。ツェナーダイオードＺＤ５０１はカソード端子にオペアンプＯＰ５０１の非反転入力端子（＋端子）が接続されている。オペアンプＯＰ５０１は出力端子がフォトカプラＰＣ５０１の２次側のフォトダイオード５０１ｄのカソード端子に接続されている。

破線部で図２相当回路と示したスイッチ回路３０は基本的に図２のスイッチ回路２０と同様であるが、ＦＥＴ Ｑ５０１がデプレッション型Ｎｃｈ ＭＯＳＦＥＴに変わっている。それに伴い、ゲート・ソース間に印加される電圧の極性を換えるためダイオードＤ１０１とダイオードＤ１０２の向きが図２とは１８０°変わっており、ＣＰＵのパルス信号に伴う電流の流れる方向Ｉ２も図２のＩ１とは逆になっている。それ以外は動作が同じであるため符号も同じものを使用している。

破線部で示す電源３００はいわゆるリンギング・チョーク・コンバータ（ＲＣＣ）と呼ばれる自励方式のＡＣ／ＤＣコンバータの一種である。一般的な回路であるため詳細な説明は行わない。この方式の電源は動作を開始する際、すなわち起動時には、最初にスイッチング素子であるＦＥＴ Ｑ５０２をオンするためにＦＥＴ Ｑ５０２にゲート電圧を与える起動抵抗と呼ばれる抵抗器を必要とする。起動抵抗Ｒ５０１はＲＣＣが自励発振を始めた後は不要になるが、一般的なＲＣＣの回路では起動抵抗がそのまま電力を消費し続けるため、省エネルギーの観点で不利であった。

そこで図６のように図２に相当するスイッチ回路３０を起動抵抗Ｒ５０１に直列に挿入すると、ＣＰＵから起動抵抗Ｒ５０１を有効化／無効化することができ、電源起動後は無効化しておくことで定常的な電力の無駄を省くことができる。その際、図２と同様のエンハンスメント型ＭＯＳＦＥＴであるとＣＰＵが動作していないときはＦＥＴ Ｑ５０１がオフであり、ＦＥＴ Ｑ５０２のゲート端子に電圧が印加されず電源３００（ＲＣＣ）が起動できなくなってしまう。このため、ノーマリオンのデプレッション型ＭＯＳＦＥＴをＦＥＴ Ｑ５０１に採用することで電源３００（ＲＣＣ）の起動を確実に行い、ＣＰＵ起動後にＦＥＴ Ｑ５０１をオフにするという仕組みである。

以上、実施例５によれば、電源装置に用いられる部品の選択肢を広げ、回路の簡略化とコストダウンを実現することができる。

図７は実施例６の電源装置を示す図で、スイッチ回路を応用した回路構成を示す図であり、機器のコンセントプラグからＡＣ／ＤＣコンバータ部の概略図である。大型の機器は、交流電圧を直流電圧に変換するＡＣ／ＤＣコンバータを複数搭載していることがある。例えばＣＰＵ等に常に電力を供給している第５の電源である常夜電源６１０と、重負荷が動作するときにのみ使用する第４の電源である非常夜電源６３０である。非常夜電源６３０への電力供給を遮断する方法として従来はトライアックなどが使用されてきた。実施例６では、非常夜電源６３０への電力供給の遮断に図１のスイッチ回路１０を適用し、汎用性の高いＭＯＳＦＥＴで置き換える例を示す。なお図７では、スイッチ回路１０は配置の都合図１に対して上左右反転している。

動作について簡単に説明する。コンセントプラグは交流電源に接続され、コンセントプラグを介して交流電圧がブリッジダイオードＤＡ６０１に供給される。交流電圧はブリッジダイオードＤＡ６０１に入力されることによって整流され、コンデンサＣ６０７によって平滑される。なお、ブリッジダイオードＤＡ６０１の前段には、ノイズ等を防止するため、次のような電源ライン・フィルタが接続されている。例えば、ヒューズＦＵ６０１、アクロス・ザ・ライン・コンデンサＣ６０３、Ｃ６０６、ライン・バイパス・コンデンサＣ６０１、Ｃ６０２、Ｃ６０４、Ｃ６０５、ブリーダ抵抗Ｒ６０１、コモン・モード・チョークＬ６０１が接続されている。

すなわち交流電圧はコンデンサＣ６０７部では直流に変換され、非常夜電源６３０への電力のオン／オフは、実施例１のスイッチ回路１０におけるロードスイッチとしての使い方と等しい。このため図１のスイッチ回路１０を非常夜電源６３０への電力供給をオン／オフするロードスイッチとして適用することができる。図１部分の回路動作は実施例１と同じため省略する。

以上、実施例６によれば、電源装置に用いられる部品の選択肢を広げ、回路の簡略化とコストダウンを実現することができる。

図８は実施例７のスイッチ回路の回路構成を示す図であり、実施例７は実施例２のスイッチ回路２０の応用例であり、スイッチ回路２０ａとする。図２の破線部で囲った２次側部分は図２のスイッチ回路２０と同じであるため符号は図２と同じものを使用し、説明は省略する。図８において新たに追加された部品はインダクタＬ７０１、抵抗Ｒ７０１、Ｒ７０２、バイポーラトランジスタ（以下、トランジスタという）ＴＲ７０１である。

インダクタＬ７０１は一端に電源Ｖ＿ＣＰＵが接続され、他端にダイオードＤ１０１のアノード端子及びダイオードＤ１０２のカソード端子が接続されている。第２のスイッチ素子であるトランジスタＴＲ７０１はコレクタ端子にインダクタＬ７０１の他端が接続され、ベース端子に抵抗Ｒ７０１を介してＣＰＵが接続され、エミッタ端子は接地されている。トランジスタＴＲ７０１はエミッタ端子とベース端子との間には抵抗Ｒ７０２が接続されている。図２においてＣＰＵはコンデンサＣ１０２に対し直接パルス信号を入力していたが、図８ではトランジスタＴＲ７０１により間接的にパルス信号を２次側に伝える。

まず、ＣＰＵから実施例１と同様のパルス信号（１００ｋＨｚ、Ｄｕｔｙ５０％、０Ｖ又はＶｃｃ＿ＣＰＵ）が出力されると、トランジスタＴＲ７０１がパルス信号に応じてスイッチング動作を行う。これによりインダクタＬ７０１に電流が流れるが、トランジスタＴＲ７０１がオン状態からオフ状態へ移行するときに、インダクタＬ７０１は自己誘導により電圧Ｖ＿ＣＰＵより高い電圧をトランジスタＴＲ７０１のコレクタ端子に発生させる。この電圧がコンデンサＣ１０２経由で２次側へ伝わり、スイッチ回路２０ａの倍整流回路である整流回路２５によって増幅され、ＦＥＴ Ｑ１０２のゲート・ソース間に印加される。この回路はインダクタＬ７０１、トランジスタＴＲ７０１、ダイオードＤ１０１、コンデンサＣ１０１に注目して見ると、一般的な昇圧型ＤＣＤＣコンバータの構成に類似していることがわかる。

図２ではＦＥＴ Ｑ１０２のゲート・ソース間に印加できる電圧は電圧Ｖ＿ＣＰＵの２倍程度である。しかし、図８の回路ではインダクタＬ７０１のインダクタンス値やパルス信号の周期及び周波数を変えることにより、電圧Ｖ＿ＣＰＵの何倍もの電圧をＦＥＴ Ｑ１０２のゲート・ソース間に印加することができる。このため、ＦＥＴ Ｑ１０２として４Ｖ駆動のＭＯＳＦＥＴだけでなく、１０Ｖ駆動のＭＯＳＦＥＴなども使用することができるようになる。なお、昇圧型ＤＣＤＣコンバータと記したが、電源としてのＤＣＤＣコンバータと違い電流の供給能力はほとんど必要ないため、インダクタＬ７０１には大型のインダクタではなく、チップコイル等の低コストの部品を使用することが可能である。なお、図１のスイッチ回路１０の１次側に実施例８の追加構成を適用してもよい。

以上、実施例７によれば、電源装置に用いられる部品の選択肢を広げ、回路の簡略化とコストダウンを実現することができる。

実施例１、２、７のスイッチ回路を応用した実施例３〜６で説明した電源装置は、例えば画像形成装置に適用することが可能である。例えば、実施例３、４の正極性又は負極性の高電圧を生成する電源装置は、帯電、現像、転写等の各極性の高電圧を必要とする高電圧電源として適用可能である。例えば、実施例５、６の電源装置は、低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、これらの電源装置が適用される画像形成装置の構成を説明する。

［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図９に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ１３００は、露光装置１３１３（露光手段）、静電潜像が形成される感光体としての感光ドラム１３１１、感光ドラム１３１１を一様に帯電する帯電部１３１７（帯電手段）を備えている。レーザビームプリンタ１３００は、感光ドラム１３１１に形成された静電潜像をトナーで現像する現像部１３１２（現像手段）を備えている。そして、感光ドラム１３１１に現像されたトナー像をカセット１３１６から供給された記録媒体としてのシート（不図示）に転写部１３１８（転写手段）によって転写して、シートに転写したトナー像を定着器１３１４で定着してトレイ１３１５に排出する。この感光ドラム１３１１、帯電部１３１７、現像部１３１２、転写部１３１８が画像形成部である。また、レーザビームプリンタ１３００は、電源装置１４００を備えている。上述したように、電源装置１４００は、画像形成装置の各部材に高電圧又は低電圧を供給する。なお、電源装置１４００を適用可能な画像形成装置は、図９に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム１３１１上のトナー像を中間転写ベルトに転写する１次転写部と、中間転写ベルト上のトナー像をシートに転写する２次転写部を備える画像形成装置であってもよい。

レーザビームプリンタ１３００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ１３２０を備えており、電源装置１４００は、例えばコントローラ１３２０に電力を供給する。また、電源装置１４００は、感光ドラム１３１１を回転するため又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。更に、電源装置１４００は、帯電部１３１７、現像部１３１２、転写部１３１８に高電圧を供給する。

また、例えば実施例６の常夜電源６１０及び非常夜電源６３０がレーザビームプリンタ１３００に適用される場合、レーザビームプリンタ１３００は次のような構成となる。レーザビームプリンタ１３００は、画像形成動作中よりも消費される電力を低減する省電力状態（例えば、省電力モードや待機モード）で稼動することが可能である。常夜電源６１０には、例えば第２の負荷としてコントローラ１３２０等が接続される。非常夜電源６３０には、例えば第１の負荷として画像形成動作に供する部材が接続される。レーザビームプリンタ１３００が省電力状態で動作しているとき、スイッチ回路１０によって非常夜電源６３０への電力供給が遮断される。一方、レーザビームプリンタ１３００が通常の画像形成動作を行う状態（画像形成モード）で動作しているとき、スイッチ回路１０によって非常夜電源６３０へ電力が供給される。実施例６のＣＰＵは、画像形成モード時にはＦＥＴ Ｑ１０１をオンにすることにより非常夜電源６３０から第１の負荷に電力を供給する第１の状態とする。ＣＰＵは、省電力モード時にはＦＥＴ Ｑ１０１をオフにすることにより非常夜電源６３０から第１の負荷への電力の供給を遮断し第２の状態とするように制御する。なお、スイッチ回路１０、２０のＣＰＵは、コントローラ１３２０が有するＣＰＵであってもよい。

以上、実施例８によれば、電源装置に用いられる部品の選択肢を広げ、回路の簡略化とコストダウンを実現することができる。

Ｃ１０２ コンデンサ
Ｄ１０１、Ｄ１０２ ダイオード
Ｑ１０２ ＭＯＳＦＥＴ

Claims (14)

1. 制御手段から出力されたパルス信号が入力される第１のコンデンサと、
   少なくとも第１のダイオード及び第２のダイオードを有し、前記第１のコンデンサから入力された電圧を整流し、前記パルス信号のピーク電圧よりも高い第１の電圧を生成する整流回路と、
   第１の端子、第２の端子及び第３の端子を有し、前記第１の端子と前記第２の端子との間に前記整流回路により生成された前記第１の電圧が印加される第１のスイッチ素子と、
   を備えることを特徴とするスイッチ回路。
2. 前記第１のスイッチ素子は、ＭＯＳ型の電界効果トランジスタであり、
   前記第１の端子はゲート端子であり、前記第２の端子はソース端子であり、前記第３の端子はドレイン端子であることを特徴とする請求項１に記載のスイッチ回路。
3. 前記第１のスイッチ素子は、バイポーラトランジスタであり、
   前記第１の端子はベース端子であり、前記第２の端子はエミッタ端子であり、前記第３の端子はコレクタ端子であることを特徴とする請求項１に記載のスイッチ回路。
4. 前記第１のコンデンサの前記パルス信号が入力される側に接続されたインダクタと、
   前記インダクタに流れる電流を前記第１のコンデンサに供給又は遮断する第２のスイッチ素子と、
   を備えることを特徴とする請求項１から請求項３のいずれか１項に記載のスイッチ回路。
5. 請求項１から請求項４のいずれか１項に記載のスイッチ回路と、
   前記第１のスイッチ素子をオン又はオフする前記制御手段と、
   １次巻線及び２次巻線を有するトランスと、前記２次巻線に接続された整流平滑手段とを有する第１の電源と、
   前記整流平滑手段に接続された、複数のツェナーダイオードを含む第１のツェナーダイオード群と、
   複数のツェナーダイオードを含み、前記第１のツェナーダイオード群に直列に接続された第２のツェナーダイオード群と、
   を備え、
   前記第３の端子は前記第１の電源と前記第１のツェナーダイオード群のカソード端子との第１の接続点に接続され、前記第１の接続点から第１の出力電圧を出力し、
   前記第２の端子は前記第１のツェナーダイオード群と前記第２のツェナーダイオード群との第２の接続点に接続され、前記第２の接続点から第２の出力電圧を出力することを特徴とする電源装置。
6. 前記制御手段は、前記第１のスイッチ手段をオンにすることにより前記第１の出力電圧を前記第２の出力電圧と略同じ電位とし、前記第１のスイッチ手段をオフにすることにより前記第１の出力電圧を前記第２の出力電圧よりも高い電位とするように制御することを特徴とする請求項５に記載の電源装置。
7. 請求項１から請求項４のいずれか１項に記載のスイッチ回路と、
   １次巻線及び２次巻線を有するトランスと、前記２次巻線に接続された整流平滑手段とを有する第２の電源と、
   前記整流平滑手段に接続された複数のツェナーダイオードを含むツェナーダイオード群と、
   を備え、
   前記第２の端子は前記ツェナーダイオード群のカソード端子に接続され、前記ツェナーダイオード群のアノード端子と前記第２の電源との接続点から第３の出力電圧を出力することを特徴とする電源装置。
8. 前記第３の端子に前記ピーク電圧と略同電位の第２の電圧が供給され、
   前記制御手段は、前記第１のスイッチ手段をオンにすることにより前記第２の電圧から前記ツェナーダイオード群の合計のツェナー電圧を減じた電圧を前記第３の出力電圧とするように制御し、前記第１のスイッチ手段をオフにすることにより前記第２の電源から出力された電圧を前記第３の出力電圧とするように制御することを特徴とする請求項７に記載の電源装置。
9. 請求項１から請求項４のいずれか１項に記載のスイッチ回路と、
   １次巻線及び２次巻線を有するトランスと、前記１次巻線に直列に接続されたスイッチング素子と、前記スイッチング素子のスイッチング動作を開始させるための起動抵抗と、を有する第３の電源と、
   を備え、
   前記起動抵抗は、一端に前記１次巻線の巻き始めが接続され、他端に前記第３の端子が接続され、
   前記第２の端子は、前記スイッチング素子の制御端子に接続されていることを特徴とする電源装置。
10. 前記制御手段は、前記第３の電源の起動時に前記第１のスイッチ手段をオンにし、前記第３の電源が起動した後は前記第１のスイッチ手段をオフにするように制御することを特徴とする請求項９に記載の電源装置。
11. 請求項１から請求項４のいずれか１項に記載のスイッチ回路と、
    交流電源の交流電圧を直流電圧に変換し、第１の負荷に供給する第４の電源と、
    前記交流電圧を直流電圧に変換し、第２の負荷に供給する第５の電源と、
    を備え、
    前記第２の端子に前記交流電源が接続され、前記第３の端子に前記第４の電源が接続されていることを特徴とする電源装置。
12. 前記制御手段は、前記第１のスイッチ手段をオンにすることにより前記第４の電源から前記第１の負荷に電力を供給する第１の状態とし、前記第１のスイッチ手段をオフにすることにより前記第４の電源から前記第１の負荷への電力の供給を遮断し前記第１の状態よりも消費する電力が低い第２の状態とするように制御することを特徴とする請求項１１に記載の電源装置。
13. 感光体と、
    前記感光体を帯電する帯電手段と、
    前記感光体に形成された静電潜像にトナー像を形成する現像手段と、
    前記トナー像を記録媒体に転写する転写手段と、
    請求項５から請求項１２のいずれか１項に記載の電源装置と、
    を備えることを特徴とする画像形成装置。
14. 画像形成を行うときの画像形成モードと、前記画像形成モードよりも消費する電力を低下させる省電力モードとで稼動することが可能な画像形成装置であって、
    感光体と、
    前記感光体を帯電する帯電手段と、
    前記感光体に形成された静電潜像にトナー像を形成する現像手段と、
    前記トナー像を記録媒体に転写する転写手段と、
    請求項１２に記載の電源装置と、
    を備え、
    前記電源装置は、前記画像形成モードでは前記第１の状態で動作し、前記省電力モードでは前記第２の状態で動作することを特徴とする画像形成装置。

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