JP2020150034A - パッケージ及びパッケージの製造方法 - Google Patents
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また、本発明は、基板同士を接合して封止する工程において残留ストレスが生じるのを抑制し、接合品質並びに素子特性に優れ、高い信頼性を有するパッケージを、工程を増加させることなく、生産性よく製造することが可能なパッケージの製造方法を提供することを目的とする。
さらに、凸状体を備えることにより、第1基板と第2基板の凸状体とを接合する際に、接合装置による加圧力が効率的に付与されるため、接合安定性が向上する。
従って、簡便な構成で、充分な接合品質を有し、生産性及び素子特性に優れ、高い信頼性を有するパッケージが実現できる。
また、本発明のパッケージは、上記構成において、前記凸状体における前記複数のコーナー部が平面視円弧状とされた構成を採用できる。
また、工程(2)において、第2基板の下面をエッチングすることで、複数のコーナー部を有する枠状の凸状体を形成する方法なので、この第2基板の下面における凸状体以外の部分がエッチングで除去されるので、凹状のキャビティ領域を同時に形成することができ、工程を簡略化することができる。
さらに、上記の凸状体を備えることにより、工程(4)において第1基板と第2基板の凸状体とを接合する際、接合装置による加圧力が効率的に付与されるため、接合安定性が向上する。
従って、接合品質並びに素子特性に優れ、高い信頼性を有するパッケージを、工程を増加させることなく、生産性よく製造することが可能になる。
また、本発明のパッケージの製造方法は、上記構成において、前記工程(2)が、前記凸状体の前記複数のコーナー部を平面視円弧状に形成する方法とすることができる。
以下に、本実施形態のパッケージの構成について説明する。
図1は、本実施形態のパッケージ1を模式的に説明する平面図であり、図2は、図1中に示すパッケージ1のI−I断面図である。また、図3(a)は、パッケージ1の要部を拡大して示す平面図であり、図3(b)は、図3(a)中に示すII−II断面図である。
図1〜図3に示すように、本実施形態のパッケージ1は、第1基板2(ベース基板)と、素子4と、第2基板3(リッド基板)とを備える。本実施形態のパッケージ1は、内部に素子4が設けられることで、種々のセンサ装置や半導体装置等を構成するものである。
そして、本実施形態のパッケージ1は、第2基板3の下面3bに設けられる凸状体31が、平面視で複数のコーナー部35を有する枠状とされており、且つ、複数のコーナー部35は、平面視において少なくとも一部がコーナーカットされた形状とされている。
以下、本実施形態のパッケージ1の構成について説明する。
また、本実施形態においては、第1基板2の上面2a及び下面2bは、デバイス領域22の部分を除いて概略平坦に構成されている。また、第1基板2の側面は、上面2a及び下面2bに対して概略垂直に構成されている。
また、第2基板3は、第1基板2に対して概略平行となるように重ね合わせられている。
また、第2基板3は、上記の素子4が赤外線検出素子である場合には、赤外線を透過可能に構成される。
第2基板3に設けられる貫通部33は、上記により、第1基板2上に設けられる電極8を上方に露出させることで、外部と電気的に接続できるように構成するものである。
また、上記構成の凸状体31を備えることにより、後述の手順で第1基板2と第2基板3の凸状体31とを接合する際に、接合装置による加圧力が効率的に付与されるため、接合安定性がさらに向上する。
例えば、図3(b)中に示すキャビティ深さDが30μmであり、且つ、凸状体31の先端における接合幅Wが100μmである場合には、図3(a)中に示すように、コーナー部35の頂点が除去され、この頂点を通る対角線H方向で概ね60〜90μmほど削られる。このため、コーナー部35における対角線H方向の幅Tは、概ね50〜80μm程度となる。
ここで、コーナー部35における対角線H上の幅寸法は、凸状体31の直線部における幅寸法にできる限り近い寸法であることが、接合後の封止性を確保する等の観点からより好ましい。
そして、接合体5は、第1接合層51bと第2接合層52bとが接合されることで、第1基板2と第2基板3との間を接合する。
第1下地層51a及び第2下地層52aの材料としては、特に限定されないが、例えば、タンタル(Ta)又は窒化チタン(TiN)からなる薄膜とされていることが好ましい。
また、第1基板2側に設けられる第1下地層51aは、例えば、図視略のグラウンドに接続されている。このグラウンドは、例えば、第1基板2の下面2b側に設けることができるが、第1基板2の上面2a側に設けられていてもよい。
第1接合層51b及び第2接合層52bの材料としては、特に限定されないが、例えば、第1下地層51a及び第2下地層52aの材料としてタンタルを用いた場合には、第1接合層51b及び第2接合層52bの材料として金(Au)を用いる。また、第1下地層51a及び第2下地層52aの材料として窒化チタンを用いた場合には、第1接合層51b及び第2接合層52bの材料としてアルミニウム(Al)を用いる。
同様に、第1下地層51a及び第2下地層52aを窒化チタンから構成し、第1接合層51b及び第2接合層52bをアルミニウムから構成した場合には、例えば、{第1接合層51b(又は第2接合層52b):1〜3μm/第1下地層51a(又は第2下地層52a):0.05〜0.5μm}の範囲とすることが好ましい。
そして、電極8は、例えば、素子4による検出信号等を必要とする種々の外部機器に対して電気的に接続可能に設けられる。
まず、赤外線が第2基板3の上面3a側から入射して第2基板3を透過すると、赤外線検出素子からなる素子4は、その赤外線を検出して検出信号を出力する。素子4から出力された検出信号は、図視略の内部配線等を通り、電極8から出力される。電極8から出力された検出信号は、外部機器に送信されて所定の動作が行われる。
次に、本実施形態のパッケージの製造方法について、図4及び図5を参照しながら詳述する(パッケージ1の構成については図1〜図3も適宜参照)。
図4及び図5は、本実施形態のパッケージ1の製造方法を模式的に説明する図であり、 図4(a)〜(c)は、以下に説明する工程(2)において基板をウェットエッチングすることで第2基板3を得るステップを示す工程図、図4(d)は、工程(6)において第2基板3の凸状体31に第2金属接合膜52を形成するステップを示す工程図である。また、図5(a)は、以下に説明する工程(7)において第1基板2の上面2aに第1金属接合膜51を形成するステップ、及び、工程(3)においてデバイス領域22に素子4を配置するステップを示す工程図、図5(b)は、工程(4)において第1基板2と第2基板3とを接合することでパッケージ1を得るステップを示す工程図、図5(c)は、工程(6)においてウエハをダイシングすることでチップ化するステップを示す工程図である。
工程(1):基板材料の表面をエッチングすることにより、素子4を収容する凹状のデバイス領域22を形成して第1基板2を得る。
工程(2):基板材料の表面をエッチングすることにより、基板材料の少なくとも一部に貫通部33を形成するとともに、平面視で複数のコーナー部35を有する枠状の凸状体31と、平面視で凸状体31に囲まれるように形成され、素子4上に封止空間Cを確保するための凹状のキャビティ領域32とを形成し、且つ、凸状体31における複数のコーナー部35を、平面視において少なくとも一部がコーナーカットされた形状に形成することで第2基板3を得る。
工程(3):第1基板2に形成されたデバイス領域22に素子4を配置する。
工程(4):第1基板2と第2基板3との間に素子4が配置されるように第1基板2と第2基板3とを重ね合わせ、前記第2基板に形成された凸状体を前記第1基板に接合することにより、第1基板2及び第2基板3に囲まれた封止空間Cを形成しながら、第1基板2と第2基板3とを接合する。
工程(5):ダイシングラインLに沿って第1基板2及び第2基板3を切断することにより、チップ単位に個片化する。
具体的には、工程(1)では、まず、基板材料となるシリコン基板の表面に、フォトリソグラフィ法により、凹状のデバイス領域22をウェットエッチングで形成するための、図視略のレジストパターンを形成する。
次いで、シリコン基板の表面をウェットエッチングすることにより、凹状のデバイス領域22を形成する。
その後、第1基板2からレジストパターンを剥離する。
また、工程(1)におけるウェットエッチング条件としても、特に限定されず、例えば、従来からシリコン基板のエッチングに用いられているKOH等のエッチング液を用いることができる。また、エッチング液の温度やエッチング時間等の各条件についても、従来公知の条件を何ら制限無く採用できる。
次いで、詳細な図示を省略するが、シリコン基板3Aの一方の表面(下面3b)にドライフィルムレジストを塗布した後、フォトリソグラフィ法によってパターン化することにより、凸状体31及びキャビティ領域32をウェットエッチングで形成するための図視略のレジストパターンを形成する。
これと同時に、シリコン基板3Aの他方の表面(上面3a)に、上記同様、ドライフィルムレジストを塗布した後、フォトリソグラフィ法によってパターン化することにより、貫通部33をドライエッチングやウェットエッチングで形成するための図視略のレジストパターンを形成する。
これと同時に、図4(c)に示すように、シリコン基板3Aの他方の表面(上面3a)をドライエッチング又はウェットエッチングすることにより、貫通部33を形成する。
具体的には、例えば、具体的には、(100)面を有するシリコン基板の一方の表面(下面3b)を、水酸化カリウム溶液をエッチング溶液に用いてウェットエッチングする。この際、シリコン基板の一方の表面(下面3b)上において、シリコンの結晶異方性に起因するエッチング速度の勾配が生じることで、特に、コーナー部35におけるエッチング速度が速くなる。これにより、コーナー部35が、頂点が除去された形状でエッチングが進行し、図3(a)に示すようなコーナーカットされた形状を有し、(221)面が出現したコーナー部35が得られる。
具体的には、まず、図5(a)に示すような、工程(1)で得られた第1基板2の上面2a側に、スプレーコート法等のフォトリソグラフィ法により、第1金属接合膜51を形成するための、図視略のレジストパターンを形成する。この際、第1基板2の上面2aにおける、第1金属接合膜51の形成予定位置を除いた全面にレジストパターンを形成する。
その後、第1基板2の上面2aから図視略のレジストパターンを剥離する。
具体的には、図5(a)中に示すように、第1基板2の上面2aに、スパッタリング法によって導電性材料を積層することにより、電極8を形成する。この際、電極8に用いられる電極材料としては、特に限定されないが、例えば、上述したような、TiN、AlSi、及びTiNを順次積層することで形成することができる。
具体的には、まず、図4(d)に示すような、工程(2)で得られた第2基板3の下面3b側に、スプレーコート法等のフォトリソグラフィ法により、第2金属接合膜52を形成するための、図視略のレジストパターンを形成する。この際、第2基板3の下面3bにおける、凸状体31を除いた全面にレジストパターンを形成する。
なお、工程(7)においては、材料及び積層順を適宜選択することにより、上述したような{Au/Ta}構造、又は、{Al/TiN}構造の薄膜からなり、第2下地層52a上に第2接合層52bが積層された第2金属接合膜52を形成することができる。
この際、第1金属接合膜51が{Au/Ta}構造からなる場合には、第2金属接合膜52も同様の材料から形成する。この場合には、第1接合層51b(Au)と第2接合層52b(Au)とが接合される。
また、第1金属接合膜51が{Al/TiN}構造からなる場合には、第2金属接合膜52も同様の材料から形成する。この場合には、第1接合層51b(Al)と第2接合層52b(Al)とが接合される。
その後、第2基板3の下面3bから図視略のレジストパターンを剥離する。
次いで、第1基板2と第2基板3とを互いに加圧することにより、第1金属接合膜51と第2金属接合膜52との間に金属拡散接合を発現させ、この部分を接合する。これにより、第1基板2と第2基板3とが、第1金属接合膜51と第2金属接合膜52とが接合されてなる接合体5を介して接合された状態となる。
一方、第1金属接合膜51及び第2金属接合膜52が{Al(第1接合層51b又は第2接合層52b)/TiN(第1下地層51a又は第2下地層52a)}構造である場合には、例えば、温度条件を350〜400℃の範囲とし、加圧力を27〜60MPaの範囲とすることが好ましい。
以上の各工程により、本実施形態のパッケージ1を製造することができる。
なお、上記の各工程は、可能な範囲で、その工程順を変更したり、あるいは、同じ工程として行ったりすることも可能である。
以上説明したように、本実施形態のパッケージ1によれば、上記のように、第2基板3に設けられた枠状の凸状体31が、コーナー部35の少なくとも一部がコーナーカットされた形状とされている。このような構成により、第1基板2と第2基板3の凸状体31とを接合する際、熱圧着によるストレスがコーナー部35で開放されることで応力が緩和され、接合部分に残留ストレスが生じるのを抑制でき、充分な接合品質が得られる。これにより、素子4及び駆動回路や制御回路等に、残留ストレスによる影響が及ぶのを回避できるので、素子特性や回路特性が低下するのを防止できるとともに、高い封止気密性が得られる。従って、簡便な構成で充分な接合品質が得られ、生産性及び素子特性に優れ、高い信頼性を有するパッケージ1が実現できる。
2…第1基板
2a…上面
2b…下面
22…デバイス領域
3…第2基板
3a…上面
3b…下面
31…凸状体
35…コーナー部
32…キャビティ領域
33…貫通部
33a,33b…側壁
3A…シリコン基板
4…素子
5…接合体
51…第1金属接合膜
51a…第1下地層
51b…第1接合層
52…第2金属接合膜
52a…第2下地層
52b…第2接合層
8…電極
C…封止空間
L…ダイシングライン
D…キャビティ深さ(エッチング深さ)
H…対角線
K…面取り幅(面取り形状における削れ長さ)
T…幅(対角線H方向の幅)
W…接合幅
Claims (14)
- 第1基板と、
前記第1基板の上面側に設けられる素子及び電極と、
前記第1基板の上面側に前記素子を覆った状態で接合され、前記第1基板側に配置される下面側に、前記第1基板に接合される凸状体と、平面視で前記凸状体に囲まれるように形成され、前記素子上に封止空間を確保するための凹状のキャビティ領域と、平面視で前記電極を露出されるための貫通部とを有する第2基板と、を備え、
前記凸状体は、平面視で複数のコーナー部を有する枠状とされており、且つ、前記複数のコーナー部は、平面視において少なくとも一部がコーナーカットされた形状であることを特徴とするパッケージ。 - 前記凸状体は、前記複数のコーナー部が面取り形状とされていることを特徴とする請求項1に記載のパッケージ。
- 前記凸状体は、前記複数のコーナー部が平面視円弧状とされていることを特徴とする請求項1に記載のパッケージ。
- さらに、前記第2基板に形成された前記凸状体の先端を覆うように第2金属接合膜が設けられており、
前記第1基板の上面に、前記第2基板に形成された前記凸状体に対応する位置で第1金属接合膜が設けられていることを特徴とする請求項1〜請求項3の何れか一項に記載のパッケージ。 - 前記第1基板及び前記第2基板がシリコン基板からなることを特徴とする請求項1〜請求項4の何れか一項に記載のパッケージ。
- 前記第2基板が、(100)面を有するシリコン基板からなり、且つ、前記凸状体に備えられる前記コーナー部の少なくとも一部に(221)面が出現していることを特徴とする請求項5に記載のパッケージ。
- 前記素子が赤外線検出素子であり、且つ、前記第2基板が赤外線を透過可能とされていることを特徴とする請求項1〜請求項6の何れか一項に記載のパッケージ。
- 少なくとも、
基板材料の表面をエッチングすることにより、素子を収容する凹状のデバイス領域を形成して第1基板を得る工程(1)と、
基板材料の表面をエッチングすることにより、前記基板材料の少なくとも一部に貫通部を形成するとともに、平面視で複数のコーナー部を有する枠状の凸状体と、平面視で前記凸状体に囲まれるように形成され、前記素子上に封止空間を確保するための凹状のキャビティ領域とを形成し、且つ、前記凸状体における前記複数のコーナー部を、平面視において少なくとも一部がコーナーカットされた形状に形成することで第2基板を得る工程(2)と、
前記第1基板に形成された前記デバイス領域に前記素子を配置する工程(3)と、
前記第1基板と前記第2基板との間に前記素子が配置されるように前記第1基板と前記第2基板とを重ね合わせ、前記第2基板に形成された凸状体を前記第1基板に接合することにより、前記第1基板及び前記第2基板に囲まれた封止空間を形成しながら、前記第1基板と前記第2基板とを接合する工程(4)と、
前記ダイシングラインに沿って前記第1基板及び前記第2基板を切断することにより、チップ単位に個片化する工程(5)と、
を備えることを特徴とするパッケージの製造方法。 - 前記工程(2)は、前記凸状体の前記複数のコーナー部を面取り形状に形成することを特徴とする請求項8に記載のパッケージの製造方法。
- 前記工程(2)は、前記凸状体の前記複数のコーナー部を平面視円弧状に形成することを特徴とする請求項8に記載のパッケージの製造方法。
- さらに、前記工程(1)及び前記工程(2)の後に、
前記第2基板に形成された前記凸状体の先端を覆うように第2金属接合膜を形成する工程(6)と、
前記第1基板と前記第2基板とを重ね合わせたときに前記凸状体に対応する位置で、前記第1基板上に第1金属接合膜を形成する工程(7)と、
前記第1基板の前記上面に、前記第1金属接合膜よりも外側の領域に複数の電極を形成する工程(8)と、を備え、
前記工程(4)は、前記工程(6)及び前記工程(7)の後に、前記第1基板と前記第2基板とを重ね合わせて互いに加圧し、前記第1金属接合膜と前記第2金属接合膜とを拡散接合させることで、前記第1基板と前記第2基板とを接合することを特徴とする請求項8〜請求項10の何れか一項に記載のパッケージの製造方法。 - 前記工程(1)及び前記工程(2)は、前記基板材料としてシリコン基板を用いることを特徴とする請求項8〜請求項11の何れか一項に記載のパッケージの製造方法。
- 前記工程(2)は、前記第2基板として、(100)面を有するシリコン基板を用い、且つ、前記第2基板をエッチングすることにより、前記凸状体に備えられる前記コーナー部の少なくとも一部に(221)面を出現させることを特徴とする請求項12に記載のパッケージの製造方法。
- 前記工程(3)は、前記素子として、赤外線検出素子を、前記第1基板に形成された前記デバイス領域に配置することを特徴とする請求項8〜請求項13の何れか一項に記載のパッケージの製造方法。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003188514A (ja) * | 2001-12-21 | 2003-07-04 | Murata Mfg Co Ltd | 混載型電子回路装置の製造方法 |
WO2008029654A1 (en) * | 2006-09-06 | 2008-03-13 | Hitachi Metals, Ltd. | Semiconductor sensor device and method for manufacturing same |
JP2017167026A (ja) * | 2016-03-17 | 2017-09-21 | セイコーエプソン株式会社 | 電子デバイスの製造方法、電子デバイス、電子デバイス装置、電子機器および移動体 |
JP2018157159A (ja) * | 2017-03-21 | 2018-10-04 | セイコーインスツル株式会社 | パッケージ及びパッケージの製造方法 |
JP2019174267A (ja) * | 2018-03-28 | 2019-10-10 | セイコーインスツル株式会社 | 赤外線センサ及び赤外線センサの製造方法 |
JP2019174224A (ja) * | 2018-03-28 | 2019-10-10 | セイコーインスツル株式会社 | 赤外線センサ及び赤外線センサの製造方法 |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003188514A (ja) * | 2001-12-21 | 2003-07-04 | Murata Mfg Co Ltd | 混載型電子回路装置の製造方法 |
WO2008029654A1 (en) * | 2006-09-06 | 2008-03-13 | Hitachi Metals, Ltd. | Semiconductor sensor device and method for manufacturing same |
JP2017167026A (ja) * | 2016-03-17 | 2017-09-21 | セイコーエプソン株式会社 | 電子デバイスの製造方法、電子デバイス、電子デバイス装置、電子機器および移動体 |
JP2018157159A (ja) * | 2017-03-21 | 2018-10-04 | セイコーインスツル株式会社 | パッケージ及びパッケージの製造方法 |
JP2019174267A (ja) * | 2018-03-28 | 2019-10-10 | セイコーインスツル株式会社 | 赤外線センサ及び赤外線センサの製造方法 |
JP2019174224A (ja) * | 2018-03-28 | 2019-10-10 | セイコーインスツル株式会社 | 赤外線センサ及び赤外線センサの製造方法 |
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