JP2003188514A - 混載型電子回路装置の製造方法 - Google Patents
混載型電子回路装置の製造方法Info
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- Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】はんだ封止の前処理を表面実装される部品の接
続工程と同時に行うことで、工程を簡素化できる混載型
電子回路装置の製造方法を提供する。 【解決手段】基板１の第２接続電極３上および環状電極
４上にはんだ層Ｂを形成する工程と、はんだ層Ｂが形成
された第２接続電極３上に第２の回路素子２０を配置す
る工程と、第２接続電極３上のはんだ層を溶融させて第
２の回路素子２０と第２接続電極３とを接続固定すると
同時に、環状電極４上のはんだ層を溶融・固化させては
んだ封止枠７を形成する工程と、第１の回路素子１０の
回路部に固定された突起電極１５を基板１の第１接続電
極２に接合すると共に、はんだ封止枠７を再溶融させて
第１の回路素子１０の環状電極１４をはんだ封止枠７に
封着する工程と、を含む混載型電子回路装置の製造方法
である。
続工程と同時に行うことで、工程を簡素化できる混載型
電子回路装置の製造方法を提供する。 【解決手段】基板１の第２接続電極３上および環状電極
４上にはんだ層Ｂを形成する工程と、はんだ層Ｂが形成
された第２接続電極３上に第２の回路素子２０を配置す
る工程と、第２接続電極３上のはんだ層を溶融させて第
２の回路素子２０と第２接続電極３とを接続固定すると
同時に、環状電極４上のはんだ層を溶融・固化させては
んだ封止枠７を形成する工程と、第１の回路素子１０の
回路部に固定された突起電極１５を基板１の第１接続電
極２に接合すると共に、はんだ封止枠７を再溶融させて
第１の回路素子１０の環状電極１４をはんだ封止枠７に
封着する工程と、を含む混載型電子回路装置の製造方法
である。
Description
【０００１】
【発明の属する技術分野】本発明は１枚の基板上に突起
電極を介して接合される第１の回路素子と、はんだ接続
される第２の回路素子とを混載した混載型電子回路装置
の製造方法に関するものである。
電極を介して接合される第１の回路素子と、はんだ接続
される第２の回路素子とを混載した混載型電子回路装置
の製造方法に関するものである。
【０００２】
【従来の技術】近年、セラミックス回路技術などが発達
し、セラミック基板上に封止の必要な部品と封止の必要
ない部品とを混載した混載型回路基板が要求、開発され
ている。例えば、弾性表面波部品は、単結晶材料などの
表面に微細配線を施し、表面波を励起してフィルタ特性
を取り出すものであるが、表面の微細配線は一般に酸
化，腐食されやすい金属（例えばＡｌなど）が用いられ
ているので、このような部品は基板に対して気密封止す
る必要がある。一方、チップコンデンサやチップ抵抗の
ような表面実装部品（ＳＭＤ）は封止の必要がない。
し、セラミック基板上に封止の必要な部品と封止の必要
ない部品とを混載した混載型回路基板が要求、開発され
ている。例えば、弾性表面波部品は、単結晶材料などの
表面に微細配線を施し、表面波を励起してフィルタ特性
を取り出すものであるが、表面の微細配線は一般に酸
化，腐食されやすい金属（例えばＡｌなど）が用いられ
ているので、このような部品は基板に対して気密封止す
る必要がある。一方、チップコンデンサやチップ抵抗の
ような表面実装部品（ＳＭＤ）は封止の必要がない。
【０００３】特開２０００−７７９７０号公報の図８に
は、１枚の基板上に封止の必要な部品と封止の必要ない
部品とを混載した混載型回路基板が提案されている。封
止の必要な回路素子（例えば弾性表面波素子）には突起
電極が固定され、基板の表面には突起電極と接合される
接合電極とこの接合電極を取り囲む環状電極とが形成さ
れ、この環状電極上にははんだ封止枠が形成されてい
る。はんだ封止枠は、例えば印刷法によってはんだペー
ストを塗布し、はんだペーストのみをリフローソルダリ
ングした後で洗浄し、フラックスの残渣を取り除いて形
成される。そして、回路素子と基板とを対面させて突起
電極を基板の接合電極に熱圧着にて接合するとともに、
はんだ封止枠を再溶融させて回路素子と基板との間の空
間を気密的に封止している。また、上記基板には、回路
素子を接続する接合電極および環状電極の他に、表面実
装部品を実装するためのパターン電極も形成されてお
り、このパターン電極に表面実装部品が実装されてい
る。
は、１枚の基板上に封止の必要な部品と封止の必要ない
部品とを混載した混載型回路基板が提案されている。封
止の必要な回路素子（例えば弾性表面波素子）には突起
電極が固定され、基板の表面には突起電極と接合される
接合電極とこの接合電極を取り囲む環状電極とが形成さ
れ、この環状電極上にははんだ封止枠が形成されてい
る。はんだ封止枠は、例えば印刷法によってはんだペー
ストを塗布し、はんだペーストのみをリフローソルダリ
ングした後で洗浄し、フラックスの残渣を取り除いて形
成される。そして、回路素子と基板とを対面させて突起
電極を基板の接合電極に熱圧着にて接合するとともに、
はんだ封止枠を再溶融させて回路素子と基板との間の空
間を気密的に封止している。また、上記基板には、回路
素子を接続する接合電極および環状電極の他に、表面実
装部品を実装するためのパターン電極も形成されてお
り、このパターン電極に表面実装部品が実装されてい
る。
【０００４】
【発明が解決しようとする課題】上記のような混載型回
路基板の場合、回路素子のはんだ封止を行う前に加熱，
洗浄工程を行って封止枠を形成する工程が必要である。
しかし、封止枠の形成と表面実装部品の実装とが別個に
行われるので、作業を共通化できず、工程が煩雑になる
という不具合があった。なお、上記問題は、回路素子そ
のものを封止枠で封止した構造の混載型電子回路に限る
ものではなく、金属製キャップを用いてはんだ封止する
場合でも、同様である。
路基板の場合、回路素子のはんだ封止を行う前に加熱，
洗浄工程を行って封止枠を形成する工程が必要である。
しかし、封止枠の形成と表面実装部品の実装とが別個に
行われるので、作業を共通化できず、工程が煩雑になる
という不具合があった。なお、上記問題は、回路素子そ
のものを封止枠で封止した構造の混載型電子回路に限る
ものではなく、金属製キャップを用いてはんだ封止する
場合でも、同様である。
【０００５】そこで、本発明の目的は、はんだ封止の前
処理を表面実装される部品の接続工程と同時に行うこと
で、工程を簡素化できる混載型電子回路装置の製造方法
を提供することにある。
処理を表面実装される部品の接続工程と同時に行うこと
で、工程を簡素化できる混載型電子回路装置の製造方法
を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、表面に、第１接続電極と第
２接続電極と上記第１接続電極を取り囲む環状電極とを
形成した基板と、上記基板の表面に対向する一主面に、
回路部とこの回路部を取り囲む環状電極とを設けた第１
の回路素子と、上記第１接続電極と上記回路部とを接合
する突起電極と、上記第１の回路素子の環状電極と基板
の環状電極との間に設けられ、第１の回路素子と基板と
の間を封止するはんだ封止枠と、上記第２接続電極には
んだ接続される第２の回路素子とを備えた混載型電子回
路装置において、上記基板の上記第２接続電極上および
環状電極上にはんだ層を形成する工程と、上記はんだ層
が形成された上記第２接続電極上に第２の回路素子を配
置する工程と、上記第２接続電極上のはんだ層を溶融さ
せて第２の回路素子と第２接続電極とを接続固定すると
同時に、上記環状電極上のはんだ層を溶融・固化させて
はんだ封止枠を形成する工程と、上記第１の回路素子の
回路部を上記突起電極を介して第１接続電極に接合する
と共に、上記はんだ封止枠を再溶融させて第１の回路素
子の環状電極をはんだ封止枠に封着する工程と、を含む
混載型電子回路装置の製造方法を提供する。
め、請求項１に係る発明は、表面に、第１接続電極と第
２接続電極と上記第１接続電極を取り囲む環状電極とを
形成した基板と、上記基板の表面に対向する一主面に、
回路部とこの回路部を取り囲む環状電極とを設けた第１
の回路素子と、上記第１接続電極と上記回路部とを接合
する突起電極と、上記第１の回路素子の環状電極と基板
の環状電極との間に設けられ、第１の回路素子と基板と
の間を封止するはんだ封止枠と、上記第２接続電極には
んだ接続される第２の回路素子とを備えた混載型電子回
路装置において、上記基板の上記第２接続電極上および
環状電極上にはんだ層を形成する工程と、上記はんだ層
が形成された上記第２接続電極上に第２の回路素子を配
置する工程と、上記第２接続電極上のはんだ層を溶融さ
せて第２の回路素子と第２接続電極とを接続固定すると
同時に、上記環状電極上のはんだ層を溶融・固化させて
はんだ封止枠を形成する工程と、上記第１の回路素子の
回路部を上記突起電極を介して第１接続電極に接合する
と共に、上記はんだ封止枠を再溶融させて第１の回路素
子の環状電極をはんだ封止枠に封着する工程と、を含む
混載型電子回路装置の製造方法を提供する。
【０００７】また、請求項２に係る発明は、表面に、第
１接続電極と第２接続電極と上記第１接続電極を取り囲
む環状電極とを形成した基板と、上記基板の表面に対向
する主面に回路部を持つ第１の回路素子と、上記第１接
続電極と上記回路部とを接合する突起電極と、上記第２
接続電極にはんだ接続される第２の回路素子と、上記環
状電極にはんだ封止枠を介して封着され、上記第１の回
路素子を封止するカバー部材とを備えた混載型電子回路
装置において、上記基板の上記第２接続電極上および環
状電極上にはんだ層を形成する工程と、上記はんだ層が
形成された上記第２接続電極上に第２の回路素子を配置
する工程と、上記第２接続電極上のはんだ層を溶融させ
て第２の回路素子と第２接続電極とを接続固定すると同
時に、上記環状電極上のはんだ層を溶融・固化させては
んだ封止枠を形成する工程と、上記第１の回路素子の回
路部を上記突起電極を介して第１接続電極に接合する工
程と、上記はんだ封止枠を再溶融させてカバー部材をは
んだ封止枠に封着する工程と、を含む混載型電子回路装
置の製造方法を提供する。
１接続電極と第２接続電極と上記第１接続電極を取り囲
む環状電極とを形成した基板と、上記基板の表面に対向
する主面に回路部を持つ第１の回路素子と、上記第１接
続電極と上記回路部とを接合する突起電極と、上記第２
接続電極にはんだ接続される第２の回路素子と、上記環
状電極にはんだ封止枠を介して封着され、上記第１の回
路素子を封止するカバー部材とを備えた混載型電子回路
装置において、上記基板の上記第２接続電極上および環
状電極上にはんだ層を形成する工程と、上記はんだ層が
形成された上記第２接続電極上に第２の回路素子を配置
する工程と、上記第２接続電極上のはんだ層を溶融させ
て第２の回路素子と第２接続電極とを接続固定すると同
時に、上記環状電極上のはんだ層を溶融・固化させては
んだ封止枠を形成する工程と、上記第１の回路素子の回
路部を上記突起電極を介して第１接続電極に接合する工
程と、上記はんだ封止枠を再溶融させてカバー部材をは
んだ封止枠に封着する工程と、を含む混載型電子回路装
置の製造方法を提供する。
【０００８】請求項１の場合、まず基板の表面の第２接
続電極上および環状電極上にはんだ層を形成し、第２接
続電極上に第２の回路素子を搭載する。ここで、はんだ
層としては、例えばはんだペースト（クリームはんだ）
を用いることができる。はんだ層が形成された第２接続
電極上に第２の回路素子を搭載しても、完全な接続状態
ではない。次に、第２接続電極上のはんだ層を溶融させ
て第２の回路素子と第２接続電極とを電気的および機械
的に接続すると同時に、環状電極上のはんだ層を溶融さ
せてはんだ封止枠を形成する。つまり、第２の回路素子
の実装と、はんだ封止枠の前処理とを同時に行う。次
に、第１の回路素子の回路部を突起電極を介して第１接
続電極に接合すると共に、はんだ封止枠を再溶融させて
第１の回路素子の環状電極とはんだ封止枠とを封着す
る。これによって、第１の回路素子が基板に対して電気
的に接続され、かつはんだ封止枠によって第１の回路素
子と基板との間が封止される。突起電極は、予め第１の
回路素子の回路部上に形成してもよいし、基板の第１接
続電極上に形成してもよい。突起電極としては、Ａｕバ
ンプを使用してもよいし、はんだバンプを使用してもよ
い。接合と封着とを同時に実施する方法として、例えば
熱圧着法や超音波併用熱圧着法などがある。
続電極上および環状電極上にはんだ層を形成し、第２接
続電極上に第２の回路素子を搭載する。ここで、はんだ
層としては、例えばはんだペースト（クリームはんだ）
を用いることができる。はんだ層が形成された第２接続
電極上に第２の回路素子を搭載しても、完全な接続状態
ではない。次に、第２接続電極上のはんだ層を溶融させ
て第２の回路素子と第２接続電極とを電気的および機械
的に接続すると同時に、環状電極上のはんだ層を溶融さ
せてはんだ封止枠を形成する。つまり、第２の回路素子
の実装と、はんだ封止枠の前処理とを同時に行う。次
に、第１の回路素子の回路部を突起電極を介して第１接
続電極に接合すると共に、はんだ封止枠を再溶融させて
第１の回路素子の環状電極とはんだ封止枠とを封着す
る。これによって、第１の回路素子が基板に対して電気
的に接続され、かつはんだ封止枠によって第１の回路素
子と基板との間が封止される。突起電極は、予め第１の
回路素子の回路部上に形成してもよいし、基板の第１接
続電極上に形成してもよい。突起電極としては、Ａｕバ
ンプを使用してもよいし、はんだバンプを使用してもよ
い。接合と封着とを同時に実施する方法として、例えば
熱圧着法や超音波併用熱圧着法などがある。
【０００９】このように、第２の回路素子を第２接続電
極上に搭載した後、はんだ層を溶融させることで、第２
の回路素子の実装とはんだ封止枠の前処理とを同時に行
うので、工程が簡素化され、混載型電子回路装置を効率
よく製造できる。特に、基板として複数個分の大きさを
持つ集合基板（マザー基板）を用い、この集合基板に多
数の第１回路素子と第２回路素子とを接続した後、個別
の電子回路装置に分割する方法で製造する場合に、本発
明方法は非常に効果が大きい。
極上に搭載した後、はんだ層を溶融させることで、第２
の回路素子の実装とはんだ封止枠の前処理とを同時に行
うので、工程が簡素化され、混載型電子回路装置を効率
よく製造できる。特に、基板として複数個分の大きさを
持つ集合基板（マザー基板）を用い、この集合基板に多
数の第１回路素子と第２回路素子とを接続した後、個別
の電子回路装置に分割する方法で製造する場合に、本発
明方法は非常に効果が大きい。
【００１０】請求項２は、請求項１のように第１の回路
素子そのものをはんだ封止枠で封止するのではなく、カ
バー部材を用いて封止したものである。この場合も、第
２の回路素子を第２接続電極上に搭載した後、はんだ層
を溶融させることで、第２の回路素子の実装とはんだ封
止枠の前処理とを同時に行うので、工程が簡素化され
る。第１の回路素子の接合工程とは別に、カバー部材の
封止工程が必要になるが、第１の回路素子の全体をカバ
ー部材で封止できるので、封止性が向上する。
素子そのものをはんだ封止枠で封止するのではなく、カ
バー部材を用いて封止したものである。この場合も、第
２の回路素子を第２接続電極上に搭載した後、はんだ層
を溶融させることで、第２の回路素子の実装とはんだ封
止枠の前処理とを同時に行うので、工程が簡素化され
る。第１の回路素子の接合工程とは別に、カバー部材の
封止工程が必要になるが、第１の回路素子の全体をカバ
ー部材で封止できるので、封止性が向上する。
【００１１】請求項３のように、基板の第２接続電極上
および環状電極上にはんだ層を形成すると同時に、基板
の第１接続電極上にもはんだ層を形成し、第２接続電極
上および環状電極上のはんだ層を溶融させると同時に、
第１接続電極上のはんだ層を溶融・固化させることによ
り、突起電極を形成してもよい。つまり、突起電極とし
てはんだバンプを使用する場合、はんだバンプをはんだ
封止枠と同時に基板側に形成する方法である。この方法
であれば、突起電極を個別に形成する必要がなく、生産
性がさらに向上する。
および環状電極上にはんだ層を形成すると同時に、基板
の第１接続電極上にもはんだ層を形成し、第２接続電極
上および環状電極上のはんだ層を溶融させると同時に、
第１接続電極上のはんだ層を溶融・固化させることによ
り、突起電極を形成してもよい。つまり、突起電極とし
てはんだバンプを使用する場合、はんだバンプをはんだ
封止枠と同時に基板側に形成する方法である。この方法
であれば、突起電極を個別に形成する必要がなく、生産
性がさらに向上する。
【００１２】請求項４のように、はんだ層は印刷法によ
り基板の第２接続電極上および環状電極上に同時に形成
されるはんだペーストとするのがよい。印刷法によりは
んだペーストを塗布すれば、所定位置に正確に塗布でき
るとともに、１回の処理で塗布が完了するので、製造効
率がよい。
り基板の第２接続電極上および環状電極上に同時に形成
されるはんだペーストとするのがよい。印刷法によりは
んだペーストを塗布すれば、所定位置に正確に塗布でき
るとともに、１回の処理で塗布が完了するので、製造効
率がよい。
【００１３】請求項５のように、はんだ層はフラックス
を含むはんだペーストよりなり、第２接続電極上のはん
だ層を溶融させて第２の回路素子と第２接続電極とを接
続固定すると同時に、環状電極上のはんだ層を溶融させ
てはんだ封止枠を形成する工程の後に、第２の回路素子
と第２接続電極とを接続するはんだ、およびはんだ封止
枠からフラックスを除去する洗浄工程を設けるのがよ
い。第２の回路素子と第２接続電極とを確実に接続する
には、フラックスを含むはんだペーストを使用するのが
有効であるが、このフラックスが第１の回路素子に付着
すると、不具合を生じることがある。特に、第１の回路
素子が弾性表面波素子のように酸化，腐食されやすい電
極を有する素子の場合、フラックスによって信頼性の低
下をもたらすため、第１の回路素子を接合する前にフラ
ックスを除去しておく必要がある。そこで、請求項５で
は、第２の回路素子のはんだ接続およびはんだ封止枠の
形成後に、フラックスを除去する洗浄工程を追加するこ
とで、フラックスレスで封止でき、信頼性の高い混載型
電子回路装置を実現できる。
を含むはんだペーストよりなり、第２接続電極上のはん
だ層を溶融させて第２の回路素子と第２接続電極とを接
続固定すると同時に、環状電極上のはんだ層を溶融させ
てはんだ封止枠を形成する工程の後に、第２の回路素子
と第２接続電極とを接続するはんだ、およびはんだ封止
枠からフラックスを除去する洗浄工程を設けるのがよ
い。第２の回路素子と第２接続電極とを確実に接続する
には、フラックスを含むはんだペーストを使用するのが
有効であるが、このフラックスが第１の回路素子に付着
すると、不具合を生じることがある。特に、第１の回路
素子が弾性表面波素子のように酸化，腐食されやすい電
極を有する素子の場合、フラックスによって信頼性の低
下をもたらすため、第１の回路素子を接合する前にフラ
ックスを除去しておく必要がある。そこで、請求項５で
は、第２の回路素子のはんだ接続およびはんだ封止枠の
形成後に、フラックスを除去する洗浄工程を追加するこ
とで、フラックスレスで封止でき、信頼性の高い混載型
電子回路装置を実現できる。
【００１４】請求項６のように、基板の環状電極と回路
素子の環状電極とが、共に直線部と角部とを有する略多
角形の形状をなしており、少なくとも上記基板の環状電
極の角部にアールが設けられているのが望ましい。従来
技術では、基板の環状電極上に形成されたはんだ封止枠
の高さが、その表面張力により、角部（コーナー部）で
高く直線部で低くなっていた。その結果、（１）加熱・
加圧してはんだ封止させる際、その高さの差のため、は
んだ枠の高さが低い部位が接合されず、封止不良が発生
する、（２）封止時間が長くなり、生産コストが上昇す
る、といった課題があった。そこで、請求項６のように
基板の環状電極の角部にアールを設ければ、その上に形
成されるはんだ封止枠の直線部と角部の高さの差が小さ
くなり、上記（１），（２）の課題を解決できる。な
お、回路素子の環状電極については、少なくとも封止枠
と接合される面積があればよく、必ずしも角部にアール
を必要としない。
素子の環状電極とが、共に直線部と角部とを有する略多
角形の形状をなしており、少なくとも上記基板の環状電
極の角部にアールが設けられているのが望ましい。従来
技術では、基板の環状電極上に形成されたはんだ封止枠
の高さが、その表面張力により、角部（コーナー部）で
高く直線部で低くなっていた。その結果、（１）加熱・
加圧してはんだ封止させる際、その高さの差のため、は
んだ枠の高さが低い部位が接合されず、封止不良が発生
する、（２）封止時間が長くなり、生産コストが上昇す
る、といった課題があった。そこで、請求項６のように
基板の環状電極の角部にアールを設ければ、その上に形
成されるはんだ封止枠の直線部と角部の高さの差が小さ
くなり、上記（１），（２）の課題を解決できる。な
お、回路素子の環状電極については、少なくとも封止枠
と接合される面積があればよく、必ずしも角部にアール
を必要としない。
【００１５】請求項７のように、上記角部のアールのう
ち、内側アールの曲率半径が直線部の幅の１．５倍以上
であり、かつアールの幅と直線部の幅とがほぼ等しいの
がよい。環状電極の角部にアールを設けた場合に、アー
ルの内側の曲率半径を直線部の幅の１．５倍以上とし、
かつアールの幅と直線部の幅とをほぼ等しくすると、そ
の上に形成されるはんだ封止枠の直線部の高さと角部の
高さとがほぼ等しくなり、はんだ封止枠と対向する環状
電極とを確実に接合させることができ、封止不良を低減
できる。また、封止時間を短縮でき、生産コストを下げ
ることができる。
ち、内側アールの曲率半径が直線部の幅の１．５倍以上
であり、かつアールの幅と直線部の幅とがほぼ等しいの
がよい。環状電極の角部にアールを設けた場合に、アー
ルの内側の曲率半径を直線部の幅の１．５倍以上とし、
かつアールの幅と直線部の幅とをほぼ等しくすると、そ
の上に形成されるはんだ封止枠の直線部の高さと角部の
高さとがほぼ等しくなり、はんだ封止枠と対向する環状
電極とを確実に接合させることができ、封止不良を低減
できる。また、封止時間を短縮でき、生産コストを下げ
ることができる。
【００１６】請求項８のように、回路素子として弾性表
面波素子を用いるのがよい。すなわち、弾性表面波素子
のような振動を利用した素子の場合、はんだ封止枠の内
部を中空構造とすることによって、振動がダンピングさ
れず、良好な特性を得ることができる。
面波素子を用いるのがよい。すなわち、弾性表面波素子
のような振動を利用した素子の場合、はんだ封止枠の内
部を中空構造とすることによって、振動がダンピングさ
れず、良好な特性を得ることができる。
【００１７】
【発明の実施の形態】図１〜図３は、本発明にかかる混
載型電子回路装置の第１の実施例を示す。この電子回路
装置は、基板１に第１の回路素子１０をフェースダウン
実装するとともに、複数の第２の回路素子２０を表面実
装したものである。基板１は、アルミナなどのセラミッ
ク基板、セラミックからなる誘電体基板、多層セラミッ
ク基板、ガラス基板、結晶性の基板、ガラスエポキシ樹
脂などの気密性を有する基板よりなる。この実施例の基
板１は多層セラミック基板であり、その表面には第１接
続電極２と第２接続電極３と第１接続電極２を取り囲む
環状電極４とが形成されている。そして、第１接続電極
２はビアホール９を介して中間層５ａに接続され、さら
にビアホール９を介して他の中間層５ｂ，５ｃに接続さ
れ、第２接続電極３とも接続されている。また、基板１
の底面には複数の外部電極６が形成され、これら外部電
極６に対して上記第１接続電極２、第２接続電極３およ
び環状電極４が適宜接続されている。なお、環状電極４
はアース用の外部電極６と接続するのがよい。
載型電子回路装置の第１の実施例を示す。この電子回路
装置は、基板１に第１の回路素子１０をフェースダウン
実装するとともに、複数の第２の回路素子２０を表面実
装したものである。基板１は、アルミナなどのセラミッ
ク基板、セラミックからなる誘電体基板、多層セラミッ
ク基板、ガラス基板、結晶性の基板、ガラスエポキシ樹
脂などの気密性を有する基板よりなる。この実施例の基
板１は多層セラミック基板であり、その表面には第１接
続電極２と第２接続電極３と第１接続電極２を取り囲む
環状電極４とが形成されている。そして、第１接続電極
２はビアホール９を介して中間層５ａに接続され、さら
にビアホール９を介して他の中間層５ｂ，５ｃに接続さ
れ、第２接続電極３とも接続されている。また、基板１
の底面には複数の外部電極６が形成され、これら外部電
極６に対して上記第１接続電極２、第２接続電極３およ
び環状電極４が適宜接続されている。なお、環状電極４
はアース用の外部電極６と接続するのがよい。
【００１８】上記環状電極４上には、はんだ封止枠７が
所定高さに形成されている。はんだ封止枠７は、後述す
るように印刷法によってはんだペーストを基板１の環状
電極４上に塗布し、はんだペーストをリフローソルダリ
ングした後で洗浄し、フラックス残渣を取り除くこと
で、簡単に形成できる。但し、はんだ封止枠７の形成法
は上記に限らず、ディスペンサーなどで塗布し、溶融・
固化させてもよい。
所定高さに形成されている。はんだ封止枠７は、後述す
るように印刷法によってはんだペーストを基板１の環状
電極４上に塗布し、はんだペーストをリフローソルダリ
ングした後で洗浄し、フラックス残渣を取り除くこと
で、簡単に形成できる。但し、はんだ封止枠７の形成法
は上記に限らず、ディスペンサーなどで塗布し、溶融・
固化させてもよい。
【００１９】この実施例の回路素子１０は弾性表面波素
子であり、図２に示すように、水晶やＬｉＴａＯ3 、Ｌ
ｉＮｂＯ3 等からなる圧電基板１１の表面に、Ａｌ等か
らなる２組のＩＤＴ電極１２とＴｉ／Ｎｉ／Ａｕ等から
なる４個の入出力電極１３とを形成したものである。Ｉ
ＤＴ電極１２と入出力電極１３とは相互に接続されてい
る。また、回路素子１０の表面には、ＩＤＴ電極１２と
入出力電極１３とを取り囲む環状電極１４が形成されて
いる。入出力電極１３のそれぞれには突起電極１５が固
定されている。突起電極１５としては、Ａｕ，Ａｇ，Ｐ
ｄ，Ｃｕを主成分とする金属バンプや、はんだバンプな
どを用いることができる。突起電極１５は、めっき法、
ワイヤボンディング法などを用いて形成されるが、ここ
ではワイヤボンディング法によりＡｕバンプを形成し
た。突起電極１５の高さは、はんだ封止枠７の高さより
高くするのが望ましい。
子であり、図２に示すように、水晶やＬｉＴａＯ3 、Ｌ
ｉＮｂＯ3 等からなる圧電基板１１の表面に、Ａｌ等か
らなる２組のＩＤＴ電極１２とＴｉ／Ｎｉ／Ａｕ等から
なる４個の入出力電極１３とを形成したものである。Ｉ
ＤＴ電極１２と入出力電極１３とは相互に接続されてい
る。また、回路素子１０の表面には、ＩＤＴ電極１２と
入出力電極１３とを取り囲む環状電極１４が形成されて
いる。入出力電極１３のそれぞれには突起電極１５が固
定されている。突起電極１５としては、Ａｕ，Ａｇ，Ｐ
ｄ，Ｃｕを主成分とする金属バンプや、はんだバンプな
どを用いることができる。突起電極１５は、めっき法、
ワイヤボンディング法などを用いて形成されるが、ここ
ではワイヤボンディング法によりＡｕバンプを形成し
た。突起電極１５の高さは、はんだ封止枠７の高さより
高くするのが望ましい。
【００２０】上記基板１の接合電極２と回路素子１０の
入出力電極１３とが対応する位置に形成され、かつ基板
１の環状電極４と回路素子１０の環状電極１４とが対応
する位置に形成されている。この実施例の環状電極４，
１４は、図２に示すように、共に直線部４ａ，１４ａと
角部４ｂ，１４ｂとを有する略四角形状をなしており、
角部にアールが設けられている。図２には基板１の環状
電極４については示されていないが、基板１の環状電極
４も回路素子１０の環状電極１４と同一形状に形成され
ている。また、環状電極４の上に形成されるはんだ封止
枠７も環状電極４と同様の形状に形成されている。
入出力電極１３とが対応する位置に形成され、かつ基板
１の環状電極４と回路素子１０の環状電極１４とが対応
する位置に形成されている。この実施例の環状電極４，
１４は、図２に示すように、共に直線部４ａ，１４ａと
角部４ｂ，１４ｂとを有する略四角形状をなしており、
角部にアールが設けられている。図２には基板１の環状
電極４については示されていないが、基板１の環状電極
４も回路素子１０の環状電極１４と同一形状に形成され
ている。また、環状電極４の上に形成されるはんだ封止
枠７も環状電極４と同様の形状に形成されている。
【００２１】図３は基板１の環状電極４の一部を示す。
環状電極４の直線部４ａの幅をｄ、角部４ｂのアールの
幅をＤ、角部４ｂのアールのうち内側の曲率半径をＲｉ
とすると、Ｒｉを直線部４ａの幅ｄの１．５倍以上と
し、かつアールの幅Ｄと直線部４ａの幅ｄとをほぼ等し
く設定するのが望ましい。すなわち、 Ｒｉ≧１．５ｄ ｄ≒Ｄ ここでは、ｄ＝０．２ｍｍ、Ｄ＝０．２ｍｍ、Ｒｉ＝
０．３ｍｍとした。なお、回路素子１０の環状電極１４
も基板１の環状電極４と同一寸法に設定するのがよい。
上記のような寸法設定とすると、環状電極４上に形成さ
れるはんだ封止枠７の直線部と角部の高さの差が小さく
なる。すなわち、はんだ高さが均一になり、はんだ封止
枠７と環状電極１４との封止性が良好になる。
環状電極４の直線部４ａの幅をｄ、角部４ｂのアールの
幅をＤ、角部４ｂのアールのうち内側の曲率半径をＲｉ
とすると、Ｒｉを直線部４ａの幅ｄの１．５倍以上と
し、かつアールの幅Ｄと直線部４ａの幅ｄとをほぼ等し
く設定するのが望ましい。すなわち、 Ｒｉ≧１．５ｄ ｄ≒Ｄ ここでは、ｄ＝０．２ｍｍ、Ｄ＝０．２ｍｍ、Ｒｉ＝
０．３ｍｍとした。なお、回路素子１０の環状電極１４
も基板１の環状電極４と同一寸法に設定するのがよい。
上記のような寸法設定とすると、環状電極４上に形成さ
れるはんだ封止枠７の直線部と角部の高さの差が小さく
なる。すなわち、はんだ高さが均一になり、はんだ封止
枠７と環状電極１４との封止性が良好になる。
【００２２】図４は、環状電極４のアールの内側の曲率
半径Ｒｉと、はんだ封止枠７の直線部と角部との高さの
差との関係を表したものである。図から明らかなよう
に、曲率半径Ｒｉを大きくしていくと、はんだ封止枠７
の直線部と角部との高さの差が次第に小さくなっていく
ことがわかる。特に、曲率半径Ｒｉ（＝０．３ｍｍ）を
直線部４ａの幅ｄ（＝０．２ｍｍ）の１．５倍とするこ
とで、はんだ封止枠７の直線部と角部との高さの差を３
μｍ以下とすることができた。その結果、はんだ封止枠
７の高さが均一化され、はんだ封止を確実にかつ短時間
で実施することができる。
半径Ｒｉと、はんだ封止枠７の直線部と角部との高さの
差との関係を表したものである。図から明らかなよう
に、曲率半径Ｒｉを大きくしていくと、はんだ封止枠７
の直線部と角部との高さの差が次第に小さくなっていく
ことがわかる。特に、曲率半径Ｒｉ（＝０．３ｍｍ）を
直線部４ａの幅ｄ（＝０．２ｍｍ）の１．５倍とするこ
とで、はんだ封止枠７の直線部と角部との高さの差を３
μｍ以下とすることができた。その結果、はんだ封止枠
７の高さが均一化され、はんだ封止を確実にかつ短時間
で実施することができる。
【００２３】
【表１】
表１は、環状電極４のアールの内側の曲率半径Ｒｉと、
封止時間および封止良品率との関係を示したものであ
る。曲率半径Ｒｉを大きくすることで、封止枠７の高さ
バラツキを小さくでき、ひいては封止枠７と電極１４と
を全周で確実に接触させることが可能となり、封止不良
を低減できた。また、封止時間も短縮できることから、
生産性を向上させることができる。
封止時間および封止良品率との関係を示したものであ
る。曲率半径Ｒｉを大きくすることで、封止枠７の高さ
バラツキを小さくでき、ひいては封止枠７と電極１４と
を全周で確実に接触させることが可能となり、封止不良
を低減できた。また、封止時間も短縮できることから、
生産性を向上させることができる。
【００２４】なお、基板１の環状電極４、第２接続電極
３、第１の回路素子１０の環状電極１４には、Ｎｉ層の
上にＡｕ層を積層した２層構造のものなどを用いるのが
よい。Ｎｉははんだ食われを防止するためであり、はん
だ食われを防止できる金属であれば、Ｐｔ，Ｐｄ，Ｃｕ
等でもよい。Ａｕははんだ濡れ性を確保するためであ
り、Ａｇ，Ｓｎ，Ｐｔ，Ｃｕなどの濡れ性が確保できる
金属であればよい。また、形成方法としては、電解また
は無電解のメッキ法が一般的であるが、これに限るもの
ではない。
３、第１の回路素子１０の環状電極１４には、Ｎｉ層の
上にＡｕ層を積層した２層構造のものなどを用いるのが
よい。Ｎｉははんだ食われを防止するためであり、はん
だ食われを防止できる金属であれば、Ｐｔ，Ｐｄ，Ｃｕ
等でもよい。Ａｕははんだ濡れ性を確保するためであ
り、Ａｇ，Ｓｎ，Ｐｔ，Ｃｕなどの濡れ性が確保できる
金属であればよい。また、形成方法としては、電解また
は無電解のメッキ法が一般的であるが、これに限るもの
ではない。
【００２５】第２の回路素子２０は、例えばチップコン
デンサ、チップ抵抗、チップインダクタ、半導体ＩＣな
どの表面実装部品であり、基板１に形成されたパターン
状の第２接続電極３にはんだ２１によって接続固定され
ている。
デンサ、チップ抵抗、チップインダクタ、半導体ＩＣな
どの表面実装部品であり、基板１に形成されたパターン
状の第２接続電極３にはんだ２１によって接続固定され
ている。
【００２６】次に、上記基板１に対して第１の回路素子
１０と第２の回路素子２０を実装する方法について、図
５を参照して説明する。まず図５の（ａ）のように、基
板１の第２接続電極３および環状電極４上に、はんだペ
ースト（クリームはんだ）Ｂをパターン状に印刷する。
はんだペーストの材料としては、例えばＳｎ系はんだ、
Ｐｂ系はんだ、Ｐｂフリーはんだ等を使用できる。な
お、Ａ1 はスクリーン、Ａ2 はスキージである。次に、
図５の（ｂ）のように、はんだペーストＢが塗布された
第２接続電極３上に第２の回路素子２０をマウンタＣを
用いてマウントする。次に、図５の（ｃ）のように、第
２の回路素子２０がマウントされた基板１を加熱し、第
２接続電極３上のはんだペーストＢを溶融させて第２の
回路素子２０と第２接続電極３とを接続固定する。これ
と同時に、環状電極４上のはんだペーストＢを溶融・固
化させてはんだ封止枠７を形成する。具体的には、リフ
ロー炉に投入してリフローソルダリングした後、洗浄し
てはんだに含まれるフラックス残渣を取り除くのがよ
い。こうして第２回路素子２０が実装され、かつはんだ
封止枠７が形成された基板１ができあがる。次に、図５
の（ｄ）のように、封止枠７を形成した基板１に対し
て、突起電極１５を形成した第１の回路素子１０を熱圧
着ツールＤを用いて熱圧着する。すなわち、基板１をそ
の部品搭載面を上側にむけて図示しないステージの上に
載せ、熱圧着ツールＤで第１の回路素子１０の背面を吸
着し、突起電極１５を設けた面を基板１の上面に対向さ
せ、位置決めした上で押し当てる。ここで、熱圧着ツー
ルＤを例えば２５０℃〜４００℃に加熱し、圧力を加え
て押しつけると、突起電極１５の一部が押しつぶされ、
基板１の第１接続電極２と拡散接合される。これと同時
に、基板１の環状電極４上のはんだ封止枠７が再溶融さ
れ、溶融した封止枠７が第１の回路素子１０の環状電極
１４に濡れ広がり、基板１と回路素子１０との間の空間
が封止される。なお、はんだ封止枠７の再溶融時に、は
んだのフラックス成分は既に洗浄されて除去されている
ので、フラックスレスで封止することができる。そのた
め、回路素子１０が弾性表面波素子のような酸化，腐食
しやすい電極１２を有する素子であっても、信頼性低下
を防止できる。また、熱圧着ツールＤで第１回路素子１
０のみを加熱するので、付近に実装された第２回路素子
２０には熱が殆ど伝わらず、はんだ２１を溶融させるこ
とがない。そのため、実装済みの第２回路素子２０が位
置ずれを起こしたり、接続不良を起こす恐れがない。こ
のようにして、第１の回路素子１０と第２の回路素子２
０とが混載された電子回路装置が得られる（図１参
照）。
１０と第２の回路素子２０を実装する方法について、図
５を参照して説明する。まず図５の（ａ）のように、基
板１の第２接続電極３および環状電極４上に、はんだペ
ースト（クリームはんだ）Ｂをパターン状に印刷する。
はんだペーストの材料としては、例えばＳｎ系はんだ、
Ｐｂ系はんだ、Ｐｂフリーはんだ等を使用できる。な
お、Ａ1 はスクリーン、Ａ2 はスキージである。次に、
図５の（ｂ）のように、はんだペーストＢが塗布された
第２接続電極３上に第２の回路素子２０をマウンタＣを
用いてマウントする。次に、図５の（ｃ）のように、第
２の回路素子２０がマウントされた基板１を加熱し、第
２接続電極３上のはんだペーストＢを溶融させて第２の
回路素子２０と第２接続電極３とを接続固定する。これ
と同時に、環状電極４上のはんだペーストＢを溶融・固
化させてはんだ封止枠７を形成する。具体的には、リフ
ロー炉に投入してリフローソルダリングした後、洗浄し
てはんだに含まれるフラックス残渣を取り除くのがよ
い。こうして第２回路素子２０が実装され、かつはんだ
封止枠７が形成された基板１ができあがる。次に、図５
の（ｄ）のように、封止枠７を形成した基板１に対し
て、突起電極１５を形成した第１の回路素子１０を熱圧
着ツールＤを用いて熱圧着する。すなわち、基板１をそ
の部品搭載面を上側にむけて図示しないステージの上に
載せ、熱圧着ツールＤで第１の回路素子１０の背面を吸
着し、突起電極１５を設けた面を基板１の上面に対向さ
せ、位置決めした上で押し当てる。ここで、熱圧着ツー
ルＤを例えば２５０℃〜４００℃に加熱し、圧力を加え
て押しつけると、突起電極１５の一部が押しつぶされ、
基板１の第１接続電極２と拡散接合される。これと同時
に、基板１の環状電極４上のはんだ封止枠７が再溶融さ
れ、溶融した封止枠７が第１の回路素子１０の環状電極
１４に濡れ広がり、基板１と回路素子１０との間の空間
が封止される。なお、はんだ封止枠７の再溶融時に、は
んだのフラックス成分は既に洗浄されて除去されている
ので、フラックスレスで封止することができる。そのた
め、回路素子１０が弾性表面波素子のような酸化，腐食
しやすい電極１２を有する素子であっても、信頼性低下
を防止できる。また、熱圧着ツールＤで第１回路素子１
０のみを加熱するので、付近に実装された第２回路素子
２０には熱が殆ど伝わらず、はんだ２１を溶融させるこ
とがない。そのため、実装済みの第２回路素子２０が位
置ずれを起こしたり、接続不良を起こす恐れがない。こ
のようにして、第１の回路素子１０と第２の回路素子２
０とが混載された電子回路装置が得られる（図１参
照）。
【００２７】図５では、１枚の基板１に１個の第１回路
素子１０と複数の第２回路素子２０とを混載して電子回
路装置を製造する例を示したが、生産性を高めるため、
基板１として例えば数十〜数百個分の大きさを持つ集合
基板を使用してもよい。この場合には、複数の第１回路
素子１０と第２回路素子２０とを実装した後、集合基板
をダイシングまたはブレイクして、電子回路装置を効率
よく製造することができる。
素子１０と複数の第２回路素子２０とを混載して電子回
路装置を製造する例を示したが、生産性を高めるため、
基板１として例えば数十〜数百個分の大きさを持つ集合
基板を使用してもよい。この場合には、複数の第１回路
素子１０と第２回路素子２０とを実装した後、集合基板
をダイシングまたはブレイクして、電子回路装置を効率
よく製造することができる。
【００２８】上記実施例では、はんだ封止枠７を形成す
るためのはんだペーストと、第２の回路素子２０を実装
するためのはんだペーストとを同一材料で構成したが、
異なるはんだ材料で構成することもできる。ただし、こ
の場合には、はんだ封止枠のためのはんだ層を印刷する
工程と、第２の回路素子接続用のはんだ層を印刷する工
程とを別に行う必要がある。また、突起電極１５を第１
の回路素子１０側に形成したが、基板１の第１接続電極
２上に形成してもよい。
るためのはんだペーストと、第２の回路素子２０を実装
するためのはんだペーストとを同一材料で構成したが、
異なるはんだ材料で構成することもできる。ただし、こ
の場合には、はんだ封止枠のためのはんだ層を印刷する
工程と、第２の回路素子接続用のはんだ層を印刷する工
程とを別に行う必要がある。また、突起電極１５を第１
の回路素子１０側に形成したが、基板１の第１接続電極
２上に形成してもよい。
【００２９】図６は本発明にかかる第２実施例の製造方
法を示す。この実施例は、はんだ封止枠７とはんだ突起
電極１５とを基板１に同時に形成するものである。図６
の（ａ）では、基板１の第１接続電極２、第２接続電極
３および環状電極４上に、はんだペースト（クリームは
んだ）Ｂをパターン状に印刷する。つまり、図５とは異
なり、第１接続電極２上にもはんだ層が形成される。次
に、図６の（ｂ）のように、はんだペーストＢが塗布さ
れた第２接続電極３上に第２の回路素子２０をマウンタ
Ｃを用いてマウントする。次に、図６の（ｃ）のよう
に、第２の回路素子２０がマウントされた基板１を加熱
し、第２接続電極３上のはんだペーストＢを溶融させて
第２の回路素子２０と第２接続電極３とをはんだ２１で
接続固定する。これと同時に、第１接続電極２上および
環状電極４上のはんだペーストＢを溶融・固化させて、
突起電極１５とはんだ封止枠７とを形成する。この後、
洗浄してはんだに含まれるフラックス残渣を取り除くの
がよい。次に、図６の（ｄ）のように、突起電極１５と
封止枠７とを形成した基板１に対して、第１の回路素子
１０を熱圧着ツールＤを用いて熱圧着する。この時、突
起電極１５と封止枠７とがともに同一のはんだで形成さ
れているので、熱圧着ツールＤで強く押圧する必要はな
く、熱によって突起電極１５と封止枠７とが容易に再溶
融し、溶融した突起電極１５と封止枠７とがそれぞれ第
１の回路素子１０の入出力電極１３と環状電極１４とに
濡れ広がる。そのため、基板１の第１接続電極２と回路
素子１０の入出力電極１３とが接続されるとともに、基
板１と回路素子１０との間の空間が封止される。なお、
突起電極１５と封止枠７の再溶融時に、はんだのフラッ
クス成分は既に洗浄されて除去されているので、回路素
子１０が弾性表面波素子のような酸化，腐食しやすい電
極１２を有する素子であっても、問題がない。
法を示す。この実施例は、はんだ封止枠７とはんだ突起
電極１５とを基板１に同時に形成するものである。図６
の（ａ）では、基板１の第１接続電極２、第２接続電極
３および環状電極４上に、はんだペースト（クリームは
んだ）Ｂをパターン状に印刷する。つまり、図５とは異
なり、第１接続電極２上にもはんだ層が形成される。次
に、図６の（ｂ）のように、はんだペーストＢが塗布さ
れた第２接続電極３上に第２の回路素子２０をマウンタ
Ｃを用いてマウントする。次に、図６の（ｃ）のよう
に、第２の回路素子２０がマウントされた基板１を加熱
し、第２接続電極３上のはんだペーストＢを溶融させて
第２の回路素子２０と第２接続電極３とをはんだ２１で
接続固定する。これと同時に、第１接続電極２上および
環状電極４上のはんだペーストＢを溶融・固化させて、
突起電極１５とはんだ封止枠７とを形成する。この後、
洗浄してはんだに含まれるフラックス残渣を取り除くの
がよい。次に、図６の（ｄ）のように、突起電極１５と
封止枠７とを形成した基板１に対して、第１の回路素子
１０を熱圧着ツールＤを用いて熱圧着する。この時、突
起電極１５と封止枠７とがともに同一のはんだで形成さ
れているので、熱圧着ツールＤで強く押圧する必要はな
く、熱によって突起電極１５と封止枠７とが容易に再溶
融し、溶融した突起電極１５と封止枠７とがそれぞれ第
１の回路素子１０の入出力電極１３と環状電極１４とに
濡れ広がる。そのため、基板１の第１接続電極２と回路
素子１０の入出力電極１３とが接続されるとともに、基
板１と回路素子１０との間の空間が封止される。なお、
突起電極１５と封止枠７の再溶融時に、はんだのフラッ
クス成分は既に洗浄されて除去されているので、回路素
子１０が弾性表面波素子のような酸化，腐食しやすい電
極１２を有する素子であっても、問題がない。
【００３０】上記のように、封止枠７と突起電極１５の
はんだ層を、第２の回路素子２０の接続用はんだ層と同
時に印刷し、しかもそれらはんだ層の溶融・固化によっ
て封止枠７と突起電極１５とを形成すると同時に、第２
の回路素子２０を接続固定するようにしたので、工程数
を削減でき、大幅なコスト削減を実現できる。
はんだ層を、第２の回路素子２０の接続用はんだ層と同
時に印刷し、しかもそれらはんだ層の溶融・固化によっ
て封止枠７と突起電極１５とを形成すると同時に、第２
の回路素子２０を接続固定するようにしたので、工程数
を削減でき、大幅なコスト削減を実現できる。
【００３１】図７，図８は本発明にかかる第３実施例を
示し、第１実施例（図１，図３）と同一部分には同一符
号を付して重複説明を省略する。この実施例の混載型電
子回路装置は、第１回路素子１０そのものをはんだ封止
枠７を用いて封止するのではなく、断面凹型のキャップ
３０を用いて封止したものである。したがって、第１回
路素子１０には環状電極１４が設けられていない。図８
において、（ａ）〜（ｃ）の工程は図５の（ａ）〜
（ｃ）と同様である。図８の（ｄ）では、第１回路素子
１０の突起電極１５を熱圧着ツールＤによって基板１の
第１接続電極２に当接させ、熱圧着ツールＤを例えば２
５０℃〜４００℃に加熱し、圧力を加えて押しつけるこ
とで、突起電極１５の一部を押しつぶし、基板１の第１
接続電極２と拡散接合する。次に、（ｅ）のように同じ
く熱圧着ツールＤによってキャップ３０の開口部を封止
枠７に押し付け、加熱しながら圧力を加えて押しつける
ことで、封止枠７を再溶融させ、キャップ３０と基板１
とを接合・封止する。なお、キャップ３０としては、は
んだとの馴染みのよい表面処理、例えばＡｕめっき、Ａ
ｇめっき、Ｓｎめっき、Ｎｉめっきなどを施した金属キ
ャップが望ましいが、セラミック製キャップの開口部に
メタライズ（焼き付け、スパッタ、蒸着など）したもの
でもよい。
示し、第１実施例（図１，図３）と同一部分には同一符
号を付して重複説明を省略する。この実施例の混載型電
子回路装置は、第１回路素子１０そのものをはんだ封止
枠７を用いて封止するのではなく、断面凹型のキャップ
３０を用いて封止したものである。したがって、第１回
路素子１０には環状電極１４が設けられていない。図８
において、（ａ）〜（ｃ）の工程は図５の（ａ）〜
（ｃ）と同様である。図８の（ｄ）では、第１回路素子
１０の突起電極１５を熱圧着ツールＤによって基板１の
第１接続電極２に当接させ、熱圧着ツールＤを例えば２
５０℃〜４００℃に加熱し、圧力を加えて押しつけるこ
とで、突起電極１５の一部を押しつぶし、基板１の第１
接続電極２と拡散接合する。次に、（ｅ）のように同じ
く熱圧着ツールＤによってキャップ３０の開口部を封止
枠７に押し付け、加熱しながら圧力を加えて押しつける
ことで、封止枠７を再溶融させ、キャップ３０と基板１
とを接合・封止する。なお、キャップ３０としては、は
んだとの馴染みのよい表面処理、例えばＡｕめっき、Ａ
ｇめっき、Ｓｎめっき、Ｎｉめっきなどを施した金属キ
ャップが望ましいが、セラミック製キャップの開口部に
メタライズ（焼き付け、スパッタ、蒸着など）したもの
でもよい。
【００３２】図９は本発明にかかる第４実施例を示す。
この例は、第３実施例における凹型のキャップに代えて
平板状の金属カバー４０を用いたものである。また、基
板１にキャビティ８が形成され、このキャビティ８の底
面に第１接続電極２が形成されている。そして、第１回
路基板１０はキャビティ８に収容され、かつ第１回路基
板１０の入出力電極１３に固定された突起電極１５が第
１接続電極２に接合されている。環状電極４は、キャビ
ティ８を取り囲む基板１の表面に形成され、カバー４０
の外周部内面がはんだ封止枠７を介して環状電極４に封
着されている。第３実施例と同様に、第１回路素子１０
には突起電極１５が設けられているが、環状電極１４は
設けられていない。カバー４０は平板状に限らないが、
平板状カバー４０を使用する場合には、キャビティ８の
深さを、第１回路素子１０の厚みと突起電極１５の高さ
との和より深くする必要がある。この実施例では、カバ
ー４０が基板１の上方に大きく突出しないので、全体と
して薄型の混載型電子回路装置を実現できる。
この例は、第３実施例における凹型のキャップに代えて
平板状の金属カバー４０を用いたものである。また、基
板１にキャビティ８が形成され、このキャビティ８の底
面に第１接続電極２が形成されている。そして、第１回
路基板１０はキャビティ８に収容され、かつ第１回路基
板１０の入出力電極１３に固定された突起電極１５が第
１接続電極２に接合されている。環状電極４は、キャビ
ティ８を取り囲む基板１の表面に形成され、カバー４０
の外周部内面がはんだ封止枠７を介して環状電極４に封
着されている。第３実施例と同様に、第１回路素子１０
には突起電極１５が設けられているが、環状電極１４は
設けられていない。カバー４０は平板状に限らないが、
平板状カバー４０を使用する場合には、キャビティ８の
深さを、第１回路素子１０の厚みと突起電極１５の高さ
との和より深くする必要がある。この実施例では、カバ
ー４０が基板１の上方に大きく突出しないので、全体と
して薄型の混載型電子回路装置を実現できる。
【００３３】本発明は上記実施例に限定されるものでは
ない。第１の回路素子は弾性表面波素子に限るものでは
なく、高周波デバイス、半導体チップなど他の回路素子
であってもよい。第１実施例の場合には、第１の回路素
子は一主面にのみ回路部を持ち、他主面に回路部を持た
ない素子とする必要があるが、第３、第４実施例のよう
にキャップ３０やカバー４０を用いて封止する構造の電
子回路装置の場合には、素子全体がカバー部材で覆われ
るので、両主面や側面に回路部を持つ素子であってもよ
い。また、第１の回路素子を２つ以上備えた混載型電子
回路装置にも本発明を適用できることは言うまでもな
い。
ない。第１の回路素子は弾性表面波素子に限るものでは
なく、高周波デバイス、半導体チップなど他の回路素子
であってもよい。第１実施例の場合には、第１の回路素
子は一主面にのみ回路部を持ち、他主面に回路部を持た
ない素子とする必要があるが、第３、第４実施例のよう
にキャップ３０やカバー４０を用いて封止する構造の電
子回路装置の場合には、素子全体がカバー部材で覆われ
るので、両主面や側面に回路部を持つ素子であってもよ
い。また、第１の回路素子を２つ以上備えた混載型電子
回路装置にも本発明を適用できることは言うまでもな
い。
【００３４】
【発明の効果】以上の説明で明らかなように、請求項１
に係る発明によれば、第２の回路素子を第２接続電極上
に搭載した後、はんだ層を溶融させることで、第２の回
路素子の実装と第１の回路素子の封止用はんだ封止枠の
前処理とを同時に行うので、工程が簡素化され、混載型
電子回路装置を効率よく製造できる。また、請求項２で
は、カバー部材を用いて第１の回路素子を封止するもの
であり、この場合も、第２の回路素子を第２接続電極上
に搭載した後、はんだ層を溶融させることで、第２の回
路素子の実装とはんだ封止枠の前処理とを同時に行うの
で、工程が簡素化される。
に係る発明によれば、第２の回路素子を第２接続電極上
に搭載した後、はんだ層を溶融させることで、第２の回
路素子の実装と第１の回路素子の封止用はんだ封止枠の
前処理とを同時に行うので、工程が簡素化され、混載型
電子回路装置を効率よく製造できる。また、請求項２で
は、カバー部材を用いて第１の回路素子を封止するもの
であり、この場合も、第２の回路素子を第２接続電極上
に搭載した後、はんだ層を溶融させることで、第２の回
路素子の実装とはんだ封止枠の前処理とを同時に行うの
で、工程が簡素化される。
【図１】本発明にかかる混載型電子回路装置の第１実施
例の断面図である。
例の断面図である。
【図２】図１に示す混載型電子回路装置に使用される第
１回路素子と基板部分の分解斜視図である。
１回路素子と基板部分の分解斜視図である。
【図３】図１に示す混載型電子回路装置の基板に形成さ
れた環状電極の部分拡大図である。
れた環状電極の部分拡大図である。
【図４】環状電極のアールの内側の曲率半径Ｒｉと、は
んだ封止枠の直線部と角部との高さの差との関係を表し
た図である。
んだ封止枠の直線部と角部との高さの差との関係を表し
た図である。
【図５】図１に示す混載型電子回路装置の製造工程図で
ある。
ある。
【図６】混載型電子回路装置の第２実施例の製造工程図
である。
である。
【図７】本発明にかかる混載型電子回路装置の第３実施
例の断面図である。
例の断面図である。
【図８】図７に示す混載型電子回路装置の製造工程図で
ある。
ある。
【図９】本発明にかかる混載型電子回路装置の第４実施
例の断面図である。
例の断面図である。
１ 基板
２ 第１接合電極
３ 第２接合電極
４ 環状電極
７ はんだ封止枠
１０ 第１回路素子
１２ ＩＤＴ電極（回路部）
１３ 入出力電極（回路部）
１４ 環状電極
１５ 突起電極
２０ 第２回路素子
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 25/00 Ｈ０１Ｌ 23/12 Ｆ
(72)発明者 堀口 広貴
京都府長岡京市天神２丁目26番10号 株式
会社村田製作所内
Ｆターム(参考） 5E319 AA03 AC01 BB05 CC33 CD26
GG15
Claims (8)
- 【請求項１】表面に、第１接続電極と第２接続電極と上
記第１接続電極を取り囲む環状電極とを形成した基板
と、上記基板の表面に対向する一主面に、回路部とこの
回路部を取り囲む環状電極とを設けた第１の回路素子
と、上記第１接続電極と上記回路部とを接合する突起電
極と、上記第１の回路素子の環状電極と基板の環状電極
との間に設けられ、第１の回路素子と基板との間を封止
するはんだ封止枠と、上記第２接続電極にはんだ接続さ
れる第２の回路素子とを備えた混載型電子回路装置にお
いて、上記基板の上記第２接続電極上および環状電極上
にはんだ層を形成する工程と、上記はんだ層が形成され
た上記第２接続電極上に第２の回路素子を配置する工程
と、上記第２接続電極上のはんだ層を溶融させて第２の
回路素子と第２接続電極とを接続固定すると同時に、上
記環状電極上のはんだ層を溶融・固化させてはんだ封止
枠を形成する工程と、上記第１の回路素子の回路部を上
記突起電極を介して第１接続電極に接合すると共に、上
記はんだ封止枠を再溶融させて第１の回路素子の環状電
極をはんだ封止枠に封着する工程と、を含む混載型電子
回路装置の製造方法。 - 【請求項２】表面に、第１接続電極と第２接続電極と上
記第１接続電極を取り囲む環状電極とを形成した基板
と、上記基板の表面に対向する主面に回路部を持つ第１
の回路素子と、上記第１接続電極と上記回路部とを接合
する突起電極と、上記第２接続電極にはんだ接続される
第２の回路素子と、上記環状電極にはんだ封止枠を介し
て封着され、上記第１の回路素子を封止するカバー部材
とを備えた混載型電子回路装置において、上記基板の上
記第２接続電極上および環状電極上にはんだ層を形成す
る工程と、上記はんだ層が形成された上記第２接続電極
上に第２の回路素子を配置する工程と、上記第２接続電
極上のはんだ層を溶融させて第２の回路素子と第２接続
電極とを接続固定すると同時に、上記環状電極上のはん
だ層を溶融・固化させてはんだ封止枠を形成する工程
と、上記第１の回路素子の回路部を上記突起電極を介し
て第１接続電極に接合する工程と、上記はんだ封止枠を
再溶融させてカバー部材をはんだ封止枠に封着する工程
と、を含む混載型電子回路装置の製造方法。 - 【請求項３】上記基板の第２接続電極上および環状電極
上に上記はんだ層を形成すると同時に、基板の第１接続
電極上にはんだ層を形成し、上記第２接続電極上および
環状電極上のはんだ層を溶融させると同時に、第１接続
電極上のはんだ層を溶融・固化させることにより、上記
突起電極を形成することを特徴とする請求項１または２
に記載の混載型電子回路装置の製造方法。 - 【請求項４】上記はんだ層は印刷法により上記基板の第
２接続電極上および環状電極上に同時に形成されたはん
だペーストであることを特徴とする請求項１ないし３の
いずれかに記載の混載型電子回路装置の製造方法。 - 【請求項５】上記はんだ層はフラックスを含むはんだペ
ーストよりなり、上記第２接続電極上のはんだ層を溶融
させて第２の回路素子と第２接続電極とを接続固定する
と同時に、上記環状電極上のはんだ層を溶融・固化させ
てはんだ封止枠を形成する工程の後に、上記第２の回路
素子と第２接続電極とを接続するはんだ、およびはんだ
封止枠からフラックスを除去する洗浄工程を有すること
を特徴とする請求項１ないし４のいずれかに記載の混載
型電子回路装置の製造方法。 - 【請求項６】上記基板の環状電極と上記回路素子の環状
電極とが、共に直線部と角部とを有する略多角形の形状
をなしており、少なくとも上記基板の環状電極の角部に
アールが設けられていることを特徴とする請求項１ない
し５のいずれかに記載の混載型電子回路装置の製造方
法。 - 【請求項７】上記角部のアールのうち、内側アールの曲
率半径が上記直線部の幅の１．５倍以上であり、かつ上
記アールの幅と上記直線部の幅とがほぼ等しいことを特
徴とする請求項６に記載の混載型電子回路装置の製造方
法。 - 【請求項８】上記第１の回路素子が弾性表面波素子であ
ることを特徴とする請求項１ないし７のいずれかに記載
の混載型電子回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001389557A JP3832335B2 (ja) | 2001-12-21 | 2001-12-21 | 混載型電子回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001389557A JP3832335B2 (ja) | 2001-12-21 | 2001-12-21 | 混載型電子回路装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003188514A true JP2003188514A (ja) | 2003-07-04 |
| JP3832335B2 JP3832335B2 (ja) | 2006-10-11 |
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Family Applications (1)
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|---|---|---|---|
| JP2001389557A Expired - Fee Related JP3832335B2 (ja) | 2001-12-21 | 2001-12-21 | 混載型電子回路装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005223885A (ja) * | 2004-01-07 | 2005-08-18 | Miyota Kk | 水晶振動子の製造方法及びフラックスレス半田付け装置 |
| JP2006237573A (ja) * | 2005-01-31 | 2006-09-07 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
| JP2007300173A (ja) * | 2006-04-27 | 2007-11-15 | Epson Toyocom Corp | 電子デバイス用パッケージ、及び電子デバイス |
| JP2011091165A (ja) * | 2009-10-21 | 2011-05-06 | Taiyo Yuden Co Ltd | 高周波モジュールおよびその製造方法 |
| JPWO2009096563A1 (ja) * | 2008-01-30 | 2011-05-26 | 京セラ株式会社 | 弾性波装置およびその製造方法 |
| WO2013129175A1 (ja) * | 2012-02-29 | 2013-09-06 | 株式会社村田製作所 | 電子部品素子、それを用いた複合モジュールおよび複合モジュールの製造方法 |
| JP2020150034A (ja) * | 2019-03-11 | 2020-09-17 | セイコーインスツル株式会社 | パッケージ及びパッケージの製造方法 |
-
2001
- 2001-12-21 JP JP2001389557A patent/JP3832335B2/ja not_active Expired - Fee Related
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| JPWO2009096563A1 (ja) * | 2008-01-30 | 2011-05-26 | 京セラ株式会社 | 弾性波装置およびその製造方法 |
| JP5090471B2 (ja) * | 2008-01-30 | 2012-12-05 | 京セラ株式会社 | 弾性波装置 |
| US8384272B2 (en) | 2008-01-30 | 2013-02-26 | Kyocera Corporation | Acoustic wave device and method for production of same |
| JP2011091165A (ja) * | 2009-10-21 | 2011-05-06 | Taiyo Yuden Co Ltd | 高周波モジュールおよびその製造方法 |
| WO2013129175A1 (ja) * | 2012-02-29 | 2013-09-06 | 株式会社村田製作所 | 電子部品素子、それを用いた複合モジュールおよび複合モジュールの製造方法 |
| JP2020150034A (ja) * | 2019-03-11 | 2020-09-17 | セイコーインスツル株式会社 | パッケージ及びパッケージの製造方法 |
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