JP7448382B2 - パッケージ及びパッケージの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 53
- 239000000758 substrate Substances 0.000 claims description 402
- 229910052751 metal Inorganic materials 0.000 claims description 218
- 239000002184 metal Substances 0.000 claims description 218
- 238000000034 method Methods 0.000 claims description 96
- 239000000463 material Substances 0.000 claims description 61
- 238000007789 sealing Methods 0.000 claims description 47
- 238000009792 diffusion process Methods 0.000 claims description 46
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052710 silicon Inorganic materials 0.000 claims description 27
- 239000010703 silicon Substances 0.000 claims description 27
- 238000001514 detection method Methods 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 19
- 238000005304 joining Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 197
- 230000008646 thermal stress Effects 0.000 description 23
- 235000012431 wafers Nutrition 0.000 description 23
- 239000010931 gold Substances 0.000 description 20
- 238000010438 heat treatment Methods 0.000 description 16
- 238000001039 wet etching Methods 0.000 description 13
- 230000035515 penetration Effects 0.000 description 12
- 230000000149 penetrating effect Effects 0.000 description 11
- 238000005422 blasting Methods 0.000 description 10
- 230000035882 stress Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 7
- 230000005611 electricity Effects 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 239000007769 metal material Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 238000007740 vapor deposition Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- 239000006061 abrasive grain Substances 0.000 description 4
- 230000005496 eutectics Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000006837 decompression Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910015363 Au—Sn Inorganic materials 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000006023 eutectic alloy Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 239000003566 sealing material Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
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- Photometry And Measurement Of Optical Pulse Characteristics (AREA)
Description
また、基板全体を加熱した場合、基板同士を接合する接合部において、ウエハの線膨張係数に起因する応力が加わることため、接合品質が低下するおそれがある。特に、赤外線センサの低コスト化や、ウエハ当たりのチップ取得個数を増やすこと等を目的として、大口径のウエハを使用するほど、上記の線膨張係数による応力の影響が大きくなる。
また、赤外線センサの低コスト化を目的として、基板間の接合材を金属薄膜から構成し、各金属薄膜間を金属拡散接合する方法を採用した場合には、金属薄膜から基板への金属拡散現象が生じ、接合不良による歩留まり低下で製造コストが増大したり、接合品質が低下したりする等の問題が発生するおそれもあった。
また、本発明は、基板間を金属拡散接合によって気密封止する工程において、センサ部等のデバイスに熱ストレスを与えることなく、且つ、接合体に加わる熱応力を低減しながら、基板への金属拡散現象が生じることなく、接合品質及び素子特性に優れたパッケージを、簡便な方法且つ低コストで得ることが可能なパッケージの製造方法を提供することを目的とする。
また、ウエハ全体を加熱することなく、チップ単位で接合体に通電・加熱することができる構成なので、ウエハの線膨張係数に起因する応力が生じず、また、接合体に熱応力が加わるのを抑制できることから、接合品質が低下するのを防止できる。これにより、例えば、低コスト化や、ウエハ当たりのチップ取得個数の増加等を目的として、大口径のウエハを使用することも可能になる。
さらに、接合体に備えられる接続部が、第2基板に設けられる凸部よりも封止空間側にずれて配置されているので、第1基板と第2基板とを重ね合わせて加圧したときに、凸部による圧力が接続部に加わりにくい。これにより、製造時に接続部が損傷することがないので、接合体に対して確実に通電できる。
従って、接合品質及び素子特性に優れたパッケージを、簡便な構成且つ低コストで実現できる。
このように、第2金属接合膜と第1金属接合膜とを拡散接合させて接合体を形成することで、これら各接合膜間の接合状態が良好となり、また、第1基板及び第2基板における加工精度に起因する凹凸等を吸収させながら各基板を接合できる。また、センサ部等のデバイスに熱ストレスを与えることなく、且つ、接合体に加わる熱応力を低減しながら、基板への金属拡散現象が生じることなく各基板を接合できるので、高い封止気密性が得られるとともに、内部における電気的特性も良好になり、歩留まりも高められる。
また、素子の検出信号を外部へ送出するための配線構成、即ち、埋め込み配線、第1コンタクト、第2コンタクト、及び電極に同じ材料を採用した場合には、これらを同一のプロセスで形成することができ、優れた生産性が得られるとともに製造コストの低減が可能となる。さらに、接続部を、第1金属接合膜のパターンの一部を利用して形成するので、新たな工程を追加することなく、第1金属接合膜と同一のプロセスで形成できる。
従って、接合品質及び素子特性に優れたパッケージを、簡便な工程で生産性良く低コストで製造することが可能となる。
また、ウエハ全体を加熱することなく、チップ単位で接合体に通電・加熱できるので、ウエハの線膨張係数に起因する応力が生じず、また、接合体に熱応力が加わるのを抑制し、接合品質の低下を抑制できることから、例えば、低コスト化や、ウエハ当たりのチップ取得個数の増加を目的として、大口径のウエハを使用することも可能になる。
さらに、接続部が、第2基板の凸部よりも封止空間側にずれて配置されているので、第1基板と第2基板とを互いに加圧したときに、凸部による圧力が接続部に加わりにくいことから、製造時に接続部が損傷することがなく、接合体に対して確実に通電できる。
従って、接合品質及び素子特性に優れたパッケージを、簡便な構成且つ低コストで実現できる。
また、埋め込み配線、第1コンタクト、第2コンタクト、及び電極に同じ材料を採用した場合には、これらを同一のプロセスで形成することができ、優れた生産性が得られるとともに製造コストの低減が可能となる。さらに、接続部を、第1金属接合膜のパターンの一部を利用して形成するので、新たな工程を追加することなく、第1金属接合膜と同一のプロセスで形成できる。
従って、接合品質及び素子特性に優れたパッケージを、簡便な工程で生産性良く低コストで製造することが可能となる。
図1は、本実施形態のパッケージ1を模式的に説明する平面図であり、図2は、図1中に示すパッケージ1のI-I断面図である。また、図3及び図4は、本実施形態のパッケージ1の製造方法を模式的に説明する図であり、これらのうち、図3(a)及び図3(b)は、基板をウェットエッチングすることで第2基板3を得るステップ、図3(c)は、第2基板3の凸部31に第2金属接合膜52を形成するステップをそれぞれ示す工程図である。また、図4(a)は、第1基板2に、埋め込み配線71、第1コンタクト91a、第2コンタクト91b、及び電極81を形成するステップ、及び、デバイス領域22に素子4を配置するステップ、図4(b)は、第1金属接合膜51と第2金属接合膜52とを拡散接合させて接合体50を形成して、第1基板2と第2基板3とを接合するステップを、それぞれ示す工程図である。
以下に、本実施形態のパッケージの構成について、図1及び図2を参照しながら詳述する。
図1及び図2に示すように、本実施形態のパッケージ1は、第1基板2(ベース基板)と、素子4と、第2基板3(リッド基板)とを備える。本実施形態のパッケージ1は、内部に素子4が設けられることで、種々のセンサ装置や半導体装置等を構成するものである。
そして、本実施形態のパッケージ1は、接合体50が、この接合体50を構成する接続部55、第2コンタクト91b、埋め込み配線71、及び第1コンタクト91aを介して、電極81と電気的に接続されている。
以下、本実施形態のパッケージ1に備えられる各構成についてより詳細に説明する。
また、第1基板2の平面視形状は、図示例のような概略矩形状のものには限定されず、パッケージ1としての平面視形状に合わせて各種形状を採用することができる。
また、本実施形態においては、第1基板2の上面2a及び下面2bは、デバイス領域22の部分を除いて概略平坦に構成されている。また、第1基板2の側面21は、上面2a及び下面2bに対して概略垂直に構成されている。
また、図示例の凸部31は、詳細を後述するウェットエッチングによる加工条件に伴い、側部が傾斜して形成されている。
また、上述したように、第2基板3の平面視における一辺、具体的には、第1基板2の上面2aに設けられる電極81に対応した位置で、平面視矩形状で切り欠き状に形成された貫通部33が設けられている。貫通部33は、この貫通部33を形成する際に、ドライエッチング、ウェットエッチング、ブラスト加工等の加工条件に由来し、端部が傾斜するように形成されている。貫通部33の平面視における形状や寸法としては、特に限定されず、電極81への結線の容易性等を勘案しながら決定できる。
なお、貫通部33は、上記の凸部31をエッチングで形成する工程で、同時形成することも可能である。
また、第2基板3における貫通部33が配置される一辺側と反対側の他辺側は、ダイシングラインLに由来する傾斜端とされている。
また、第2基板3の平面視形状も、第1基板2の場合と同様、図示例のような概略矩形状には限定されず、パッケージ1としての平面視形状に合わせて、第1基板2と対応する形状とすることができる。
また、第2基板3は、上記の素子4が赤外線検出素子である場合には、赤外線を透過可能に構成される。
そして、接合体50は、第1接合層51bと第2接合層52bとが金属拡散接合されることで、第1基板2と第2基板3との間を接合する。
第1下地層51a及び第2下地層52aの材料としては、特に限定されないが、高融点の金属材料等、最高使用温度の高い金属材料を用いることができ、例えば、タンタル(Ta)又はタングステン(W)からなる薄膜とされていることが好ましい。
また、第1基板2側に設けられる第1下地層51aは、例えば、図視略のグラウンドに接続されている。このグラウンドは、例えば、第1基板2の下面2b側に設けることができるが、第1基板2の上面2a側に設けられていてもよい。
第1接合層51b及び第2接合層52bの材料としては、特に限定されないが、例えば、第1下地層51a及び第2下地層52aの材料としてタンタルを用いた場合には、第1接合層51b及び第2接合層52bの材料として金(Au)を用いる。また、第1下地層51a及び第2下地層52aの材料としてタングステンを用いた場合には、第1接合層51b及び第2接合層52bの材料としてアルミニウム(Al)を用いる。
同様に、第1下地層51a及び第2下地層52aをタングステンから構成し、第1接合層51b及び第2接合層52bをアルミニウムから構成した場合には、例えば、{第1接合層51b(又は第2接合層52b):1~3μm/第1下地層51a(又は第2下地層52a):0.05~0.5μm}の範囲とすることが好ましい。
例えば、第1下地層51a及び第2下地層52aをタンタルから構成し、第1接合層51b及び第2接合層52bを金から構成した場合には、0.08~0.30mmの封止幅にその全体長を乗じた値が接合面積となる。
また、例えば、第1下地層51a及び第2下地層52aをタングステンから構成し、第1接合層51b及び第2接合層52bをアルミニウムから構成した場合には、0.03~0.1mmの封止幅にその全体長を乗じた値が接合面積となる。
例えば、第1金属接合膜51の第1接合層51b、及び、第2金属接合膜52の第2接合層52bとしてAuを用いた場合には、第1下地層51a、及び、第2下地層52aとして、Taに代えてTiを用いることも可能である。
また、第1金属接合膜51の第1接合層51b、及び、第2金属接合膜52の第2接合層52bとしてAlを用いた場合には、第1下地層51a、及び、第2下地層52aとして、Wに代えてTiNを用いることも可能である。
また、接続部55は、接合膜パターンの一部分である第1金属接合膜51を通電加熱用の電極膜として利用するものなので、新たな工程を追加する必要なく、また、材料費等の製造コストを増大させることなく、接合体50への通電加熱が可能になる。
また、詳細を後述するように、電極81を、第1金属接合膜51と同じ工程で同時に形成する場合には、これら各電極の材料として、上述した第1金属接合膜51と同じ材料を用いればよい。
また、電極81の場合と同様、第1コンタクト91a及び第2コンタクト91bを、第1金属接合膜51と同じ工程で同時に形成する場合には、これら各コンタクトの材料として、上述した第1金属接合膜51と同じ材料を用いればよい。
さらに、詳細を後述するが、第2基板3の下面3a側に形成される凸部31、キャビティ領域32は、ウェットエッチングにより、同一工程で同時に形成することが可能なものなので、生産性に優れ、且つ、低コストなものとなる。
まず、赤外線が第2基板3の上面3b側から入射して第2基板3を透過すると、赤外線検出素子からなる素子4は、その赤外線を検出して検出信号を出力する。素子4から出力された検出信号は、第2コンタクト91b、埋め込み配線71、及び、第1コンタクト91aを通り、複数の電極81から外部に向けて出力される。複数の電極81から出力された検出信号は、図視略の外部機器等に送信されて所定の動作が行われる。
次に、本実施形態のパッケージ1を製造する方法について、図3及び図4を参照しながら詳述する(パッケージ1の構成については図1,図2も適宜参照)。
工程(1):基板材料の表面をエッチングすることにより、素子4を収容する凹状のデバイス領域22を形成して第1基板2を得る。
工程(2):第1基板2におけるデバイス領域22を除く位置に、少なくとも一以上の埋め込み配線71を形成する。
工程(3):基板材料の表面をエッチングすることにより、第1基板2の上面2a側に接合体50を介して接合される凸部31と、平面視で凸部31に囲まれるように形成され、素子4上にキャビティ(封止空間・減圧空間)Cを確保するための凹状のキャビティ領域32とを形成して第2基板3を得る。
工程(4):第1基板2の上面2a側に、埋め込み配線71の一端側に電気的に接続される第1コンタクト91aを形成するとともに、埋め込み配線71の他端側に電気的に接続される第2コンタクト91bを形成し、さらに、第1コンタクトに接続する電極81を形成する。
工程(5):第1基板2と第2基板3とを重ね合わせたときに、第1基板2の上面2aの凸部31に対応する位置において、平面視で、キャビティ領域32によって確保されるキャビティCに向けて凸部31よりも突出し、且つ、第2コンタクト91bに接する位置で、一以上の接続部55を設けながら第1金属接合膜51を形成する。
工程(6):第2基板3に形成された凸部31の先端を覆うように第2金属接合膜52を形成する。
工程(7):第1基板2に形成されたデバイス領域22に素子4を配置する。
工程(8):第1基板2と第2基板3との間に素子4が配置されるように第1基板2と第2基板3とを重ね合わせて互いに加圧し、第1金属接合膜51と第2金属接合膜52とを拡散接合させながら、第1金属接合膜51に設けられた接続部55がキャビティCに向けて突出した状態で接合体50を形成して、第1基板2と第2基板3とを接合する。
具体的には、工程(1)では、まず、基板材料となるシリコン基板の表面に、フォトリソグラフィ法により、凹状のデバイス領域22をウェットエッチングで形成するための、図視略のレジストパターンを形成する。
次いで、シリコン基板の表面をウェットエッチングすることにより、凹状のデバイス領域22を形成する。
その後、第1基板2からレジストパターンを剥離する。
また、工程(1)におけるウェットエッチング条件としても、特に限定されず、例えば、従来からシリコン基板のエッチングに用いられているKOH等のエッチング液を用いることができる。また、エッチング液の温度やエッチング時間等の各条件についても、従来公知の条件を何ら制限無く採用できる。
具体的には、まず、第1基板2の上面2aに、図視略の絶縁膜(酸化膜)を形成する。
次いで、上記の図視略の絶縁膜を形成した領域に、例えば、{TiN/AlSi/TiN}の積層構造、あるいは、ポリシリコンからなる埋め込み配線膜を、例えば、スパッタリング法や蒸着法(CVD法)等の方法で成膜する。
次いで、フォトリソグラフィ法により、埋め込み配線71を形成するための、図視略のレジストパターンを形成する。
次いで、上記の埋め込み配線膜をウェットエッチング又はドライエッチングすることにより、パターニングされた埋め込み配線71を形成する。
次いで、第1基板2からレジストパターンを剥離する。
その後、必要に応じて、埋め込み配線71上に形成した図視略の絶縁膜を、例えば、CMP法(化学機械研磨:Chemical Mechanical Polishing)等の方法で平坦化する。
この際、まず、第1基板2の上面2aにおける、上記のホールの形成予定位置(第1コンタクト91aに対応する位置)を除いた全面に、フォトリソグラフィ法によってレジストパターンを形成する。
次いで、第1基板2の上面2aをウェットエッチング又はドライエッチングすることにより、埋め込み配線71の両端に対応する位置に、第1コンタクト91a及び第2コンタクト91bを設けるためのホールを形成する。
次いで、第1基板2からレジストパターンを剥離する。
そして、シリコン基板の表面に、フォトリソグラフィ法により、凸部31、及び、キャビティ領域32をウェットエッチングで形成するための図視略のレジストパターンを形成する。
その後、第2基板3から図視略のレジストパターンを剥離する。
また、ブラスト加工で用いる砥粒としても、特に限定されないが、本実施形態で製造するパッケージがチップサイズであることや、ダイシングラインが微細なラインであること等も考慮し、例えば、600~1200番程度のものを用いることができる。
また、工程(5)において、第1基板2と第2基板3とを重ね合わせたときに、第1基板2の上面2aの凸部31に対応する位置において、平面視で、キャビティ領域32によって確保されるキャビティCに向けて凸部31よりも突出し、且つ、第2コンタクト91bに接する位置で、一以上の接続部55を設けながら第1金属接合膜51を形成する。
この際、第2基板3側に形成される第2金属接合膜52が{Au/Ta}構造である場合には、第1金属接合膜51も同様の材料から形成する。この場合には、第1金属接合膜51のAu層(第1接合層51b)と第2金属接合膜52のAu層(第2接合層52b)とが接合するように、各層の積層順を調整する。
同様に、第2金属接合膜52が{Al/W}構造からなる場合には、第1金属接合膜51も同様の材料から形成する。この場合には、第1金属接合膜51のAl層(第1接合層51b)と第2金属接合膜52のAl層(第2接合層52b)とが接合するように、各層の積層順を調整する。
その後、第1基板2の上面2aから図視略のレジストパターンを剥離する。
具体的には、まず、工程(3)で得られた第2基板3の下面3a側に、スプレーコート法等のフォトリソグラフィ法により、第2金属接合膜52を形成するための、図視略のレジストパターンを形成する。この際、第2基板3の下面3aにおける、凸部31の部分を除いた全面にレジストパターンを形成する。
この際、材料及び積層順を適宜選択することにより、上述したような{Au/Ta}構造、又は、{Al/W}構造の薄膜からなる第2金属接合膜52を形成することができる。
その後、第2基板3の下面3aから図視略のレジストパターンを剥離する。
また、本実施形態で説明する工程(7)においては、電極81に通電して第1金属接合膜51に電流を印加することにより、第1金属接合膜51と第2金属接合膜52とを加熱しながら拡散接合させる。
次いで、第1基板2と第2基板3とを互いに加圧することにより、第1金属接合膜51と第2金属接合膜52との間に金属拡散接合を発現させ、これらの部分を接合する。
この際、第1金属接合膜51における接続部55以外の部分が、第2金属接合膜52との間で金属拡散接合する一方、接続部55の部分は、第2基板3の凸部31による加圧を受けることなく、ほぼそのままの形状で残存する。
この際、第1金属接合膜51に印加する電流としては、上記の温度条件、即ち、第1金属接合膜51及び第2金属接合膜52が{Au/Ta}の層構造である場合には200~300℃、層構造が{Al/W}である場合には300~350℃の範囲の加熱温度となるように、その電圧値及び電流値を調整することが好ましい。
以上の各工程により、本実施形態のパッケージ1を製造することができる。
なお、上記の各工程は、可能な範囲で、その工程順を変更したり、あるいは、同じ工程として行ったりすることも可能である。
従って、接合品質及び素子特性に優れたパッケージ1を、簡便な工程で生産性良く低コストで製造することが可能となる。
以上説明したように、本実施形態のパッケージ1によれば、上記構成を備えることにより、接合体50が、この接合体50に設けられる接続部55、第2コンタクト91b、埋め込み配線71、第1コンタクト91aを介して、電極81と電気的に接続されていることで、接合体50に対して電極81から電流を印加して加熱することが可能になる。これにより、各々の金属接合膜間を効果的に拡散接合することができるので、素子4及びその周辺のセンサ部に熱ストレスが加わるのを抑制し、特性が低下するのを防止できる。
また、ウエハ全体を加熱することなく、チップ単位で接合体50に通電・加熱できるので、ウエハの線膨張係数に起因する応力が生じず、また、接合体に熱応力が加わるのを抑制でき、接合品質の低下を防止できることから、例えば、低コスト化や、ウエハ当たりのチップ取得個数の増加を目的として、大口径のウエハを使用することも可能になる。
さらに、接続部55が、第2基板3の凸部31よりもキャビティC側にずれて配置されているので、第1基板2と第2基板3とを互いに加圧したときに、凸部31による圧力が接続部55に加わりにくいことから、製造時に接続部55が損傷することがなく、接合体50に対して確実に通電できる。
従って、接合品質及び素子特性に優れたパッケージ1を、簡便な構成且つ低コストで実現できる。
また、埋め込み配線71、第1コンタクト91a、第2コンタクト91b、及び電極81に同じ材料を採用した場合には、これらを同一のプロセスで形成することができ、優れた生産性が得られるとともに製造コストの低減が可能となる。さらに、接続部55を、第1金属接合膜51のパターンの一部を利用して形成するので、新たな工程を追加することなく、第1金属接合膜51と同一のプロセスで形成できる。
従って、接合品質及び素子特性に優れたパッケージ1を、簡便な工程で生産性良く低コストで製造することが可能となる。
2…第1基板
2a…上面
2b…下面
22…デバイス領域
3…第2基板
3a…下面
3b…上面
31…凸部
32…キャビティ領域
33…貫通部
4…素子
50…接合体
51…第1金属接合膜
51a…第1下地層
51b…第1接合層
52…第2金属接合膜
52a…第2下地層
52b…第2接合層
55…接続部
71…埋め込み配線
81…電極
91a…第1コンタクト
91b…第2コンタクト
C…キャビティ(封止空間・減圧空間)
L…ダイシングライン
Claims (12)
- 第1基板と、
前記第1基板の上面側に設けられる素子と、
前記第1基板の上面側に前記素子を覆った状態で接合され、前記第1基板側に配置される下面側に、前記第1基板の上面側に接合体を介して接合される凸部と、平面視で前記凸部に囲まれるように形成され、前記素子上に封止空間を確保するための凹状のキャビティ領域と、を有する第2基板と、
前記第1基板内に埋設され、前記素子に電気的に接続される一以上の埋め込み配線と、
前記第1基板上において、対向して配置される前記第2基板よりも平面視で外側に設けられ、前記埋め込み配線と第1コンタクトを介して電気的に接続される電極と、を備え、
前記接合体は、該接合体の一部が、平面視で、前記キャビティ領域によって確保される前記封止空間に向けて突出するように設けられる、一以上の接続部を有しているとともに、前記接続部が前記埋め込み配線と第2コンタクトを介して電気的に接続されており、
前記接合体が、前記第2コンタクト、前記埋め込み配線、及び前記第1コンタクトを介して、前記電極と電気的に接続されており、
前記接合体は、前記第2基板における前記凸部の先端を覆うように設けられる第2金属接合膜と、前記第1基板と前記第2基板とを重ね合わせたときに、前記第1基板における、前記凸部に対応する位置に設けられる第1金属接合膜とを含み、
前記接合体は、前記第2金属接合膜と前記第1金属接合膜とが拡散接合されてなることを特徴とするパッケージ。 - 前記接合体は、前記第1金属接合膜の長さ方向における少なくとも一部の封止幅が、前記第2金属接合膜の封止幅よりも大きいことを特徴とする請求項1に記載のパッケージ。
- 前記第1基板に設けられる前記第2コンタクトは、前記第2基板側に設けられる前記第2金属接合膜に対して、平面視で重ならない位置で配置されていることを特徴とする請求項1又は請求項2に記載のパッケージ。
- 前記第1基板及び前記第2基板がシリコン基板からなることを特徴とする請求項1~請求項3の何れか一項に記載のパッケージ。
- 前記素子が赤外線検出素子であり、且つ、前記第2基板が赤外線を透過可能とされていることを特徴とする請求項1~請求項4の何れか一項に記載のパッケージ。
- 少なくとも、
基板材料の表面をエッチングすることにより、素子を収容する凹状のデバイス領域を形成して第1基板を得る工程(1)と、
前記第1基板における前記デバイス領域を除く位置に、少なくとも一以上の埋め込み配線を形成する工程(2)と、
基板材料の表面をエッチングすることにより、前記第1基板の上面側に接合体を介して接合される凸部と、平面視で前記凸部に囲まれるように形成され、前記素子上に封止空間を確保するための凹状のキャビティ領域と、を形成して第2基板を得る工程(3)と、
前記第1基板の上面側に、前記埋め込み配線の一端側に電気的に接続される第1コンタクトを形成するとともに、前記埋め込み配線の他端側に電気的に接続される第2コンタクトを形成し、さらに、前記第1コンタクトに接続する電極を形成する工程(4)と、
前記第1基板と前記第2基板とを重ね合わせたときに、前記第1基板の上面の前記凸部に対応する位置において、平面視で、前記キャビティ領域によって確保される前記封止空間に向けて突出し、且つ、前記第2コンタクトに接する位置で一以上の接続部を設けながら、第1金属接合膜を形成する工程(5)と、
前記第2基板に形成された前記凸部の先端を覆うように第2金属接合膜を形成する工程(6)と、
前記第1基板に形成された前記デバイス領域に前記素子を配置する工程(7)と、
前記第1基板と前記第2基板との間に前記素子が配置されるように前記第1基板と前記第2基板とを重ね合わせて互いに加圧し、前記第1金属接合膜と前記第2金属接合膜とを拡散接合させながら、前記第1金属接合膜に設けられた前記接続部が前記封止空間に向けて突出した状態で前記接合体を形成して、前記第1基板と前記第2基板とを接合する工程(8)と、
を備えることを特徴とするパッケージの製造方法。 - 前記工程(8)は、前記電極に通電して前記第1金属接合膜に電流を印加することにより、前記第1金属接合膜と前記第2金属接合膜とを加熱しながら拡散接合させることで前記接合体を形成することを特徴とする請求項6に記載のパッケージの製造方法。
- 前記工程(5)は、前記第1金属接合膜を、該第1金属接合膜の長さ方向における少なくとも一部の封止幅が、前記工程(6)で形成する前記第2金属接合膜の封止幅よりも大きくなるように形成することを特徴とする請求項6又は請求項7に記載のパッケージの製造方法。
- 前記工程(4)及び前記工程(6)は、前記第1基板に設けられる前記第2コンタクトが、前記第2基板側に設けられる前記第2金属接合膜に対して、平面視で重ならない位置で配置されるように、前記第2コンタクト又は前記第2金属接合膜を形成することを特徴とする請求項6~請求項8の何れか一項に記載のパッケージの製造方法。
- 前記工程(4)及び前記工程(5)を同時に行うことにより、前記第1基板に、前記第1コンタクト、前記第2コンタクト、前記電極、及び前記第1金属接合膜を同時に形成することを特徴とする請求項6~請求項9の何れか一項に記載のパッケージの製造方法。
- 前記工程(1)及び前記工程(3)は、前記基板材料としてシリコン基板を用いることを特徴とする請求項6~請求項10の何れか一項に記載のパッケージの製造方法。
- 前記工程(7)は、前記素子として、赤外線検出素子を、前記第1基板に形成された前記デバイス領域に配置することを特徴とする請求項6~請求項11の何れか一項に記載のパッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020043751A JP7448382B2 (ja) | 2020-03-13 | 2020-03-13 | パッケージ及びパッケージの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020043751A JP7448382B2 (ja) | 2020-03-13 | 2020-03-13 | パッケージ及びパッケージの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021145073A JP2021145073A (ja) | 2021-09-24 |
JP7448382B2 true JP7448382B2 (ja) | 2024-03-12 |
Family
ID=77767131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020043751A Active JP7448382B2 (ja) | 2020-03-13 | 2020-03-13 | パッケージ及びパッケージの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP7448382B2 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2006128264A (ja) | 2004-10-27 | 2006-05-18 | Kyocera Corp | 配線基板および電子装置の製造方法 |
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JP2018146435A (ja) | 2017-03-07 | 2018-09-20 | セイコーインスツル株式会社 | 赤外線センサ |
JP2019174267A (ja) | 2018-03-28 | 2019-10-10 | セイコーインスツル株式会社 | 赤外線センサ及び赤外線センサの製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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2020
- 2020-03-13 JP JP2020043751A patent/JP7448382B2/ja active Active
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JP2019174267A (ja) | 2018-03-28 | 2019-10-10 | セイコーインスツル株式会社 | 赤外線センサ及び赤外線センサの製造方法 |
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Publication number | Publication date |
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