JP2020148699A5 - - Google Patents

Description

半導体装置

本発明は、半導体装置に関する。

種々の物理量センサ素子は、半導体基板上に増幅器や信号処理回路とともに集積化されて様々な用途に用いられている。物理量センサ素子の一例としては、ホール素子、磁気抵抗素子、温度センサ素子、光センサ素子、圧力センサ素子等が挙げられる。

物理量センサ素子は、半導体基板上に集積化された場合、ウェハ上の保護膜やパッケージの樹脂封止等に起因する機械的応力（以下、単に「応力」と呼称する）でピエゾ効果を発生する。物理量センサ素子は、ピエゾ効果の影響を受けると、検出する物理量と電圧−電流変換係数との関係（以下、単に「感度」と呼称する）が変動してしまう。すなわち、物理量センサ素子の感度は、応力依存性を有している。物理量センサ素子の感度の応力依存性が高いと、物理量の検出精度が低下してしまうため、物理量の検出精度の向上には、いかにして物理量センサの感度の応力依存性を低減するかが重要になる。

物理量センサ素子の感度の応力依存性を低減する技術の一例として、半導体素子と、ピエゾ係数の異なる複数種類の抵抗と、前記抵抗の抵抗値の比に応じた出力信号を出力する増幅部とを備え、増幅部の出力信号に基づく信号を前記半導体素子の駆動信号として用いる装置がある（例えば特許文献１参照）。特許文献１に記載される装置では、抵抗のピエゾ係数に基づき、増幅部の出力信号の応力依存性を調節することで半導体素子の応力依存性の低減を図っている。

特開２０１７−３７０６６号公報

しかしながら、特許文献１に記載される装置では、物理量センサ素子の感度の応力依存性を適切に補償できない場合が起こり得る点で課題がある。
より具体的に説明すれば、抵抗のピエゾ係数は、使用可能な抵抗の種類と、半導体素子の不純物濃度等の製造プロセス条件に依存することが知られている。従って、物理量センサ素子の感度の応力依存性を補償するのに適切なピエゾ係数を有する抵抗が準備できない場合がある。抵抗のピエゾ係数が不足していると、物理量センサ素子が有する感度の応力依存性を十分に補償することができない。一方、抵抗のピエゾ係数が過大であると、物理量センサ素子が有する感度の応力依存性を過剰に補償してしまう。物理量センサ素子が有する感度の応力依存性を過剰に補償してしまうと、半導体装置全体の応力依存性の符号が逆転して（逆符号になって）増加することも起こり得る。

また、抵抗のピエゾ係数が不足している場合、物理量センサ素子が有する感度の応力依存性に対する補償量を増大させることで、物理量センサ素子が有する感度の応力依存性を低減することが考えられる。上記補償量を増大させる方法としては、例えば、複数個の増幅器を多段化する第１の方法がある。第１の方法を適用した場合、所望の応力依存性を得ることもできるものの、装置内の増幅器の個数が増加するため、当該装置における回路の占有面積及び消費電流が増大してしまう。

また、半導体素子の駆動電流にも応力依存性を付与して、物理量センサ素子が有する感度の応力依存性に対する補償量を増大させる第２の方法も考えられる。第２の方法を適用した場合、元来、応力依存性を有していない駆動電流に応力依存性を付与することになるため、半導体素子に加わる応力に応じて消費電流が変動するようになる。消費電流が変動すると、半導体装置内の消費電流に基づいて動作の制御や監視をしている部分で誤動作や状態の誤検出が生じるので、半導体装置の動作が不安定になる等、好ましくない事態を招き得る。

本発明は、上述した事情に鑑みて、面積及び消費電流を抑えつつ物理量を精度良く検出可能な半導体装置の提供を目的とする。

本発明は、上述した課題を解決するため、半導体基板と、前記半導体基板の上に形成される、物理量センサ素子、前記物理量センサ素子の出力部と接続される増幅器、両端のうちの一端が前記増幅器の出力部に接続され、前記両端の電圧を分圧する分圧回路及び前記増幅器の出力部から出力される出力電圧を外部回路へ出力する少なくとも１個の出力端子と、を備える半導体装置であって、前記物理量センサ素子は、前記半導体基板に加わる応力に依存するセンサ出力信号を前記増幅器へ出力し、前記分圧回路は、前記半導体基板に加わる応力に対して依存性を示す、第１の抵抗体及び第２の抵抗体を有するとともに、前記増幅器の出力電圧に基づく電圧を発生させ、前記増幅器は、前記センサ出力信号が入力される第１の入力部と、前記増幅器の出力電圧に基づく電圧がフィードバックされて入力される第２の入力部と、前記半導体基板に加わる応力に対して依存性を示す第１のトランスコンダクタンスを有し、前記第１の入力部に入力される前記センサ出力信号と、前記第１のトランスコンダクタンスとに基づき、第１の電流を出力する第１のトランスコンダクタンス増幅器と、前記半導体基板に加わる応力に対して依存性を示す第２のトランスコンダクタンスを有し、前記第２の入力部に入力される前記第１の基準電圧及び前記分圧電圧と、前記第２のトランスコンダクタンスとに基づき、第２の電流を出力する第２のトランスコンダクタンス増幅器と、前記第１の電流と前記第２の電流とが結合されて入力され、入力された電流に基づく電圧を出力するトランスインピーダンス増幅器と、前記トランスインピーダンス増幅器から出力される前記電圧を前記出力端子へ出力する前記出力部と、を有し、前記第１のトランスコンダクタンス、前記第２のトランスコンダクタンス及び前記分圧比が有する前記半導体基板に加わる応力に対する応力依存係数を、それぞれ、第１の応力依存係数、第２の応力依存係数及び第３の応力依存係数とする場合、前記増幅器の増幅率は、前記第１の応力依存係数と前記第２の応力依存係数の差と、前記第３の応力依存係数との和で近似される応力依存係数を有することを特徴とする。

本発明によれば、面積及び消費電流を抑えつつ物理量を精度良く検出できる。

第１の実施形態に係る半導体装置の構成例を示す概略図。 半導体装置が備える電圧−電流変換回路の構成例を示す概略図。 第２の実施形態に係る半導体装置の構成例を示す概略図。 実施形態に係る半導体装置であって、完全差動型の増幅器を備える半導体装置の一部を例示した概略図。

以下、本発明の実施形態に係る半導体装置について、図面を参照しながら説明する。本発明の実施形態に係る半導体装置は、例えば、磁気センサ素子、温度センサ素子、光センサ素子等の物理量センサ素子を含む物理量センサを備えている。後述する各実施形態では、物理量センサの一例として、ホール素子を半導体基板上に備えている半導体装置を例に説明する。また、本実施形態の説明では、等方性応力を単に「応力」と呼称する。

［第１の実施形態］
図１は、第１の実施形態に係る半導体装置の一例である半導体装置１の概略図である。なお、図１において、左右方向をＸ方向、上下方向をＹ方向、紙面に対する表裏方向をＺ方向とする。
半導体装置１は、例えば、入力端子２０１と、ホール素子１００と、増幅器としての、第１の差動対５、第２の差動対６及び出力増幅回路３０と、分圧回路４０と、第１の電圧−電流変換回路５１と、第２の電圧−電流変換回路５２と、出力端子２０２と、を備えている。入力端子２０１、出力端子２０２、ホール素子１００、第１の差動対５、第２の差動対６、出力増幅回路３０、分圧回路４０、第１の電圧−電流変換回路５１及び第２の電圧−電流変換回路５２は、半導体基板２００の上に形成されている。

物理量センサ素子としてのホール素子１００は、第１の端子１０１から第４の端子１０４を有している。第１のトランスコンダクタンス増幅器としての第１の差動対５は、第１のＮ型のＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」とする。）１１、第２のＮＭＯＳトランジスタ１２及び第１の電流源２１を有する。第２のトランスコンダクタンス増幅器としての第２の差動対６は、第３のＮＭＯＳトランジスタ１３、第４のＮＭＯＳトランジスタ１４及び第２の電流源２２を有する。トランスインピーダンス増幅器としての出力増幅回路３０は、低い入力インピーダンスと、十分高いトランスインピーダンスを有する電流入力−電圧出力増幅器であり、例えば、ゲート接地増幅段とソース接地増幅段との縦続接続によって構成されている。

分圧回路４０は、第１の抵抗体としての第１の抵抗器４１と、第２の抵抗体としての第２の抵抗器４２とを有し、第１の抵抗器４１と第２の抵抗器４２とを直列に接続して構成される。第１の抵抗器４１は、第１の方向としてのＸ方向に配置された抵抗４１Ｘと、第２の方向としてのＹ方向に配置された抵抗４１Ｙとを有し、抵抗４１Ｘと抵抗４１Ｙとが並列接続されて構成されている。第２の抵抗器４２は、Ｘ方向に配置された抵抗４２Ｘと、Ｙ方向に配置された抵抗４２Ｙとを有し、抵抗４２Ｘと抵抗４２Ｙとが並列接続されて構成される。

ここで、第１の抵抗器４１は第１のピエゾ係数を有する抵抗が用いられ、第２の抵抗器４２は、第２のピエゾ係数を有する抵抗が用いられている。すなわち、第１の抵抗器４１と第２の抵抗器４２は、それぞれ異なるピエゾ係数を有する抵抗が用いられている。具体的には、第１の抵抗器４１がＰウェル抵抗で構成され、第２の抵抗器４２がＮウェル抵抗で構成されている。また、抵抗４１Ｘ、４２Ｘは電流がＸ方向に流れる抵抗であり、抵抗４１Ｙ、４２Ｙは電流がＹ方向に流れる抵抗である。なお、後述する抵抗４３Ｘ〜４６Ｘについても、抵抗４１Ｘ、４２Ｘと同様に、電流がＸ方向に流れる抵抗である。また、抵抗４３Ｙ〜４６Ｙについても、抵抗４１Ｙ、４２Ｙと同様に、電流がＹ方向に流れる抵抗である。

第１の端子１０１は第１の電源（図示省略）の端子である第１の電源端子３に接続され、第２の端子１０２は第２の電源（図示省略）の端子である第２の電源端子４に接続されている。また、第３の端子１０３及び第４の端子１０４は、それぞれ、第１のＮＭＯＳトランジスタ１１のゲート及び第２のＮＭＯＳトランジスタ１２のゲートに接続されている。

第１のＮＭＯＳトランジスタ１１のドレインは、第４のＮＭＯＳトランジスタ１４のドレイン及び出力増幅回路３０の正入力端に接続されている。第１のＮＭＯＳトランジスタ１１のソースは、第２のＮＭＯＳトランジスタ１２のソースと接続されている。この接続点であるノードＮ２と第２の電源端子４との間には第１の電流源２１が接続されている。

第２のＮＭＯＳトランジスタ１２のドレインは、第３のＮＭＯＳトランジスタ１３のドレイン及び出力増幅回路３０の負入力端に接続されている。第３のＮＭＯＳトランジスタ１３のソースは、第４のＮＭＯＳトランジスタ１４のソースと接続されている。この接続点であるノードＮ３と第２の電源端子４との間には第２の電流源２２が接続されている。

入力端子２０１及び出力端子２０２は、外部回路（図示省略）と接続可能に構成されている。入力端子２０１は、第１の電圧−電流変換回路５１及び第２の電圧−電流変換回路５２の入力端とそれぞれ接続されている。第１の電圧−電流変換回路５１の出力端は、第１の電流源２１に接続されている。第２の電圧−電流変換回路５２の出力端は、第２の電流源２２に接続されている。出力端子２０２は、増幅器の出力部としての出力増幅回路３０の出力端と接続されている。

出力増幅回路３０の出力端と出力端子２０２との間には、ノードＮ４が設定される。ノードＮ４とノードＮ６との間には、分圧回路４０が接続されている。第１の抵抗器４１と第２の抵抗器４２との接続点であるノードＮ５は、第４のＮＭＯＳトランジスタ１４のゲートと接続されている。ノードＮ６は、第３のＮＭＯＳトランジスタ１３のゲートと接続されている。

図２は、第１の電圧−電流変換回路５１及び第２の電圧−電流変換回路５２の構成例を示す概略図である。
第１の電圧−電流変換回路５１は、例えば、第１の演算増幅器７１と、第５の電界効果トランジスタとしての第５のＮＭＯＳトランジスタ９１と、第３の抵抗器４３と、第１のカレントミラー回路８１と、を備えている。

第３の抵抗体としての第３の抵抗器４３は、例えば、Ｘ方向に配置された抵抗４３ＸとＹ方向に配置された抵抗４３Ｙとを有し、抵抗４３Ｘと抵抗４３Ｙとが直列に接続されて構成されている。第３の抵抗器４３は、例えばＰウェル抵抗で構成されている。第１のカレントミラー回路８１は、例えば、Ｐ型のＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」とする）８１ａ、８１ｂ等の２個のトランジスタを有し、ミラー比を調整可能に構成されている。

第１の演算増幅器７１は、非反転入力端と、反転入力端と、出力端と、を有している。非反転入力端はノードＮ１と接続されている。反転入力端は、第５のＮＭＯＳトランジスタ９１のソースと接続されている。出力端は第５のＮＭＯＳトランジスタ９１のゲートと接続されている。

第１の演算増幅器７１の反転入力端と第５のＮＭＯＳトランジスタ９１のソースとの接続点はノードＮ７を構成している。ノードＮ７には、さらに第３の抵抗器４３の一端が接続されている。また、第３の抵抗器４３の他端は、第２の電源端子４に接続されている。

第５のＮＭＯＳトランジスタ９１のドレインは、第１のＰＭＯＳトランジスタ８１ａのドレイン及びゲートと接続されている。すなわち、第１のＰＭＯＳトランジスタ８１ａは、ゲートとドレインとが短絡されている。第１のＰＭＯＳトランジスタ８１ａのゲートは、第２のＰＭＯＳトランジスタ８１ｂのゲートと接続されている。また、第１のＰＭＯＳトランジスタ８１ａのソースは、第２のＰＭＯＳトランジスタ８１ｂのソース及び第１の電源端子３と接続されている。

第２のＰＭＯＳトランジスタ８１ｂのドレインは、例えば、ＮＭＯＳトランジスタ等のトランジスタのドレイン及びゲートが接続（短絡）されている第１の飽和結線トランジスタ６１のドレイン及びゲートと接続されている。第１の飽和結線トランジスタ６１のソースは、第２の電源端子４と接続されている。第１の飽和結線トランジスタ６１のドレイン及びゲートと第２のＰＭＯＳトランジスタ８１ｂのドレインとの接続点を構成するノードＮ８は、第１の電圧−電流変換回路５１における出力端であり、第１の電流源２１と接続されている。

第２の電圧−電流変換回路５２は、第２の演算増幅器７２と、第６の電界効果トランジスタとしての第６のＮＭＯＳトランジスタ９２と、第４の抵抗器４４と、第２のカレントミラー回路８２と、を備えている。ここで、第２の演算増幅器７２、第６のＮＭＯＳトランジスタ９２及び第２のカレントミラー回路８２は、それぞれ、第１の演算増幅器７１、第５のＮＭＯＳトランジスタ９１及び第１のカレントミラー回路８１と、それぞれ、同様に構成されている。従って、ノードＮ９及びＮ１０は、それぞれ、ノードＮ７及びＮ８と対応している。ノードＮ１０は、第２の電圧−電流変換回路５２における出力端であり、第２の電流源２２と接続されている。

第４の抵抗体としての第４の抵抗器４４は、第３の抵抗器４３に対して、例えば、Ｘ方向に配置された抵抗４４ＸとＹ方向に配置された抵抗４４Ｙとを有し、抵抗４４Ｘと抵抗４４Ｙとが直列に接続されて構成されている点で類似の構成を有している。その一方で、第４の抵抗器４４は、第３の抵抗器４３に対して、第３の抵抗器４３のピエゾ係数とは異なるピエゾ係数を有している点で相違している。具体的には、第３の抵抗器４３がＰウェル抵抗で構成される一方、第４の抵抗器４４がＮウェル抵抗で構成されている点である。

次に、半導体装置１の作用について説明する。
ホール素子１００には、半導体基板２００に対して垂直な方向、すなわちＺ方向に磁束密度Ｂｉｎが印加されている。第１の端子１０１と第２の端子１０２との間には駆動電流ＩＤＲＶが流れ、出力部としての第３の端子１０３及び第４の端子１０４の間には、駆動電流ＩＤＲＶに応じたホール電圧ＶＨが発生する。センサ出力信号としてのホール電圧ＶＨは、次式（１）で与えられる。

ＶＨ＝ＳＩ＊ＩＤＲＶ＊Ｂｉｎ …（１）
ＳＩ：単位駆動電流あたりの磁電変換係数

一方、ホール素子１００は、磁束密度Ｂｉｎだけでなく、半導体基板２００に印加される応力σ［ＧＰａ］に対しても依存性を有する。単位駆動電流あたりの磁電変換係数ＳＩは、次式（２）で与えられる。
ＳＩ＝ＳＩｒｅｆ＊（１＋πＨ＊σ） …（２）
ＳＩｒｅｆ：基準応力における単位駆動電流あたりの磁電変換係数
πＨ：ホール素子感度のピエゾ係数

ホール素子１００が有するオフセット電圧をキャンセルするための信号処理としていわゆるスピニングカレント法がある。半導体基板２００として一般的に用いられる＜１００＞Ｓｉウェハのオリエンテーションフラットに対して±４５度の方向に駆動電流を交互に供給し、ホール素子１００に対してスピニングカレント法を適用する。この場合における上記式（２）の右辺項に含まれるπＨは＋４５［％／ＧＰａ］となる。
ここで、応力σは負のとき圧縮応力、正のとき引張応力に対応する。従って、単位駆動電流あたりの磁電変換係数ＳＩは、半導体基板２００に圧縮応力が印加されると減少し、半導体基板２００に引張応力が印加されると増加する。すなわち、ホール素子１００の磁気に対する感度は、半導体基板２００に圧縮応力が印加されると応力が印加されていない場合と比べて低感度となり、引張応力が印加されると応力が印加されていない場合と比べて高感度となる。

また、上記式（２）の右辺項に含まれる応力σは、等方性応力σｉｓｏとして与えられる。等方性応力σｉｓｏは、次式（３）に記載されるように、Ｘ方向の垂直応力σｘとＹ方向の垂直応力σｙとの和で定義される。
σｉｓｏ＝σｘ＋σｙ …（３）

なお、ここでの応力σは、絶対応力ではなく、半導体基板２００に印加される絶対応力と基準応力σｒｅｆとの差分と定義する。ここで、基準応力σｒｅｆは、例えばウェハ状態、パッケージ樹脂モールド直後の状態、パッケージ樹脂が乾燥している状態等、任意の状態における半導体基板２００に印加されている応力である。

第３の端子１０３と第４の端子１０４との間に発生したホール電圧ＶＨは、第１の差動対５に入力され、第１のＮＭＯＳトランジスタ１１を流れる電流（以下、「ホール電流」）ＩＶＨに変換される。すなわち、第１の差動対５は、ホール電圧ＶＨをホール電流ＩＶＨに変換するトランスコンダクタとして動作する。
第３のＮＭＯＳトランジスタ１３のゲートには、ノードＮ６における電圧、すなわち第１の基準電圧としての同相基準電圧ＶＣＭが入力される。また、第４のＮＭＯＳトランジスタ１４のゲートには、ノードＮ５における電圧である帰還電圧が入力される。第２の差動対６は、帰還電圧ＦＢを帰還電流ＩＦＢに変換するトランスコンダクタとして動作する。

出力増幅回路３０は、理想的には差動入力電流が零の場合に、有限の出力電圧ＶＯＵＴを出力する。出力電圧ＶＯＵＴは、第１の抵抗器４１及び第２の抵抗器４２によって、第１の分圧電圧及び第２の分圧電圧に分圧され、ノードＮ５において帰還電圧ＦＢが生成される。

ここで、抵抗４１Ｘ、４１Ｙ及び抵抗４２Ｘ、４２Ｙが半導体基板２００の端部から十分遠い位置に配置され、Ｚ方向における垂直応力及びせん断応力が十分に小さいと仮定する。この仮定の下では、第１の抵抗器４１及び第２の抵抗器４２におけるそれぞれの合成抵抗値を等方性応力σｉｓｏのみに依存可能な配置が存在する。そして、第１の抵抗器４１及び第２の抵抗器４２におけるそれぞれの合成抵抗値を等方性応力σｉｓｏのみに依存可能な配置の一例としては、上述した抵抗４１Ｘ、４１Ｙ及び抵抗４２Ｘ、４２Ｙの配置である。すなわち、この仮定の下では、第１の抵抗器４１及び第２の抵抗器４２におけるそれぞれの合成抵抗値は、等方性応力σｉｓｏのみに依存する。

第１、３の抵抗器４１、４３を構成するＰウェル抵抗及び第２、４の抵抗器４２、４４を構成するＮウェル抵抗の抵抗値は、半導体基板２００に対して印加される応力σに対して、それぞれ下記式（４）及び（５）で与えられることが知られている。
ＲＰ＝ＲＰｒｅｆ＊｛１＋０．５＊（π１１ｐ＋π１２ｐ）＊σ｝ …（４）
ＲＮ＝ＲＮｒｅｆ＊｛１＋０．５＊（π１１ｎ＋π１２ｎ）＊σ｝ …（５）
ＲＰｒｅｆ：Ｐウェル抵抗の基準応力における抵抗値
ＲＮｒｅｆ：Ｎウェル抵抗の基準応力における抵抗値
π１１ｐ：Ｐウェル抵抗を流れる電流と平行な方向の応力に対するピエゾ係数
π１２ｐ：Ｐウェル抵抗を流れる電流に直交する方向の応力に対するピエゾ係数
π１１ｎ：Ｎウェル抵抗を流れる電流と平行な方向の応力に対するピエゾ係数
π１２ｎ：Ｎウェル抵抗を流れる電流に直交する方向の応力に対するピエゾ係数

上記式（４）及び（５）の右辺項に含まれるπ１１ｐ、π１２ｐ、π１１ｎ及びπ１２ｎに、一般的な半導体製造プロセスの不純物濃度条件におけるピエゾ係数を適用すると、上記式（４）及び（５）は、下記式（６）及び（７）となる。
ＲＰ＝ＲＰｒｅｆ＊（１＋２.５［％／ＧＰａ］＊σ） …（６）
ＲＮ＝ＲＮｒｅｆ＊（１−２４．４［％／ＧＰａ］＊σ） …（７）

上記式（６）及び（７）に示されるように、応力σに対する抵抗値の変化の比率（以下、「応力依存係数」とする）、すなわち応力σの係数は、Ｐウェル抵抗とＮウェル抵抗とで正負の符号が異なっている。

第１の抵抗器４１及び第２の抵抗器４２の抵抗値を、それぞれ、ｋｐ＊ＲＰ及びｋｎ＊ＲＮとおくと、分圧回路４０における電圧の分圧比ＤｉｖＲａｔは、下記式（８）で与えられる。また、帰還電圧ＦＢは、ホール電圧ＶＨから出力電圧ＶＯＵＴまでの増幅率を決定する要素であり、分圧比ＤｉｖＲａｔを用いて下記式（９）で与えられる。従って、帰還電圧ＦＢは、下記式（８）を用いて下記式（１０）のように表すことができる。上記式（６）、（７）及び下記式（１０）から、帰還電圧ＦＢは、応力σの関数であることがわかる。
ＤｉｖＲａｔ＝ｋｐ＊ＲＰ／（ｋｐ＊ＲＰ＋ｋｎ＊ＲＮ） …（８）
ｋｐ：抵抗４１Ｘ、４１Ｙを構成する抵抗素子を直列接続した本数（設計定数）
ｋｎ：抵抗４２Ｘ、４２Ｙを構成する抵抗素子を直列接続した本数（設計定数）
ＦＢ＝ＤｉｖＲａｔ＊ＶＯＵＴ …（９）
＝ＶＯＵＴ＊ｋｐ＊ＲＰ／（ｋｐ＊ＲＰ＋ｋｎ＊ＲＮ） …（１０）

出力増幅回路３０のトランスインピーダンスは十分に高いので、ホール電流ＩＶＨと帰還電流ＩＦＢとの和は、零とみなすことができる。この結果、下記式（１１）が成立する。
ＦＢ＊Ｇｍ２＝ＶＨ＊Ｇｍ１ …（１１）
Ｇｍ１：第１のトランスコンダクタンス増幅器（本実施形態では第１の差動対５）のトランスコンダクタンス（以下、「第１のトランスコンダクタンス」とする）
Ｇｍ２：第２のトランスコンダクタンス増幅器（本実施形態では第２の差動対６）のトランスコンダクタンス（以下、「第２のトランスコンダクタンス」とする）

上記式（１１）の左辺項に含まれる帰還電圧ＦＢに上記式（１０）を代入して、ホール電圧ＶＨに対する出力増幅回路３０の出力電圧ＶＯＵＴ（＝ＶＯＵＴ／ＶＨ）について解くことによって、ホール電圧ＶＨから出力電圧ＶＯＵＴまでの増幅率Ｇを導くことができる。増幅率Ｇは、下記式（１２）で表すことができる。
Ｇ＝ＶＯＵＴ／ＶＨ
＝（Ｇｍ１／Ｇｍ２）＊（１＋ｋｎ／ｋｐ＊ＲＮ／ＲＰ） …（１２）

上記式（１４）によれば、第２の抵抗器４２の抵抗値の第１の抵抗器４１の抵抗値に対する比（抵抗比）は、第３の応力依存係数としての応力依存係数−２６．９［％／ＧＰａ］を有することがわかる。ここで、第２の抵抗器４２の抵抗値の第１の抵抗器４１に対する抵抗比は、増幅率Ｇを決定する要因である。第２の抵抗器４２の第１の抵抗器４１に対する抵抗比とホール素子１００の応力依存係数＋４５［％／ＧＰａ］とを組み合わせると、＋１８．１［％／ＧＰａ］となることがわかる。

続いて、第１の差動対５及び第２の差動対６のトランスコンダクタンス比の応力依存係数について説明する。

第１の電流源２１の電流値は、第１の電圧−電流変換回路５１から流入する電流によって決定される。第２の電流源２２の電流値は、第２の電圧−電流変換回路５２から流入する電流によって決定される。

第１の電圧−電流変換回路５１において、第１の演算増幅器７１の増幅率が十分大きい場合、二つの入力端間に仮想短絡が成り立つように負帰還がかかる。従って、第３の抵抗器４３の一端は、第２の基準電圧としての基準電圧ＶＲＥＦと同電位となる。また、第１の電流源２１へ流出する電流は、第５のＮＭＯＳトランジスタ９１を、第１の電源端子３から第２の電源端子４へ流れる電流（ドレイン電流）であって、第３の抵抗器４３を流れる電流ＩＴ１が、第５のＮＭＯＳトランジスタ９１、第１のカレントミラー回路８１及び第１の飽和結線トランジスタ６１を介してコピーされた電流である。第１の基準電流としての電流ＩＴ１がコピーされる際には、第１のカレントミラー回路８１のミラー比が加味され、電流ＩＴ１に比例する電流が生成される。この生成された電流は、第１の電流源２１へ出力される。

電圧−電流変換回路５２についても、電圧−電流変換回路５１と同様に考えることができる。すなわち、第２の電流源２２へ流出する電流は、第６のＮＭＯＳトランジスタ９２を、第１の電源端子３から第２の電源端子４へ流れる電流（ドレイン電流）であって、第４の抵抗器４４を流れる電流ＩＴ２が、第６のＮＭＯＳトランジスタ９２、第２のカレントミラー回路８２及び第２の飽和結線トランジスタ６２を介してコピーされた電流である。第２の基準電流としての電流ＩＴ２がコピーされる際には、第２のカレントミラー回路８２のミラー比が加味され、電流ＩＴ２に比例する電流が生成される。この生成された電流は、第２の電流源２２へ出力される。

ここで、第３の抵抗器４３は、第１の抵抗器４１と同様に等方性応力に依存する抵抗値を有する。従って、第３の抵抗器４３は、第６の応力依存係数としての応力依存係数を有しており、第３の抵抗器４３の抵抗値を、例えば、ｍＲＮと表すことができる。第３の抵抗器４３の両端に加わる電圧は、基準電圧ＶＲＥＦに等しいので、電流ＩＴ１は、第３の抵抗器４３の抵抗値をｍＲＮとすると、下記式（１５）が成り立つ。また、第４の抵抗器４４は、第２の抵抗器４２と同様に等方性応力に依存する抵抗値を有する。すなわち、第４の抵抗器４４は、第７の応力依存係数としての応力依存係数を有している。電流ＩＴ２についても、電流ＩＴ１と同様に、第４の抵抗器４４の抵抗値をＲＮとすると、下記式（１６）が成り立つ。
ＩＴ１＝ＶＲＥＦ／ｍＲＰ …（１５）
ＩＴ２＝ＶＲＥＦ／ＲＮ …（１６）

上記式（１５）の右辺項に、上述した式（７）を代入すると、下記式（１７）が成り立つ。また、上記式（１６）の右辺項に、上述した式（７）を代入すると、下記式（１８）が成り立つ。
ＩＴ１＝（ＶＲＥＦ／ｍＲＰｒｅｆ）／（１＋２.５［％／ＧＰａ］＊σ）
≒（ＶＲＥＦ／ｍＲＰｒｅｆ）＊（１−２．５［％／ＧＰａ］＊σ） …（１７）
ＩＴ２＝（ＶＲＥＦ／ＲＮｒｅｆ）／（１−２４．４［％／ＧＰａ］＊σ）
≒（ＶＲＥＦ／ＲＮｒｅｆ）＊（１＋２４．４［％／ＧＰａ］＊σ） …（１８）

上記式（１７）から、電流ＩＴ１は、半導体基板２００に加わる応力σに対し負の依存性を有することがわかる。上記式（１７）は、換言すれば、第１の電流源２１が半導体基板２００に加わる応力σに対して第４の応力依存係数としての−２．５［％／ＧＰａ］を有することを示している。上記式（１８）から、電流ＩＴ２は、応力σに対し正の依存性を有することがわかる。上記式（１８）は、換言すれば、第２の電流源２２が半導体基板２００に加わる応力σに対して第５の応力依存係数としての＋２４．４［％／ＧＰａ］を有することを示している。このように、第１の電流源２１の応力依存係数と第２の電流源２２の応力依存係数は、互いに異なっている。
また、第１の電流源２１及び第２の電流源２２は、電流ＩＴ１及びＩＴ２が、それぞれ、基準応力σｒｅｆにおいて等しくなるように構成されている。すなわち、第１の電流源２１及び第２の電流源２２は、上記式（１５）及び（１６）から導き出される下記式（１９）を満たすように構成されている。
ｍ＝ＲＮ／ＲＰ …（１９）

なお、電流ＩＴ１及びＩＴ２が、それぞれ、基準応力σｒｅｆにおいて必ずしも等しくならない場合が起こり得る。この場合であっても、第１のカレントミラー回路８１及び第２のカレントミラー回路８２のミラー比が調整可能であれば、上記式（１９）が成立するように電流ＩＴ１及びＩＴ２をそれぞれ調整することができる。

ここで、第１の差動対５のトランスコンダクタンスＧｍ１は、応力依存性を示す第１の電流源２１の電流値の平方根に比例しているため、第１の応力依存係数としての応力依存係数を有している。第２の差動対６のトランスコンダクタンスＧｍ２は、応力依存性を示す第２の電流源２２の電流値の平方根に比例しているため、第２の差動対６のトランスコンダクタンスＧｍ２は、第２の応力依存係数としての応力依存係数を有している。
第１のＮＭＯＳトランジスタ１１から第４のＮＭＯＳトランジスタ１４の寸法が等しい場合、Ｋを設計定数とすると、下記式（２０）及び（２１）が成立する。
Ｇｍ１＝Ｋ＊√（ＩＴ１） …（２０）
Ｇｍ２＝Ｋ＊√（ＩＴ２） …（２１）

上記式（２２）より、増幅率Ｇを決定する一要素である、第１の差動対５及び第２の差動対６のトランスコンダクタンス比は、−１３．５［％／ＧＰａ］であり、負の応力依存係数を有する。

続いて、磁束密度Ｂｉｎから出力電圧ＶＯＵＴへの、半導体装置１全体の磁電変換係数（ＫＨ＊Ｇ）の応力依存係数を求めると、下記式（２３）で表すことができる。
ＫＨ＊Ｇ＝ＳＩ＊ＩＤＲＶ＊Ｇ
＝ＳＩｒｅｆ＊（１＋４５［％／ＧＰａ］＊σ）＊ＩＤＲＶ
＊（１−１３．５［％／ＧＰａ］＊σ）＊ｋ＊（ＲＮｒｅｆ／ＲＰｒｅｆ）
＊（１−２６．９［％／ＧＰａ］＊σ）
≒ＳＩｒｅｆ＊ＩＤＲＶ＊ｋ＊（ＲＮｒｅｆ／ＲＰｒｅｆ）
＊（１＋４．６［％／ＧＰａ］＊σ） …（２３）

上記式（２３）より、半導体装置１全体の磁電変換係数（ＫＨ＊Ｇ）の応力依存係数は、＋４．６［％／ＧＰａ］である。従って、半導体装置１全体の磁電変換係数の応力依存係数は、ホール素子１００が有する応力依存係数＋４５［％／ＧＰａ］に対して、絶対値が約１／１０に抑圧されていることがわかる。

本実施形態によれば、第１の差動対５及び第２の差動対６のトランスコンダクタンス比と、第１の抵抗器４１及び第２の抵抗器４２を有する分圧回路４０の分圧比と、に応力依存性を付与することができるので、より大きな応力依存係数を得ることができる。従って、本実施形態によれば、回路規模が小さく、低消費電流で、ホール素子１００等の物理量センサ素子の感度の応力依存性を低減した半導体装置を提供することができる。また、応力に対する変動の影響が大きいホール素子１００を物理量センサ素子として適用した場合においても、半導体装置１全体の磁電変換係数の応力依存係数は、ホール素子１００が有する応力依存係数＋４５［％／ＧＰａ］に対して、約１／１０と大きな抑圧効果を得ることができる。さらに、ホール電圧ＶＨから出力電圧ＶＯＵＴまでの増幅率Ｇは、上述したように、近似式を用いて、第１の差動対５のトランスコンダクタンスＧｍ１の応力依存係数と第２の差動対６のトランスコンダクタンスＧｍ２の応力依存係数との差と分圧回路４０の分圧比の応力依存係数との和で求めることができるため、回路設計が容易である。

なお、上述した実施形態では、第１の抵抗器４１及び第３の抵抗器４３がＰウェル抵抗で構成され、第２の抵抗器４２及び第４の抵抗器４４がＮウェル抵抗で構成される例を説明したが、本発明はこの例に限定されない。

第１の抵抗器４１及び第２の抵抗器４２については、第１の抵抗器４１及び第２の抵抗器４２のうち、一方がＮウェル抵抗で構成され、他方がＰウェル抵抗で構成されていればよい。すなわち、第１の抵抗器４１がＮ型及びＰ型の一方である第１型のウェル抵抗で構成され、第２の抵抗器４２がＮ型及びＰ型の他方である第２型のウェル抵抗で構成されていてもよい。

第３の抵抗器４３及び第４の抵抗器４４についても、第１の抵抗器４１及び第２の抵抗器４２と同様である。すなわち、第３の抵抗器４３がＮ型及びＰ型の一方である第１型のウェル抵抗で構成され、第４の抵抗器４４がＮ型及びＰ型の他方である第２型のウェル抵抗で構成されていてもよい。

また、第１の抵抗器４１から第４の抵抗器４４の各々は、ウェル抵抗の他、拡散抵抗、ポリシリコン抵抗、及び電界効果トランジスタの何れかから選択される少なくとも一つを含んで構成されていてもよい。この場合、第１の抵抗器４１がＮ型の素子を含むのであれば、第２の抵抗器４２は他方の型であるＰ型の素子を含むように構成し、第１の抵抗器４１がＰ型の素子を含むのであれば、第２の抵抗器４２は他方の型であるＮ型の素子を含むように構成する。第３の抵抗器４３及び第４の抵抗器４４についても、第１の抵抗器４１及び第２の抵抗器４２と同様である。

なお、図１に示される半導体装置１は、第１の電圧−電流変換回路５１、第２の電圧−電流変換回路５２及び入力端子２０１を備える例であるが、必ずしも第１の電圧−電流変換回路５１、第２の電圧−電流変換回路５２及び入力端子２０１を備えていなくてもよい。
図１に例示される半導体装置１から第１の電圧−電流変換回路５１又は第２の電圧−電流変換回路５２を省略してもよいし、第１の電圧−電流変換回路５１、第２の電圧−電流変換回路５２及び入力端子２０１を省略してもよい。

［第２の実施形態］
図３は、第２の実施形態に係る半導体装置の一例である半導体装置１Ａの概略図である。なお、図３に示されるＸ方向、Ｙ方向及びＺ方向については、図１と同様である。

半導体装置１Ａは、半導体装置１に対して、第１及び第２のトランスコンダクタンス増幅器の構成が相違するが、その他の点は同様である。そこで、本実施形態では、上記相違点を中心に説明し、半導体装置１と重複する説明については省略する。

半導体装置１Ａは、ホール素子１００と、第１のＯＴＡ（オペレーショナルトランスコンダクタンスアンプ）７と、第２のＯＴＡ８と、出力増幅回路３０と、分圧回路４０と、出力端子２０２と、を備えている。

第１のトランスコンダクタンス増幅器としての第１のＯＴＡ７は、第１のＮＭＯＳトランジスタ１１、第２のＮＭＯＳトランジスタ１２、第３の電流源２３、第４の電流源２４及び第５の抵抗器４５を有する。
第１のＮＭＯＳトランジスタ１１のソース端子には、第３の電流源２３の一端が接続される。第３の電流源２３の他端は、第２の電源端子４に接続される。第２のＮＭＯＳトランジスタ１２のソース端子には、第４の電流源２４の一端が接続される。第４の電流源２４の他端は、第２の電源端子４に接続される。第３の電流源２３の一端であるノードＮ１１と第４の電流源２４の一端であるノードＮ１２との間に第３の抵抗体としての第５の抵抗器４５が接続されている。

第５の抵抗器４５は、例えば、Ｘ方向に配置された抵抗４５ＸとＹ方向に配置された抵抗４５Ｙとを有し、抵抗４５Ｘと抵抗４５Ｙとが直列に接続されて構成されている。また、第５の抵抗器４５は、例えば、Ｐウェル抵抗で構成されており、第１、３の抵抗器４１、４３等と同様に等方性応力に依存する抵抗値を有している。すなわち、第３の抵抗体としての第５の抵抗器４５は、第６の応力依存係数としての応力依存係数を有している。

第２のトランスコンダクタンス増幅器としての第２のＯＴＡ８は、第３のＮＭＯＳトランジスタ１３、第４のＮＭＯＳトランジスタ１４、第５の電流源２５、第６の電流源２６及び第６の抵抗器４６を有する。
第３のＮＭＯＳトランジスタ１３のソース端子には、第５の電流源２５の一端が接続される。第５の電流源２５の他端は、第２の電源端子４に接続される。第４のＮＭＯＳトランジスタ１４のソース端子には、第６の電流源２６の一端が接続される。第６の電流源２６の他端は、第２の電源端子４に接続される。第５の電流源２５の一端であるノードＮ１３と第６の電流源２６の一端であるノードＮ１４との間に第４の抵抗体としての第６の抵抗器４６が接続されている。

第６の抵抗器４６は、例えば、Ｘ方向に配置された抵抗４６ＸとＹ方向に配置された抵抗４６Ｙとを有し、抵抗４６Ｘと抵抗４６Ｙとが直列に接続されて構成されている点で類似の構成を有している。その一方で、第６の抵抗器４６は、第５の抵抗器４５に対して、第５の抵抗器４５のピエゾ係数とは異なるピエゾ係数を有している点で相違している。具体的には、第５の抵抗器４５がＰウェル抵抗で構成される一方、第６の抵抗器４６がＮウェル抵抗で構成されている点である。なお、また、第６の抵抗器４６は、第２、４の抵抗器４２，４４等と同様に等方性応力に依存する抵抗値を有している。すなわち、第４の抵抗体としての第６の抵抗器４６は、第７の応力依存係数としての応力依存係数を有している。

次に、半導体装置１Ａの作用について説明する。
第１のＯＴＡ７が有するトランスコンダクタンスＧｍ１及び第２のトランスコンダクタンス増幅器としての第２のＯＴＡ８が有するトランスコンダクタンスＧｍ２は、下記式（２４）及び下記式（２５）で与えられる。

Ｇｍ１＝ｇｍ／（１＋ｇｍ＊ｎ＊ＲＰ） …（２４）
Ｇｍ２＝ｇｍ／（１＋ｇｍ＊ＲＮ） …（２５）
ｇｍ：第１〜４のＮＭＯＳトランジスタ１１〜１４のトランスコンダクタンス
ｎ：設計定数

ここで、ｇｍ＊ｎ＊ＲＰ＞＞１が成り立つ場合、上記式（２４）は、下記式（２６）に置き換えできる。また、ｇｍ＊ＲＮ＞＞１が成り立つ場合、上記式（２５）は、下記式（２７）に置き換えできる。
Ｇｍ１≒１／（ｎ＊ＲＰ） …（２６）
Ｇｍ２≒１／ＲＮ …（２７）

上記式（２６）及び（２７）によれば、第１トランスコンダクタンスＧｍ１及び第２トランスコンダクタンスＧｍ２が抵抗値の逆数の関数となっている。第１トランスコンダクタンスＧｍ１及び第２トランスコンダクタンスＧｍ２のトランスコンダクタンス比は、上記式（２６）及び（２７）を用いて、下記式（２８）で与えられる。
（Ｇｍ１／Ｇｍ２）＝ＲＮ／（ｎ＊ＲＰ） …（２８）

前述した式（６）及び（７）を用いて、上記式（２８）の右辺項を変形すると、第１トランスコンダクタンスＧｍ１及び第２トランスコンダクタンスＧｍ２のトランスコンダクタンス比は、下記式（２９）で表される。
（Ｇｍ１／Ｇｍ２）
＝ＲＮｒｅｆ／（ｎ＊ＲＰｒｅｆ）＊（１−２６．９［％／ＧＰａ］＊σ） …（２９）

ここで、基準応力σｒｅｆにおけるトランスコンダクタンス比を１とするためには、設計定数ｎは、下記式（３０）で与えられる。
ｎ＝ＲＮ／ＲＰ …（３０）
上記式（３０）を満たす場合、第１トランスコンダクタンスＧｍ１及び第２トランスコンダクタンスＧｍ２のトランスコンダクタンス比は、下記式（３１）で与えられる。
（Ｇｍ１／Ｇｍ２）＝（１−２６．９［％／ＧＰａ］＊σ） …（３１）

上記式（３１）によれば、増幅率Ｇを決定する一要素である、第１トランスコンダクタンスＧｍ１及び第２トランスコンダクタンスＧｍ２のトランスコンダクタンス比は、−２６．９［％／ＧＰａ］であり、負の応力依存係数を有する。この応力依存係数は、第２の抵抗器４２の第１の抵抗器４１に対する抵抗比の−２６．９［％／ＧＰａ］と同じである。

また、半導体装置１Ａは、半導体装置１に対して、出力増幅回路３０及び分圧回路４０の部分は、実質的に相違しない。従って、半導体装置１Ａ全体の磁電変換係数（ＫＨ＊Ｇ）の応力依存係数は、下記式（３２）で与えられる。
ＫＨ＊Ｇ＝ＳＩ＊ＩＤＲＶ＊Ｇ
＝ＳＩｒｅｆ＊（１＋４５［％／ＧＰａ］＊σ）＊ＩＤＲＶ
＊（１−２６．９［％／ＧＰａ］＊σ）＊ｋ＊（ＲＮｒｅｆ／ＲＰｒｅｆ）
＊（１−２６．９［％／ＧＰａ］＊σ）
＝ＳＩｒｅｆ＊ＩＤＲＶ＊ｋ＊（ＲＮｒｅｆ／ＲＰｒｅｆ）
＊（１−８．８［％／ＧＰａ］＊σ） …（３２）

上記式（３２）より、半導体装置１Ａ全体の磁電変換係数（ＫＨ＊Ｇ）の応力依存係数は、−８．８［％／ＧＰａ］である。従って、半導体装置１Ａ全体の磁電変換係数の応力依存係数は、ホール素子１００が有する応力依存係数＋４５［％／ＧＰａ］に対して、過剰補償となっているため、符号は正から負に反転しているものの、絶対値では約１／５に抑圧されていることがわかる。

本実施形態によれば、第１のＯＴＡ７及び第２のＯＴＡ８のトランスコンダクタンス比と、第１の抵抗器４１及び第２の抵抗器４２を有する分圧回路４０の分圧比と、に応力依存性を付与することができるので、より大きな応力依存係数を得ることができる。従って、本実施形態によれば、回路規模が小さく、低消費電流で、ホール素子１００等の物理量センサ素子の感度の応力依存性を低減した半導体装置を提供することができる。
また、応力に対する変動の影響が大きいホール素子１００を物理量センサ素子として適用した場合においても、半導体装置１Ａ全体の磁電変換係数の応力依存係数は、ホール素子１００が有する応力依存係数＋４５［％／ＧＰａ］に対して、絶対値が約１／５と大きな抑圧効果を得ることができる。さらに、ホール電圧ＶＨから出力電圧ＶＯＵＴまでの増幅率Ｇは、上述したように、近似式を用いて、第１のＯＴＡ７のトランスコンダクタンスＧｍ１の応力依存係数と第２のＯＴＡ８のトランスコンダクタンスＧｍ２の応力依存係数との差と分圧回路４０の分圧比の応力依存係数との和で求めることができるため、回路設計が容易である。

また、半導体装置１Ａでは、第１の電圧−電流変換回路５１及び第２の電圧−電流変換回路５２を備えることなく、第１のトランスコンダクタンス増幅器のトランスコンダクタンスＧｍ１の第２のトランスコンダクタンス増幅器のトランスコンダクタンスＧｍ２に対するトランスコンダクタンス比（Ｇｍ１／Ｇｍ２）に応力応答性を付与することができる。このように、半導体装置１Ａでは、半導体装置１と比べて、回路規模がさらに小さく、さらに大きい応力依存係数を得ることができる。

なお、上述した実施形態では、第１の抵抗器４１及び第５の抵抗器４５がＰウェル抵抗で構成され、第２の抵抗器４２及び第６の抵抗器４６がＮウェル抵抗で構成される例を説明したが、本発明はこの例に限定されない。

第１の抵抗器４１がＮ型及びＰ型の一方である第１型のウェル抵抗で構成され、第２の抵抗器４２がＮ型及びＰ型の他方である第２型のウェル抵抗で構成されていてもよい。また、第５の抵抗器４５及び第６の抵抗器４６についても、第１の抵抗器４１及び第２の抵抗器４２と同様に、第５の抵抗器４５がＮ型及びＰ型の一方である第１型のウェル抵抗で構成され、第６の抵抗器４６がＮ型及びＰ型の他方である第２型のウェル抵抗で構成されていてもよい。

また、第５の抵抗器４５及び第６の抵抗器４６の各々は、ウェル抵抗の他、拡散抵抗、ポリシリコン抵抗、及び電界効果トランジスタの何れかから選択される少なくとも一つを含んで構成されていてもよい。この場合、第１の抵抗器４１がＮ型の素子を含むのであれば、第２の抵抗器４２は他方の型であるＰ型の素子を含むように構成し、第１の抵抗器４１がＰ型の素子を含むのであれば、第２の抵抗器４２は他方の型であるＮ型の素子を含むように構成する。第５の抵抗器４５及び第６の抵抗器４６についても、第１の抵抗器４１及び第２の抵抗器４２と同様である。

なお、本発明は、前述した実施形態そのままに限定されるものではなく、実施段階では、前述した例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更をすることができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、前述した実施形態において、半導体装置１、１Ａにおける増幅器が、差動入力／単相出力の構成例を説明したが、半導体装置１、１Ａは、後述する図４に示されるように、差動入力／差動出力のいわゆる完全差動型の増幅器を備えていてもよい。すなわち、半導体装置１、１Ａにおける出力増幅回路３０の代わりに出力増幅回路３０Ａを備える半導体装置を適用していてもよい。

図４は、実施形態に係る半導体装置であって、出力増幅回路３０Ａを含む完全差動型の増幅器を備える半導体装置１Ｂの一部を例示した概略図である。
半導体装置１Ｂは、２個の出力端を含む出力増幅回路３０Ａを備えるため、第１の出力端子２０２ａと、第２の出力端子２０２ｂと、を備えている。出力増幅回路３０Ａは、正相出力端及び逆相出力端を有している。正相出力端及び逆相出力端は、それぞれ、第１の出力端子２０２ａ及び第２の出力端子２０２ｂに接続されている。逆相出力端と第２の出力端子２０２ｂとを接続する電路上にはノードＮ１１が設定されている。ノードＮ１１とノードＮ４との間には、分圧回路４０Ａが接続されている。

分圧回路４０Ａは、分圧回路４０に対して、さらに第２の抵抗器４２が直列に接続されており、第１の分圧電圧としての電圧ＶＦＢＰ及び第２の分圧電圧としての電圧ＶＦＢＮを得る。電圧ＶＦＢＮは第３のＮＭＯＳトランジスタ１３のゲートに入力される。電圧ＶＦＢＰは第４のＮＭＯＳトランジスタ１４のゲートに入力される。半導体装置１Ｂは、半導体装置１、１Ａに対して、回路規模は増大するものの、優れた同相除去比特性が得られるため、外乱に対して頑健という利点がある。

前述した実施形態においては、第１の差動対５及び第２の差動対６における入力トランジスタを、ＮＭＯＳトランジスタで構成される例を説明したが、テール電流源をソース電流源とし、入力トランジスタがＰＭＯＳトランジスタで構成されてもよいし、ＮＭＯＳトランジスタ入力差動対とＰＭＯＳトランジスタ入力差動対の両者を並列に接続して構成した、いわゆるＲａｉｌ−Ｔｏ−Ｒａｉｌ入力段構成としてもよい。また、前述した実施形態においては、第１の差動対５、第２の差動対６、第１のＯＴＡ７及び第２のＯＴＡ８における入力トランジスタが、ＭＯＳトランジスタ（ＭＯＳＦＥＴ）で構成される例を説明したが、これに限定されない。第１〜４のＮＭＯＳトランジスタ１１〜１４は、ＭＯＳＦＥＴの代わりに、例えば、ＭＩＳ−ＦＥＴや接合型ＦＥＴ（ＪＦＥＴ）等のＭＯＳＦＥＴ以外の電界効果トランジスタ（ＦＥＴ）でもよい。

前述した実施形態において、ホール素子１００の感度の応力依存性を相殺するために好適な組み合わせとして、トランスコンダクタンス比（Ｇｍ１／Ｇｍ２）を決定するための抵抗の種類と、分圧回路４０における分圧比を決定するための抵抗の種類には、同じ組み合わせを用いたが、他の物理量センサの感度の応力依存性を相殺するのに好適な、異なる応力依存係数を実現するために、別の種類の抵抗の組み合わせを用いてもよい。
例えば、前述した実施形態において、第１の抵抗器４１及び第３の抵抗器４３は、どちらも同じＰ型の例を説明しているが、必ずしも同じ型である必要はない。例えば、第１の抵抗器４１がＮウェル抵抗で構成され、第３の抵抗器４３がＰウェル抵抗で構成されてもよい。この場合、第２の抵抗器４２はＰウェル抵抗で構成され、第４の抵抗器４４はＮウェル抵抗で構成される。また、第１の抵抗器４１及び第５の抵抗器４５は、どちらも同じＰ型の例を説明しているが、必ずしも同じ型である必要はない。例えば、第１の抵抗器４１がＮウェル抵抗で構成され、第５の抵抗器４５がＰウェル抵抗で構成されてもよい。この場合、第２の抵抗器４２はＰウェル抵抗で構成され、第４の抵抗器４４はＮウェル抵抗で構成される。

なお、Ｘ方向に配置される抵抗４１Ｘ〜４６Ｘ及びＹ方向に配置される抵抗４１Ｙ〜４６Ｙは、１個の抵抗素子で構成されていてもよいし、複数個の抵抗素子で構成されていてもよい。また、抵抗４１Ｘ〜４６Ｘ及び抵抗４１Ｙ〜４６Ｙの接続は、前述した例に限定されるものではない。

例えば、第１の抵抗器４１は、Ｘ方向に配置される抵抗４１Ｘの抵抗値（複数の抵抗素子で構成される場合、これらの合成抵抗値）と、Ｙ方向に配置される抵抗４１Ｙの抵抗値（複数の抵抗素子で構成される場合、これらの合成抵抗値）が等しければ、抵抗４１Ｘ及び抵抗４１Ｙの接続を、並列接続とするか直列接続とするかは問わない。Ｘ方向に配置される抵抗４１Ｘの抵抗値と、Ｙ方向に配置される抵抗４１Ｙの抵抗値が等しければ、第１の抵抗器４１全体の抵抗値を等方性応力に依存させることができるためである。上記第１の抵抗器４１における抵抗４１Ｘ及び抵抗４１Ｙの接続に関する内容は、第２〜第６の抵抗器４２〜４６における抵抗４２Ｘ〜４６Ｘ及び抵抗４２Ｙ〜４６Ｙの接続についても同様である。

なお、前述した実施形態では、ゲート接地増幅器としてのゲート接地増幅段とソース接地増幅器としてのソース接地増幅段との縦続接続によって構成される出力増幅回路３０を説明したが、これに限定されない。出力増幅回路３０は、ゲート接地増幅段及びソース接地増幅段の一方を用いて構成されていてもよい。

なお、前述した実施形態では、Ｐウェル抵抗及びＮウェル抵抗間のプロセスバラツキを補正する観点から、第１のカレントミラー回路８１及び第２のカレントミラー回路８２が、それぞれ、ミラー比を調整可能に構成されている例を説明したが、本発明はこの例に限定されない。例えば、第１のカレントミラー回路８１及び第２のカレントミラー回路８２の両方が、固定のミラー比を有する（調整不可な）構成でもよいし、第１のカレントミラー回路８１及び第２のカレントミラー回路８２の一方が、固定のミラー比を有する構成でもよい。
また、前述した実施形態において、第１の電圧−電流変換回路５１が第５のＮＭＯＳトランジスタ９１を備え、第２の電圧−電流変換回路５２が第６のＮＭＯＳトランジスタ９２を備える例を説明したが、これに限定されない。例えば、第５のＮＭＯＳトランジスタ９１及び第６のＮＭＯＳトランジスタ９２は、ＭＩＳ−ＦＥＴや接合型ＦＥＴ（ＪＦＥＴ）等のＭＯＳＦＥＴ以外のＦＥＴでもよい。

さらに、前述した実施形態では、物理量センサ素子の一例としてホール素子の場合を説明したが、本発明は、この例に限定されない。本発明は、ホール素子以外の他の磁気センサ素子、温度センサ、光センサ及び圧力センサ素子等の各種の物理量センサについてもホール素子の場合と同様に適用することができる。

１ 半導体装置
３ 第１の電源端子
４ 第２の電源端子
５ 第１の差動対
６ 第２の差動対
７ 第１のＯＴＡ
８ 第２のＯＴＡ
１１〜１４ 第１〜４のＮＭＯＳトランジスタ
２１〜２６ 第１〜６の電流源
３０ 出力増幅回路
４０ 分圧回路
４１〜４６ 第１〜６の抵抗器
４１Ｘ〜４６Ｘ （Ｘ方向に配置された）抵抗
４１Ｙ〜４６Ｙ （Ｙ方向に配置された）抵抗
５１ 第１の電圧−電流変換回路
５２ 第２の電圧−電流変換回路
７１ 第１の演算増幅器
７２ 第２の演算増幅器
９１ 第５のＮＭＯＳトランジスタ
９２ 第６のＮＭＯＳトランジスタ
１００ ホール素子
１０１〜１０４ 第１〜４の端子
２００ 半導体基板
２０１ 入力端子
２０２ 出力端子
Ｎ１〜Ｎ１２ ノード

Claims (15)

1. 半導体基板と、前記半導体基板の上に形成される、物理量センサ素子、前記物理量センサ素子の出力部と接続される増幅器、両端のうちの一端が前記増幅器の出力部に接続され、前記両端の電圧を分圧する分圧回路及び前記増幅器の出力部から出力される出力電圧を外部回路へ出力する少なくとも１個の出力端子と、を備える半導体装置であって、
   前記物理量センサ素子は、前記半導体基板に加わる応力に依存するセンサ出力信号を前記増幅器へ出力し、
   前記分圧回路は、前記半導体基板に加わる応力に対して依存性を示す、第１の抵抗体及び第２の抵抗体を有するとともに、前記増幅器の出力電圧に基づく電圧を発生させ、
   前記増幅器は、前記センサ出力信号が入力される第１の入力部と、
   前記増幅器の出力電圧に基づく電圧がフィードバックされて入力される第２の入力部と、
   前記半導体基板に加わる応力に対して依存性を示す第１のトランスコンダクタンスを有し、前記第１の入力部に入力される前記センサ出力信号と、前記第１のトランスコンダクタンスとに基づき、第１の電流を出力する第１のトランスコンダクタンス増幅器と、
   前記半導体基板に加わる応力に対して依存性を示す第２のトランスコンダクタンスを有し、前記第２の入力部に入力される電圧と、前記第２のトランスコンダクタンスとに基づき、第２の電流を出力する第２のトランスコンダクタンス増幅器と、
   前記第１の電流と前記第２の電流とが結合されて入力され、入力された電流に基づく電圧を出力するトランスインピーダンス増幅器と、
   前記トランスインピーダンス増幅器から出力される前記電圧を前記出力端子へ出力する前記出力部と、を有し、
   前記第１のトランスコンダクタンス、前記第２のトランスコンダクタンス及び前記第１の抵抗体の抵抗値及び前記第２の抵抗体の抵抗値の比で決定される分圧比が有する前記半導体基板に加わる応力に対する応力依存係数を、それぞれ、第１の応力依存係数、第２の応力依存係数及び第３の応力依存係数とする場合、前記増幅器の増幅率は、前記第１の応力依存係数と前記第２の応力依存係数の差と、前記第３の応力依存係数との和で近似される応力依存係数を有することを特徴とする半導体装置。
2. 前記分圧回路は、前記一端と第１の基準電圧を与えるノードに接続される他端とを含み、前記出力電圧と前記第１の基準電圧との電圧差を、前記分圧比を有する分圧電圧に分圧するように構成され、
   前記第２の入力部にフィードバックされて入力される電圧は、前記第１の基準電圧及び前記分圧電圧である請求項１に記載の半導体装置。
3. 少なくとも１個の前記出力端子は、第１の出力電圧を前記外部回路へ出力する第１の出力端子と第２の出力電圧を前記外部回路へ出力する第２の出力端子とを含み、
   前記増幅器は、前記第１の出力端子に接続される第１の出力端及び前記第２の出力端子に接続される第２の出力端を含み、
   前記分圧回路は、前記第１の出力端に接続される一端と前記第２の出力端に接続される他端とを含み、前記第１の出力電圧と前記第２の出力電圧との電圧差を、前記分圧比を有する第１の分圧電圧及び第２の分圧電圧に分圧するように構成され、
   前記第２の入力部にフィードバックされて入力される電圧は、前記第１の分圧電圧及び前記第２の分圧電圧である請求項１に記載の半導体装置。
4. 前記物理量センサ素子の前記出力部は、少なくとも第１の出力端及び第２の出力端を含んでおり、
   前記センサ出力信号は、前記第１の出力端から出力される第１のセンサ出力電圧と前記第２の出力端から出力される第２のセンサ出力電圧との電圧差を表す信号であって、
   前記第１のトランスコンダクタンス増幅器は、第１の電界効果トランジスタ及び第２の電界効果トランジスタを有し、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタにそれぞれ印加される前記第１のセンサ出力電圧及び前記第２のセンサ出力電圧の電圧差を前記第１の電流に変換し、
   前記第２のトランスコンダクタンス増幅器は、第３の電界効果トランジスタ及び第４の電界効果トランジスタを有し、前記第３の電界効果トランジスタ及び前記第４の電界効果トランジスタにそれぞれ印加される前記第１の分圧電圧及び前記第２の分圧電圧の電圧差を前記第２の電流に変換する請求項１に記載の半導体装置。
5. 前記第１のトランスコンダクタンス増幅器は、前記第１の電界効果トランジスタのソースと前記第２の電界効果トランジスタのソースとを接続した接続点と一端が接続される第１の電流源をさらに有し、
   前記第２のトランスコンダクタンス増幅器は、前記第３の電界効果トランジスタのソースと前記第４の電界効果トランジスタのソースとを接続した接続点と一端が接続される第２の電流源をさらに有し、
   前記第１の電流源及び前記第２の電流源は、それぞれ、前記半導体基板に加わる応力に対する第４の応力依存係数及び第５の応力依存係数を有する請求項４に記載の半導体装置。
6. 第２の基準電圧が入力される入力端子と、
   前記入力端子と接続される入力端と、前記半導体基板に加わる応力に対する第６の応力依存係数を有する第３の抵抗体と、前記第１の電流源と接続される出力端と、を有する第１の電圧−電流変換回路と、
   前記入力端子と接続される入力端と、前記半導体基板に加わる応力に対する第７の応力依存係数を有する第４の抵抗体と、前記第２の電流源と接続される出力端と、を有する第２の電圧−電流変換回路と、をさらに備え、
   前記第１の電圧−電流変換回路は、前記第２の基準電圧と前記第３の抵抗体の抵抗値との比に応じた第１の基準電流を前記出力端から出力し、
   前記第２の電圧−電流変換回路は、前記第２の基準電圧と、前記第４の抵抗体の抵抗値との比に応じた第２の基準電流を前記出力端から出力し、
   前記第１の電流源は、前記第１の基準電流に比例する電流を流すように構成され、
   前記第２の電流源は、前記第２の基準電流に比例する電流を流すように構成され、
   前記第６の応力依存係数及び前記第７の応力依存係数は、互いに異なるピエゾ係数である請求項５に記載の半導体装置。
7. 前記第１の電圧−電流変換回路は、第１の演算増幅器と、前記第１の演算増幅器の出力端及び前記第３の抵抗体を介して第２の電源端子と接続される第５の電界効果トランジスタと、をさらに有し、
   前記第１の演算増幅器の非反転入力端は、前記入力端子と接続され、前記第１の演算増幅器の反転入力端は、前記第５の電界効果トランジスタと前記第３の抵抗体の一端とが接続された接続点と接続され、
   前記第３の抵抗体の他端は前記第２の電源端子に接続され、
   前記第２の電圧−電流変換回路は、第２の演算増幅器と、前記第２の演算増幅器の出力端及び前記第４の抵抗体を介して前記第２の電源端子と接続される第６の電界効果トランジスタと、をさらに有し、
   前記第２の演算増幅器の非反転入力端は、前記入力端子と接続され、前記第２の演算増幅器の反転入力端は、前記第６の電界効果トランジスタと前記第４の抵抗体の一端とが接続された接続点と接続され、
   前記第４の抵抗体の他端は前記第２の電源端子に接続され、
   前記第１の基準電流は、前記第５の電界効果トランジスタのドレイン電流に比例し、
   前記第２の基準電流は、前記第６の電界効果トランジスタのドレイン電流に比例するように設定される請求項６に記載の半導体装置。
8. 前記第３の抵抗体及び前記第４の抵抗体の少なくとも一方は、前記半導体基板の基板面に平行な第１の方向に配置される抵抗と、前記基板面に平行な方向であって前記第１の方向に直交する第２の方向に配置される抵抗と、が接続されて構成される請求項６又は７に記載の半導体装置。
9. 前記第１のトランスコンダクタンス増幅器は、前記第１の電界効果トランジスタのソースと一端が接続される第１の電流源と、前記第２の電界効果トランジスタのソースと一端が接続される第２の電流源と、前記第１の電流源の一端と前記第２の電流源の一端とを接続する第３の抵抗体と、をさらに有し、
   前記第２のトランスコンダクタンス増幅器は、前記第３の電界効果トランジスタのソースと一端が接続される第３の電流源と、前記第４の電界効果トランジスタのソースと一端が接続される第４の電流源と、前記第３の電流源の一端と前記第４の電流源の一端とを接続する第４の抵抗体と、をさらに有し、
   前記第３の抵抗体及び前記第４の抵抗体は、それぞれ、前記半導体基板に加わる応力に対する第４の応力依存係数及び第５の応力依存係数を有し、前記第４の応力依存係数及び前記第５の応力依存係数は、互いに異なるピエゾ係数である請求項４に記載の半導体装置。
10. 前記第３の抵抗体及び前記第４の抵抗体の少なくとも一方は、前記半導体基板の基板面に平行な第１の方向に配置される抵抗と、前記基板面に平行な方向であって前記第１の方向に直交する第２の方向に配置される抵抗と、が接続されて構成される請求項９に記載の半導体装置。
11. 前記第３の抵抗体は、Ｎ型及びＰ型の一方である第１型の拡散抵抗、前記第１型のウェル抵抗、前記第１型のポリシリコン抵抗及び前記第１型の電界効果トランジスタの何れかから選択される少なくとも一つを含み、
    前記第４の抵抗体は、前記Ｎ型及びＰ型の一方に対する他方である第２型の拡散抵抗、前記第２型のウェル抵抗、前記第２型のポリシリコン抵抗及び前記第２型の電界効果トランジスタの何れかから選択される少なくとも一つを含む請求項６から１０の何れか１項に記載の半導体装置。
12. 前記第３の応力依存係数は、前記第１の抵抗体が有する第１のピエゾ係数と前記第２の抵抗体が有する第２のピエゾ係数と、を含み、
    前記第１の抵抗体及び前記第２の抵抗体の少なくとも一方は、前記半導体基板の基板面に平行な第１の方向に配置される抵抗と、前記基板面に平行な方向であって前記第１の方向に直交する第２の方向に配置される抵抗と、が接続されて構成される請求項１から１１の何れか１項に記載の半導体装置。
13. 前記物理量センサ素子は、ホール素子、温度センサ素子、光センサ素子及び圧力センサ素子から選択される何れか一つであることを特徴とする請求項１から１２の何れか１項に記載の半導体装置。
14. 前記トランスインピーダンス増幅器は、ゲート接地増幅器及びソース接地増幅器の少なくとも一方をさらに有する請求項１から１３の何れか１項に記載の半導体装置。
15. 前記第１の抵抗体は、Ｎ型及びＰ型の一方である第１型の拡散抵抗、前記第１型のウェル抵抗、前記第１型のポリシリコン抵抗及び前記第１型の電界効果トランジスタの何れかから選択される少なくとも一つを含み、
    前記第２の抵抗体は、前記Ｎ型及びＰ型の一方に対する他方である第２型の拡散抵抗、前記第２型のウェル抵抗、前記第２型のポリシリコン抵抗及び前記第２型の電界効果トランジスタの何れかから選択される少なくとも一つを含む請求項１から１４の何れか１項に記載の半導体装置。

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