JP2023139487A - 半導体装置 - Google Patents

Abstract

【課題】プロセス、電源電圧、温度の変動に対してロバストな半導体装置を提供する。【解決手段】半導体装置１００Ａは、電源端子３，４と、第１乃至第４の端子１１～１４を有するホール素子１０と、電流源２０，２１と、基準電圧源５０と、第２端２１２に接続されるドレインと、第２の端子１２に接続されるゲートと、ソースとを含むトランジスタ３０Ｎと、第２端２１２に接続されるドレインと、第４の端子１４に接続されるゲートと、ソースとを含むトランジスタ３１Ｎと、基準電圧源５０と、基準電圧源５０が接続される反転入力端子と、トランジスタ３０Ｎのソースとトランジスタ３１Ｎのソースとの接続点の電圧に基づいた電圧が入力される非反転入力端子と、出力端子６１とを有する演算増幅器６０と、第３の端子１３に接続されるドレインと、出力端子６１に接続されるゲートと、電源端子４に接続されるソースとを含む第３のトランジスタとを備える。【選択図】図１

Description

本発明は、半導体装置に関する。

ホール素子の駆動回路において、ホール素子から出力された同相電圧にバイアスをかけて帰還するホール素子同相帰還回路が提案されている（例えば、特許文献１を参照）。

米国特許出願公開第２０１４／０１０３９２１号明細書

上述したようなホール素子同相帰還回路を用いた場合、ホール素子から出力された同相電圧は、所定の基準電圧値に固定される。一方、ホール素子から出力された同相電圧が入力されるトランジスタの閾値電圧が、プロセス、電源電圧、温度の変動（ＰＶＴ変動；Process, Voltage, Temperature）により影響を受ける。上述したようなホール素子同相帰還回路では、ＰＶＴ変動の影響を受けても、ホール素子から出力される同相電圧は固定値で調整できない。したがって、ホール素子から出力された同相電圧が入力される後段増幅器の同相入力範囲が狭い場合、ＰＶＴ変動の影響を受けて当該同相入力範囲から外れてしまう場合が生じ得る。入力される後段増幅器の同相電圧が同相入力範囲から外れてしまった場合、正常に増幅動作できずに磁気センサ回路の検出感度が低下してしまう。

上述したようなホール素子同相帰還回路を用いた場合、同相電圧と所定の基準電圧とを比較することにより帰還をかける。したがって、従来技術によれば同相電圧の値は、温度が変化した場合であっても一定である。一方、同相電圧が入力される入力トランジスタの閾値電圧は温度の影響を受ける。したがって、従来技術によれば、温度変化により入力トランジスタの閾値電圧が変化した場合であっても同相電圧は変化しないため、温度によっては余裕度が小さくなってしまう。具体的には、温度が低くなると閾値電圧は高くなるため、同相電圧下限値も高くなり、下限余裕度が小さくなってしまう。特に閾値電圧がプロセスコーナー（Ｈｉコーナー）の場合にはＴｙｐ値のときよりも顕著である。

本発明は、このような状況に鑑みてなされたものであり、プロセス、電源電圧、温度の変動に対してロバストな半導体装置を提供することを目的とする。

本発明の一実施形態に係る半導体装置は、半導体基板を含む半導体装置であって、第１の電源電圧が供給される第１の電源端子と、第２の電源電圧が供給される第２の電源端子と、第１乃至第４の端子を有し、前記半導体基板に形成されるホール素子と、前記第１の電源端子に接続される第１端と、前記ホール素子の前記第１の端子に接続される第２端とを含む第１の電流源と、前記第１の電源端子に接続される第１端と、第２端とを含む第２の電流源と、前記第２の電流源の第２端に接続されるドレインと、前記ホール素子の前記第２の端子に接続されるゲートと、ソースとを含む第１のトランジスタと、前記第２の電流源の第２端及び前記第１のトランジスタのドレインに接続されるドレインと、前記ホール素子の前記第４の端子に接続されるゲートと、前記第１のトランジスタのソースに接続されるソースとを含む第２のトランジスタと、基準電圧源と、前記基準電圧源が接続される反転入力端子と、前記第１のトランジスタのソースと前記第２のトランジスタのソースとの接続点の電圧に基づいた電圧が入力される非反転入力端子と、出力端子とを有する演算増幅器と、前記ホール素子の前記第３の端子に接続されるドレインと、前記演算増幅器の出力端子に接続されるゲートと、前記第２の電源端子に接続されるソースとを含む第３のトランジスタと、を備える。

本発明によれば、プロセス、電源電圧、温度の変動に対してロバストな半導体装置を提供することができる。

実施形態に係る半導体装置の構成の一例を示す図である。 実施形態に係る半導体装置の構成の第１の変形例を示す図である。 実施形態に係る半導体装置が備える増幅器の同相入力範囲を説明するための図である。 実施形態に係る半導体装置の同相電圧範囲の上限余裕度ＭＧＮＰと下限余裕度ＭＧＮＮについて説明するための図である。 実施形態に係る半導体装置の温度毎の同相電圧範囲の余裕度の変化を説明する図である（レベルシフタ及びアンプ入力トランジスタの閾値電圧ＶＴＨがＴｙｐ値のとき）。 実施形態に係る半導体装置の温度毎の同相電圧範囲の余裕度の変化を説明する図である（レベルシフタ及びアンプ入力トランジスタの閾値電圧ＶＴＨがプロセスコーナーのとき）。 実施形態に係る半導体装置におけるブリーダ分圧比の調整方法を説明するための図である。 実施形態に係る半導体装置の第２の変形例の構成を示す図である。 実施形態に係る半導体装置の第３の変形例の構成を示す図である。

本発明に係る半導体装置について、好適な実施の形態を掲げ、添付の図面を参照しながら以下、詳細に説明する。

［半導体装置の回路構成］
図１は、実施形態に係る半導体装置の構成の一例を示す図である。同図を参照しながら、半導体装置１００Ａの構成の一例について説明する。半導体装置１００Ａは、半導体基板２を含む。半導体基板２上には、半導体製造プロセスにより磁気センサ回路１Ａが形成される。磁気センサ回路１Ａは、ホール素子１０と、レベルシフタ１１０と、増幅回路１３０と、トランジスタ３２Ｎと、電流源２０と、電流源２１と、差動増幅器７０Ａとを備える。

半導体装置１００Ａは、第１の電源端子としての電源端子３と、第２の電源端子としての電源端子４と、出力端子Ｔｏとを備える。電源端子３には、第１の電源電圧が供給される。図１には、第１の電源電圧を電圧ＶＤＤとして記載する。電源端子４には、第２の電源電圧が供給される。図１には、第２の電源電圧を電圧ＶＳＳとして記載する。出力端子Ｔｏは、差動増幅器７０Ａの出力端子に接続される。出力端子Ｔｏと差動増幅器７０Ａの出力端子との接続点は、磁気センサ回路１Ａの出力端子に相当する。

ホール素子１０は、鎖交する磁場を検出する検出部を含んでおり、半導体基板２に形成される。ホール素子１０は、例えば、半導体基板２の表面に直交する方向に沿って鎖交する磁場を検出する検出部を含む、いわゆる水平ホール素子（横型ホール素子）である。水平ホール素子は、半導体基板２の表面に直交する磁場を検出可能である。なお、図１等に例示されるホール素子１０は、水平ホール素子であるが、水平ホール素子に限定されない。半導体基板２の表面に対して平行する方向に沿って鎖交する磁場を検出する検出部を含む、いわゆる垂直ホール素子（縦型ホール素子）でもよい。すなわち、ホール素子１０は、水平ホール素子及び垂直ホール素子の何れか一方である。

ホール素子１０は、検出した磁場の強さに応じた差動出力信号を、出力電圧１０１及び出力電圧１０２として出力する。ホール素子１０は、近傍の磁場が弱い場合は出力電圧１０１及び出力電圧１０２に同相の電圧を出力し、近傍の磁場が強い場合は出力電圧１０１及び出力電圧１０２に逆相の電圧を出力する。以下の説明において、ホール素子１０により出力される同相の電圧を出力同相電圧ＶＣＭと記載する。

ホール素子１０から出力される電圧信号は数十μＶ～数ｍＶの微弱な電圧の信号である。このため、磁気センサ回路の信号対雑音電力（Ｓ／Ｎ）比を確保することは難しい。また、ホール素子１０から出力される電圧信号は、温度変化によって増減する。さらに、ホール素子１０を定電流源によって駆動する場合には、ホール素子から出力される電圧信号の出力同相電圧（コモンモード出力電圧）が、温度の変化によって変化する。これは、ホール素子から出力される信号は電圧信号であり、この電圧信号の出力同相電圧は、温度変化によって大きく変化するためである。半導体装置１００Ａは、以下に説明する構成を備えることにより、これらの変動による影響を低減するものである。

ホール素子１０は、第１の端子としての端子１１、第２の端子としての端子１２、第３の端子としての端子１３及び第４の端子としての端子１４を有する。端子１２は出力電圧１０１を、端子１４は出力電圧１０２を出力することにより、差動出力信号を出力する。端子１２及び端子１４は、それぞれ差動増幅器７０Ａの入力端子に接続される。端子１１は電流源２０に接続され、端子１３はトランジスタ３２Ｎのドレインに接続される。

第１の電流源としての電流源２０は、第１端２０１と第２端２０２とを有する。電流源２０の第１端２０１は、電源端子３に接続される。電流源２０の第２端２０２は、ホール素子１０の端子１１に接続される。第２の電流源としての電流源２１は、第１端２１１と第２端２１２とを有する。電流源２１の第１端２１１は、電源端子３に接続される。電流源２１の第２端２１２は、レベルシフタ１１０、より詳細には、後述するトランジスタ３０Ｎのドレイン及びトランジスタ３１Ｎのドレインに接続される。

レベルシフタ１１０は、第１のトランジスタとしてのトランジスタ３０Ｎと第２のトランジスタとしてのトランジスタ３１Ｎとを有する。トランジスタ３０Ｎ及びトランジスタ３１Ｎは、いずれもＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。トランジスタ３０Ｎのドレインは、電流源２１の第２端２１２及びトランジスタ３１Ｎのドレインに接続される。トランジスタ３０Ｎのゲートは、ホール素子１０の端子１２に接続される。トランジスタ３０Ｎのソースは、演算増幅器６０の非反転入力端子及びトランジスタ３１Ｎのソースに接続される。トランジスタ３１Ｎのドレインは、電流源２１の第２端２１２及びトランジスタ３０Ｎのドレインに接続される。トランジスタ３１Ｎのゲートは、ホール素子１０の端子１４に接続される。トランジスタ３１Ｎのソースは、演算増幅器６０の非反転入力端子及びトランジスタ３０Ｎのソースに接続される。

トランジスタ３０Ｎとトランジスタ３１Ｎとは、ソースを共通にする。トランジスタ３０Ｎのソースとトランジスタ３１Ｎのソースとの接続点を、共通ソース１０４とも記載する。共通ソース１０４には、ホール素子１０の出力同相電圧ＶＣＭと、トランジスタ３０Ｎ及びトランジスタ３１Ｎの閾値電圧ＶＴＨとの差の電圧（＝ＶＣＭ－ＶＴＨ）であるレベルシフト電圧（以下、「電圧ＶＳ」とする）が出力される。すなわち、トランジスタ３０Ｎとトランジスタ３１Ｎとは、ホール素子１０の出力電圧を閾値電圧ＶＴＨ分シフトさせるレベルシフタ１１０として機能する。

増幅回路１３０は、基準電圧源５０と演算増幅器６０とを備える。基準電圧源５０は、所定の基準電圧ＶＲＥＦを出力可能な直流電圧源である。基準電圧源５０の正極側端子は、演算増幅器６０の反転入力端子に接続され、負極側端子は電源端子４に接続される。演算増幅器６０は、反転入力端子(－)と、非反転入力端子(＋)と、出力端子６１とを備える。演算増幅器６０の反転入力端子には、基準電圧源５０の正極側端子が接続される。演算増幅器６０の非反転入力端子には、トランジスタ３０Ｎのソースとトランジスタ３１Ｎのソースとの接続点である共通ソース１０４の電圧に基づいた電圧が入力される。図１に示す一例においては、トランジスタ３０Ｎのソースとトランジスタ３１Ｎのソースとは、演算増幅器６０の非反転入力端子に直接接続される。演算増幅器６０の出力端子６１は、トランジスタ３２Ｎのゲートに接続される。

第３のトランジスタとしてのトランジスタ３２Ｎは、Ｎチャネル型のＭＯＳＦＥＴである。トランジスタ３２Ｎのドレインは、ホール素子１０の端子１３に接続される。トランジスタ３２Ｎのゲートは、演算増幅器６０の出力端子６１に接続される。トランジスタ３２Ｎのソースは、電源端子４に接続される。

差動増幅器７０Ａは、第１の入力トランジスタとしての入力トランジスタ７１Ｎと、第２の入力トランジスタとしての入力トランジスタ７２Ｎとを備える。入力トランジスタ７１Ｎ及び入力トランジスタ７２Ｎは、いずれもＮチャネル型のＭＯＳＦＥＴである。入力トランジスタ７１Ｎのゲートは、トランジスタ３１Ｎのゲートとホール素子１０の端子１２との接続点に接続される。入力トランジスタ７２Ｎのゲートは、トランジスタ３２Ｎのゲートとホール素子１０の端子１４との接続点に接続される。

［磁気センサ回路の動作］
次に、磁気センサ回路１Ａの動作について説明する。
ホール素子１０は電流源２０により定電流駆動される。電流源２１、トランジスタ３０Ｎ及びトランジスタ３１Ｎは、ソースフォロア回路を形成する。ソースフォロア回路は、電圧ＶＳを出力するレベルシフタとして機能する。電圧ＶＳは、ホール素子１０の出力同相電圧ＶＣＭと、トランジスタ３０Ｎ及びトランジスタ３１Ｎの閾値電圧ＶＴＨとの差の電圧となる。具体的には、電圧ＶＳは、以下の式（１）により表される。

ＶＳ＝ＶＣＭ－ＶＴＨ …（１）

演算増幅器６０の非反転入力端子には電圧ＶＳが入力され、反転入力端子には基準電圧ＶＲＥＦが入力される。演算増幅器６０は、電圧ＶＳと基準電圧ＶＲＥＦとが等しくなるよう負帰還をかける。すなわち、磁気センサ回路１Ａでは、電圧ＶＳを帰還電圧ＶＦＢとしている。演算増幅器６０により負帰還がかけられた結果、出力同相電圧ＶＣＭは、以下の式（２）で表される電圧に保たれる。すなわち、磁気センサ回路１Ａは、ホール素子１０の出力同相電圧ＶＣＭを所定の電圧に維持するよう動作する。

ＶＣＭ＝ＶＲＥＦ＋ＶＴＨ …（２）

また、出力同相電圧ＶＣＭを差動増幅器７０Ａの入力同相範囲ＩＣＭＲと連動させるために、入力トランジスタ７１Ｎ、入力トランジスタ７２Ｎ、トランジスタ３０Ｎ、及びトランジスタ３１Ｎは、同種のトランジスタ、又は同等の電気的特性を有するトランジスタであることが好適である。更に、これらのトランジスタは、同等の電気的特性を有するために、共通の製造工程を有することが好適である。ここで、トランジスタの電気的特性は、閾値電圧を含む。すなわち、入力トランジスタ７１Ｎ、入力トランジスタ７２Ｎ、トランジスタ３０Ｎ、及びトランジスタ３１Ｎは、それぞれ同じ閾値電圧を有する。

また、入力トランジスタ７１Ｎ、入力トランジスタ７２Ｎ、トランジスタ３０Ｎ、及びトランジスタ３１Ｎは、それぞれ電流密度を等しくしてオーバードライブ電圧を等しくすることが好適である。すなわち、トランジスタ３０Ｎ及びトランジスタ３１Ｎのゲート－ソース間に流れる電流の電流密度と、入力トランジスタ７１Ｎ及び入力トランジスタ７２Ｎのゲート－ソース間に流れる電流の電流密度とは、等しくなるよう設計されることが好適である。
更に、オーバードライブ電圧を等しくするため、Ｗ／Ｌ（チャネルサイズ比）当たりの電流密度が等しくなるよう設計されることが好適である。

［第１の変形例］
図２は、実施形態に係る半導体装置の構成の第１の変形例を示す図である。同図を参照しながら、半導体装置１００Ｂの構成の一例について説明する。半導体装置１００Ｂは、磁気センサ回路１Ａに代えて、半導体基板２上に磁気センサ回路１Ｂが形成される点において、半導体装置１００Ａとは異なる。磁気センサ回路１Ｂは、分圧回路１２０を更に備える点において磁気センサ回路１Ａとは異なる。半導体装置１００Ｂの説明において、半導体装置１００Ａと同様の構成については同様の符号を付すことにより説明を省略する場合がある。

分圧回路１２０は、第１の抵抗としての抵抗４０と、第２の抵抗としての抵抗４１とを備える。抵抗４０は、第１端４０１と第２端４０２とを有する。抵抗４０の第１端４０１は、共通ソース１０４に接続される。抵抗４０の第２端４０２は、抵抗４１の第１端４１１と演算増幅器６０の正極側入力端子に接続される。抵抗４１は、第１端４１１と第２端４１２とを有する。抵抗４１の第１端４１１は、抵抗４０の第２端４０２と接続される。抵抗４１の第２端４１２は、電源端子４に接続される。分圧回路１２０は、共通ソース１０４と電源端子４との間にブリーダ電流を流すブリーダ抵抗回路である。

トランジスタ３０Ｎのソースは、抵抗４０の第１端４０１及びトランジスタ３１Ｎのソースに接続される。トランジスタ３１Ｎのソースは、抵抗４０の第１端４０１及びトランジスタ３０Ｎのソースに接続される。演算増幅器６０の非反転入力端子には、抵抗４０の第２端４０２及び抵抗４１の第１端４１１の接続点、すなわちノードＮ１に接続される。

演算増幅器６０の非反転入力端子には電圧ＶＳに基づいた電圧として、電圧ＶＳを抵抗４０及び抵抗４１によって分圧した電圧、すなわちノードＮ１の電圧が入力される。演算増幅器６０の反転入力端子には基準電圧ＶＲＥＦが入力される。演算増幅器６０は、ノードＮ１の電圧と基準電圧ＶＲＥＦとが等しくなるよう負帰還をかける。磁気センサ回路１Ｂでは、ノードＮ１の電圧を帰還電圧ＶＦＢとしている。演算増幅器６０により負帰還がかけられた結果、出力同相電圧ＶＣＭは、以下の式（３）で表される電圧に保たれる。すなわち、磁気センサ回路１Ｂは、ホール素子１０の出力同相電圧ＶＣＭを所定の電圧に維持するよう動作する。なお、ブリーダ分圧比αは、電圧ＶＳに対するノードＮ１の電圧の割合であって、０＜α≦１である。

ＶＣＭ＝ＶＲＥＦ／α＋ＶＴＨ …（３）

ここで、基準電圧源５０の出力電圧である基準電圧ＶＲＥＦはばらつく場合がある。基準電圧ＶＲＥＦのばらつきは、ブリーダ分圧比αを変化させることにより調整することができる。図２に示す一例では、抵抗４０及び抵抗４１のうち、抵抗４０の抵抗値が可変であり、抵抗４０の抵抗値を変化させることによりブリーダ分圧比αを変化させることができる。なお、抵抗４０及び抵抗４１のうち、抵抗４１を可変抵抗としてもよいし、抵抗４０及び抵抗４１を可変抵抗としてもよい。すなわち、抵抗４０又は抵抗４１のうち、少なくとも一方の抵抗が可変抵抗であれば、０＜α≦１の範囲内でブリーダ分圧比αを調整可能となる。

抵抗４０の抵抗値は可変であり、後段の回路に基づいて決定されてもよい。後段の回路とは、図１及び図２に示す一例では、差動増幅器７０Ａの入力トランジスタ７１Ｎ及び入力トランジスタ７２Ｎである。抵抗４０の抵抗値の決定タイミングとしては、例えば工場出荷前であってもよい。具体的には、半導体装置１００Ｂのパッケージング前に所定の測定を行い、測定された結果に基づいてトリミング処理を行うことにより、抵抗４０の抵抗値を可変させてもよい。
また、抵抗４０及び抵抗４１と並列に不図示のスイッチＳＷを設け、分圧回路１２０のブリーダ分圧比αを切り替えてもよい。ブリーダ分圧比αは、例えば温度によって適応的に切り替えられてもよい。

［増幅器の同相入力範囲］
図３は、実施形態に係る半導体装置が備える増幅器の同相入力範囲を説明するための図である。まず、同図を参照しながら、差動増幅器７０Ａの回路構成の一例について説明する。
差動増幅器７０Ａは、入力トランジスタ７１Ｎと、入力トランジスタ７２Ｎと、負荷トランジスタ７３Ｐと、負荷トランジスタ７４Ｐと、テール電流源７５とを備える。

入力トランジスタ７１Ｎのゲート及び入力トランジスタ７２Ｎのゲートには、出力同相電圧ＶＣＭが入力される。具体的には、入力トランジスタ７１Ｎのゲートはホール素子１０の端子１２に接続され、入力トランジスタ７２Ｎのゲートは端子１４に接続される。入力トランジスタ７１Ｎのソース及び入力トランジスタ７２Ｎのソースは互いに接続される。入力トランジスタ７１Ｎのドレインは負荷トランジスタ７３Ｐのドレイン及びゲートに接続される。入力トランジスタ７２Ｎのドレインは、負荷トランジスタ７４Ｐのドレイン及び差動増幅器７０Ａの出力端子７６に接続される。すなわち、入力トランジスタ７２Ｎのドレイン電圧及び負荷トランジスタ７４Ｐのドレイン電圧が、差動増幅器７０Ａの出力電圧として出力端子７６に供給される。

負荷トランジスタ７３Ｐ及び負荷トランジスタ７４Ｐは、いずれもＰチャネル型のＭＯＳＦＥＴである。負荷トランジスタ７３Ｐのソース及び負荷トランジスタ７４Ｐのソースは互いに接続され、その接続点は電源端子３に接続される。負荷トランジスタ７３Ｐのゲート及び負荷トランジスタ７４Ｐのゲートは互いに接続され、その接続点は負荷トランジスタ７３Ｐのドレイン及び入力トランジスタ７１Ｎのドレインの接続点に接続される。負荷トランジスタ７３Ｐのドレインは入力トランジスタ７１Ｎのドレイン及び負荷トランジスタ７３Ｐのゲートに接続される。負荷トランジスタ７４Ｐのドレインは入力トランジスタ７２Ｎのドレイン及び差動増幅器７０Ａの出力端子７６に接続される。

テール電流源７５は、一端が入力トランジスタ７１Ｎのソース及び入力トランジスタ７２Ｎのソースの接続点に接続され、他端が電源端子４に接続される。入力トランジスタ７１Ｎのソース及び入力トランジスタ７２Ｎのソースの接続点の電位を電圧ＶＴＡＩＬと記載する。テール電流源７５が飽和領域動作するために最小限必要な両端の電位差は電圧ＶＤＳＡＴである。

次に、差動増幅器７０Ａの同相入力範囲について説明する。一般的なＮチャネル入力差動対で構成される増幅器において、利得の低下を起こさないよう飽和領域動作するための条件は以下の式（４）から式（７）に示す通りである。

ＶＤＳＡＴ＝ＶＣＭ－ＶＴＡＩＬ－ＶＴＨＮ＜ＶＧＰ－ＶＴＡＩＬ …（４）
ＶＴＡＩＬ＞ＶＤＳＡＴ …（５）
ＶＤＤ－ＶＧＰ－｜ＶＴＨＰ｜＜ＶＤＤ－ＶＧＰ …（６）
ＶＴＡＩＬ＝ＶＣＭ－ＶＴＨＮ－ＶＤＳＡＴ …（７）

ここで、式（４）は入力トランジスタ７１Ｎの飽和条件を表す式である。式（５）はテール電流源７５の飽和条件を表す式である。式（６）は負荷トランジスタ７３Ｐの飽和条件を表す式である。なお、負荷トランジスタ７３Ｐの閾値電圧絶対値｜ＶＴＨＰ｜は正の値をとるので（｜ＶＴＨＰ｜＞０）、式（６）が満足されることは明らかである。

ここで、式（５）に式（７）の電圧ＶＴＡＩＬを代入すると、以下の式（８）を得ることができる。さらに、式（８）を変形すると、以下の式（９）を得ることができる。

ＶＣＭ－ＶＴＨＮ－ＶＤＳＡＴ＞ＶＤＳＡＴ …（８）
ＶＣＭ＞ＶＴＨＮ＋２ＶＤＳＡＴ …（９）

すなわち、同相電圧下限値ＩＣＭＲＮは、以下の式（１０）のように定義することができる。

ＩＣＭＲＮ＝ＶＴＨＮ＋２ＶＤＳＡＴ …（１０）

また、式（４）を変形することにより式（１１）を得ることができ、式（１１）及び式（６）により式（１２）を得ることができる。さらに、Ｎチャネル型トランジスタの閾値電圧ＶＴＨＮとＰチャネル型トランジスタの閾値電圧絶対値｜ＶＴＨＰ｜との差である電圧ｄＶＴは、以下の式（１３）で表される。

ＶＣＭ＜ＶＧＰ－ＶＴＡＩＬ＋ＶＴＡＩＬ＋ＶＴＨＮ …（１１）
ＶＣＭ＜ＶＤＤ－|ＶＴＨＰ|－ＶＤＳＡＴ＋ＶＴＨＮ …（１２）
ｄＶＴ＝ＶＴＨＮ－|ＶＴＨＰ| …（１３）

したがって、式（１２）及び式（１３）より、同相電圧上限値ＩＣＭＲＰは、以下の式（１４）のように定義することができる。

ＩＣＭＲＰ＝ＶＤＤ－|ＶＴＨＰ|－ＶＤＳＡＴ＋ＶＴＨＮ＝ＶＤＤ－ＶＤＳＡＴ＋ｄＶＴ …（１４）

以上の計算により算出された同相電圧下限値ＩＣＭＲＮ及び同相電圧上限値ＩＣＭＲＰを比較すると、同相電圧下限値ＩＣＭＲＮは電源端子３の電圧ＶＤＤによらず電圧ＶＴＨＮの関数であることが分かる。一方、同相電圧上限値ＩＣＭＲＰは電源端子３の電圧ＶＤＤと電圧ｄＶＴの関数であることが分かる。すなわち。電源ラインからの狭小化の程度としては、同相電圧下限値ＩＣＭＲＮの方が顕著であることがわかる。換言すれば、上限側に比べ下限側の方が、余裕度が少ない。しかしながら本発明によれば、出力同相電圧ＶＣＭを同相電圧下限値ＩＣＭＲＮと連動させることにより、閾値電圧ＶＴＨのばらつきに対して下限余裕度ＭＧＮＮを確保することが可能となる。

［同相電圧範囲の余裕度］
次に、図４から図６を参照しながら、同相電圧範囲の余裕度について説明する。半導体装置１００Ａの場合についてはブリーダ分圧比α＝１の場合に相当するため、ブリーダ分圧比α＝１の場合を含む半導体装置１００Ｂの場合を例に説明する。

図４は、実施形態に係る半導体装置の同相電圧範囲の上限余裕度ＭＧＮＰと下限余裕度ＭＧＮＮについて説明するための図である。まず、同図を参照しながら差動増幅器７０Ａに入力される同相電圧の余裕度について説明する。同図の横軸は差動増幅器７０Ａの電源電圧を示し、縦軸は同相電圧を示す。差動増幅器７０Ａの電源電圧とは、電源端子３に供給される電圧ＶＤＤである。同図には、飽和領域動作可能な同相電圧範囲を示す。

飽和領域動作可能な同相電圧範囲とは、入力トランジスタ７１Ｎ及び入力トランジスタ７２Ｎが飽和領域動作可能な出力電圧１０１及び出力電圧１０２の電圧範囲である。出力電圧１０１及び出力電圧１０２の平均電圧である出力同相電圧ＶＣＭ及び同相電圧上限値ＩＣＭＲＰは、それぞれ、上述した式（３）及び式（１４）により決定される。

同相電圧上限値ＩＣＭＲＰは、図４に破線で示されるように差動増幅器７０Ａの電源電圧と連動して大きくなる。出力同相電圧ＶＣＭは、最低動作電圧ＶＤＤｍｉｎよりも高い電圧範囲において差動増幅器７０Ａの電源電圧に依存せず一定であるため、差動増幅器７０Ａの電源電圧が高くなるほど、上限余裕度ＭＧＮＰは大きくなる。

一方、同相電圧下限値ＩＣＭＲＮは、上述した式（１０）により決定される。同相電圧下限値ＩＣＭＲＮは、同図に破線で示されるように差動増幅器７０Ａの電源電圧に依存しないため、差動増幅器７０Ａの電源電圧が高くなっても、下限余裕度ＭＧＮＮは一定である。

次に、図５及び図６を参照しながら、温度毎の同相電圧範囲の余裕度の変化について説明する。図５は、トランジスタ３０Ｎ、トランジスタ３１Ｎ、入力トランジスタ７１Ｎ及び入力トランジスタ７２Ｎの閾値電圧ＶＴＨがＴｙｐ値のときの一例を示す。同図の説明において、横軸には温度を示し、縦軸には同相電圧を示す。

磁気センサ回路１Ａにおいては、ホール素子１０の出力電圧をトランジスタ３０Ｎ及びトランジスタ３１Ｎの閾値電圧ＶＴＨ分レベルシフト（降圧）させた電圧ＶＳと基準電圧ＶＲＥＦとを比較する。すなわち出力同相電圧ＶＣＭは、上述した式（３）で表され、温度Ｔａが低くなることに伴い閾値電圧ＶＴＨは高くなるため、温度Ｔａが低くなることに伴い出力同相電圧ＶＣＭも高くなる。一方、同相電圧下限値ＩＣＭＲＮは、上述した式（１０）により決定されるため、温度Ｔａが低くなることに伴い同相電圧下限値ＩＣＭＲＮも高くなる。このように、磁気センサ回路１Ａによれば、温度変化に応じて同相電圧下限値ＩＣＭＲＮが変化した場合であっても、下限余裕度ＭＧＮＮが小さくならない。

図６は、トランジスタ３０Ｎ、トランジスタ３１Ｎ、入力トランジスタ７１Ｎ及び入力トランジスタ７２Ｎの閾値電圧ＶＴＨがプロセスコーナー（Ｈｉコーナー）の場合の一例を示す。同図の説明において、横軸には温度を示し、縦軸には同相電圧を示す。トランジスタ３０Ｎ、トランジスタ３１Ｎ、入力トランジスタ７１Ｎ及び入力トランジスタ７２Ｎの閾値電圧ＶＴＨがプロセスコーナーの場合、Ｔｙｐ値の場合（図５参照）と比べると、上限余裕度ＭＧＮＰが小さくなる。同相電圧上限値ＩＣＭＲＰは、上述した式（１４）により決定されるため、電源端子３の電圧ＶＤＤより大きい。したがって、温度Ｔａが低くなることに伴い上限余裕度ＭＧＮＰが小さくなったとしても、出力同相電圧ＶＣＭが同相電圧上限値ＩＣＭＲＰを上回ることは無い。

また、下限余裕度ＭＧＮＮについては、Ｔｙｐ値の場合と比べると、より大きくなっている。プロセスコーナーの場合もＴｙｐ値の場合と同様に同相電圧下限値ＩＣＭＲＮが高くなった場合であっても、出力同相電圧ＶＣＭも同相電圧下限値ＩＣＭＲＮと連動して高くなるため、下限余裕度ＭＧＮＮが保たれる。したがって、本実施形態によれば、基準電圧ＶＲＥＦの設計値を高く設定しなくてよいため、上限余裕度ＭＧＮＰを保つことができる。また、同相電圧下限値ＩＣＭＲＮが高くなったとしても、出力同相電圧ＶＣＭも同相電圧下限値ＩＣＭＲＮと連動して高くなるため、下限余裕度ＭＧＮＮを保つことができる。

［半導体装置の調整方法］
図７は、実施形態に係る半導体装置におけるブリーダ分圧比の調整方法を説明するための図である。同図を参照しながら、ブリーダ分圧比αの調整方法について説明する。同図には、横軸を基準電圧源５０の出力電圧である基準電圧ＶＲＥＦ、縦軸を出力同相電圧ＶＣＭとして示す。

従来技術によれば、基準電圧ＶＲＥＦと出力同相電圧ＶＣＭとは比例関係にあったため、基準電圧ＶＲＥＦと出力同相電圧ＶＣＭとの関係は、直線Ｌ１となる。すなわち、基準電圧ＶＲＥＦが大きくなることに伴い、出力同相電圧ＶＣＭも大きくなる。この場合、基準電圧ＶＲＥＦがＰＶＴ変動等によって変動した場合、同相電圧上限値ＩＣＭＲＰから同相電圧下限値ＩＣＭＲＮの範囲を超える場合がある。具体的には、直線Ｌ１で示した基準電圧ＶＲＥＦと、破線で示した同相電圧下限値ＩＣＭＲＮとの交点より基準電圧ＶＲＥＦが小さい場合、下限余裕度ＭＧＮＮが負の値となり、誤動作を起こす場合がある。

一方、本実施形態によれば、ブリーダ分圧比αを調整することにより出力同相電圧ＶＣＭの値を調整することが可能である。具体的には、ＶＲＥＦ／αが一定値となるようにブリーダ分圧比αが調整される。ＶＲＥＦ／αが一定値であれば、出力同相電圧ＶＣＭは式（３）に示した通りであるため、出力同相電圧ＶＣＭも一定の値となる。なお、閾値電圧ＶＴＨについては、同相電圧下限値ＩＣＭＲＮと連動するため、調整が不要である。

本実施形態によれば、基準電圧源５０の出力値である基準電圧ＶＲＥＦがＰＶＴ変動等によって変動した場合であっても、ブリーダ分圧比αを調整することにより、出力同相電圧ＶＣＭを調整することができるため、上限余裕度ＭＧＮＰと下限余裕度ＭＧＮＮとを一定の値以上に維持することができる。

ここで、式（１４）に式（１３）を代入することにより、以下の式（１８）を得ることができる。

ＩＣＭＲＰ＝ＶＤＤ－|ＶＴＨＰ|－ＶＤＳＡＴ＋ＶＴＨＮ …（１８）

したがって、上限余裕度ＭＧＮＰは、以下の式（１９）により表される。一方、下限余裕度ＭＧＮＮは、以下の式（２０）により表される。

ＭＧＮＰ＝（ＩＣＭＲＰ）－ＶＣＭ＝ＶＤＤ－|ＶＴＨＰ|－ＶＤＳＡＴ－ＶＲＥＦ/α …（１９）
ＭＧＮＮ＝ＶＣＭ－（ＩＣＭＲＮ）＝ＶＲＥＦ／α－２ＶＤＳＡＴ …（２０）

上限余裕度ＭＧＮＰを表す式（１９）及び下限余裕度ＭＧＮＮを表す式（２０）は、何れも項「ＶＲＥＦ／α」を含んでいるので、ブリーダ分圧比αを調整することによって、上限余裕度ＭＧＮＰ及び下限余裕度ＭＧＮＮの調整が可能となる。以上より、基準電圧ＶＲＥＦのバラツキに応じてブリーダ分圧比αを調整することによって、上限余裕度ＭＧＮＰと下限余裕度ＭＧＮＮのバランスを取ることが可能となる。

［実施形態のまとめ］
以上説明した実施形態によれば、半導体装置１００Ａは、トランジスタ３０Ｎ及びトランジスタ３１Ｎを備えることによりホール素子１０の出力同相電圧ＶＣＭを閾値電圧ＶＴＨ分レベルシフトさせる。また、半導体装置１００Ａは、基準電圧源５０、演算増幅器６０及びトランジスタ３２Ｎを備えることにより、所定の基準電圧ＶＲＥＦとレベルシフトした電圧ＶＳとを比較し負帰還をかける。本実施形態によれば、出力同相電圧ＶＣＭをソースフォロア回路によりレベルシフトしているため、出力同相電圧ＶＣＭは閾値電圧ＶＴＨに依存する。閾値電圧ＶＴＨはＰＶＴ変動による影響を受けやすいため、出力同相電圧ＶＣＭもＰＶＴ変動による影響を受ける。したがって、後段（ホール素子１０の端子１２及び端子１４）に接続される差動増幅器７０Ａの同相入力範囲がＰＶＴ変動による影響を受けた場合であっても、出力同相電圧ＶＣＭも同様にＰＶＴ変動による影響を受ける。したがって、本実施形態によれば、半導体装置１００Ａは、ＰＶＴ変動によらず正常に増幅動作することができる。すなわち、ＰＶＴ変動に対してロバストな半導体装置１００Ａを提供することができる。
また、本実施形態によれば、ソースフォロア回路によりレベルシフタ１１０を構成するため、比較的簡易な構成でホール素子の１０出力同相電圧ＶＣＭを次段の差動増幅器７０Ａの同相入力範囲と連動させることができる。したがって、回路構成の複雑化を招くことなく差動増幅器７０Ａの同相入力範囲仕様を緩和することができる。

また、上述した実施形態によれば、半導体装置１００Ａは、差動増幅器７０Ａを更に備え、差動増幅器７０Ａは入力トランジスタ７１Ｎ及び入力トランジスタ７２Ｎを備える。したがって、入力トランジスタ７１Ｎ及び入力トランジスタ７２ＮがＰＶＴ変動による影響を受けた場合であっても、トランジスタ３０Ｎ及びトランジスタ３１Ｎも同様にＰＶＴ変動による影響を受けるため、出力同相電圧ＶＣＭも同様にＰＶＴ変動による影響を受ける。したがって、本実施形態によれば、半導体装置１００Ａは、ＰＶＴ変動によらず正常に増幅動作することができる。

また、上述した実施形態によれば、トランジスタ３０Ｎ、トランジスタ３１Ｎ、入力トランジスタ７１Ｎ及び入力トランジスタ７２Ｎは、同じ閾値電圧ＶＴＨを有する。したがって、入力トランジスタ７１Ｎ及び入力トランジスタ７２ＮがＰＶＴ変動による影響を受けて同相入力範囲がシフトした場合、ホール素子１０の出力同相電圧ＶＣＭも同じく閾値電圧ＶＴＨの関数になっているためＰＶＴ変動による影響を受けてシフトする。したがって、本実施形態によれば、半導体装置１００Ａは、ＰＶＴ変動によらず正常に増幅動作することができる。

また、上述した実施形態によれば、トランジスタ３０Ｎ、トランジスタ３１Ｎ、入力トランジスタ７１Ｎ及び入力トランジスタ７２Ｎが、ゲート－ソース間に流れる電流の電流密度が等しくなるよう設計されている。すなわち、トランジスタ３０Ｎ及びトランジスタ３１Ｎと、入力トランジスタ７１Ｎ及び入力トランジスタ７２Ｎとは、ゲート－ソース間に流れる電流の電流密度を等しくしてオーバードライブ電圧が等しくなるよう構成されている。したがって、入力トランジスタ７１Ｎ及び入力トランジスタ７２ＮがＰＶＴ変動による影響を受けて同相入力範囲がシフトした場合、ホール素子１０の出力同相電圧ＶＣＭもＰＶＴ変動による影響を受けてシフトする。本実施形態によれば、半導体装置１００Ａは、ＰＶＴ変動によらず正常に増幅動作することができる。

また、上述した実施形態によれば、半導体装置１００Ｂは分圧回路１２０を更に備えることにより、電圧ＶＳをブリーダ分圧比αにより分圧した電圧である帰還電圧ＶＦＢを演算増幅器６０の非反転入力端子に入力する。分圧回路１２０を備える半導体装置によれば、ブリーダ分圧比αの調整が可能なので、ＰＶＴ変動の影響を受けたとしても、ブリーダ分圧比αを調整することにより、差動増幅器７０Ａの同相入力範囲に合わせて出力同相電圧ＶＣＭの値を調整することができる。すなわち、ＰＶＴ変動に対してロバストな半導体装置１００Ｂを提供することができる。

また、上述した実施形態によれば、分圧回路１２０を構成する抵抗４０と抵抗４１のうち、少なくとも一方の抵抗は抵抗値を調整可能な可変抵抗である。したがって、本実施形態によれば、半導体装置１００Ｂをパッケージングする前に行われる所定の測定により必要が生じた場合、トリミング等により可変抵抗の抵抗値を可変させることによりブリーダ分圧比αを調整することができる。

また、上述した実施形態によれば、ホール素子１０は、半導体基板２の表面に直交する磁場を検出する水平ホール素子、又は半導体基板２の表面に平行な磁場を検出する垂直ホール素子である。すなわち、ホール素子１０は、水平ホール素子であっても、垂直ホール素子であってもよい。したがって、本実施形態によれば、半導体装置１００Ａは、半導体基板２の表面に直交する磁場であっても、半導体基板２の表面に平行な磁場であっても、検出することができる。

［第２の変形例］
図８は、実施形態に係る半導体装置の第２の変形例の構成を示す図である。同図を参照しながら、半導体装置１００Ｃの構成の一例について説明する。半導体装置１００Ｃは、磁気センサ回路１Ｂに代えて、半導体基板２上に磁気センサ回路１Ｃが形成される点において、半導体装置１００Ｂとは異なる。磁気センサ回路１Ｃは、磁気センサ回路１Ｂと比較して相補的な関係を有する。すなわち、磁気センサ回路１ＢがＮチャネル型のＭＯＳＦＥＴを用いて構成されるのに対し、磁気センサ回路１ＣはＰチャネル型のＭＯＳＦＥＴを用いて構成される。半導体装置１００Ｃの説明において、半導体装置１００Ｂと同様の構成については同様の符号を付すことにより説明を省略する場合がある。

なお、第２の変形例として分圧回路１２０Ｃを有する半導体装置１００Ｃを例示して説明するが、Ｎチャネル型のＭＯＳＦＥＴを用いる場合と同様、分圧回路１２０Ｃを有しない構成を採用してもよい。

磁気センサ回路１Ｃはレベルシフタ１１０に代えてレベルシフタ１１０Ｃを備える点において磁気センサ回路１Ｂとは異なる。レベルシフタ１１０Ｃは、トランジスタ３０Ｐとトランジスタ３１Ｐとを備える。トランジスタ３０Ｐ及びトランジスタ３１Ｐは、いずれもＰチャネル型のＭＯＳＦＥＴである。トランジスタ３０Ｐのドレインは、電流源２１の第２端２１２及びトランジスタ３１Ｐのドレインに接続される。トランジスタ３０Ｐのゲートは、ホール素子１０の端子１２に接続される。トランジスタ３０Ｐのソースは、抵抗４０Ｃ及びトランジスタ３１Ｐのソースに接続される。トランジスタ３１Ｐのドレインは、電流源２１の第２端２１２及びトランジスタ３０Ｐのドレインに接続される。トランジスタ３１Ｐのゲートは、ホール素子１０の端子１４に接続される。トランジスタ３１Ｐのソースは、抵抗４０Ｃ及びトランジスタ３０Ｐのソースに接続される。

また、磁気センサ回路１Ｃは分圧回路１２０に代えて分圧回路１２０Ｃを備える点において磁気センサ回路１Ｂとは異なる。分圧回路１２０Ｃは、抵抗４０Ｃと抵抗４１Ｃとを備える。抵抗４０Ｃは、第１端４０１Ｃと第２端４０２Ｃとを有する。抵抗４０Ｃの第１端４０１Ｃは、共通ソース１０４Ｃに接続される。抵抗４０Ｃの第２端４０２Ｃは、抵抗４１Ｃの第１端４１１Ｃと演算増幅器６０の正極側入力端子に接続される。抵抗４１Ｃは、第１端４１１Ｃと第２端４１２Ｃとを有する。抵抗４１Ｃの第１端４１１Ｃは、抵抗４０Ｃの第２端４０２Ｃと接続される。抵抗４１Ｃの第２端４１２Ｃは、電源端子３に接続される。分圧回路１２０Ｃは、共通ソース１０４Ｃと電源端子３との間にブリーダ電流を流すブリーダ抵抗回路である。

また、磁気センサ回路１Ｃは基準電圧源５０に代えて基準電圧源５０Ｃを備える点において磁気センサ回路１Ｂとは異なる。基準電圧源５０Ｃは、所定の電圧を出力可能な直流電圧源である。基準電圧源５０Ｃの正極側端子は電源端子３に接続され、基準電圧源５０Ｃの負極側端子は演算増幅器６０の非反転入力端子に接続される。

また、磁気センサ回路１Ｃはトランジスタ３２Ｎに代えてトランジスタ３２Ｐを備える点において磁気センサ回路１Ｂとは異なる。トランジスタ３２ＰはＰチャネル型のＭＯＳＦＥＴである。トランジスタ３２Ｐのドレインは、ホール素子１０の端子１３に接続される。トランジスタ３２Ｐのゲートは、演算増幅器６０の出力端子６１に接続される。トランジスタ３２Ｐのソースは、電源端子３に接続される。

また、磁気センサ回路１Ｃは差動増幅器７０Ａに代えて差動増幅器７０Ｃを備える点において磁気センサ回路１Ｂとは異なる。差動増幅器７０Ｃは、入力トランジスタ７１Ｐと、入力トランジスタ７２Ｐとを備える。入力トランジスタ７１Ｐ及び入力トランジスタ７２Ｐは、いずれもＰチャネル型のＭＯＳＦＥＴである。入力トランジスタ７１Ｐのゲートは、トランジスタ３１Ｐのゲートとホール素子１０の端子１２との接続点に接続される。入力トランジスタ７２Ｐのゲートは、トランジスタ３２Ｐのゲートとホール素子１０の端子１４との接続点に接続される。

なお、差動増幅器７０Ｃの詳細な回路図については説明を省略する。差動増幅器７０Ｃの構成は、図３を参照しながら説明した差動増幅器７０Ａの構成と相補的な関係を有する。

［第３の変形例］
図９は、実施形態に係る半導体装置の第３の変形例の構成を示す図である。同図を参照しながら、第３の変形例に係る半導体装置の構成の一例について説明する。第３の変形例に係る半導体装置が備える磁気センサ回路は、電流源２０とホール素子１０及びホール素子１０と差動増幅器７０Ａの間に、複数の開閉可能なスイッチＳＰ１～ＳＰ４、ＳＮ１～ＳＮ４、及びＳＳ１～ＳＳ４を有するスイッチ群８０をさらに備える点において異なる。

第３の変形例においては、複数のスイッチＳＰ１～ＳＰ４、ＳＮ１～ＳＮ４、及びＳＳ１～ＳＳ４の開閉状態を、順次、時分割的に切り替えることができ、規則的なシグナルとオフセットのパターンを取り出して信号処理することができる。すなわち、第３の変形例においては、スピニングカレント法を適用することができ、ホール素子１０のオフセット電圧をキャンセルすることができる。一方、スピニングカレント法を適用しない場合、例えば、図９に示されるように、スイッチＳＰ１、ＳＮ１、ＳＳ２及びＳＳ３を閉じた状態、他のスイッチＳＰ２～ＳＰ４、ＳＮ２～ＳＮ４、ＳＳ１及びＳＳ４を開いた状態を維持すれば、半導体装置１００Ｃを実質的に半導体装置１００Ａとして適用できる。

なお、第３の変形例において、スピニングカレント法は、第２の変形例において説明した半導体装置１００Ｃに用いられてもよい。

以上、本発明を実施するための形態について、好適な実施形態を掲げて説明したが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形及び置換を加えることができる。また、上述した各実施形態及び各例に記載の構成を組み合わせる等、上述した各実施形態及び各例以外にも様々な形態を適用してもよい。

１００Ａ、１００Ｂ、１００Ｃ…半導体装置
１Ａ、１Ｂ、１Ｃ…磁気センサ回路
２…半導体基板
３…電源端子（第１の電源端子）
４…電源端子（第２の電源端子）
１０…ホール素子
１１、１２、１３、１４…端子（第１乃至第４の端子）
２０、２１…電流源（第１の電流源、第２の電流源）
３０Ｎ、３１Ｎ、３２Ｎ、３０Ｐ、３１Ｐ、３２Ｐ…トランジスタ（第１乃至第３のトランジスタ）
４０、４１、４０Ｃ、４１Ｃ…抵抗（第１の抵抗、第２の抵抗）
５０、５０Ｃ…基準電圧源
６０…演算増幅器
６１…（演算増幅器の）出力端子
７０Ａ、７０Ｃ…差動増幅器
７１Ｎ、７２Ｎ、７１Ｐ、７２Ｐ…入力トランジスタ

Claims (7)

1. 半導体基板を含む半導体装置であって、
   第１の電源電圧が供給される第１の電源端子と、
   第２の電源電圧が供給される第２の電源端子と、
   第１乃至第４の端子を有し、前記半導体基板に形成されるホール素子と、
   前記第１の電源端子に接続される第１端と、前記ホール素子の前記第１の端子に接続される第２端とを含む第１の電流源と、
   前記第１の電源端子に接続される第１端と、第２端とを含む第２の電流源と、
   前記第２の電流源の第２端に接続されるドレインと、前記ホール素子の前記第２の端子に接続されるゲートと、ソースとを含む第１のトランジスタと、
   前記第２の電流源の第２端及び前記第１のトランジスタのドレインに接続されるドレインと、前記ホール素子の前記第４の端子に接続されるゲートと、前記第１のトランジスタのソースに接続されるソースとを含む第２のトランジスタと、
   基準電圧源と、
   前記基準電圧源が接続される反転入力端子と、前記第１のトランジスタのソースと前記第２のトランジスタのソースとの接続点の電圧に基づいた電圧が入力される非反転入力端子と、出力端子とを有する演算増幅器と、
   前記ホール素子の前記第３の端子に接続されるドレインと、前記演算増幅器の出力端子に接続されるゲートと、前記第２の電源端子に接続されるソースとを含む第３のトランジスタと、
   を備える半導体装置。
2. 前記第１のトランジスタのゲートと前記ホール素子の前記第２の端子との接続点に接続されるゲートを含む第１の入力トランジスタと、
   前記第２のトランジスタのゲートと前記ホール素子の前記第４の端子との接続点に接続されるゲートを含む第２の入力トランジスタとを有する差動増幅器をさらに備える
   請求項１に記載の半導体装置。
3. 前記第１のトランジスタと、前記第２のトランジスタと、前記第１の入力トランジスタと、前記第２の入力トランジスタとは、同じ閾値電圧を有する
   請求項２に記載の半導体装置。
4. 前記第１のトランジスタと、前記第２のトランジスタと、前記第１の入力トランジスタと、前記第２の入力トランジスタとは、ゲート－ソース間に流れる電流の電流密度が等しくなるよう設計されたトランジスタである
   請求項２又は請求項３に記載の半導体装置。
5. 前記第１のトランジスタのソースと前記第２のトランジスタのソースとの接続点に接続される第１端と、第２端とを有する第１の抵抗と、
   前記第１の抵抗の第２端及び前記演算増幅器の非反転入力端子と接続される第１端と、前記第２の電源端子に接続される第２端とを有する第２の抵抗とを更に備え、
   前記第１のトランジスタのソースと前記第２のトランジスタのソースとの接続点の電圧に基づいた電圧は、前記第１のトランジスタのソースと前記第２のトランジスタのソースとの接続点の電圧が前記第１の抵抗及び前記第２の抵抗により分圧された電圧である
   請求項１から請求項４のいずれか一項に記載の半導体装置。
6. 前記第１の抵抗と前記第２の抵抗のうち、少なくとも一方の抵抗は、抵抗値を調整可能な可変抵抗である
   請求項５に記載の半導体装置。
7. 前記ホール素子は、前記半導体基板の表面に直交する磁場を検出する水平ホール素子、又は前記半導体基板の表面に平行な磁場を検出する垂直ホール素子である、
   請求項１から請求項６のいずれか一項に記載の半導体装置。

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