KR20200110238A - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR20200110238A KR20200110238A KR1020200031147A KR20200031147A KR20200110238A KR 20200110238 A KR20200110238 A KR 20200110238A KR 1020200031147 A KR1020200031147 A KR 1020200031147A KR 20200031147 A KR20200031147 A KR 20200031147A KR 20200110238 A KR20200110238 A KR 20200110238A
- Authority
- KR
- South Korea
- Prior art keywords
- resistor
- voltage
- current
- output
- stress
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
- G01L1/00—Measuring force or stress, in general
- G01L1/18—Measuring force or stress, in general using properties of piezo-resistive materials, i.e. materials of which the ohmic resistance varies according to changes in magnitude or direction of force applied to the material
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D5/00—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable
- G01D5/12—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means
- G01D5/14—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage
- G01D5/142—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage using Hall-effect devices
- G01D5/145—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing the magnitude of a current or voltage using Hall-effect devices influenced by the relative movement between the Hall device and magnetic fields
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R33/00—Arrangements or instruments for measuring magnetic variables
- G01R33/0023—Electronic aspects, e.g. circuits for stimulation, evaluation, control; Treating the measured signals; calibration
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D21/00—Measuring or testing not otherwise provided for
- G01D21/02—Measuring two or more variables by means not covered by a single other subclass
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D3/00—Indicating or recording apparatus with provision for the special purposes referred to in the subgroups
- G01D3/028—Indicating or recording apparatus with provision for the special purposes referred to in the subgroups mitigating undesired influences, e.g. temperature, pressure
- G01D3/036—Indicating or recording apparatus with provision for the special purposes referred to in the subgroups mitigating undesired influences, e.g. temperature, pressure on measuring arrangements themselves
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R33/00—Arrangements or instruments for measuring magnetic variables
- G01R33/0023—Electronic aspects, e.g. circuits for stimulation, evaluation, control; Treating the measured signals; calibration
- G01R33/0029—Treating the measured signals, e.g. removing offset or noise
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R33/00—Arrangements or instruments for measuring magnetic variables
- G01R33/007—Environmental aspects, e.g. temperature variations, radiation, stray fields
- G01R33/0082—Compensation, e.g. compensating for temperature changes
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R33/00—Arrangements or instruments for measuring magnetic variables
- G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
- G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
- G01R33/07—Hall effect devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R33/00—Arrangements or instruments for measuring magnetic variables
- G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
- G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
- G01R33/07—Hall effect devices
- G01R33/072—Constructional adaptation of the sensor to specific applications
- G01R33/075—Hall devices configured for spinning current measurements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/228—A measuring circuit being coupled to the input of an amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45138—Two or more differential amplifiers in IC-block form are combined, e.g. measuring amplifiers
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Health & Medical Sciences (AREA)
- Environmental & Geological Engineering (AREA)
- Toxicology (AREA)
- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
[과제] 면적 및 소비 전류를 억제하면서 물리량을 정밀도가 양호하게 검출하는 반도체 장치를 제공한다.
[해결 수단] 반도체 장치는, 홀 소자, 제 1 차동쌍, 제 2 차동쌍, 출력 증폭 회로 및 분압 회로를 구비한다. 홀 소자는, 반도체 기판에 가해지는 응력에 의존하는 신호를 제 1 차동쌍에 출력한다. 분압 회로는, 응력에 의존하는 분압비를 갖는 분압 전압으로 분압한다. 제 1 차동쌍은, 상기 신호에 기초하여 제 1 전류를 출력한다. 제 2 차동쌍은, 상기 분압 전압과 기준 전압에 기초하여 제 2 전류를 출력한다. 출력 증폭 회로는, 제 1, 2 의 전류에 기초하는 전압을 출력한다. 출력 증폭 회로의 증폭률이 갖는 상기 응력의 의존 계수는, 제 1, 2 의 차동쌍의 각 트랜스 컨덕턴스의 상기 응력의 의존 계수의 차와, 상기 분압비가 갖는 상기 응력의 의존 계수의 합으로 근사된다.
[해결 수단] 반도체 장치는, 홀 소자, 제 1 차동쌍, 제 2 차동쌍, 출력 증폭 회로 및 분압 회로를 구비한다. 홀 소자는, 반도체 기판에 가해지는 응력에 의존하는 신호를 제 1 차동쌍에 출력한다. 분압 회로는, 응력에 의존하는 분압비를 갖는 분압 전압으로 분압한다. 제 1 차동쌍은, 상기 신호에 기초하여 제 1 전류를 출력한다. 제 2 차동쌍은, 상기 분압 전압과 기준 전압에 기초하여 제 2 전류를 출력한다. 출력 증폭 회로는, 제 1, 2 의 전류에 기초하는 전압을 출력한다. 출력 증폭 회로의 증폭률이 갖는 상기 응력의 의존 계수는, 제 1, 2 의 차동쌍의 각 트랜스 컨덕턴스의 상기 응력의 의존 계수의 차와, 상기 분압비가 갖는 상기 응력의 의존 계수의 합으로 근사된다.
Description
본 발명은, 반도체 장치에 관한 것이다.
여러 가지의 물리량 센서 소자는, 반도체 기판 상에 증폭기나 신호 처리 회로와 함께 집적화되어 여러 가지 용도에 사용되고 있다. 물리량 센서 소자의 일례로는, 홀 소자, 자기 저항 소자, 온도 센서 소자, 광센서 소자, 압력 센서 소자 등을 들 수 있다.
물리량 센서 소자는, 반도체 기판 상에 집적화된 경우, 웨이퍼 상의 보호막이나 패키지의 수지 봉지 등에서 기인되는 기계적 응력 (이하, 간단히「응력」이라고 한다) 으로 피에조 효과를 발생시킨다. 물리량 센서 소자는, 피에조 효과의 영향을 받으면, 검출되는 물리량과 전압-전류 변환 계수의 관계 (이하, 간단히「감도」라고 한다) 가 변동된다. 즉, 물리량 센서 소자의 감도는, 응력 의존성을 갖고 있다. 물리량 센서 소자의 감도의 응력 의존성이 높으면, 물리량의 검출 정밀도가 저하되기 때문에, 물리량의 검출 정밀도의 향상에는, 어떻게 하여 물리량 센서의 감도의 응력 의존성을 저감시킬지가 중요해진다.
물리량 센서 소자의 감도의 응력 의존성을 저감시키는 기술의 일례로서, 반도체 소자와, 피에조 계수가 상이한 복수 종류의 저항과, 상기 저항의 저항치의 비에 따른 출력 신호를 출력하는 증폭부를 구비하고, 증폭부의 출력 신호에 기초하는 신호를 상기 반도체 소자의 구동 신호로서 사용하는 장치 (이하,「종전의 장치」라고 한다. 종전의 장치는, 예를 들어, 일본 공개특허공보 2017-37066호를 참조해 주십시오.) 가 있다. 종전의 장치에서는, 저항의 피에조 계수에 기초하여, 증폭부의 출력 신호의 응력 의존성을 조절함으로써 반도체 소자의 응력 의존성의 저감을 도모하고 있다.
그러나, 상기 서술한 종전의 장치에서는, 물리량 센서 소자의 감도의 응력 의존성을 적절히 보상할 수 없는 경우가 일어날 수 있는 점에서 과제가 있다.
보다 구체적으로 설명하면, 저항의 피에조 계수는, 사용 가능한 저항의 종류와, 반도체 소자의 불순물 농도 등의 제조 프로세스 조건에 의존하는 것이 알려져 있다. 따라서, 물리량 센서 소자의 감도의 응력 의존성을 보상하는 데에 적절한 피에조 계수를 갖는 저항을 준비할 수 없는 경우가 있다. 저항의 피에조 계수가 부족하면, 물리량 센서 소자가 갖는 감도의 응력 의존성을 충분히 보상할 수 없다. 한편, 저항의 피에조 계수가 과대하면, 물리량 센서 소자가 갖는 감도의 응력 의존성을 과잉되게 보상한다. 물리량 센서 소자가 갖는 감도의 응력 의존성을 과잉되게 보상하면, 반도체 장치 전체의 응력 의존성의 부호가 역전되어 (역부호가 되어) 증가하는 경우도 일어날 수 있다.
또, 저항의 피에조 계수가 부족한 경우, 물리량 센서 소자가 갖는 감도의 응력 의존성에 대한 보상량을 증대시킴으로써, 물리량 센서 소자가 갖는 감도의 응력 의존성을 저감시키는 것이 고려된다. 상기 보상량을 증대시키는 방법으로는, 예를 들어, 복수 개의 증폭기를 다단화하는 제 1 방법이 있다. 제 1 방법을 적용한 경우, 원하는 응력 의존성을 얻을 수 있기도 하지만, 장치 내의 증폭기의 개수가 증가하기 때문에, 당해 장치에 있어서의 회로의 점유 면적 및 소비 전류가 증대된다.
또, 반도체 소자의 구동 전류에도 응력 의존성을 부여하여, 물리량 센서 소자가 갖는 감도의 응력 의존성에 대한 보상량을 증대시키는 제 2 방법도 고려된다. 제 2 방법을 적용한 경우, 원래, 응력 의존성을 갖지 않은 구동 전류에 응력 의존성을 부여하게 되기 때문에, 반도체 소자에 가해지는 응력에 따라 소비 전류가 변동되게 된다. 소비 전류가 변동되면, 반도체 장치 내의 소비 전류에 기초하여 동작의 제어나 감시를 하고 있는 부분에서 오동작이나 상태의 오검출이 발생하기 때문에, 반도체 장치의 동작이 불안정해지는 등, 바람직하지 않은 사태를 초래할 수 있다.
본 발명은, 상기 서술한 사정을 감안하여, 면적 및 소비 전류를 억제하면서 물리량을 정밀도가 양호하게 검출 가능한 반도체 장치의 제공을 목적으로 한다.
본 발명은, 상기 서술한 과제를 해결하기 위하여, 반도체 기판과, 상기 반도체 기판 상에 형성되는, 물리량 센서 소자, 상기 물리량 센서 소자의 출력부와 접속되는 증폭기, 상기 증폭기의 출력부와 제 1 기준 전압을 부여하는 노드 사이에 접속되는 분압 회로 및 상기 증폭기의 출력부로부터 출력되는 출력 전압을 외부 회로에 출력하는 출력 단자를 구비하는 반도체 장치로서, 상기 물리량 센서 소자는, 상기 반도체 기판에 가해지는 응력에 의존하는 센서 출력 신호를 상기 증폭기에 출력하고, 상기 분압 회로는, 상기 반도체 기판에 가해지는 응력에 대해 의존성을 나타내는, 제 1 저항체 및 제 2 저항체를 갖고, 상기 출력 전압과 상기 제 1 기준 전압의 전압차를, 상기 제 1 저항체의 저항치 및 상기 제 2 저항체의 저항치의 비로 결정되는 분압비를 갖는 분압 전압으로 분압하고, 상기 증폭기는, 상기 센서 출력 신호가 입력되는 제 1 입력부와, 상기 제 1 기준 전압 및 상기 분압 전압이 입력되는 제 2 입력부와, 상기 반도체 기판에 가해지는 응력에 대해 의존성을 나타내는 제 1 트랜스 컨덕턴스를 갖고, 상기 제 1 입력부에 입력되는 상기 센서 출력 신호와, 상기 제 1 트랜스 컨덕턴스에 기초하여, 제 1 전류를 출력하는 제 1 트랜스 컨덕턴스 증폭기와, 상기 반도체 기판에 가해지는 응력에 대해 의존성을 나타내는 제 2 트랜스 컨덕턴스를 갖고, 상기 제 2 입력부에 입력되는 상기 제 1 기준 전압 및 상기 분압 전압과, 상기 제 2 트랜스 컨덕턴스에 기초하여, 제 2 전류를 출력하는 제 2 트랜스 컨덕턴스 증폭기와, 상기 제 1 전류와 상기 제 2 전류가 결합되어 입력되고, 입력된 전류에 기초하는 전압을 출력하는 트랜스 임피던스 증폭기와, 상기 트랜스 임피던스 증폭기로부터 출력되는 상기 전압을 상기 출력 단자에 출력하는 상기 출력부를 갖고, 상기 제 1 트랜스 컨덕턴스, 상기 제 2 트랜스 컨덕턴스 및 상기 분압비가 갖는 상기 반도체 기판에 가해지는 응력에 대한 응력 의존 계수를, 각각, 제 1 응력 의존 계수, 제 2 응력 의존 계수 및 제 3 응력 의존 계수로 하는 경우, 상기 증폭기의 증폭률은, 상기 제 1 응력 의존 계수와 상기 제 2 응력 의존 계수의 차와, 상기 제 3 응력 의존 계수의 합으로 근사되는 응력 의존 계수를 갖는 것을 특징으로 한다.
본 발명은, 상기 서술한 과제를 해결하기 위하여, 반도체 기판과, 상기 반도체 기판 상에 형성되는, 물리량 센서 소자, 제 1 출력단 및 제 2 출력단을 포함하고, 상기 물리량 센서 소자의 출력부와 접속되는 증폭기, 상기 제 1 출력단으로부터 출력되는 제 1 출력 전압을 외부 회로에 출력하는 제 1 출력 단자, 상기 제 2 출력단으로부터 출력되는 제 2 출력 전압을 외부 회로에 출력하는 제 2 출력 단자 및 상기 제 1 출력단과 상기 제 1 출력 단자 사이와 상기 제 2 출력단과 상기 제 2 출력 단자 사이에 접속되는 분압 회로를 구비하는 반도체 장치로서, 상기 물리량 센서 소자는, 상기 반도체 기판에 가해지는 응력에 의존하는 센서 출력 신호를 상기 증폭기에 출력하고, 상기 분압 회로는, 상기 반도체 기판에 가해지는 응력에 대해 의존성을 나타내는, 제 1 저항체 및 제 2 저항체를 갖고, 상기 출력 전압을, 상기 제 1 저항체의 저항치 및 상기 제 2 저항체의 저항치의 비로 결정되는 분압비를 갖는 제 1 분압 전압 및 제 2 분압 전압으로 분압하고, 상기 증폭기는, 상기 센서 출력 신호가 입력되는 제 1 입력부와, 상기 제 1 분압 전압 및 상기 제 2 분압 전압이 입력되는 제 2 입력부와, 상기 반도체 기판에 가해지는 응력에 대해 의존성을 나타내는 제 1 트랜스 컨덕턴스를 갖고, 상기 제 1 입력부에 입력되는 상기 센서 출력 신호와, 상기 제 1 트랜스 컨덕턴스에 기초하여, 제 1 전류를 출력하는 제 1 트랜스 컨덕턴스 증폭기와, 상기 반도체 기판에 가해지는 응력에 대해 의존성을 나타내는 제 2 트랜스 컨덕턴스를 갖고, 상기 제 2 입력부에 입력되는 상기 제 1 분압 전압 및 상기 제 2 분압 전압과, 상기 제 2 트랜스 컨덕턴스에 기초하여, 제 2 전류를 출력하는 제 2 트랜스 컨덕턴스 증폭기와, 상기 제 1 전류와 상기 제 2 전류가 결합되어 입력되고, 입력된 전류에 기초하는 전압을 출력하는 트랜스 임피던스 증폭기와, 상기 트랜스 임피던스 증폭기로부터 출력되는 상기 전압을 상기 외부 회로에 출력하는 상기 출력부를 갖고, 상기 제 1 트랜스 컨덕턴스, 상기 제 2 트랜스 컨덕턴스 및 상기 분압비가 갖는 상기 반도체 기판에 가해지는 응력에 대한 응력 의존 계수를, 각각, 제 1 응력 의존 계수, 제 2 응력 의존 계수 및 제 3 응력 의존 계수로 하는 경우, 상기 증폭기의 증폭률은, 상기 제 1 응력 의존 계수와 상기 제 2 응력 의존 계수의 차와, 상기 제 3 응력 의존 계수의 합으로 근사되는 응력 의존 계수를 갖는 것을 특징으로 한다.
본 발명에 의하면, 면적 및 소비 전류를 억제하면서 물리량을 정밀도가 양호하게 검출할 수 있다.
도 1 은, 제 1 실시형태에 관련된 반도체 장치의 구성예를 나타내는 개략도이다.
도 2 는, 반도체 장치가 구비하는 전압-전류 변환 회로의 구성예를 나타내는 개략도이다.
도 3 은, 제 2 실시형태에 관련된 반도체 장치의 구성예를 나타내는 개략도이다.
도 4 는, 실시형태에 관련된 반도체 장치로서, 완전 차동형의 증폭기를 구비하는 반도체 장치의 일부를 예시한 개략도이다.
도 2 는, 반도체 장치가 구비하는 전압-전류 변환 회로의 구성예를 나타내는 개략도이다.
도 3 은, 제 2 실시형태에 관련된 반도체 장치의 구성예를 나타내는 개략도이다.
도 4 는, 실시형태에 관련된 반도체 장치로서, 완전 차동형의 증폭기를 구비하는 반도체 장치의 일부를 예시한 개략도이다.
이하, 본 발명의 실시형태에 관련된 반도체 장치에 대해, 도면을 참조하면서 설명한다. 본 발명의 실시형태에 관련된 반도체 장치는, 예를 들어, 자기 센서 소자, 온도 센서 소자, 광센서 소자 등의 물리량 센서 소자를 포함하는 물리량 센서를 구비하고 있다. 후술하는 각 실시형태에서는, 반도체 기판 상에, 물리량 센서의 일례로서 홀 소자를 구비하는 반도체 장치를 예로 설명한다. 또, 본 실시형태의 설명에서는, 등방성 응력을 간단히「응력」으로 호칭한다. 또한 본 실시형태의 설명에서 사용되는「＊」는, 곱셈 기호이다. 따라서, 본 실시형태의 설명에서는, 숫자 a 와 숫자 b 의 곱은,「a ＊ b」로 기재되어 있다.
[제 1 실시형태]
도 1 은, 제 1 실시형태에 관련된 반도체 장치의 일례인 반도체 장치 (1) 의 개략도이다. 또한, 도 1 에 있어서, 좌우 방향을 X 방향, 상하 방향을 Y 방향, 지면의 표리 방향을 Z 방향으로 칭한다.
반도체 장치 (1) 는, 예를 들어, 입력 단자 (201) 와, 홀 소자 (100) 와, 증폭기로서의, 차동쌍 (5, 6) 및 출력 증폭 회로 (30) 와, 분압 회로 (40) 와, 제 1 전압-전류 변환 회로로서의 전압-전류 변환 회로 (51) 와, 제 2 전압-전류 변환 회로로서의 전압-전류 변환 회로 (52) 와, 출력 단자 (202) 를 구비하고 있다. 입력 단자 (201), 출력 단자 (202), 홀 소자 (100), 차동쌍 (5, 6), 출력 증폭 회로 (30), 분압 회로 (40), 전압-전류 변환 회로 (51, 52) 는, 반도체 기판 (200) 위에 형성되어 있다.
물리량 센서 소자로서의 홀 소자 (100) 는, 제 1 ∼ 4 단자 (101 ∼ 104) 를 갖고 있다. 제 1 트랜스 컨덕턴스 증폭기로서의 차동쌍 (5) 은, 제 1 N 형의 MOS 트랜지스터 (이하,「NMOS 트랜지스터」라고 한다) (11), 제 2 NMOS 트랜지스터 (12) 및 제 1 전류원 (21) 을 갖는다. 제 2 트랜스 컨덕턴스 증폭기로서의 차동쌍 (6) 은, 제 3 NMOS 트랜지스터 (13), 제 4 NMOS 트랜지스터 (14) 및 제 2 전류원 (22) 을 갖는다. 트랜스 임피던스 증폭기로서의 출력 증폭 회로 (30) 는, 낮은 입력 임피던스와 충분히 높은 트랜스 임피던스를 갖는 전류 입력-전압 출력 증폭기이고, 예를 들어, 게이트 접지 증폭단과 소스 접지 증폭단의 종속 (縱續) 접속에 의해 구성되어 있다.
분압 회로 (40) 는, 제 1 저항체로서의 제 1 저항기 (41) 와, 제 2 저항체로서의 제 2 저항기 (42) 를 갖고, 제 1 저항기 (41) 와 제 2 저항기 (42) 를 직렬로 접속하여 구성된다. 제 1 저항기 (41) 는, 제 1 방향으로서의 X 방향으로 배치된 저항 (41X) 과, 제 2 방향으로서의 Y 방향으로 배치된 저항 (41Y) 을 갖고, 저항 (41X) 과 저항 (41Y) 이 병렬 접속되어 구성되어 있다. 제 2 저항기 (42) 는, X 방향으로 배치된 저항 (42X) 과 Y 방향으로 배치된 저항 (42Y) 을 갖고, 저항 (42X) 과 저항 (42Y) 이 병렬 접속되어 구성된다.
여기서, 제 1 저항기 (41) 는 제 1 피에조 계수를 갖는 저항이 사용되고, 제 2 저항기 (42) 는, 제 2 피에조 계수를 갖는 저항이 사용되고 있다. 즉, 제 1 저항기 (41) 와 제 2 저항기 (42) 는, 각각 상이한 피에조 계수를 갖는 저항이 사용되고 있다. 구체적으로는, 제 1 저항기 (41) 가 P 웰 저항으로 구성되고, 제 2 저항기 (42) 가 N 웰 저항으로 구성되어 있다. 또, 저항 (41X, 42X) 은 전류가 X 방향으로 흐르는 저항이고, 저항 (41Y, 42Y) 은 전류가 Y 방향으로 흐르는 저항이다. 또한, 후술하는 저항 (43X ∼ 46X) 에 대해서도, 저항 (41X, 42X) 과 마찬가지로, 전류가 X 방향으로 흐르는 저항이다. 또, 저항 (43Y ∼ 46Y) 에 대해서도, 저항 (41Y, 42Y) 과 마찬가지로 전류가 Y 방향으로 흐르는 저항이다.
제 1 단자 (101) 는 제 1 전원 (도시 생략) 의 단자인 제 1 전원 단자 (3) 에 접속되고, 제 2 단자 (102) 는 제 2 전원 (도시 생략) 의 단자인 제 2 전원 단자 (4) 에 접속되어 있다. 또, 제 3 단자 (103) 및 제 4 단자 (104) 는, 각각, 제 1 NMOS 트랜지스터 (11) 의 게이트 및 제 2 NMOS 트랜지스터 (12) 의 게이트에 접속되어 있다.
제 1 NMOS 트랜지스터 (11) 의 드레인은, 제 4 NMOS 트랜지스터 (14) 의 드레인 및 출력 증폭 회로 (30) 의 정 (正) 입력단에 접속되어 있다. 제 1 NMOS 트랜지스터 (11) 의 소스는, 제 2 NMOS 트랜지스터 (12) 의 소스와 접속되어 있다. 이 접속점인 노드 (N2) 와 제 2 전원 단자 (4) 사이에는 제 1 전류원 (21) 이 접속되어 있다.
제 2 NMOS 트랜지스터 (12) 의 드레인은, 제 3 NMOS 트랜지스터 (13) 의 드레인 및 출력 증폭 회로 (30) 의 부 (負) 입력단에 접속되어 있다. 제 3 NMOS 트랜지스터 (13) 의 소스는, 제 4 NMOS 트랜지스터 (14) 의 소스와 접속되어 있다. 이 접속점인 노드 (N3) 와 제 2 전원 단자 (4) 사이에는 제 2 전류원 (22) 이 접속되어 있다.
입력 단자 (201) 및 출력 단자 (202) 는, 외부 회로 (도시 생략) 와 접속 가능하게 구성되어 있다. 입력 단자 (201) 는, 전압-전류 변환 회로 (51, 52) 의 입력단과 각각 접속되어 있다. 전압-전류 변환 회로 (51) 의 출력단은, 제 1 전류원 (21) 에 접속되어 있다. 전압-전류 변환 회로 (52) 의 출력단은, 제 2 전류원 (22) 에 접속되어 있다. 출력 단자 (202) 는, 증폭기의 출력부로서의 출력 증폭 회로 (30) 의 출력단과 접속되어 있다.
출력 증폭 회로 (30) 의 출력단과 출력 단자 (202) 사이에는, 노드 (N4) 가 설정된다. 노드 (N4) 와 노드 (N6) 사이에는, 분압 회로 (40) 가 접속되어 있다. 제 1 저항기 (41) 와 제 2 저항기 (42) 의 접속점인 노드 (N5) 는, 제 4 NMOS 트랜지스터 (14) 의 게이트와 접속되어 있다. 노드 (N6) 는, 제 3 NMOS 트랜지스터 (13) 의 게이트와 접속되어 있다.
도 2 는, 전압-전류 변환 회로 (51, 52) 의 구성예를 나타내는 개략도이다.
전압-전류 변환 회로 (51) 는, 예를 들어, 제 1 연산 증폭기 (71) 와, 제 5 전계 효과 트랜지스터로서의 제 5 NMOS 트랜지스터 (91) 와, 제 3 저항기 (43) 와, 제 1 커런트 미러 회로 (81) 를 구비하고 있다.
제 3 저항체로서의 제 3 저항기 (43) 는, 예를 들어, X 방향으로 배치된 저항 (43X) 과 Y 방향으로 배치된 저항 (43Y) 을 갖고, 저항 (43X) 과 저항 (43Y) 이 직렬로 접속되어 구성되어 있다. 제 3 저항기 (43) 는, 예를 들어 P 웰 저항으로 구성되어 있다. 제 1 커런트 미러 회로 (81) 는, 예를 들어, P 형의 MOS 트랜지스터 (이하,「PMOS 트랜지스터」라고 한다) (81a, 81b) 등의 2 개의 트랜지스터를 갖고, 미러비를 조정 가능하게 구성되어 있다.
제 1 연산 증폭기 (71) 는, 비반전 입력단과, 반전 입력단과, 출력단을 갖고 있다. 비반전 입력단은 노드 (N1) 와 접속되어 있다. 반전 입력단은, 제 5 NMOS 트랜지스터 (91) 의 소스와 접속되어 있다. 출력단은 제 5 NMOS 트랜지스터 (91) 의 게이트와 접속되어 있다.
제 1 연산 증폭기 (71) 의 반전 입력단과 제 5 NMOS 트랜지스터 (91) 의 소스의 접속점은 노드 (N7) 를 구성하고 있다. 노드 (N7) 에는, 추가로 제 3 저항기 (43) 의 일단이 접속되어 있다. 또, 제 3 저항기 (43) 의 타단은, 제 2 전원 단자 (4) 에 접속되어 있다.
제 5 NMOS 트랜지스터 (91) 의 드레인은, 제 1 PMOS 트랜지스터 (81a) 의 드레인 및 게이트와 접속되어 있다. 즉, 제 1 PMOS 트랜지스터 (81a) 는, 게이트와 드레인이 단락되어 있다. 제 1 PMOS 트랜지스터 (81a) 의 게이트는, 제 2 PMOS 트랜지스터 (81b) 의 게이트와 접속되어 있다. 또, 제 1 PMOS 트랜지스터 (81a) 의 소스는, 제 2 PMOS 트랜지스터 (81b) 의 소스 및 제 1 전원 단자 (3) 와 접속되어 있다.
제 2 PMOS 트랜지스터 (81b) 의 드레인은, 예를 들어, NMOS 트랜지스터 등의 트랜지스터의 드레인 및 게이트가 접속 (단락) 되어 있는 제 1 포화 결선 트랜지스터 (61) 의 드레인 및 게이트와 접속되어 있다. 제 1 포화 결선 트랜지스터 (61) 의 소스는, 제 2 전원 단자 (4) 와 접속되어 있다. 제 1 포화 결선 트랜지스터 (61) 의 드레인 및 게이트와 제 2 PMOS 트랜지스터 (81b) 의 드레인의 접속점을 구성하는 노드 (N8) 는, 전압-전류 변환 회로 (51) 에 있어서의 출력단이고, 제 1 전류원 (21) 과 접속되어 있다.
전압-전류 변환 회로 (52) 는, 제 2 연산 증폭기 (72) 와, 제 6 전계 효과 트랜지스터로서의 제 6 NMOS 트랜지스터 (92) 와, 제 4 저항기 (44) 와, 제 2 커런트 미러 회로 (82) 를 구비하고 있다. 여기서, 제 2 연산 증폭기 (72), 제 6 NMOS 트랜지스터 (92) 및 제 2 커런트 미러 회로 (82) 는, 각각, 제 1 연산 증폭기 (71), 제 5 NMOS 트랜지스터 (91) 및 제 1 커런트 미러 회로 (81) 와 각각, 동일하게 구성되어 있다. 따라서, 노드 (N9) 및 노드 (N10) 는, 각각, 노드 (N7) 및 노드 (N8) 와 대응하고 있다. 노드 (N10) 는, 전압-전류 변환 회로 (52) 에 있어서의 출력단이고, 제 2 전류원 (22) 과 접속되어 있다.
제 4 저항체로서의 제 4 저항기 (44) 는, 제 3 저항기 (43) 에 대해, 예를 들어, X 방향으로 배치된 저항 (44X) 과 Y 방향으로 배치된 저항 (44Y) 을 갖고, 저항 (44X) 과 저항 (44Y) 이 직렬로 접속되어 구성되어 있는 점에서 유사한 구성을 갖고 있다. 한편, 제 4 저항기 (44) 는, 제 3 저항기 (43) 에 대해, 제 3 저항기 (43) 의 피에조 계수와는 상이한 피에조 계수를 갖고 있는 점에서 상이하다. 구체적으로는, 제 3 저항기 (43) 가 P 웰 저항으로 구성되는 한편, 제 4 저항기 (44) 가 N 웰 저항으로 구성되어 있는 점이다.
다음으로, 반도체 장치 (1) 의 작용에 대해 설명한다.
홀 소자 (100) 에는, 반도체 기판 (200) 에 대해 수직인 방향, 즉 Z 방향으로 자속 밀도 Bin 이 인가되어 있다. 제 1 단자 (101) 와 제 2 단자 (102) 사이에는 구동 전류 (IDRV) 가 흐르고, 출력부로서의 제 3 단자 (103) 및 제 4 단자 (104) 사이에는, 구동 전류 (IDRV) 에 따른 홀 전압 (VH) 이 발생한다. 센서 출력 신호로서의 홀 전압 (VH) 은, 다음 식 (1) 로 부여된다.
VH ＝ SI ＊ IDRV ＊ Bin
… (1)
SI : 단위 구동 전류당의 자전 변환 계수
한편, 홀 소자 (100) 는, 자속 밀도 Bin 뿐만 아니라, 반도체 기판 (200) 에 인가되는 응력 σ [㎬] 에 대해서도 의존성을 갖는다. 단위 구동 전류당의 자전 변환 계수 SI 는, 다음 식 (2) 로 부여된다.
SI ＝ SIref ＊ (1 ＋ πH ＊ σ)
… (2)
SIref : 기준 응력에 있어서의 단위 구동 전류당의 자전 변환 계수
πH : 홀 소자 감도의 피에조 계수
홀 소자 (100) 가 갖는 오프셋 전압을 캔슬하기 위한 신호 처리로서 이른바 스피닝 커런트법이 있다. 반도체 기판 (200) 으로서 일반적으로 사용되는 ＜100＞ Si 웨이퍼의 오리엔테이션 플랫에 대해 ±45 도의 방향으로 구동 전류를 교대로 공급하고, 홀 소자 (100) 에 대해 스피닝 커런트법을 적용한다. 이 경우에 있어서의 상기 식 (2) 의 우변항에 포함되는 πH 는 ＋45 [％/㎬] 이 된다.
여기서, 응력 σ 는 부 (負) 일 때 압축 응력, 정 (正) 일 때 인장 응력에 대응한다. 따라서, 단위 구동 전류당의 자전 변환 계수 SI 는, 반도체 기판 (200) 에 압축 응력이 인가되면 감소하고, 반도체 기판 (200) 에 인장 응력이 인가되면 증가한다. 즉, 홀 소자 (100) 의 자기에 대한 감도는, 반도체 기판 (200) 에 압축 응력이 인가되면 응력이 인가되어 있지 않은 경우와 비교하여 저감도가 되고, 인장 응력이 인가되면 응력이 인가되어 있지 않은 경우와 비교하여 고감도가 된다.
또, 상기 식 (2) 의 우변항에 포함되는 응력 σ 는, 등방성 응력 σiso 로서 부여된다. 등방성 응력 σiso 는, 다음 식 (3) 에 기재되는 바와 같이, X 방향의 수직 응력 σx 와 Y 방향의 수직 응력 σy 의 합으로 정의된다.
σiso ＝ σx ＋ σy
… (3)
또한, 여기서의 응력 σ 는, 절대 응력이 아니라, 반도체 기판 (200) 에 인가되는 절대 응력과 기준 응력 σref 의 차분으로 정의한다. 여기서, 기준 응력 σref 는, 예를 들어 웨이퍼 상태, 패키지 수지 몰드 직후 상태, 패키지 수지가 건조되어 있는 상태 등, 임의 상태에 있어서의 반도체 기판 (200) 에 인가되어 있는 응력이다.
제 3 단자 (103) 와 제 4 단자 (104) 사이에 발생한 홀 전압 (VH) 은, 제 1 차동쌍 (5) 에 입력되고, 제 1 NMOS 트랜지스터 (11) 를 흐르는 전류 (이하,「홀 전류」) (IVH) 로 변환된다. 즉, 제 1 차동쌍 (5) 은, 홀 전압 (VH) 을 홀 전류 (IVH) 로 변환하는 트랜스 컨덕터로서 동작한다.
제 3 NMOS 트랜지스터 (13) 의 게이트에는, 노드 (N6) 에 있어서의 전압, 즉 제 1 기준 전압으로서의 동상 기준 전압 (VCM) 이 입력된다. 또, 제 4 NMOS 트랜지스터 (14) 의 게이트에는, 노드 (N5) 에 있어서의 전압인 귀환 전압이 입력된다. 제 2 차동쌍 (6) 은, 귀환 전압 (FB) 을 귀환 전류 (IFB) 로 변환하는 트랜스 컨덕터로서 동작한다.
출력 증폭 회로 (30) 는, 이상적이게는 차동 입력 전류가 영인 경우에, 유한의 출력 전압 (VOUT) 을 출력한다. 출력 전압 (VOUT) 은, 제 1 저항기 (41) 및 제 2 저항기 (42) 에 의해, 제 1 분압 전압 및 제 2 분압 전압으로 분압되고, 노드 (N5) 에 있어서 귀환 전압 (FB) 이 생성된다.
여기서, 저항 (41X, 41Y) 및 저항 (42X, 42Y) 이 반도체 기판 (200) 의 단부로부터 충분히 먼 위치에 배치되고, Z 방향에 있어서의 수직 응력 및 전단 응력이 충분히 작은 것으로 가정한다. 이 가정하에서는, 제 1 저항기 (41) 및 제 2 저항기 (42) 에 있어서의 각각의 합성 저항치를 등방성 응력 σiso 에만 의존 가능한 배치가 존재한다. 그리고, 제 1 저항기 (41) 및 제 2 저항기 (42) 에 있어서의 각각의 합성 저항치를 등방성 응력 σiso 에만 의존 가능한 배치의 일례로는, 상기 서술한 저항 (41X, 41Y) 및 저항 (42X, 42Y) 의 배치이다. 즉, 이 가정하에서는, 제 1 저항기 (41) 및 제 2 저항기 (42) 에 있어서의 각각의 합성 저항치는, 등방성 응력 σiso 에만 의존한다.
제 1, 3 저항기 (41, 43) 를 구성하는 P 웰 저항 및 제 2, 4 저항기 (42, 44) 를 구성하는 N 웰 저항의 저항치는, 반도체 기판 (200) 에 대해 인가되는 응력 σ 에 대해, 각각 하기 식 (4) 및 (5) 로 부여되는 것이 알려져 있다.
RP ＝ RPref ＊ {1 ＋ 0.5 ＊ (π11p ＋ π12p) ＊ σ}
… (4)
RN ＝ RNref ＊ {1 ＋ 0.5 ＊ (π11n ＋ π12n) ＊ σ}
… (5)
RPref : P 웰 저항의 기준 응력에 있어서의 저항치
RNref : N 웰 저항의 기준 응력에 있어서의 저항치
π11p : P 웰 저항을 흐르는 전류와 평행한 방향의 응력에 대한 피에조 계수
π12p : P 웰 저항을 흐르는 전류에 직교하는 방향의 응력에 대한 피에조 계수
π11n : N 웰 저항을 흐르는 전류와 평행한 방향의 응력에 대한 피에조 계수
π12n : N 웰 저항을 흐르는 전류에 직교하는 방향의 응력에 대한 피에조 계수
상기 식 (4) 및 (5) 의 우변항에 포함되는 π11p, π12p, π11n 및 π12n 에, 일반적인 반도체 제조 프로세스의 불순물 농도 조건에 있어서의 피에조 계수를 적용하면, 상기 식 (4) 및 (5) 는, 하기 식 (6) 및 (7) 이 된다.
RP ＝ RPref ＊ (1 ＋ 2.5 [％/㎬] ＊ σ)
… (6)
RN ＝ RNref ＊ (1 － 24.4 [％/㎬] ＊ σ)
… (7)
상기 식 (6) 및 (7) 에 나타내는 바와 같이, 응력 σ 에 대한 저항치의 변화의 비율 (이하,「응력 의존 계수」라고 한다), 즉 응력 σ 의 계수는, P 웰 저항과 N 웰 저항으로 정부의 부호가 상이하다.
제 1 저항기 (41) 및 제 2 저항기 (42) 의 저항치를, 각각, kp ＊ RP 및 kn ＊ RN 으로 두면, 분압 회로 (40) 에 있어서의 전압의 분압비 DivRat 는, 하기 식 (8) 로 부여된다. 또, 귀환 전압 (FB) 은, 홀 전압 (VH) 으로부터 출력 전압 (VOUT) 까지의 증폭률을 결정하는 요소이고, 분압비 DivRat 를 사용하여 하기 식 (9) 로 부여된다. 따라서, 귀환 전압 (FB) 은, 하기 식 (8) 을 사용하여 하기 식 (10) 과 같이 나타낼 수 있다. 상기 식 (6), (7) 및 하기 식 (10) 으로부터, 귀환 전압 (FB) 은, 응력 σ 의 함수인 것을 알 수 있다.
DivRat ＝ kp ＊ RP/(kp ＊ RP ＋ kn ＊ RN)
… (8)
kp : 저항 (41X, 41Y) 을 구성하는 저항 소자를 직렬 접속한 개수 (설계 정수 (定數))
kn : 저항 (42X, 42Y) 을 구성하는 저항 소자를 직렬 접속한 개수 (설계 정수)
FB ＝ DivRat ＊ VOUT
… (9)
＝ VOUT ＊ kp ＊ RP/(kp ＊ RP ＋ kn ＊ RN)
… (10)
출력 증폭 회로 (30) 의 트랜스 임피던스는 충분히 높기 때문에, 홀 전류 (IVH) 와 귀환 전류 (IFB) 의 합은, 영으로 간주할 수 있다. 이 결과, 하기 식 (11) 이 성립한다.
FB ＊ Gm2 ＝ VH ＊ Gm1
… (11)
Gm1 : 제 1 트랜스 컨덕턴스 증폭기 (본 실시형태에서는 차동쌍 (5)) 의 트랜스 컨덕턴스 (이하,「제 1 트랜스 컨덕턴스」라고 한다)
Gm2 : 제 2 트랜스 컨덕턴스 증폭기 (본 실시형태에서는 차동쌍 (6)) 의 트랜스 컨덕턴스 (이하,「제 2 트랜스 컨덕턴스」라고 한다)
상기 식 (11) 의 좌변항에 포함되는 귀환 전압 (FB) 에 상기 식 (10) 을 대입하여, 홀 전압 (VH) 에 대한 출력 증폭 회로 (30) 의 출력 전압 (VOUT) (＝ VOUT/VH) 에 대해 풂으로써, 홀 전압 (VH) 으로부터 출력 전압 (VOUT) 까지의 증폭률 G 를 유도할 수 있다. 증폭률 G 는, 하기 식 (12) 로 나타낼 수 있다.
G ＝ VOUT/VH
＝ (Gm1/Gm2) ＊ (1 ＋ kn/kp ＊ RN/RP)
… (12)
[수학식 1]
여기서, k 가 충분히 큰 것으로 가정하면, 홀 전압 (VH) 으로부터 출력 전압 (VOUT) 까지의 증폭률 G 는, 하기 식 (13) 에 근사할 수있다.
[수학식 2]
상기 식 (13) 은, 증폭률 G 가, 차동쌍 (5) 의 트랜스 컨덕턴스 Gm1 의 차동쌍 (6) 의 트랜스 컨덕턴스 Gm2 에 대한 비와, 제 2 저항기 (42) 의 저항치 (＝ kn ＊ RN) 의 제 1 저항기 (41) 의 저항치 (＝ kp ＊ RP) 에 대한 저항비의 곱으로 결정되는 것을 나타내고 있다. 상기 식 (6) 및 (7) 을 사용하여, 상기 식 (13) 의 우변항을 변형하면, 다음 식 (14) 로 변형할 수 있다.
상기 식 (14) 에 의하면, 제 2 저항기 (42) 의 저항치의 제 1 저항기 (41) 의 저항치에 대한 비 (저항비) 는, 제 3 응력 의존 계수로서의 응력 의존 계수 －26.9 [％/㎬] 을 갖는 것을 알 수 있다. 여기서, 제 2 저항기 (42) 의 제 1 저항기 (41) 에 대한 저항비는, 증폭률 G 를 결정하는 요인이다. 제 2 저항기 (42) 의 제 1 저항기 (41) 에 대한 저항비와 홀 소자 (100) 의 응력 의존 계수 ＋45 [％/㎬] 을 조합하면 ＋18.1 [％/㎬] 이 되는 것을 알 수 있다.
계속해서, 제 1 차동쌍 (5) 및 제 2 차동쌍 (6) 의 트랜스 컨덕턴스비의 응력 의존 계수에 대해 설명한다.
제 1 전류원 (21) 의 전류치는, 전압-전류 변환 회로 (51) 로부터 유입되는 전류에 의해 결정된다. 제 2 전류원 (22) 의 전류치는, 전압-전류 변환 회로 (52) 로부터 유입되는 전류에 의해 결정된다.
전압-전류 변환 회로 (51) 에 있어서, 제 1 연산 증폭기 (71) 의 증폭률이 충분히 큰 경우, 2 개의 입력단간에 가상 단락이 성립되도록 부귀환이 가해진다. 따라서, 제 3 저항기 (43) 의 일단은, 제 2 기준 전압으로서의 기준 전압 (VREF) 과 동전위가 된다. 또, 제 1 전류원 (21) 에 유출되는 전류는, 제 1 기준 전류로서의 전류 (IT1) 에 기초하여 생성된다. 전류 (IT1) 는, 제 5 NMOS 트랜지스터 (91) 를, 제 1 전원 단자 (3) 로부터 제 2 전원 단자 (4) 에 흐르는 전류 (드레인 전류) 로서, 제 3 저항기 (43) 를 흐르는 전류이다.
전류 (IT1) 는, 제 5 NMOS 트랜지스터 (91), 제 1 커런트 미러 회로 (81) 및 제 1 포화 결선 트랜지스터 (61) 를 통하여 카피된다. 전류 (IT1) 가 카피될 때에는, 제 1 커런트 미러 회로 (81) 의 미러비가 가미되고, 전류 (IT1) 에 비례하는 전류가 생성된다. 이 생성된 전류가, 제 1 전류원 (21) 에 출력된다.
전압-전류 변환 회로 (52) 에 대해서도, 전압-전류 변환 회로 (51) 와 마찬가지로 생각할 수 있다. 즉, 제 2 전류원 (22) 에 유출하는 전류는, 제 2 기준 전류로서의 전류 (IT2) 에 기초하여 생성된다. 전류 (IT2) 는, 제 6 NMOS 트랜지스터 (92) 를, 제 1 전원 단자 (3) 로부터 제 2 전원 단자 (4) 에 흐르는 전류 (드레인 전류) 로서, 제 4 저항기 (44) 를 흐르는 전류이다.
전류 (IT2) 는, 제 6 NMOS 트랜지스터 (92), 제 2 커런트 미러 회로 (82) 및 제 2 포화 결선 트랜지스터 (62) 를 통하여 카피된다. 전류 (IT2) 가 카피될 때, 제 2 커런트 미러 회로 (82) 의 미러비가 가미되고, 전류 (IT2) 에 비례하는 전류가 생성된다. 이 생성된 전류가, 제 2 전류원 (22) 에 출력된다.
여기서, 제 3 저항기 (43) 는, 제 1 저항기 (41) 와 마찬가지로 등방성 응력에 의존하는 저항치를 갖는다. 따라서, 제 3 저항기 (43) 는, 제 6 응력 의존 계수로서의 응력 의존 계수를 갖고 있고, 제 3 저항기 (43) 의 저항치를, 예를 들어, mRN 으로 나타낼 수 있다. 제 3 저항기 (43) 의 양단에 가해지는 전압은, 기준 전압 (VREF) 과 동등하기 때문에, 전류 (IT1) 는, 제 3 저항기 (43) 의 저항치를 mRN 으로 하면, 하기 식 (15) 가 성립된다. 또, 제 4 저항기 (44) 는, 제 2 저항기 (42) 와 마찬가지로 등방성 응력에 의존하는 저항치를 갖는다. 즉, 제 4 저항기 (44) 는, 제 7 응력 의존 계수로서의 응력 의존 계수를 갖고 있다. 전류 (IT2) 에 대해서도, 전류 (IT1) 와 마찬가지로, 제 4 저항기 (44) 의 저항치를 RN 으로 하면, 하기 식 (16) 이 성립된다.
IT1 ＝ VREF/mRP
… (15)
IT2 ＝ VREF/RN
… (16)
상기 식 (15) 의 우변항에, 상기 서술한 식 (7) 을 대입하면, 하기 식 (17) 이 성립된다. 또, 상기 식 (16) 의 우변항에, 상기 서술한 식 (7) 을 대입하면, 하기 식 (18) 이 성립된다.
IT1 ＝ (VREF/mRPref)/(1 ＋ 2.5 [％/㎬] ＊ σ)
≒ (VREF/mRPref) ＊ (1 － 2.5 [％/㎬] ＊ σ)
… (17)
IT2 ＝ (VREF/RNref)/(1 － 24.4 [％/㎬] ＊ σ)
≒ (VREF/RNref) ＊ (1 ＋ 24.4 [％/㎬] ＊ σ)
… (18)
상기 식 (17) 로부터, 전류 (IT1) 는, 반도체 기판 (200) 에 가해지는 응력 σ 에 대해 부의 의존성을 갖는 것을 알 수 있다. 상기 식 (17) 은, 바꾸어 말하면, 제 1 전류원 (21) 이 반도체 기판 (200) 에 가해지는 응력 σ 에 대해 제 4 응력 의존 계수로서의 －2.5 [％/㎬] 을 갖는 것을 나타내고 있다. 상기 식 (18) 로부터, 전류 (IT2) 는, 응력 σ 에 대해 정의 의존성을 갖는 것을 알 수 있다. 상기 식 (18) 은, 바꾸어 말하면, 제 2 전류원 (22) 이 반도체 기판 (200) 에 가해지는 응력 σ 에 대해 제 5 응력 의존 계수로서의 ＋24.4 [％/㎬] 을 갖는 것을 나타내고 있다. 이와 같이, 제 1 전류원 (21) 의 응력 의존 계수와 제 2 전류원 (22) 의 응력 의존 계수는, 서로 상이하다.
또, 제 1 전류원 (21) 및 제 2 전류원 (22) 은, 전류 (IT1 및 IT2) 가, 각각, 기준 응력 σref 에 있어서 동등해지도록 구성되어 있다. 즉, 제 1 전류원 (21) 및 제 2 전류원 (22) 은, 상기 식 (15) 및 (16) 으로부터 도출되는 하기 식 (19) 를 만족하도록 구성되어 있다.
m ＝ RN/RP
… (19)
또한, 전류 (IT1 및 IT2) 가, 각각, 기준 응력 σref 에 있어서 반드시 동등해지지 않는 경우가 일어날 수 있다. 이 경우여도, 제 1 커런트 미러 회로 (81) 및 제 2 커런트 미러 회로 (82) 의 미러비가 조정 가능하면, 상기 식 (19) 이 성립되도록 전류 (IT1 및 IT2) 를 각각 조정할 수 있다.
여기서, 제 1 차동쌍 (5) 의 트랜스 컨덕턴스 Gm1 은, 응력 의존성을 나타내는 제 1 전류원 (21) 의 전류치의 제곱근에 비례하고 있기 때문에, 제 1 응력 의존 계수로서의 응력 의존 계수를 갖고 있다. 제 2 차동쌍 (6) 의 트랜스 컨덕턴스 Gm2 는, 응력 의존성을 나타내는 제 2 전류원 (22) 의 전류치의 제곱근에 비례하고 있기 때문에, 제 2 차동쌍 (6) 의 트랜스 컨덕턴스 Gm2 는, 제 2 응력 의존 계수로서의 응력 의존 계수를 갖고 있다.
제 1 ∼ 4 NMOS 트랜지스터 (11 ∼ 14) 의 치수가 동등한 경우, K 를 설계 정수로 하면, 하기 식 (20) 및 (21) 이 성립한다.
[수학식 3]
상기 식 (20) 및 (21) 과, 상기 서술한 식 (17) 및 (18) 을 사용하면, 트랜스 컨덕턴스비 (Gm1/Gm2) 는, 하기 식 (22) 로 나타낼 수 있다.
상기 식 (22) 로부터, 증폭률 G 를 결정하는 일 요소인, 제 1 차동쌍 (5) 및 제 2 차동쌍 (6) 의 트랜스 컨덕턴스비는, －13.5 [％/㎬] 이고, 부의 응력 의존 계수를 갖는다.
계속해서, 자속 밀도 Bin 으로부터 출력 전압 (VOUT) 으로의, 반도체 장치 (1) 전체의 자전 변환 계수 (KH ＊ G) 의 응력 의존 계수를 구하면, 하기 식 (23) 으로 나타낼 수 있다.
상기 식 (23) 으로부터, 반도체 장치 (1) 전체의 자전 변환 계수 (KH ＊ G) 의 응력 의존 계수는, ＋4.6 [％/㎬] 이다. 따라서, 반도체 장치 (1) 전체의 자전 변환 계수의 응력 의존 계수는, 홀 소자 (100) 가 갖는 응력 의존 계수 ＋45 [％/㎬] 에 대해, 절대치가 약 1/10 로 억압되어 있는 것을 알 수 있다.
본 실시형태에 의하면, 제 1 차동쌍 (5) 및 제 2 차동쌍 (6) 의 트랜스 컨덕턴스비와, 제 1 저항기 (41) 및 제 2 저항기 (42) 를 갖는 분압 회로 (40) 의 분압비에 응력 의존성을 부여할 수 있기 때문에, 보다 큰 응력 의존 계수를 얻을 수 있다. 따라서, 본 실시형태에 의하면, 회로 규모가 작고, 저소비 전류이며, 홀 소자 (100) 등의 물리량 센서 소자의 감도의 응력 의존성을 저감시킨 반도체 장치를 제공할 수 있다. 또, 응력에 대한 변동의 영향이 큰 홀 소자 (100) 를 물리량 센서 소자로서 적용한 경우에 있어서도, 반도체 장치 (1) 전체의 자전 변환 계수의 응력 의존 계수는, 홀 소자 (100) 가 갖는 응력 의존 계수 ＋45 [％/㎬] 에 대해, 약 1/10 로 큰 억압 효과를 얻을 수 있다. 또한, 홀 전압 (VH) 으로부터 출력 전압 (VOUT) 까지의 증폭률 G 는, 상기 서술한 바와 같이, 근사식을 사용하여, 제 1 차동쌍 (5) 의 트랜스 컨덕턴스 Gm1 의 응력 의존 계수와 제 2 차동쌍 (6) 의 트랜스 컨덕턴스 Gm2 의 응력 의존 계수의 차와 분압 회로 (40) 의 분압비의 응력 의존 계수의 합으로 구할 수 있기 때문에, 회로 설계가 용이하다.
또한, 상기 서술한 실시형태에서는, 제 1 저항기 (41) 및 제 3 저항기 (43) 가 P 웰 저항으로 구성되고, 제 2 저항기 (42) 및 제 4 저항기 (44) 가 N 웰 저항으로 구성되는 예를 설명했지만, 본 발명은 이 예에 한정되지 않는다.
제 1 저항기 (41) 및 제 2 저항기 (42) 에 대해서는, 제 1 저항기 (41) 및 제 2 저항기 (42) 중, 일방이 N 웰 저항으로 구성되고, 타방이 P 웰 저항으로 구성되어 있으면 된다. 즉, 제 1 저항기 (41) 가 N 형 및 P 형의 일방인 제 1 형의 웰 저항으로 구성되고, 제 2 저항기 (42) 가 N 형 및 P 형의 타방인 제 2 형의 웰 저항으로 구성되어 있어도 된다.
제 3 저항기 (43) 및 제 4 저항기 (44) 에 대해서도, 제 1 저항기 (41) 및 제 2 저항기 (42) 와 동일하다. 즉, 제 3 저항기 (43) 가 N 형 및 P 형의 일방인 제 1 형의 웰 저항으로 구성되고, 제 4 저항기 (44) 가 N 형 및 P 형의 타방인 제 2 형의 웰 저항으로 구성되어 있어도 된다.
또, 제 1 ∼ 4 저항기 (41 ∼ 44) 의 각각은, 웰 저항 외에, 확산 저항, 폴리실리콘 저항, 및 전계 효과 트랜지스터 중 어느 것에서 선택되는 적어도 하나를 포함하여 구성되어 있어도 된다. 이 경우, 제 1 저항기 (41) 가 N 형의 소자를 포함하는 것이면, 제 2 저항기 (42) 는 타방의 형인 P 형의 소자를 포함하도록 구성하고, 제 1 저항기 (41) 가 P 형의 소자를 포함하는 것이면, 제 2 저항기 (42) 는 타방의 형인 N 형의 소자를 포함하도록 구성한다. 제 3 저항기 (43) 및 제 4 저항기 (44) 에 대해서도, 제 1 저항기 (41) 및 제 2 저항기 (42) 와 동일하다.
또한, 도 1 에 나타나는 반도체 장치 (1) 는, 전압-전류 변환 회로 (51, 52) 및 입력 단자 (201) 를 구비하는 예이지만, 반드시 전압-전류 변환 회로 (51, 52) 및 입력 단자 (201) 를 구비하고 있지 않아도 된다. 도 1 에 예시되는 반도체 장치 (1) 로부터 전압-전류 변환 회로 (51) 또는 전압-전류 변환 회로 (52) 를 생략해도 되고, 전압-전류 변환 회로 (51, 52) 및 입력 단자 (201) 를 생략해도 된다.
[제 2 실시형태]
도 3 은, 제 2 실시형태에 관련된 반도체 장치의 일례인 반도체 장치 (1A) 의 개략도이다. 또한, 도 3 에 나타나는 X 방향, Y 방향 및 Z 방향에 대해서는, 도 1 과 동일하다.
반도체 장치 (1A) 는, 반도체 장치 (1) 에 대해, 제 1 트랜스 컨덕턴스 증폭기 및 제 2 트랜스 컨덕턴스 증폭기의 구성이 상이하지만, 그 밖의 점은 동일하다. 그래서, 본 실시형태에서는, 상기 상이점을 중심으로 설명하고, 반도체 장치 (1) 와 중복되는 설명에 대해서는 생략한다.
반도체 장치 (1A) 는, 홀 소자 (100) 와, OTA (오퍼레이셔널 트랜스 콘덕턴스 앰프) (7) 와, OTA (8) 와, 출력 증폭 회로 (30) 와, 분압 회로 (40) 와, 출력 단자 (202) 를 구비하고 있다.
제 1 트랜스 컨덕턴스 증폭기로서의 OTA (7) 는, 제 1 NMOS 트랜지스터 (11), 제 2 NMOS 트랜지스터 (12), 제 3 전류원 (23), 제 4 전류원 (24) 및 제 5 저항기 (45) 를 갖는다.
제 1 NMOS 트랜지스터 (11) 의 소스 단자에는, 제 3 전류원 (23) 의 일단이 접속된다. 제 3 전류원 (23) 의 타단은, 제 2 전원 단자 (4) 에 접속된다. 제 2 NMOS 트랜지스터 (12) 의 소스 단자에는, 제 4 전류원 (24) 의 일단이 접속된다. 제 4 전류원 (24) 의 타단은, 제 2 전원 단자 (4) 에 접속된다. 제 3 전류원 (23) 의 일단인 노드 (N11) 와 제 4 전류원 (24) 의 일단인 노드 (N12) 사이에 제 3 저항체로서의 제 5 저항기 (45) 가 접속되어 있다.
제 5 저항기 (45) 는, 예를 들어, X 방향으로 배치된 저항 (45X) 과 Y 방향으로 배치된 저항 (45Y) 을 갖고, 저항 (45X) 과 저항 (45Y) 이 직렬로 접속되어 구성되어 있다. 또, 제 5 저항기 (45) 는, 예를 들어, P 웰 저항으로 구성되어 있고, 제 1, 3 저항기 (41, 43) 등과 마찬가지로 등방성 응력에 의존하는 저항치를 갖고 있다. 즉, 제 3 저항체로서의 제 5 저항기 (45) 는, 제 6 응력 의존 계수로서의 응력 의존 계수를 갖고 있다.
제 2 트랜스 컨덕턴스 증폭기로서의 OTA (8) 는, 제 3 NMOS 트랜지스터 (13), 제 4 NMOS 트랜지스터 (14), 제 5 전류원 (25), 제 6 전류원 (26) 및 제 6 저항기 (46) 를 갖는다.
제 3 NMOS 트랜지스터 (13) 의 소스 단자에는, 제 5 전류원 (25) 의 일단이 접속된다. 제 5 전류원 (25) 의 타단은, 제 2 전원 단자 (4) 에 접속된다. 제 4 NMOS 트랜지스터 (14) 의 소스 단자에는, 제 6 전류원 (26) 의 일단이 접속된다. 제 6 전류원 (26) 의 타단은, 제 2 전원 단자 (4) 에 접속된다. 제 5 전류원 (25) 의 일단인 노드 (N13) 와 제 6 전류원 (26) 의 일단인 노드 (N14) 사이에 제 4 저항체로서의 제 6 저항기 (46) 가 접속되어 있다.
제 6 저항기 (46) 는, 예를 들어, X 방향으로 배치된 저항 (46X) 과 Y 방향으로 배치된 저항 (46Y) 을 갖고, 저항 (46X) 과 저항 (46Y) 이 직렬로 접속되어 구성되어 있는 점에서 제 5 저항기 (45) 와 유사한 구성을 갖고 있다. 한편, 제 6 저항기 (46) 는, 제 5 저항기 (45) 에 대해, 제 5 저항기 (45) 의 피에조 계수와는 상이한 피에조 계수를 갖고 있는 점에서 상이하다. 구체적으로는, 제 5 저항기 (45) 가 P 웰 저항으로 구성되는 한편, 제 6 저항기 (46) 가 N 웰 저항으로 구성되어 있는 점이다. 그리고, 또한, 제 6 저항기 (46) 는, 제 2, 4 저항기 (42, 44) 등과 마찬가지로 등방성 응력에 의존하는 저항치를 갖고 있다. 즉, 제 4 저항체로서의 제 6 저항기 (46) 는, 제 7 응력 의존 계수로서의 응력 의존 계수를 갖고 있다.
다음으로, 반도체 장치 (1A) 의 작용에 대해 설명한다.
OTA (7) 가 갖는 트랜스 컨덕턴스 Gm1 및 제 2 트랜스 컨덕턴스 증폭기로서의 OTA (8) 가 갖는 트랜스 컨덕턴스 Gm2 는, 하기 식 (24) 및 하기 식 (25) 로 부여된다.
Gm1 ＝ gm/(1 ＋ gm ＊ n ＊ RP)
… (24)
Gm2 ＝ gm/(1 ＋ gm ＊ RN)
… (25)
gm : 제 1 ∼ 4 NMOS 트랜지스터 (11 ∼ 14) 의 트랜스 컨덕턴스
n : 설계 정수
여기서, gm ＊ n ＊ RP ＞＞ 1 이 성립되는 경우, 상기 식 (24) 는, 하기 식 (26) 으로 치환할 수 있다. 또, gm ＊ RN ＞＞ 1 이 성립되는 경우, 상기 식 (25) 는, 하기 식 (27) 로 치환할 수 있다.
Gm1 ≒ 1/(n ＊ RP)
… (26)
Gm2 ≒ 1/RN
… (27)
상기 식 (26) 및 (27) 에 의하면, 제 1 트랜스 컨덕턴스 Gm1 및 제 2 트랜스 컨덕턴스 Gm2 가 저항치의 역수의 함수로 되어 있다. 제 1 트랜스 컨덕턴스 Gm1 및 제 2 트랜스 컨덕턴스 Gm2 의 트랜스 컨덕턴스비는, 상기 식 (26) 및 (27) 을 사용하여, 하기 식 (28) 로 부여된다.
(Gm1/Gm2) ＝ RN/(n ＊ RP)
… (28)
상기 서술한 식 (6) 및 (7) 을 사용하여, 상기 식 (28) 의 우변항을 변형하면, 제 1 트랜스 컨덕턴스 Gm1 및 제 2 트랜스 컨덕턴스 Gm2 의 트랜스 컨덕턴스비는, 하기 식 (29) 로 나타내진다.
(Gm1/Gm2)
＝ RNref/(n ＊ RPref) ＊ (1 － 26.9 [％/㎬] ＊ σ)
… (29)
여기서, 기준 응력 σref 에 있어서의 트랜스 컨덕턴스비를 1 로 하기 위해서는, 설계 정수 n 은, 하기 식 (30) 으로 부여된다.
n ＝ RN/RP
… (30)
상기 식 (30) 을 만족하는 경우, 제 1 트랜스 컨덕턴스 Gm1 및 제 2 트랜스 컨덕턴스 Gm2 의 트랜스 컨덕턴스비는, 하기 식 (31) 로 부여된다.
(Gm1/Gm2) ＝ (1 － 26.9 [％/㎬] ＊ σ)
… (31)
상기 식 (31) 에 의하면, 증폭률 G 를 결정하는 일 요소인, 제 1 트랜스 컨덕턴스 Gm1 및 제 2 트랜스 컨덕턴스 Gm2 의 트랜스 컨덕턴스비는, －26.9 [％/㎬] 이고, 부의 응력 의존 계수를 갖는다. 이 응력 의존 계수는, 제 2 저항기 (42) 의 제 1 저항기 (41) 에 대한 저항비의 －26.9 [％/㎬] 과 동일하다.
또, 반도체 장치 (1A) 는, 반도체 장치 (1) 에 대해, 출력 증폭 회로 (30) 및 분압 회로 (40) 의 부분은, 실질적으로 상이하지 않다. 따라서, 반도체 장치 (1A) 전체의 자전 변환 계수 (KH ＊ G) 의 응력 의존 계수는, 하기 식 (32) 로 부여된다.
상기 식 (32) 로부터, 반도체 장치 (1A) 전체의 자전 변환 계수 (KH ＊ G) 의 응력 의존 계수는, －8.8 [％/㎬] 이다. 따라서, 반도체 장치 (1A) 전체의 자전 변환 계수의 응력 의존 계수는, 홀 소자 (100) 가 갖는 응력 의존 계수 ＋45 [％/㎬] 에 대해, 과잉 보상이 되고 있기 때문에, 부호는 정으로부터 부로 반전하고 있기는 하지만, 절대치에서는 약 1/5 로 억압되어 있는 것을 알 수 있다.
본 실시형태에 의하면, OTA (7, 8) 의 트랜스 컨덕턴스비와, 제 1 저항기 (41) 및 제 2 저항기 (42) 를 갖는 분압 회로 (40) 의 분압비에 응력 의존성을 부여할 수 있기 때문에, 보다 큰 응력 의존 계수를 얻을 수 있다. 따라서, 본 실시형태에 의하면, 회로 규모가 작고, 저소비 전류이며, 홀 소자 (100) 등의 물리량 센서 소자의 감도의 응력 의존성을 저감시킨 반도체 장치를 제공할 수 있다.
또, 응력에 대한 변동의 영향이 큰 홀 소자 (100) 를 물리량 센서 소자로서 적용한 경우에 있어서도, 반도체 장치 (1A) 전체의 자전 변환 계수의 응력 의존 계수는, 홀 소자 (100) 가 갖는 응력 의존 계수 ＋45 [％/㎬] 에 대해, 절대치가 약 1/5 로 큰 억압 효과를 얻을 수 있다. 또한, 홀 전압 (VH) 으로부터 출력 전압 (VOUT) 까지의 증폭률 G 는, 상기 서술한 바와 같이, 근사식을 사용하여, OTA (7) 의 트랜스 컨덕턴스 Gm1 의 응력 의존 계수와 OTA (8) 의 트랜스 컨덕턴스 Gm2 의 응력 의존 계수의 차와 분압 회로 (40) 의 분압비의 응력 의존 계수의 합으로 구할 수 있기 때문에, 회로 설계가 용이하다.
또, 반도체 장치 (1A) 에서는, 전압-전류 변환 회로 (51, 52) 를 구비하지 않고, 제 1 트랜스 컨덕턴스 증폭기의 트랜스 컨덕턴스 Gm1 의 제 2 트랜스 컨덕턴스 증폭기의 트랜스 컨덕턴스 Gm2 에 대한 트랜스 컨덕턴스비 (Gm1/Gm2) 에 응력 응답성을 부여할 수 있다. 이와 같이, 반도체 장치 (1A) 에서는, 반도체 장치 (1) 와 비교하여, 회로 규모가 더욱 작아, 더욱 큰 응력 의존 계수를 얻을 수 있다.
또한, 상기 서술한 실시형태에서는, 제 1 저항기 (41) 및 제 5 저항기 (45) 가 P 웰 저항으로 구성되고, 제 2 저항기 (42) 및 제 6 저항기 (46) 가 N 웰 저항으로 구성되는 예를 설명했지만, 본 발명은 이 예에 한정되지 않는다.
제 1 저항기 (41) 가 N 형 및 P 형의 일방인 제 1 형의 웰 저항으로 구성되고, 제 2 저항기 (42) 가 N 형 및 P 형의 타방인 제 2 형의 웰 저항으로 구성되어 있어도 된다. 또, 제 5 저항기 (45) 및 제 6 저항기 (46) 에 대해서도, 제 1 저항기 (41) 및 제 2 저항기 (42) 와 마찬가지로, 제 5 저항기 (45) 가 N 형 및 P 형의 일방인 제 1 형의 웰 저항으로 구성되고, 제 6 저항기 (46) 가 N 형 및 P 형의 타방인 제 2 형의 웰 저항으로 구성되어 있어도 된다.
또, 제 5, 6 저항기 (45, 46) 의 각각은, 웰 저항 외에, 확산 저항, 폴리실리콘 저항, 및 전계 효과 트랜지스터 중 어느 것에서 선택되는 적어도 하나를 포함하여 구성되어 있어도 된다. 이 경우, 제 1 저항기 (41) 가 N 형의 소자를 포함하는 것이면, 제 2 저항기 (42) 는 타방의 형인 P 형의 소자를 포함하도록 구성하고, 제 1 저항기 (41) 가 P 형의 소자를 포함하는 것이면, 제 2 저항기 (42) 는 타방의 형인 N 형의 소자를 포함하도록 구성한다. 제 5 저항기 (45) 및 제 6 저항기 (46) 에 대해서도, 제 1 저항기 (41) 및 제 2 저항기 (42) 와 동일하다.
또한, 본 발명은, 상기 서술한 실시형태 그대로 한정되는 것이 아니며, 실시 단계에서는, 상기 서술한 예 이외에도 여러 가지 형태로 실시하는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 여러 가지의 생략, 치환, 변경을 할 수 있다. 이들 실시형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구의 범위에 기재된 발명과 그 균등의 범위에 포함된다.
예를 들어, 상기 서술한 실시형태에 있어서, 반도체 장치 (1, 1A) 에 있어서의 증폭기가, 차동 입력/단상 출력의 구성예를 설명했지만, 반도체 장치 (1, 1A) 는, 후술하는 도 4 에 나타내는 바와 같이, 차동 입력/차동 출력의 이른바 완전 차동형의 증폭기를 구비하고 있어도 된다. 즉, 반도체 장치 (1, 1A) 에 있어서의 출력 증폭 회로 (30) 대신에 출력 증폭 회로 (30A) 를 구비하는 반도체 장치를 적용하고 있어도 된다.
도 4 는, 실시형태에 관련된 반도체 장치로서, 출력 증폭 회로 (30A) 를 포함하는 완전 차동형의 증폭기를 구비하는 반도체 장치 (1B) 의 일부를 예시한 개략도이다.
반도체 장치 (1B) 는, 2 개의 출력단을 포함하는 출력 증폭 회로 (30A) 를 구비하기 때문에, 제 1 출력 단자 (202a) 와, 제 2 출력 단자 (202b) 를 구비하고 있다. 출력 증폭 회로 (30A) 는, 정상 출력단 및 역상 출력단을 갖고 있다. 정상 출력단 및 역상 출력단은, 각각, 제 1 출력 단자 (202a) 및 제 2 출력 단자 (202b) 에 접속되어 있다. 역상 출력단과 제 2 출력 단자 (202b) 를 접속하는 전기 회로 상에는 노드 (N11) 가 설정되어 있다. 노드 (N11) 와 노드 (N4) 사이에는, 분압 회로 (40A) 가 접속되어 있다.
분압 회로 (40A) 는, 분압 회로 (40) 에 대해, 추가로 제 2 저항기 (42) 가 직렬로 접속되어 있고, 제 1 분압 전압으로서의 전압 (VFBP) 및 제 2 분압 전압으로서의 전압 (VFBN) 을 얻는다. 전압 (VFBN) 은 제 3 NMOS 트랜지스터 (13) 의 게이트에 입력된다. 전압 (VFBP) 은 제 4 NMOS 트랜지스터 (14) 의 게이트에 입력된다. 반도체 장치 (1B) 는, 반도체 장치 (1, 1A) 에 대해, 회로 규모는 증대되기는 하지만, 우수한 동상 제거비 특성이 얻어지기 때문에, 외란에 대해 강건하다는 이점이 있다.
상기 서술한 실시형태에 있어서는, 차동쌍 (5, 6) 에 있어서의 입력 트랜지스터를, NMOS 트랜지스터로 구성되는 예를 설명했지만, 테일 전류원을 소스 전류원으로 하고, 입력 트랜지스터가 PMOS 트랜지스터로 구성되어도 되고, NMOS 트랜지스터 입력 차동쌍과 PMOS 트랜지스터 입력 차동쌍의 양자를 병렬로 접속하여 구성한, 이른바 Rail-To-Rail 입력단 구성으로 해도 된다. 또, 상기 서술한 실시형태에 있어서는, 차동쌍 (5, 6) 및 OTA (7, 8) 에 있어서의 입력 트랜지스터가, MOS 트랜지스터 (MOSFET) 로 구성되는 예를 설명했지만, 이것에 한정되지 않는다. 제 1 ∼ 4 NMOS 트랜지스터 (11 ∼ 14) 는, MOSFET 대신에, 예를 들어, MIS-FET 나 접합형 FET (JFET) 등의 MOSFET 이외의 전계 효과 트랜지스터 (FET) 여도 된다.
상기 서술한 실시형태에 있어서, 홀 소자 (100) 의 감도의 응력 의존성을 상쇄하기 위하여 바람직한 조합으로서, 트랜스 컨덕턴스비 (Gm1/Gm2) 를 결정하기 위한 저항의 종류와, 분압 회로 (40) 에 있어서의 분압비를 결정하기 위한 저항의 종류에는, 동일한 조합을 사용했지만, 다른 물리량 센서의 감도의 응력 의존성을 상쇄하는 데에 바람직한, 상이한 응력 의존 계수를 실현하기 위하여, 다른 종류의 저항의 조합을 사용해도 된다.
예를 들어, 상기 서술한 실시형태에 있어서, 제 1 저항기 (41) 및 제 3 저항기 (43) 는, 어느 쪽도 동일한 P 형의 예를 설명하고 있지만, 반드시 동일한 형일 필요는 없다. 예를 들어, 제 1 저항기 (41) 가 N 웰 저항으로 구성되고, 제 3 저항기 (43) 가 P 웰 저항으로 구성되어도 된다. 이 경우, 제 2 저항기 (42) 는 P 웰 저항으로 구성되고, 제 4 저항기 (44) 는 N 웰 저항으로 구성된다. 또, 제 1 저항기 (41) 및 제 5 저항기 (45) 는, 어느 쪽도 동일한 P 형의 예를 설명하고 있지만, 반드시 동일한 형일 필요는 없다. 예를 들어, 제 1 저항기 (41) 가 N 웰 저항으로 구성되고, 제 5 저항기 (45) 가 P 웰 저항으로 구성되어도 된다. 이 경우, 제 2 저항기 (42) 는 P 웰 저항으로 구성되고, 제 4 저항기 (44) 는 N 웰 저항으로 구성된다.
또한, X 방향으로 배치되는 저항 (41X ∼ 46X) 및 Y 방향으로 배치되는 저항 (41Y ∼ 46Y) 은, 1 개의 저항 소자로 구성되어 있어도 되고, 복수 개의 저항 소자로 구성되어 있어도 된다. 또, 저항 (41X ∼ 46X) 및 저항 (41Y ∼ 46Y) 의 접속은, 상기 서술한 예에 한정되는 것은 아니다.
예를 들어, 제 1 저항기 (41) 는, X 방향으로 배치되는 저항 (41X) 의 저항치 (복수의 저항 소자로 구성되는 경우, 이들의 합성 저항치) 와, Y 방향으로 배치되는 저항 (41Y) 의 저항치 (복수의 저항 소자로 구성되는 경우, 이들의 합성 저항치) 가 동등하면, 저항 (41X) 및 저항 (41Y) 의 접속을, 병렬 접속으로 할지 직렬 접속으로 할지는 문제삼지 않는다. X 방향으로 배치되는 저항 (41X) 의 저항치와, Y 방향으로 배치되는 저항 (41Y) 의 저항치가 동등하면, 제 1 저항기 (41) 전체의 저항치를 등방성 응력에 의존시킬 수 있기 때문이다. 상기 제 1 의 저항기 (41) 에 있어서의 저항 (41X) 및 저항 (41Y) 의 접속에 관한 내용은, 제 2 ∼ 6 저항기 (42 ∼ 46) 에 있어서의 저항 (42X ∼ 46X) 및 저항 (42Y ∼ 46Y) 의 접속에 대해서도 동일하다.
또한, 상기 서술한 실시형태에서는, 게이트 접지 증폭기로서의 게이트 접지 증폭단과 소스 접지 증폭기로서의 소스 접지 증폭단의 종속 접속에 의해 구성되는 출력 증폭 회로 (30) 를 설명했지만, 이것에 한정되지 않는다. 출력 증폭 회로 (30) 는, 게이트 접지 증폭단 및 소스 접지 증폭단의 일방을 사용하여 구성되어 있어도 된다.
또한, 상기 서술한 실시형태에서는, P 웰 저항 및 N 웰 저항간의 프로세스 편차를 보정하는 관점에서, 커런트 미러 회로 (81, 82) 가, 각각, 미러비를 조정 가능하게 구성되어 있는 예를 설명했지만, 본 발명은 이 예에 한정되지 않는다. 예를 들어, 커런트 미러 회로 (81, 82) 의 양방이, 고정의 미러비를 갖는 (조정 불가인) 구성이어도 되고, 커런트 미러 회로 (81, 82) 의 일방이, 고정의 미러비를 갖는 구성이어도 된다.
또, 상기 서술한 실시형태에 있어서, 전압-전류 변환 회로 (51) 가 제 5 NMOS 트랜지스터 (91) 를 구비하고, 전압-전류 변환 회로 (52) 가 제 6 NMOS 트랜지스터 (92) 를 구비하는 예를 설명했지만, 이것에 한정되지 않는다. 예를 들어, 제 5 NMOS 트랜지스터 (91) 및 제 6 NMOS 트랜지스터 (92) 는, MIS-FET 나 접합형 FET (JFET) 등의 MOSFET 이외의 FET 여도 된다.
또한, 상기 서술한 실시형태에서는, 물리량 센서 소자의 일례로서 홀 소자의 경우를 설명했지만, 본 발명은, 이 예에 한정되지 않는다. 본 발명은, 홀 소자 이외의 다른 자기 센서 소자, 온도 센서, 광 센서 및 압력 센서 소자 등의 각종의 물리량 센서에 대해서도 홀 소자의 경우와 마찬가지로 적용할 수 있다.
1 : 반도체 장치
3 : 제 1 전원 단자
4 : 제 2 전원 단자
5 : 제 1 차동쌍
6 : 제 2 차동쌍
7 : 제 1 OTA
8 : 제 2 OTA
11 ∼ 14 : 제 1 ∼ 4 NMOS 트랜지스터
21 ∼ 26 : 제 1 ∼ 6 전류원
30 : 출력 증폭 회로
40 : 분압 회로
41 ∼ 46 : 제 1 ∼ 6 저항기
41X ∼ 46X : (X 방향으로 배치된) 저항
41Y ∼ 46Y : (Y 방향으로 배치된) 저항
51 : 제 1 전압-전류 변환 회로
52 : 제 2 전압-전류 변환 회로
71 : 제 1 연산 증폭기
72 : 제 2 연산 증폭기
91 : 제 5 NMOS 트랜지스터
92 : 제 6 NMOS 트랜지스터
100 : 홀 소자
101 ∼ 104 : 제 1 ∼ 4 단자
200 : 반도체 기판
201 : 입력 단자
202 : 출력 단자
N1 ∼ N12 : 노드
3 : 제 1 전원 단자
4 : 제 2 전원 단자
5 : 제 1 차동쌍
6 : 제 2 차동쌍
7 : 제 1 OTA
8 : 제 2 OTA
11 ∼ 14 : 제 1 ∼ 4 NMOS 트랜지스터
21 ∼ 26 : 제 1 ∼ 6 전류원
30 : 출력 증폭 회로
40 : 분압 회로
41 ∼ 46 : 제 1 ∼ 6 저항기
41X ∼ 46X : (X 방향으로 배치된) 저항
41Y ∼ 46Y : (Y 방향으로 배치된) 저항
51 : 제 1 전압-전류 변환 회로
52 : 제 2 전압-전류 변환 회로
71 : 제 1 연산 증폭기
72 : 제 2 연산 증폭기
91 : 제 5 NMOS 트랜지스터
92 : 제 6 NMOS 트랜지스터
100 : 홀 소자
101 ∼ 104 : 제 1 ∼ 4 단자
200 : 반도체 기판
201 : 입력 단자
202 : 출력 단자
N1 ∼ N12 : 노드
Claims (15)
- 반도체 기판과, 상기 반도체 기판 상에 형성되는, 물리량 센서 소자, 상기 물리량 센서 소자의 출력부와 접속되는 증폭기, 상기 증폭기의 출력부와 제 1 기준 전압을 부여하는 노드 사이에 접속되는 분압 회로 및 상기 증폭기의 출력부로부터 출력되는 출력 전압을 외부 회로에 출력하는 출력 단자를 구비하는 반도체 장치로서,
상기 물리량 센서 소자는, 상기 반도체 기판에 가해지는 응력에 의존하는 센서 출력 신호를 상기 증폭기에 출력하고,
상기 분압 회로는, 상기 반도체 기판에 가해지는 응력에 대해 의존성을 나타내는, 제 1 저항체 및 제 2 저항체를 갖고, 상기 출력 전압과 상기 제 1 기준 전압의 전압차를, 상기 제 1 저항체의 저항치 및 상기 제 2 저항체의 저항치의 비로 결정되는 분압비를 갖는 분압 전압으로 분압하고,
상기 증폭기는, 상기 센서 출력 신호가 입력되는 제 1 입력부와,
상기 제 1 기준 전압 및 상기 분압 전압이 입력되는 제 2 입력부와,
상기 반도체 기판에 가해지는 응력에 대해 의존성을 나타내는 제 1 트랜스 컨덕턴스를 갖고, 상기 제 1 입력부에 입력되는 상기 센서 출력 신호와, 상기 제 1 트랜스 컨덕턴스에 기초하여, 제 1 전류를 출력하는 제 1 트랜스 컨덕턴스 증폭기와,
상기 반도체 기판에 가해지는 응력에 대해 의존성을 나타내는 제 2 트랜스 컨덕턴스를 갖고, 상기 제 2 입력부에 입력되는 상기 제 1 기준 전압 및 상기 분압 전압과, 상기 제 2 트랜스 컨덕턴스에 기초하여, 제 2 전류를 출력하는 제 2 트랜스 컨덕턴스 증폭기와,
상기 제 1 전류와 상기 제 2 전류가 결합되어 입력되고, 입력된 전류에 기초하는 전압을 출력하는 트랜스 임피던스 증폭기와,
상기 트랜스 임피던스 증폭기로부터 출력되는 상기 전압을 상기 출력 단자에 출력하는 상기 출력부를 갖고,
상기 제 1 트랜스 컨덕턴스, 상기 제 2 트랜스 컨덕턴스 및 상기 분압비가 갖는 상기 반도체 기판에 가해지는 응력에 대한 응력 의존 계수를, 각각, 제 1 응력 의존 계수, 제 2 응력 의존 계수 및 제 3 응력 의존 계수로 하는 경우, 상기 증폭기의 증폭률은, 상기 제 1 응력 의존 계수와 상기 제 2 응력 의존 계수의 차와, 상기 제 3 응력 의존 계수의 합으로 근사되는 응력 의존 계수를 갖는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 물리량 센서 소자의 상기 출력부는, 적어도 제 1 출력단 및 제 2 출력단을 포함하고 있고,
상기 센서 출력 신호는, 상기 제 1 출력단으로부터 출력되는 제 1 센서 출력 전압과 상기 제 2 출력단으로부터 출력되는 제 2 센서 출력 전압의 전압차를 나타내는 신호로서,
상기 제 1 트랜스 컨덕턴스 증폭기는, 제 1 전계 효과 트랜지스터 및 제 2 전계 효과 트랜지스터를 갖고, 상기 제 1 전계 효과 트랜지스터 및 상기 제 2 전계 효과 트랜지스터에 각각 인가되는 상기 제 1 센서 출력 전압 및 상기 제 2 센서 출력 전압의 전압차를 증폭하고,
상기 제 2 트랜스 컨덕턴스 증폭기는, 제 3 전계 효과 트랜지스터 및 제 4 전계 효과 트랜지스터를 갖고, 상기 제 3 전계 효과 트랜지스터 및 상기 제 4 전계 효과 트랜지스터에 각각 인가되는 상기 제 1 기준 전압 및 상기 분압 전압의 전압차를 증폭하는, 반도체 장치. - 반도체 기판과, 상기 반도체 기판 상에 형성되는, 물리량 센서 소자, 제 1 출력단 및 제 2 출력단을 포함하고, 상기 물리량 센서 소자의 출력부와 접속되는 증폭기, 상기 제 1 출력단으로부터 출력되는 제 1 출력 전압을 외부 회로에 출력하는 제 1 출력 단자, 상기 제 2 출력단으로부터 출력되는 제 2 출력 전압을 외부 회로에 출력하는 제 2 출력 단자, 및 상기 제 1 출력단과 상기 제 1 출력 단자 사이와 상기 제 2 출력단과 상기 제 2 출력 단자 사이에 접속되는 분압 회로를 구비하는 반도체 장치로서,
상기 물리량 센서 소자는, 상기 반도체 기판에 가해지는 응력에 의존하는 센서 출력 신호를 상기 증폭기에 출력하고, 상기 분압 회로는, 상기 반도체 기판에 가해지는 응력에 대해 의존성을 나타내는, 제 1 저항체 및 제 2 저항체를 갖고, 상기 제 1 출력 전압과 상기 제 2 출력 전압의 전압차를, 상기 제 1 저항체의 저항치 및 상기 제 2 저항체의 저항치의 비로 결정되는 분압비를 갖는 제 1 분압 전압 및 제 2 분압 전압으로 분압하고,
상기 증폭기는, 상기 센서 출력 신호가 입력되는 제 1 입력부와,
상기 제 1 분압 전압 및 상기 제 2 분압 전압이 입력되는 제 2 입력부와,
상기 반도체 기판에 가해지는 응력에 대해 의존성을 나타내는 제 1 트랜스 컨덕턴스를 갖고, 상기 제 1 입력부에 입력되는 상기 센서 출력 신호와, 상기 제 1 트랜스 컨덕턴스에 기초하여, 제 1 전류를 출력하는 제 1 트랜스 컨덕턴스 증폭기와,
상기 반도체 기판에 가해지는 응력에 대해 의존성을 나타내는 제 2 트랜스 컨덕턴스를 갖고, 상기 제 2 입력부에 입력되는 상기 제 1 분압 전압 및 상기 제 2 분압 전압과, 상기 제 2 트랜스 컨덕턴스에 기초하여, 제 2 전류를 출력하는 제 2 트랜스 컨덕턴스 증폭기와,
상기 제 1 전류와 상기 제 2 전류가 결합되어 입력되고, 입력된 전류에 기초하는 전압을 출력하는 트랜스 임피던스 증폭기와,
상기 트랜스 임피던스 증폭기로부터 출력되는 상기 전압을 상기 출력 단자에 출력하는 상기 출력부를 갖고,
상기 제 1 트랜스 컨덕턴스, 상기 제 2 트랜스 컨덕턴스 및 상기 분압비가 갖는 상기 반도체 기판에 가해지는 응력에 대한 응력 의존 계수를, 각각, 제 1 응력 의존 계수, 제 2 응력 의존 계수 및 제 3 응력 의존 계수로 하는 경우, 상기 증폭기의 증폭률은, 상기 제 1 응력 의존 계수와 상기 제 2 응력 의존 계수의 차와, 상기 제 3 응력 의존 계수의 합으로 근사되는 응력 의존 계수를 갖는 것을 특징으로 하는 반도체 장치. - 제 3 항에 있어서,
상기 물리량 센서 소자의 상기 출력부는, 적어도 제 1 출력단 및 제 2 출력단을 포함하고 있고,
상기 센서 출력 신호는, 상기 제 1 출력단으로부터 출력되는 제 1 센서 출력 전압과 상기 제 2 출력단으로부터 출력되는 제 2 센서 출력 전압의 전압차를 나타내는 신호로서,
상기 제 1 트랜스 컨덕턴스 증폭기는, 제 1 전계 효과 트랜지스터 및 제 2 전계 효과 트랜지스터를 갖고, 상기 제 1 전계 효과 트랜지스터 및 상기 제 2 전계 효과 트랜지스터에 각각 인가되는 상기 제 1 센서 출력 전압 및 상기 제 2 센서 출력 전압의 전압차를 상기 제 1 전류로 변환하고,
상기 제 2 트랜스 컨덕턴스 증폭기는, 제 3 전계 효과 트랜지스터 및 제 4 전계 효과 트랜지스터를 갖고, 상기 제 3 전계 효과 트랜지스터 및 상기 제 4 전계 효과 트랜지스터에 각각 인가되는 상기 제 1 분압 전압 및 상기 제 2 분압 전압의 전압차를 상기 제 2 전류로 변환하는, 반도체 장치. - 제 2 항 또는 제 4 항에 있어서,
상기 제 1 트랜스 컨덕턴스 증폭기는, 상기 제 1 전계 효과 트랜지스터의 소스와 상기 제 2 전계 효과 트랜지스터의 소스를 접속한 접속점과 일단이 접속되는 제 1 전류원을 추가로 갖고,
상기 제 2 트랜스 컨덕턴스 증폭기는, 상기 제 3 전계 효과 트랜지스터의 소스와 상기 제 4 전계 효과 트랜지스터의 소스를 접속한 접속점과 일단이 접속되는 제 2 전류원을 추가로 갖고,
상기 제 1 전류원 및 상기 제 2 전류원은, 각각, 상기 반도체 기판에 가해지는 응력에 대한 제 4 응력 의존 계수 및 제 5 응력 의존 계수를 갖는, 반도체 장치. - 제 5 항에 있어서,
제 2 기준 전압이 입력되는 입력 단자와,
상기 입력 단자와 접속되는 입력단과, 상기 반도체 기판에 가해지는 응력에 대한 제 6 응력 의존 계수를 갖는 제 3 저항체와, 상기 제 1 전류원과 접속되는 출력단을 갖는 제 1 전압-전류 변환 회로와,
상기 입력 단자와 접속되는 입력단과, 상기 반도체 기판에 가해지는 응력에 대한 제 7 응력 의존 계수를 갖는 제 4 저항체와, 상기 제 2 전류원과 접속되는 출력단을 갖는 제 2 전압-전류 변환 회로를 추가로 구비하고,
상기 제 1 전압-전류 변환 회로는, 상기 제 2 기준 전압과 상기 제 3 저항체의 저항치의 비에 따른 제 1 기준 전류를 상기 출력단으로부터 출력하고,
상기 제 2 전압-전류 변환 회로는, 상기 제 2 기준 전압과 상기 제 4 저항체의 저항치의 비에 따른 제 2 기준 전류를 상기 출력단으로부터 출력하고,
상기 제 1 전류원은, 상기 제 1 기준 전류에 비례하는 전류를 흐르게 하도록 구성되고,
상기 제 2 전류원은, 상기 제 2 기준 전류에 비례하는 전류를 흐르게 하도록 구성되고,
상기 제 6 응력 의존 계수 및 상기 제 7 응력 의존 계수는, 서로 상이한 피에조 계수인, 반도체 장치. - 제 6 항에 있어서,
상기 제 1 전압-전류 변환 회로는, 제 1 연산 증폭기와, 상기 제 1 연산 증폭기의 출력단 및 상기 제 3 저항체를 통하여 제 2 전원 단자와 접속되는 제 5 전계 효과 트랜지스터를 추가로 갖고,
상기 제 1 연산 증폭기의 비반전 입력단은, 상기 입력 단자와 접속되고, 상기 제 1 연산 증폭기의 반전 입력단은, 상기 제 5 전계 효과 트랜지스터와 상기 제 3 저항체의 일단이 접속된 접속점과 접속되고,
상기 제 3 저항체의 타단은 상기 제 2 전원 단자에 접속되고,
상기 제 2 전압-전류 변환 회로는, 제 2 연산 증폭기와, 상기 제 2 연산 증폭기의 출력단 및 상기 제 4 저항체를 통하여 상기 제 2 전원 단자와 접속되는 제 6 전계 효과 트랜지스터를 추가로 갖고,
상기 제 2 연산 증폭기의 비반전 입력단은, 상기 입력 단자와 접속되고, 상기 제 2 연산 증폭기의 반전 입력단은, 상기 제 6 전계 효과 트랜지스터와 상기 제 4 저항체의 일단이 접속된 접속점과 접속되고,
상기 제 4 저항체의 타단은 상기 제 2 전원 단자에 접속되고,
상기 제 1 기준 전류는, 상기 제 5 전계 효과 트랜지스터의 드레인 전류에 비례하고,
상기 제 2 기준 전류는, 상기 제 6 전계 효과 트랜지스터의 드레인 전류에 비례하도록 설정되는, 반도체 장치. - 제 6 항 또는 제 7 항에 있어서,
상기 제 3 저항체 및 상기 제 4 저항체의 적어도 일방은, 상기 반도체 기판의 기판면에 평행한 제 1 방향으로 배치되는 저항과, 상기 기판면에 평행한 방향으로서 상기 제 1 방향에 직교하는 제 2 방향으로 배치되는 저항이 접속되어 구성되는, 반도체 장치. - 제 2 항 또는 제 4 항에 있어서,
상기 제 1 트랜스 컨덕턴스 증폭기는, 상기 제 1 전계 효과 트랜지스터의 소스와 일단이 접속되는 제 1 전류원과, 상기 제 2 전계 효과 트랜지스터의 소스와 일단이 접속되는 제 2 전류원과, 상기 제 1 전류원의 일단과 상기 제 2 전류원의 일단을 접속하는 제 3 저항체를 추가로 갖고,
상기 제 2 트랜스 컨덕턴스 증폭기는, 상기 제 3 전계 효과 트랜지스터의 소스와 일단이 접속되는 제 3 전류원과, 상기 제 4 전계 효과 트랜지스터의 소스와 일단이 접속되는 제 4 전류원과, 상기 제 3 전류원의 일단과 상기 제 4 전류원의 일단을 접속하는 제 4 저항체를 추가로 갖고,
상기 제 3 저항체 및 상기 제 4 저항체는, 각각, 상기 반도체 기판에 가해지는 응력에 대한 제 4 응력 의존 계수 및 제 5 응력 의존 계수를 갖고, 상기 제 4 응력 의존 계수 및 상기 제 5 응력 의존 계수는 서로 상이한 피에조 계수인, 반도체 장치. - 제 9 항에 있어서,
상기 제 3 저항체 및 상기 제 4 저항체의 적어도 일방은, 상기 반도체 기판의 기판면에 평행한 제 1 방향으로 배치되는 저항과, 상기 기판면에 평행한 방향으로서 상기 제 1 방향에 직교하는 제 2 방향으로 배치되는 저항이 접속되어 구성되는, 반도체 장치. - 제 6 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 제 3 저항체는, N 형 및 P 형의 일방인 제 1 형의 확산 저항, 상기 제 1 형의 웰 저항, 상기 제 1 형의 폴리실리콘 저항 및 상기 제 1 형의 전계 효과 트랜지스터 중 어느 것에서 선택되는 적어도 하나를 포함하고,
상기 제 4 저항체는, 상기 N 형 및 P 형의 일방에 대한 타방인 제 2 형의 확산 저항, 상기 제 2 형의 웰 저항, 상기 제 2 형의 폴리실리콘 저항 및 상기 제 2 형의 전계 효과 트랜지스터 중 어느 것에서 선택되는 적어도 하나를 포함하는, 반도체 장치. - 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 제 3 응력 의존 계수는, 상기 제 1 저항체가 갖는 제 1 피에조 계수와 상기 제 2 저항체가 갖는 제 2 피에조 계수를 포함하고,
상기 제 1 저항체 및 상기 제 2 저항체의 적어도 일방은, 상기 반도체 기판의 기판면에 평행한 제 1 방향으로 배치되는 저항과, 상기 기판면에 평행한 방향으로서 상기 제 1 방향에 직교하는 제 2 방향으로 배치되는 저항이 접속되어 구성되는, 반도체 장치. - 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
상기 물리량 센서 소자는, 홀 소자, 온도 센서 소자, 광센서 소자 및 압력 센서 소자에서 선택되는 어느 하나인 것을 특징으로 하는, 반도체 장치. - 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 트랜스 임피던스 증폭기는, 게이트 접지 증폭기 및 소스 접지 증폭기의 적어도 일방을 추가로 갖는, 반도체 장치. - 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
상기 제 1 저항체는, N 형 및 P 형의 일방인 제 1 형의 확산 저항, 상기 제 1 형의 웰 저항, 상기 제 1 형의 폴리실리콘 저항 및 상기 제 1 형의 전계 효과 트랜지스터 중 어느 것에서 선택되는 적어도 하나를 포함하고,
상기 제 2 저항체는, 상기 N 형 및 P 형의 일방에 대한 타방인 제 2 형의 확산 저항, 상기 제 2 형의 웰 저항, 상기 제 2 형의 폴리실리콘 저항 및 상기 제 2 형의 전계 효과 트랜지스터 중 어느 것에서 선택되는 적어도 하나를 포함하는, 반도체 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2019-048069 | 2019-03-15 | ||
| JP2019048069A JP7297479B2 (ja) | 2019-03-15 | 2019-03-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20200110238A true KR20200110238A (ko) | 2020-09-23 |
Family
ID=72423289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200031147A KR20200110238A (ko) | 2019-03-15 | 2020-03-13 | 반도체 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US11131721B2 (ko) |
| JP (1) | JP7297479B2 (ko) |
| KR (1) | KR20200110238A (ko) |
| CN (1) | CN111693187B (ko) |
| TW (1) | TW202100956A (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7297479B2 (ja) * | 2019-03-15 | 2023-06-26 | エイブリック株式会社 | 半導体装置 |
| DE102021102051A1 (de) * | 2021-01-29 | 2022-08-04 | Infineon Technologies Ag | Vorrichtungen und verfahren zur erfassung von elektrischem strom |
| US20230246612A1 (en) * | 2022-01-31 | 2023-08-03 | Texas Instruments Incorporated | High tolerance variable gain amplifiers |
| TWI831605B (zh) * | 2023-02-07 | 2024-02-01 | 大陸商北京集創北方科技股份有限公司 | 電流檢測電路與電子晶片檢測裝置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017037066A (ja) | 2015-08-13 | 2017-02-16 | 旭化成エレクトロニクス株式会社 | 装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3030620A1 (de) * | 1980-08-13 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur aenderung der elektrischen schaltungskonfiguration von integrierten halbleiterschaltkreisen |
| US4868902A (en) * | 1988-02-03 | 1989-09-19 | Hughes Aircraft Company | GaAs capacitive feedback transimpedance amplifier |
| US7980138B2 (en) * | 2007-10-29 | 2011-07-19 | Infineon Technologies Ag | Integrated circuit with stress sensing element |
| JP2009188223A (ja) * | 2008-02-07 | 2009-08-20 | Seiko Instruments Inc | 半導体装置 |
| EP2442106B1 (en) | 2009-06-10 | 2015-08-19 | Masanori Hara | Method for test on diabetic nephropathy |
| JP2011250286A (ja) * | 2010-05-28 | 2011-12-08 | Asahi Kasei Electronics Co Ltd | オペレイショナル・トランスコンダクタンス・アンプ、オペレイショナル・トランスコンダクタンス・アンプを用いたフィルタ回路 |
| EP2490036B1 (de) * | 2011-02-18 | 2013-08-28 | Melexis Technologies NV | Stresssensor zur Erfassung mechanischer Spannungen in einem Halbleiterchip und stresskompensierter Hallsensor |
| JP2013140133A (ja) * | 2011-12-06 | 2013-07-18 | Asahi Kasei Electronics Co Ltd | 磁気ホールセンサ |
| JP2013200281A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | 磁気センサー回路 |
| US8723515B2 (en) * | 2012-07-05 | 2014-05-13 | Infineon Technologies Ag | Vertical hall sensor circuit comprising stress compensation circuit |
| US9638764B2 (en) * | 2015-04-08 | 2017-05-02 | Allegro Microsystems, Llc | Electronic circuit for driving a hall effect element with a current compensated for substrate stress |
| US10162017B2 (en) * | 2016-07-12 | 2018-12-25 | Allegro Microsystems, Llc | Systems and methods for reducing high order hall plate sensitivity temperature coefficients |
| CN108871633B (zh) * | 2017-05-10 | 2021-11-30 | 盾安传感科技有限公司 | 压力传感器的信号调理电路 |
| JP6890493B2 (ja) * | 2017-07-21 | 2021-06-18 | エイブリック株式会社 | 磁気センサ回路 |
| JP7092692B2 (ja) * | 2019-01-22 | 2022-06-28 | エイブリック株式会社 | 応力補償制御回路及び半導体センサ装置 |
| JP7297479B2 (ja) * | 2019-03-15 | 2023-06-26 | エイブリック株式会社 | 半導体装置 |
-
2019
- 2019-03-15 JP JP2019048069A patent/JP7297479B2/ja active Active
-
2020
- 2020-02-25 US US16/800,399 patent/US11131721B2/en active Active
- 2020-02-27 TW TW109106484A patent/TW202100956A/zh unknown
- 2020-03-13 CN CN202010174763.3A patent/CN111693187B/zh active Active
- 2020-03-13 KR KR1020200031147A patent/KR20200110238A/ko unknown
-
2021
- 2021-08-27 US US17/459,260 patent/US11624789B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017037066A (ja) | 2015-08-13 | 2017-02-16 | 旭化成エレクトロニクス株式会社 | 装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111693187B (zh) | 2024-02-06 |
| JP2020148699A (ja) | 2020-09-17 |
| US11131721B2 (en) | 2021-09-28 |
| TW202100956A (zh) | 2021-01-01 |
| US11624789B2 (en) | 2023-04-11 |
| US20210389386A1 (en) | 2021-12-16 |
| JP7297479B2 (ja) | 2023-06-26 |
| US20200292632A1 (en) | 2020-09-17 |
| CN111693187A (zh) | 2020-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20200110238A (ko) | 반도체 장치 | |
| US6359510B1 (en) | Amplifier circuit | |
| JP2020148699A5 (ko) | ||
| TWI586986B (zh) | 磁性感測器裝置 | |
| US10088532B2 (en) | Temperature compensation circuit and sensor device | |
| US10914792B2 (en) | Linearity compensation circuit and sensing apparatus using the same | |
| JP2006174122A (ja) | 出力増幅回路及びそれを用いたセンサ装置 | |
| US6525608B2 (en) | High gain, high bandwidth, fully differential amplifier | |
| US20110254626A1 (en) | Amplification circuit | |
| US20090108941A1 (en) | Transconductance compensating bias circuit and amplifier | |
| US6628168B2 (en) | Multiple input, fully differential, wide common-mode, folded-cascode amplifier | |
| JP2011033535A (ja) | 温度検出回路 | |
| EP2230761B1 (en) | Current conveyor based instrumentation amplifier | |
| US6072339A (en) | Current sensing circuit with high input impedance | |
| JP4313729B2 (ja) | 磁気センサ回路 | |
| EP4167482A1 (en) | Amplifier with low component count and accurate gain | |
| JP6586853B2 (ja) | 電流源回路及び検出回路 | |
| US20150333715A1 (en) | Instrumentation amplifier | |
| US20200395907A1 (en) | Output pole-compensated operational amplifier | |
| US11977240B2 (en) | Apparatus for controlling lens module and reducing offset of Hall sensor | |
| US7812668B2 (en) | Multi-input operational amplifier and method for reducing input offset thereof | |
| US6166578A (en) | Circuit arrangement to compensate non-linearities in a resistor, and method | |
| JP2016086230A (ja) | センサ装置 | |
| US7683719B2 (en) | Internal frequency compensation circuit for integrated circuit controllers | |
| JP2003234627A (ja) | 半導体回路 |