JP2020135746A - 電流生成回路 - Google Patents
電流生成回路 Download PDFInfo
- Publication number
- JP2020135746A JP2020135746A JP2019031902A JP2019031902A JP2020135746A JP 2020135746 A JP2020135746 A JP 2020135746A JP 2019031902 A JP2019031902 A JP 2019031902A JP 2019031902 A JP2019031902 A JP 2019031902A JP 2020135746 A JP2020135746 A JP 2020135746A
- Authority
- JP
- Japan
- Prior art keywords
- current
- terminal
- amplifier circuit
- resistor
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/28—Provision in measuring instruments for reference values, e.g. standard voltage, standard waveform
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/30—Structural combination of electric measuring instruments with basic electronic circuits, e.g. with amplifier
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/10—Measuring sum, difference or ratio
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/461—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using an operational amplifier as final control device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45674—Indexing scheme relating to differential amplifiers the LC comprising one current mirror
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
Abstract
【課題】素子の製造プロセスバラツキによって入力される電流に加えられる誤差成分を低減し、生成する差電流の精度を向上させる電流生成回路を提供する。
【解決手段】本発明は、第１端子から第１電流が供給される第１抵抗と、第２端子から第２電流が供給される第２抵抗と、第１正側入力端子に第１抵抗に生ずる電位が供給され、第１負側入力端子に第２抵抗に生ずる電位が供給される第１アンプ回路と、ゲートが第１アンプ回路の出力端子に接続され、ソースが第１負側入力端子に接続され、ドレインが第１差電流端子に接続された第１ＭＯＳトランジスタとを備える。
【選択図】図１
【解決手段】本発明は、第１端子から第１電流が供給される第１抵抗と、第２端子から第２電流が供給される第２抵抗と、第１正側入力端子に第１抵抗に生ずる電位が供給され、第１負側入力端子に第２抵抗に生ずる電位が供給される第１アンプ回路と、ゲートが第１アンプ回路の出力端子に接続され、ソースが第１負側入力端子に接続され、ドレインが第１差電流端子に接続された第１ＭＯＳトランジスタとを備える。
【選択図】図１
Description
本発明は、２つの電流の差分である差電流を生成する電流生成回路に関する。
センサ装置には、センサ素子の各々により出力される電流の電流差を求める電流差測定回路を備えている。
これにより、センサ装置は、例えば、図５に示すような電流差を求める回路（例えば、特許文献１参照）により、２個のセンサ素子の各々から出力される電流それぞれの電流差を求め、この電流差に基づくセンシング処理を行なう。
これにより、センサ装置は、例えば、図５に示すような電流差を求める回路（例えば、特許文献１参照）により、２個のセンサ素子の各々から出力される電流それぞれの電流差を求め、この電流差に基づくセンシング処理を行なう。
特許文献１の回路は、端子５１４から入力される電流Ｉ１と、端子５１６から入力される電流Ｉ２との電流の差分である差電流を電流Ｉ３として求める。
すなわち、上記回路は、電流Ｉ１により抵抗５０１に生じる電位と、電流Ｉ２により抵抗５０２に生ずる電位との電位差を同様とする電流Ｉ３を注入し、この電流Ｉ３を電流Ｉ１と電流Ｉ２との差電流とする。
すなわち、上記回路は、電流Ｉ１により抵抗５０１に生じる電位と、電流Ｉ２により抵抗５０２に生ずる電位との電位差を同様とする電流Ｉ３を注入し、この電流Ｉ３を電流Ｉ１と電流Ｉ２との差電流とする。
上述した特許文献１の回路は、バイポーラトランジスタを用いて構成されているため、電流Ｉ３のオフセットとなるバイポーラトランジスタのベースに流れるベース電流を補正する回路が余分に必要となる。
すなわち、電流Ｉ１の経路には、電位差を検出する抵抗５０１に加え、抵抗５０９、バイポーラトランジスタ５０３、５０５、５０７、５１１が設けられている。一方、電流Ｉ２の経路には、電位差を検出する抵抗５０２に加え、抵抗５１０、バイポーラトランジスタ５０４、５０６、５０８、５１２が設けられている。
ここで、電流Ｉ１の経路と電流Ｉ２の経路とは、差電流を精度良く生成するため、それぞれを構成する各素子が同様の特性を有するように作成される必要がある。
すなわち、電流Ｉ１の経路には、電位差を検出する抵抗５０１に加え、抵抗５０９、バイポーラトランジスタ５０３、５０５、５０７、５１１が設けられている。一方、電流Ｉ２の経路には、電位差を検出する抵抗５０２に加え、抵抗５１０、バイポーラトランジスタ５０４、５０６、５０８、５１２が設けられている。
ここで、電流Ｉ１の経路と電流Ｉ２の経路とは、差電流を精度良く生成するため、それぞれを構成する各素子が同様の特性を有するように作成される必要がある。
しかしながら、抵抗５０１及び５０２間の製造プロセスバラツキの存在に加えて、電流Ｉ１の経路、電流Ｉ２の経路のそれぞれにおける各素子にも製造プロセスバラツキが存在する。
このため、抵抗５０１及び５０２の各々に供給される電流Ｉ１、Ｉ２のそれぞれに、経路における素子の製造プロセスバラツキに起因した誤差成分が含まれる。
特に、電流Ｉ１の経路における素子と電流Ｉ２の経路における素子との製造プロセスバラツキが、一方が電流を増加させて他方が電流を減少させる誤差成分として生じた場合、生成される差電流は大きな誤差を含む。
このため、抵抗５０１及び５０２の各々に供給される電流Ｉ１、Ｉ２のそれぞれに、経路における素子の製造プロセスバラツキに起因した誤差成分が含まれる。
特に、電流Ｉ１の経路における素子と電流Ｉ２の経路における素子との製造プロセスバラツキが、一方が電流を増加させて他方が電流を減少させる誤差成分として生じた場合、生成される差電流は大きな誤差を含む。
すなわち、特許文献１においては、それぞれの経路における素子の製造プロセスバラツキによる誤差成分が、電流Ｉ１と電流Ｉ２と含まれる。
そして、特許文献１は、誤差成分が含まれた電流Ｉ１及び電流Ｉ２の各々の電流の差として差電流Ｉ３が注入されてしまう。
このため、特許文献１は、電流Ｉ１と電流Ｉ２との差電流を高い精度で生成することは困難である。
そして、特許文献１は、誤差成分が含まれた電流Ｉ１及び電流Ｉ２の各々の電流の差として差電流Ｉ３が注入されてしまう。
このため、特許文献１は、電流Ｉ１と電流Ｉ２との差電流を高い精度で生成することは困難である。
本発明は、このような事情に鑑みてなされたもので、入力される電流に加えられる、素子の製造プロセスバラツキによる誤差成分を低減し、生成する差電流の精度を向上させる電流生成回路を提供することを目的とする。
本発明の電流生成回路は、第１端子から第１電流が供給される第１抵抗と、第２端子から第２電流が供給される第２抵抗と、第１正側入力端子に前記第１抵抗に生ずる電位が供給され、第１負側入力端子に前記第２抵抗に生ずる電位が供給される第１アンプ回路と、ゲートが前記第１アンプ回路の出力端子に接続され、ソースが前記第１負側入力端子に接続され、ドレインが第１差電流端子に接続された第１ＭＯＳトランジスタとを備えたことを特徴とする。
この発明によれば、入力される電流に加えられる、素子のプロセスバラツキによる誤差成分を低減し、生成する差電流の精度を向上させる電流生成回路を提供することができる。
＜第１の実施形態＞
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態による電流生成回路の構成例を示す回路図である。電流生成回路１は、抵抗１０１（第１抵抗）、抵抗１０２（第２抵抗）、アンプ回路１０３（第１アンプ回路）、アンプ回路１０４（第２アンプ回路）、ＮＭＯＳトランジスタ１０５（第１ＭＯＳトランジスタ）及びＮＭＯＳトランジスタ１０６（第２ＭＯＳトランジスタ）の各々を備えている。上記ＮＭＯＳトランジスタ１０５及び１０６の各々は、エンハンスメント型のＮチャネルＭＯＳトランジスタである。
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態による電流生成回路の構成例を示す回路図である。電流生成回路１は、抵抗１０１（第１抵抗）、抵抗１０２（第２抵抗）、アンプ回路１０３（第１アンプ回路）、アンプ回路１０４（第２アンプ回路）、ＮＭＯＳトランジスタ１０５（第１ＭＯＳトランジスタ）及びＮＭＯＳトランジスタ１０６（第２ＭＯＳトランジスタ）の各々を備えている。上記ＮＭＯＳトランジスタ１０５及び１０６の各々は、エンハンスメント型のＮチャネルＭＯＳトランジスタである。
抵抗１０１は、一端が端子Ｔ１１（第１端子）、アンプ回路１０３の正側入力端子１０３Ｐ（第１正側入力端子）、アンプ回路１０４の負側入力端子１０４Ｎ（第２負側入力端子）及びＮＭＯＳトランジスタ１０６のソースに接続され、他端が接地（ＶＳＳ）端子（ＶＳＳ端子）に接続されている。
抵抗１０２は、一端が端子Ｔ１２（第２端子）、アンプ回路１０３の負側入力端子１０３Ｎ（第１負側入力端子）、アンプ回路１０４の正側入力端子１０４Ｐ（第２正側入力端子）及びＮＭＯＳトランジスタ１０５のソースに接続され、他端が接地（ＶＳＳ）端子に接続されている。
抵抗１０２は、一端が端子Ｔ１２（第２端子）、アンプ回路１０３の負側入力端子１０３Ｎ（第１負側入力端子）、アンプ回路１０４の正側入力端子１０４Ｐ（第２正側入力端子）及びＮＭＯＳトランジスタ１０５のソースに接続され、他端が接地（ＶＳＳ）端子に接続されている。
アンプ回路１０３は、出力端子１０３ＯがＮＭＯＳトランジスタ１０５のゲートに接続されている。
アンプ回路１０４は、出力端子１０４ＯがＮＭＯＳトランジスタ１０６のゲートに接続されている。
ＮＭＯＳトランジスタ１０５は、ドレインが差電流端子Ｔ１３＿１（第１差電流端子）に接続されている。
ＮＭＯＳトランジスタ１０６は、ドレインが差電流端子Ｔ１３＿２（第２差電流端子）に接続されている。
アンプ回路１０４は、出力端子１０４ＯがＮＭＯＳトランジスタ１０６のゲートに接続されている。
ＮＭＯＳトランジスタ１０５は、ドレインが差電流端子Ｔ１３＿１（第１差電流端子）に接続されている。
ＮＭＯＳトランジスタ１０６は、ドレインが差電流端子Ｔ１３＿２（第２差電流端子）に接続されている。
本実施形態においては、抵抗Ｒ１０１と抵抗Ｒ１０２とは抵抗値が同一である。ＮＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０６と、またアンプ回路１０３とアンプ回路１０４とは同一の電気特性を有する。
端子Ｔ１１には、外部回路（例えば、一のセンサ素子）により電流Ｉ１が注入される。
端子Ｔ１２には、外部回路（例えば、他のセンサ素子）により電流Ｉ２が注入される。
差電流端子Ｔ１３＿１には、外部回路から電流Ｉ３＿１が注入される。
差電流端子Ｔ１３＿２には、外部回路から電流Ｉ３＿２が注入される。
端子Ｔ１２には、外部回路（例えば、他のセンサ素子）により電流Ｉ２が注入される。
差電流端子Ｔ１３＿１には、外部回路から電流Ｉ３＿１が注入される。
差電流端子Ｔ１３＿２には、外部回路から電流Ｉ３＿２が注入される。
以下、本実施形態の電流生成回路における差電流の生成の動作を図１を用いて説明する。以下の説明において、接続点Ｐ１の電位を電位ＶＰ１とし、接続点Ｐ２の電位を電位ＶＰ２とする。
・Ｉ１＞Ｉ２の場合
Ｉ１＞Ｉ２の場合、Ｖ１０１＞Ｖ１０２となり、ＶＰ１＞ＶＰ２となる。
ここで、電圧Ｖ１０１は、電流Ｉ１が抵抗１０１に流れた際、電圧降下により抵抗１０１の両端に生じる電位である。同様に、電圧Ｖ１０２は、電流Ｉ２が抵抗１０２に流れた際、電圧降下により抵抗１０２の両端に生じる電位である。
・Ｉ１＞Ｉ２の場合
Ｉ１＞Ｉ２の場合、Ｖ１０１＞Ｖ１０２となり、ＶＰ１＞ＶＰ２となる。
ここで、電圧Ｖ１０１は、電流Ｉ１が抵抗１０１に流れた際、電圧降下により抵抗１０１の両端に生じる電位である。同様に、電圧Ｖ１０２は、電流Ｉ２が抵抗１０２に流れた際、電圧降下により抵抗１０２の両端に生じる電位である。
このとき、アンプ回路１０４は、負側入力端子１０４Ｎに入力される電位ＶＰ１が、正側入力端子１０４Ｐに入力される電位ＶＰ２を超えるため、出力端子１０４Ｏから電圧ＶＳＳを出力する。
これにより、ＮＭＯＳトランジスタ１０６は、ゲートに電圧ＶＳＳが印加されるため、オフ状態となり、差電流端子Ｔ１３＿２から抵抗１０１に対して電流Ｉ３＿２（ドレイン電流）を注出しない。そのため、電圧Ｖ１０１は、電流Ｉ１が流れることによる電圧降下として、抵抗１０１の両端で生成される。
これにより、ＮＭＯＳトランジスタ１０６は、ゲートに電圧ＶＳＳが印加されるため、オフ状態となり、差電流端子Ｔ１３＿２から抵抗１０１に対して電流Ｉ３＿２（ドレイン電流）を注出しない。そのため、電圧Ｖ１０１は、電流Ｉ１が流れることによる電圧降下として、抵抗１０１の両端で生成される。
一方、アンプ回路１０３は、正側入力端子１０３Ｐに入力される電位ＶＰ１が、負側入力端子１０３Ｎに入力される電位ＶＰ２を超えるため、出力端子１０３Ｏから電圧ＶＣＯＮ１を出力する。アンプ回路１０３は、電位ＶＰ１と電位ＶＰ２との電位差に比例した電圧値として電圧ＶＣＯＮ１を出力する。
そして、ＮＭＯＳトランジスタ１０５は、ゲートに上記電圧ＶＣＯＮ１が印加されることにより、差電流端子Ｔ１３＿１から抵抗１０２に対して、電圧ＶＣＯＮ１に比例する電流Ｉ３＿１を注入する。
そして、ＮＭＯＳトランジスタ１０５は、ゲートに上記電圧ＶＣＯＮ１が印加されることにより、差電流端子Ｔ１３＿１から抵抗１０２に対して、電圧ＶＣＯＮ１に比例する電流Ｉ３＿１を注入する。
このため、電圧Ｖ１０２は、電流Ｉ２及び電流Ｉ３＿１が合成された合成電流による電圧降下として、抵抗１０２の両端において生成される。
このとき、電位ＶＰ２が電位ＶＰ１と同一の電圧となった場合、アンプ回路１０３は、出力端子１０３Ｏから出力する電圧を、所定の電圧値ＶＣＮ１で固定して出力する。
この所定の電圧値ＶＣＮ１がゲートに印加された際に、ＮＭＯＳトランジスタ１０５がドレイン電流として、差電流端子Ｔ１３＿１から流し込む電流Ｉ３＿１が、電流Ｉ１に対する電流Ｉ２の差電流である。
このとき、電位ＶＰ２が電位ＶＰ１と同一の電圧となった場合、アンプ回路１０３は、出力端子１０３Ｏから出力する電圧を、所定の電圧値ＶＣＮ１で固定して出力する。
この所定の電圧値ＶＣＮ１がゲートに印加された際に、ＮＭＯＳトランジスタ１０５がドレイン電流として、差電流端子Ｔ１３＿１から流し込む電流Ｉ３＿１が、電流Ｉ１に対する電流Ｉ２の差電流である。
・Ｉ１＜Ｉ２の場合
Ｉ１＜Ｉ２の場合、Ｖ１０１＜Ｖ１０２となり、ＶＱ１＜ＶＱ２となる。
このとき、アンプ回路１０３は、負側入力端子１０３Ｎに入力される電位ＶＰ２が、正側入力端子１０３Ｐに入力される電位ＶＰ１を超えるため、出力端子１０３Ｏから電圧ＶＳＳを出力する。
これにより、ＮＭＯＳトランジスタ１０５は、ゲートに電圧ＶＳＳが印加されるため、オフ状態となり、差電流端子Ｔ１３＿１から抵抗１０２に対して電流Ｉ３＿１（ドレイン電流）を注入しない。そのため、電圧Ｖ１０２は、電流Ｉ２が流れることによる電圧降下として、抵抗１０２の両端で生成される。
Ｉ１＜Ｉ２の場合、Ｖ１０１＜Ｖ１０２となり、ＶＱ１＜ＶＱ２となる。
このとき、アンプ回路１０３は、負側入力端子１０３Ｎに入力される電位ＶＰ２が、正側入力端子１０３Ｐに入力される電位ＶＰ１を超えるため、出力端子１０３Ｏから電圧ＶＳＳを出力する。
これにより、ＮＭＯＳトランジスタ１０５は、ゲートに電圧ＶＳＳが印加されるため、オフ状態となり、差電流端子Ｔ１３＿１から抵抗１０２に対して電流Ｉ３＿１（ドレイン電流）を注入しない。そのため、電圧Ｖ１０２は、電流Ｉ２が流れることによる電圧降下として、抵抗１０２の両端で生成される。
一方、アンプ回路１０４は、正側入力端子１０４Ｐに入力される電位ＶＰ２が、負側入力端子１０４Ｎに入力される電位ＶＰ１を超えるため、出力端子１０４Ｏから電圧ＶＣＯＮ２を出力する。アンプ回路１０４は、電位ＶＰ２と電位ＶＰ１との電位差に比例した電圧値として電圧ＶＣＯＮ２を出力する。
そして、ＮＭＯＳトランジスタ１０６は、ゲートに上記電圧ＶＣＯＮ２が印加されることにより、差電流端子Ｔ１３＿２から抵抗１０１に対して、電圧ＶＣＯＮ２に比例する電流Ｉ３＿２を注入する。
そして、ＮＭＯＳトランジスタ１０６は、ゲートに上記電圧ＶＣＯＮ２が印加されることにより、差電流端子Ｔ１３＿２から抵抗１０１に対して、電圧ＶＣＯＮ２に比例する電流Ｉ３＿２を注入する。
このため、電圧Ｖ１０１は、電流Ｉ１及び電流Ｉ３＿２が合成された合成電流による電圧降下として、抵抗１０１の両端において生成される。
このとき、電位ＶＰ１が上昇して電位ＶＰ２と同一の電圧となった場合、アンプ回路１０４は、出力端子１０４Ｏから出力する電圧を、所定の電圧値ＶＣＮ２で固定して出力する。
この所定の電圧値ＶＣＮ２がゲートに印加された際に、 ＮＭＯＳトランジスタ１０６がドレイン電流として、差電流端子Ｔ１３＿２から流し込む電流Ｉ３＿２が、電流Ｉ２に対する電流Ｉ１の差電流である。
このとき、電位ＶＰ１が上昇して電位ＶＰ２と同一の電圧となった場合、アンプ回路１０４は、出力端子１０４Ｏから出力する電圧を、所定の電圧値ＶＣＮ２で固定して出力する。
この所定の電圧値ＶＣＮ２がゲートに印加された際に、 ＮＭＯＳトランジスタ１０６がドレイン電流として、差電流端子Ｔ１３＿２から流し込む電流Ｉ３＿２が、電流Ｉ２に対する電流Ｉ１の差電流である。
上述したように、本実施形態において、Ｉ１＞Ｉ２の場合には、電流Ｉ１と電流Ｉ２の差電流が差電流端子Ｔ１３＿１に流れ、一方、Ｉ１＜Ｉ２の場合には、電流Ｉ２と電流Ｉ１の差電流が差電流端子Ｔ１３＿２に流れる。
本実施形態は、注入される電流の電流値の制御を、ＮＭＯＳトランジスタのゲートにアンプ回路の出力電圧を印加して行なうため、バイポーラトランジスタを用いた場合のように、入力される電流に対して加えられて誤差成分となるベース電流を、補正するための回路（複数のバイポーラトランジスタなどの素子）を設ける必要が無い。
このため、本実施形態によれば、差電流を求める際の誤差が、抵抗１０１及び抵抗１０２の製造プロセスバラツキによる抵抗値のずれのみとなり、高い精度で電流Ｉ１及びＩ２の差電流を生成することができる。
このため、本実施形態によれば、差電流を求める際の誤差が、抵抗１０１及び抵抗１０２の製造プロセスバラツキによる抵抗値のずれのみとなり、高い精度で電流Ｉ１及びＩ２の差電流を生成することができる。
図２は、本発明の第１の実施形態におけるアンプ回路の構成例を示す回路図である。図２において、アンプ回路１０３（または１０４）は、定電流源１０１１、ＰＭＯＳトランジスタ１０１２、ＮＭＯＳトランジスタ１０１３、１０１４及び１０１５、定電流源１０１６、ＮＭＯＳトランジスタ１０１７を備えている。ＰＭＯＳトランジスタ１０１２及び１０１３は、エンハンスメント型のＰチャネルＭＯＳトランジスタである。ＮＭＯＳトランジスタ１０１４、１０１５及び１０１７は、エンハンスメント型のＮチャネルＭＯＳトランジスタである。
ＰＭＯＳトランジスタ１０１２は、ソースが定電流源１０１１を介して電源（ＶＤＤ）端子に接続され、ゲートがアンプ回路１０３（１０４）の負側入力端子１０３Ｎ（１０４Ｎ）と接続され、ドレインがＮＭＯＳトランジスタ１０１４のドレイン及びゲート、ＮＭＯＳトランジスタ１０１５のゲートと接続されている。
ＰＭＯＳトランジスタ１０１３は、ソースが定電流源１０１１を介して電源（ＶＳＳ）端子に接続され、ゲートがアンプ回路１０３（１０４）の正側入力端子１０３Ｐ（１０４Ｐ）と接続され、ドレインがＮＭＯＳトランジスタ１０１５のドレイン及びＮＭＯＳトランジスタ１０１７のゲートに接続されている。
ＰＭＯＳトランジスタ１０１３は、ソースが定電流源１０１１を介して電源（ＶＳＳ）端子に接続され、ゲートがアンプ回路１０３（１０４）の正側入力端子１０３Ｐ（１０４Ｐ）と接続され、ドレインがＮＭＯＳトランジスタ１０１５のドレイン及びＮＭＯＳトランジスタ１０１７のゲートに接続されている。
ＮＭＯＳトランジスタ１０１４は、ドレインが自身のゲート及びＮＭＯＳトランジスタ１０１５のゲートに接続され、ソースが接地（ＶＳＳ）端子に接続されている。
ＮＭＯＳトランジスタ１０１５は、ドレインがＮＭＯＳトランジスタ１０１７のゲートに接続され、ソースが接地（ＶＳＳ）端子に接続されている。
上記ＮＭＯＳトランジスタ１０１４及び１０１５は、カレントミラー回路を構成している。
ＮＭＯＳトランジスタ１０１７は、ドレインが定電流源１０１６を介して電源（ＶＤＤ）端子及びアンプ回路１０３（１０４）の出力端子１０３Ｏ（１０４Ｏ）に接続され、ソースが接地（ＶＳＳ）端子に接続されている。
ＮＭＯＳトランジスタ１０１５は、ドレインがＮＭＯＳトランジスタ１０１７のゲートに接続され、ソースが接地（ＶＳＳ）端子に接続されている。
上記ＮＭＯＳトランジスタ１０１４及び１０１５は、カレントミラー回路を構成している。
ＮＭＯＳトランジスタ１０１７は、ドレインが定電流源１０１６を介して電源（ＶＤＤ）端子及びアンプ回路１０３（１０４）の出力端子１０３Ｏ（１０４Ｏ）に接続され、ソースが接地（ＶＳＳ）端子に接続されている。
上述したように、アンプ回路１０３において、端子Ｔ１１が正側入力端子１０３ＰとしてのＰＭＯＳトランジスタ１０１３のゲートに接続され、端子Ｔ１２が負側入力端子１０３ＮとしてのＰＭＯＳトランジスタ１０１２のゲートに接続される。このため、ＰＭＯＳトランジスタ１０１２及び１０１３のゲートに対して電流が流れ込むことがなく、電流Ｉ１及びＩ２の各々に影響を与えずに、出力端子１０３Ｏから所定の電圧ＶＣＯＮを出力する。
また、出力端子１０３ＯがＮＭＯＳトランジスタ１０５のゲートに接続されているため、出力端子１０３Ｏから外部に電流が流れず、高い精度で所定の電圧ＶＣＯＮを出力することができる。アンプ回路１０４の場合も、上述したアンプ回路１０３と同様に、電流Ｉ１及びＩ２の各々に影響を与えることはない。
このため、本実施形態によれば、ＭＯＳトランジスタで構成されたアンプ回路１０３を用いることにより、高い精度で電流Ｉ１及びＩ２の差電流を生成することができる。
このため、本実施形態によれば、ＭＯＳトランジスタで構成されたアンプ回路１０３を用いることにより、高い精度で電流Ｉ１及びＩ２の差電流を生成することができる。
また、電流Ｉ１及びＩ２のいずれが他方より大きいかを検出する必要が無く、電流Ｉ１、Ｉ２それぞれの差電流、すなわち絶対値としての差電流を検出する場合、差電流端子Ｔ１３＿１及びＴ１３＿２の各々を統合し、差電流端子Ｔ１３とする構成としても良い。この場合、差電流端子Ｔ１３には、ＮＭＯＳトランジスタ１０５及び１０６の各々のドレインが接続される。
この構成において、端子数を削減することを目的とし、電流Ｉ１及びＩ２のいずれが大きいかの検出が必要な場合、アンプ回路１０３及び１０４のそれぞれの出力端子の電圧から、電流Ｉ１及びＩ２のいずれが他方より大きいかを検出することが可能である。
この構成において、端子数を削減することを目的とし、電流Ｉ１及びＩ２のいずれが大きいかの検出が必要な場合、アンプ回路１０３及び１０４のそれぞれの出力端子の電圧から、電流Ｉ１及びＩ２のいずれが他方より大きいかを検出することが可能である。
また、差電流を得ようとする２つの電流において、一方の電流が他方より大きいことが決まっているという条件下において、この２つの電流の差電流を生成しようとする場合、電流値の大きい方を電流Ｉ１として端子Ｔ１１に入力し、電流値の小さい方を電流Ｉ２として端子Ｔ１２に入力する。
この条件下の場合においては、アンプ回路１０４、ＮＭＯＳトランジスタ１０６及び差電流端子Ｔ１３＿２を設ける必要がなく、回路を簡単化することができる。
この条件下の場合においては、アンプ回路１０４、ＮＭＯＳトランジスタ１０６及び差電流端子Ｔ１３＿２を設ける必要がなく、回路を簡単化することができる。
＜第２の実施形態＞
以下、図面を参照して、本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態による電流生成回路の構成例を示す回路図である。電流生成回路２は、抵抗２０１（第１抵抗）、抵抗２０２（第２抵抗）、アンプ回路２０３（第１アンプ回路）、アンプ回路２０４（第２アンプ回路）、ＰＭＯＳトランジスタ２０５（第１ＭＯＳトランジスタ）及びＰＭＯＳトランジスタ２０６（第２ＭＯＳトランジスタ）の各々を備えている。上記ＰＭＯＳトランジスタ２０５及び２０６の各々は、エンハンスメント型のＰチャネルＭＯＳトランジスタである。
以下、図面を参照して、本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態による電流生成回路の構成例を示す回路図である。電流生成回路２は、抵抗２０１（第１抵抗）、抵抗２０２（第２抵抗）、アンプ回路２０３（第１アンプ回路）、アンプ回路２０４（第２アンプ回路）、ＰＭＯＳトランジスタ２０５（第１ＭＯＳトランジスタ）及びＰＭＯＳトランジスタ２０６（第２ＭＯＳトランジスタ）の各々を備えている。上記ＰＭＯＳトランジスタ２０５及び２０６の各々は、エンハンスメント型のＰチャネルＭＯＳトランジスタである。
抵抗２０１は、一端が電源（ＶＤＤ）端子（ＶＤＤ端子）に接続され、他端が端子Ｔ２１（第１端子）、アンプ回路２０３の正側入力端子２０３Ｐ（第１正側入力端子）、アンプ回路２０４の負側入力端子２０４Ｎ（第２負側入力端子）及びＰＭＯＳトランジスタ２０６のソースに接続されている。
抵抗２０２は、一端が電源（ＶＤＤ）端子に接続され、他端が端子Ｔ２２（第２端子）、アンプ回路２０３の負側入力端子２０３Ｎ、アンプ回路２０４の正側入力端子２０４Ｐ及びＰＭＯＳトランジスタ２０５のソースに接続されている。
抵抗２０２は、一端が電源（ＶＤＤ）端子に接続され、他端が端子Ｔ２２（第２端子）、アンプ回路２０３の負側入力端子２０３Ｎ、アンプ回路２０４の正側入力端子２０４Ｐ及びＰＭＯＳトランジスタ２０５のソースに接続されている。
アンプ回路２０３は、出力端子２０３ＯがＰＭＯＳトランジスタ２０５のゲートに接続されている。
アンプ回路２０４は、出力端子２０４ＯがＰＭＯＳトランジスタ２０６のゲートに接続されている。
ＰＭＯＳトランジスタ２０５は、ドレインが差電流端子Ｔ２３＿１（第１差電流端子）に接続されている。
ＰＭＯＳトランジスタ２０６は、ドレインが差電流端子Ｔ２３＿２（第２差電流端子）に接続されている。
アンプ回路２０４は、出力端子２０４ＯがＰＭＯＳトランジスタ２０６のゲートに接続されている。
ＰＭＯＳトランジスタ２０５は、ドレインが差電流端子Ｔ２３＿１（第１差電流端子）に接続されている。
ＰＭＯＳトランジスタ２０６は、ドレインが差電流端子Ｔ２３＿２（第２差電流端子）に接続されている。
本実施形態においては、抵抗Ｒ２０１と抵抗Ｒ２０２とは抵抗値が同一である。ＰＭＯＳトランジスタ２０５とＰＭＯＳトランジスタ２０６と、またアンプ回路２０３とアンプ回路２０４とは同一の電気特性を有する。
端子Ｔ２１には、外部回路（例えば、一のセンサ素子）により電流Ｉ１が注出される。
端子Ｔ２２には、外部回路（例えば、他のセンサ素子）により電流Ｉ２が注出される。
差電流端子Ｔ２３＿１には、外部回路に電流Ｉ３＿１が注出される。
差電流端子Ｔ２３＿２には、外部回路に電流Ｉ３＿２が注出される。
端子Ｔ２２には、外部回路（例えば、他のセンサ素子）により電流Ｉ２が注出される。
差電流端子Ｔ２３＿１には、外部回路に電流Ｉ３＿１が注出される。
差電流端子Ｔ２３＿２には、外部回路に電流Ｉ３＿２が注出される。
以下、本実施形態の電流生成回路における差電流の生成の動作を図３を用いて説明する。以下の説明において、接続点Ｑ１の電位を電位ＶＱ１とし、接続点Ｑ２の電位を電位ＶＱ２とする。
・Ｉ１＞Ｉ２の場合
Ｉ１＞Ｉ２の場合、Ｖ２０１＞Ｖ２０２となり、ＶＱ１＜ＶＱ２となる。
このとき、アンプ回路２０４は、負側入力端子２０４Ｎに入力される電位ＶＱ１が、正側入力端子２０４Ｐに入力される電位ＶＱ２未満であるため、出力端子２０４Ｏから電圧ＶＤＤを出力する。
これにより、ＰＭＯＳトランジスタ２０６は、ゲートに電圧ＶＤＤが印加されるため、オフ状態となり、差電流端子Ｔ１３＿２から抵抗２０１に対して電流Ｉ３＿２を注出しない。そのため、電圧Ｖ２０１は、電流Ｉ１が流れることによる電圧降下として、抵抗２０１の両端で生成される。
・Ｉ１＞Ｉ２の場合
Ｉ１＞Ｉ２の場合、Ｖ２０１＞Ｖ２０２となり、ＶＱ１＜ＶＱ２となる。
このとき、アンプ回路２０４は、負側入力端子２０４Ｎに入力される電位ＶＱ１が、正側入力端子２０４Ｐに入力される電位ＶＱ２未満であるため、出力端子２０４Ｏから電圧ＶＤＤを出力する。
これにより、ＰＭＯＳトランジスタ２０６は、ゲートに電圧ＶＤＤが印加されるため、オフ状態となり、差電流端子Ｔ１３＿２から抵抗２０１に対して電流Ｉ３＿２を注出しない。そのため、電圧Ｖ２０１は、電流Ｉ１が流れることによる電圧降下として、抵抗２０１の両端で生成される。
一方、アンプ回路２０３は、正側入力端子２０３Ｐに入力される電位ＶＱ１が、負側入力端子２０３Ｎに入力される電位ＶＱ２未満であるため、出力端子２０３Ｏから電圧ＶＣＯＮ３を出力する。アンプ回路２０３は、電位ＶＱ１と電位ＶＱ２との電位差に比例した電圧値として電圧ＶＣＯＮ３を出力する。
そして、ＰＭＯＳトランジスタ２０５は、ゲートに上記電圧ＶＣＯＮ３が印加されることにより、差電流端子Ｔ２３＿１から抵抗２０２に対して、電圧ＶＣＯＮ３に比例する電流Ｉ３＿１を注出する。
そして、ＰＭＯＳトランジスタ２０５は、ゲートに上記電圧ＶＣＯＮ３が印加されることにより、差電流端子Ｔ２３＿１から抵抗２０２に対して、電圧ＶＣＯＮ３に比例する電流Ｉ３＿１を注出する。
このため、電圧Ｖ２０２は、電流Ｉ２及び電流Ｉ３＿１が合成された合成電流による電圧降下として、抵抗２０２の両端において生成される。
このとき、電圧Ｖ２０２が上昇し、電位ＶＱ２が低下して電位ＶＱ１と同一の電圧となった場合、アンプ回路２０３は、出力端子２０３Ｏから出力する電圧を、所定の電圧値ＶＣＮ３で固定して出力する。
この所定の電圧値ＶＣＮ３がゲートに印加された際に、ＰＭＯＳトランジスタ２０５がドレイン電流として、差電流端子Ｔ２３＿１から流し出す電流Ｉ３＿１が、電流Ｉ１に対する電流Ｉ２の差電流である。
このとき、電圧Ｖ２０２が上昇し、電位ＶＱ２が低下して電位ＶＱ１と同一の電圧となった場合、アンプ回路２０３は、出力端子２０３Ｏから出力する電圧を、所定の電圧値ＶＣＮ３で固定して出力する。
この所定の電圧値ＶＣＮ３がゲートに印加された際に、ＰＭＯＳトランジスタ２０５がドレイン電流として、差電流端子Ｔ２３＿１から流し出す電流Ｉ３＿１が、電流Ｉ１に対する電流Ｉ２の差電流である。
・Ｉ１＜Ｉ２の場合
Ｉ１＜Ｉ２の場合、Ｖ１０１＜Ｖ１０２となり、ＶＱ１＞ＶＱ２となる。
このとき、アンプ回路２０３は、負側入力端子２０３Ｎに入力される電位ＶＱ２が、正側入力端子２０３Ｐに入力される電位ＶＱ１未満であるため、出力端子２０３Ｏから電圧ＶＤＤを出力する。
これにより、ＰＭＯＳトランジスタ２０５は、ゲートに電圧ＶＤＤが印加されるため、オフ状態となり、差電流端子Ｔ２３＿１から抵抗２０２に対して電流Ｉ３＿１を注出しない。そのため、電圧Ｖ２０２は、電流Ｉ２が流れることによる電圧降下として、抵抗２０２の両端で生成される。
Ｉ１＜Ｉ２の場合、Ｖ１０１＜Ｖ１０２となり、ＶＱ１＞ＶＱ２となる。
このとき、アンプ回路２０３は、負側入力端子２０３Ｎに入力される電位ＶＱ２が、正側入力端子２０３Ｐに入力される電位ＶＱ１未満であるため、出力端子２０３Ｏから電圧ＶＤＤを出力する。
これにより、ＰＭＯＳトランジスタ２０５は、ゲートに電圧ＶＤＤが印加されるため、オフ状態となり、差電流端子Ｔ２３＿１から抵抗２０２に対して電流Ｉ３＿１を注出しない。そのため、電圧Ｖ２０２は、電流Ｉ２が流れることによる電圧降下として、抵抗２０２の両端で生成される。
一方、アンプ回路２０４は、正側入力端子２０４Ｐに入力される電位ＶＱ２が、負側入力端子２０４Ｎに入力される電位ＶＱ１未満であるため、出力端子２０４Ｏから電圧ＶＣＯＮ４を出力する。アンプ回路２０４は、電位ＶＱ２と電位ＶＱ１との電位差に比例した電圧値として電圧ＶＣＯＮ４を出力する。
そして、ＰＭＯＳトランジスタ２０６は、ゲートに上記電圧ＶＣＯＮ４が印加されることにより、差電流端子Ｔ２３＿２から抵抗２０１に対して、電圧ＶＣＯＮ４に比例する電流Ｉ３＿２を注出する。
そして、ＰＭＯＳトランジスタ２０６は、ゲートに上記電圧ＶＣＯＮ４が印加されることにより、差電流端子Ｔ２３＿２から抵抗２０１に対して、電圧ＶＣＯＮ４に比例する電流Ｉ３＿２を注出する。
このため、電圧Ｖ２０１は、電流Ｉ１及び電Ｉ３＿２が合成された合成電流による電圧降下として、抵抗２０１の両端において生成される。
このとき、電圧Ｖ２０１が上昇し、電位ＶＱ１が低下して電位ＶＱ２と同一の電圧となった場合、アンプ回路２０４は、出力端子２０４Ｏから出力する電圧を、所定の電圧値ＶＣＮ４で固定して出力する。
この所定の電圧値ＶＣＮ４がゲートに印加された際に、ＰＭＯＳトランジスタ２０６がドレイン電流として、差電流端子Ｔ２３＿２から流れ出す電流Ｉ３＿２が、電流Ｉ２に対する電流Ｉ１の差電流である。
このとき、電圧Ｖ２０１が上昇し、電位ＶＱ１が低下して電位ＶＱ２と同一の電圧となった場合、アンプ回路２０４は、出力端子２０４Ｏから出力する電圧を、所定の電圧値ＶＣＮ４で固定して出力する。
この所定の電圧値ＶＣＮ４がゲートに印加された際に、ＰＭＯＳトランジスタ２０６がドレイン電流として、差電流端子Ｔ２３＿２から流れ出す電流Ｉ３＿２が、電流Ｉ２に対する電流Ｉ１の差電流である。
上述したように、本実施形態において、Ｉ１＞Ｉ２の場合には、電流Ｉ１と電流Ｉ２の差電流が差電流端子Ｔ２３＿１に流れ、一方、Ｉ１＜Ｉ２の場合には、電流Ｉ２と電流Ｉ１の差電流が差電流端子Ｔ２３＿２に流れる。
本実施形態は、第１の実施形態と同様に、電流値の制御を、ＰＭＯＳトランジスタのゲートにアンプ回路の出力電圧を印加して行なうため、バイポーラトランジスタを用いた場合のように、電流に対して加えられて誤差成分となるベース電流を、補正するための回路（複数のバイポーラトランジスタなどの素子）を設ける必要が無い。
このため、本実施形態によれば、差電流を求める際の誤差が、抵抗２０１及び抵抗２０２の製造プロセスバラツキによる抵抗値のずれのみとなり、高い精度で電流Ｉ１及びＩ２の差電流を生成することができる。
このため、本実施形態によれば、差電流を求める際の誤差が、抵抗２０１及び抵抗２０２の製造プロセスバラツキによる抵抗値のずれのみとなり、高い精度で電流Ｉ１及びＩ２の差電流を生成することができる。
図４は、本発明の第２の実施形態におけるアンプ回路の構成例を示す回路図である。図４において、アンプ回路２０３（または２０４）は、ＰＭＯＳトランジスタ２０１１、２０１２、ＮＭＯＳトランジスタ２０１３及び２０１４、定電流源２０１５、ＰＭＯＳトランジスタ２０１６、定電流源２０１７を備えている。ＰＭＯＳトランジスタ２０１１、２０１２及び２０１６は、エンハンスメント型のＰチャネルＭＯＳトランジスタである。ＮＭＯＳトランジスタ２０１３及び２４は、エンハンスメント型のＮチャネルＭＯＳトランジスタである。
ＰＭＯＳトランジスタ２０１１は、ソースが電源（ＶＤＤ）端子に接続され、ゲートが自身のドレイン及びＰＭＯＳトランジスタ２０１２のゲートに接続され、ドレインがＮＭＯＳトランジスタ２０１３のドレインに接続されている。
ＰＭＯＳトランジスタ２０１２は、ソースが電源（ＶＤＤ）端子に接続され、ドレインがＮＭＯＳトランジスタ２０１４のドレイン及びＰＭＯＳトランジスタ２０１６のゲートに接続されている。
上記ＰＭＯＳトランジスタ２０１１及び２０１２は、カレントミラー回路を構成している。
ＰＭＯＳトランジスタ２０１２は、ソースが電源（ＶＤＤ）端子に接続され、ドレインがＮＭＯＳトランジスタ２０１４のドレイン及びＰＭＯＳトランジスタ２０１６のゲートに接続されている。
上記ＰＭＯＳトランジスタ２０１１及び２０１２は、カレントミラー回路を構成している。
ＮＭＯＳトランジスタ２０１３は、ゲートがアンプ回路２０３（２０４）の負側入力端子２０３Ｎ（２０４Ｎ）と接続され、ソースが定電流源２０１５を介して接地（ＶＳＳ）端子に接続されている。
ＮＭＯＳトランジスタ２０１４は、ゲートがアンプ回路２０３（２０４）の正側入力端子２０３Ｐ（２０４Ｐ）と接続され、ソースが定電流源２０１５を介して接地（ＶＳＳ）端子に接続されている。
ＰＭＯＳトランジスタ２０１６は、ソースが電源（ＶＤＤ）端子に接続され、ドレインが定電流源２０１７を介して接地（ＶＳＳ）端子及びアンプ回路２０３（２０４）の出力端子２０３Ｏ（２０４Ｏ）に接続されている。
ＮＭＯＳトランジスタ２０１４は、ゲートがアンプ回路２０３（２０４）の正側入力端子２０３Ｐ（２０４Ｐ）と接続され、ソースが定電流源２０１５を介して接地（ＶＳＳ）端子に接続されている。
ＰＭＯＳトランジスタ２０１６は、ソースが電源（ＶＤＤ）端子に接続され、ドレインが定電流源２０１７を介して接地（ＶＳＳ）端子及びアンプ回路２０３（２０４）の出力端子２０３Ｏ（２０４Ｏ）に接続されている。
上述したように、アンプ回路２０３において、端子Ｔ２１が正側入力端子２０３ＰとしてのＮＭＯＳトランジスタ２０１４のゲートに接続され、端子Ｔ２２が負側入力端子２０３ＮとしてのＮＭＯＳトランジスタ２０１３のゲートに接続される。このため、ＮＭＯＳトランジスタ２０１３及び２０１４のゲートに対して電流が流れ込むことがないため、電流Ｉ１及びＩ２の各々に影響を与えずに、出力端子２０３Ｏから所定の電圧ＶＣＯＮを出力する。
また、出力端子２０３ＯがＰＭＯＳトランジスタ２０５のゲートに接続されているため、出力端子２０３Ｏから外部に電流が流れず、高い精度で所定の電圧ＶＣＯＮを出力することができる。アンプ回路２０４の場合も、上述したアンプ回路２０３と同様に、電流Ｉ１及びＩ２の各々に影響を与えることはない。
このため、本実施形態によれば、ＭＯＳトランジスタで構成されたアンプ回路２０３を用いることにより、高い精度で電流Ｉ１及びＩ２の差電流を生成することができる。
このため、本実施形態によれば、ＭＯＳトランジスタで構成されたアンプ回路２０３を用いることにより、高い精度で電流Ｉ１及びＩ２の差電流を生成することができる。
また、電流Ｉ１及びＩ２のいずれが他方より大きいかを検出する必要が無く、電流Ｉ１、Ｉ２それぞれの差電流、すなわち絶対値としての差電流を検出する場合、差電流端子Ｔ２３＿１及びＴ２３＿２の各々を統合し、差電流端子Ｔ２３とする構成としても良い。この場合、差電流端子Ｔ２３には、ＰＭＯＳトランジスタ２０５及び２０６の各々のドレインが接続される。
この構成において、端子数を削減することを目的とし、電流Ｉ１及びＩ２のいずれが大きいかの検出が必要な場合、アンプ回路２０３及び２０４のそれぞれの出力端子の電圧から、電流Ｉ１及びＩ２のいずれが他方より大きいかを検出することが可能である。
この構成において、端子数を削減することを目的とし、電流Ｉ１及びＩ２のいずれが大きいかの検出が必要な場合、アンプ回路２０３及び２０４のそれぞれの出力端子の電圧から、電流Ｉ１及びＩ２のいずれが他方より大きいかを検出することが可能である。
また、差電流を得ようとする２つの電流において、一方の電流が他方より大きいことが決まっているという条件下において、この２つの電流の差電流を生成しようとする場合、電流値の大きい方を電流Ｉ１として端子Ｔ２１に入力し、電流値の小さい方を電流Ｉ２として端子Ｔ２２に入力する。
この条件下の場合においては、アンプ回路２０４、ＰＭＯＳトランジスタ２０６及び差電流端子Ｔ２３＿２を設ける必要がなく、回路を簡単化することができる。
この条件下の場合においては、アンプ回路２０４、ＰＭＯＳトランジスタ２０６及び差電流端子Ｔ２３＿２を設ける必要がなく、回路を簡単化することができる。
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
１，２…電流生成回路
１０１，１０２，２０１，２０２…抵抗
１０３，１０４，２０３，２０４…アンプ回路
１０５，１０６，１０１４，１０１５，１０１７，２０１３，２０１４…ＮＭＯＳトランジスタ
２０５，２０６，１０１２，１０１３，２０１１，２０１２，２０１６…ＰＭＯＳトランジスタ
１０１１，１０１６，２０１５，２０１７…定電流源
Ｐ１，Ｐ２，Ｑ１，Ｑ２…接続点
Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２…端子
Ｔ１３＿１，Ｔ１３＿２，Ｔ２３＿１，Ｔ２３＿２…差電流端子
１０１，１０２，２０１，２０２…抵抗
１０３，１０４，２０３，２０４…アンプ回路
１０５，１０６，１０１４，１０１５，１０１７，２０１３，２０１４…ＮＭＯＳトランジスタ
２０５，２０６，１０１２，１０１３，２０１１，２０１２，２０１６…ＰＭＯＳトランジスタ
１０１１，１０１６，２０１５，２０１７…定電流源
Ｐ１，Ｐ２，Ｑ１，Ｑ２…接続点
Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２…端子
Ｔ１３＿１，Ｔ１３＿２，Ｔ２３＿１，Ｔ２３＿２…差電流端子
Claims (9)
- 第１端子から第１電流が供給される第１抵抗と、
第２端子から第２電流が供給される第２抵抗と、
第１正側入力端子に前記第１抵抗に生ずる電位が供給され、第１負側入力端子に前記第２抵抗に生ずる電位が供給される第１アンプ回路と、
ゲートが前記第１アンプ回路の出力端子に接続され、ソースが前記第１負側入力端子に接続され、ドレインが第１差電流端子に接続された第１ＭＯＳトランジスタと
を備えたことを特徴とする電流生成回路。 - 前記第１抵抗が、一端が前記第２抵抗の一端と所定の電位の端子に接続され、他端が前記第１正側入力端子に接続され、
前記第２抵抗が、他端が前記第１負側入力端子に接続されている
ことを特徴とする請求項１に記載の電流生成回路。 - 前記第１ＭＯＳトランジスタがＮチャネルＭＯＳトランジスタである
ことを特徴とする請求項２に記載の電流生成回路。 - 前記第１ＭＯＳトランジスタがＰチャネルＭＯＳトランジスタである
ことを特徴とする請求項２に記載の電流生成回路。 - 前記所定の電位の端子がＶＳＳ端子である
ことを特徴とする請求項２に記載の電流生成回路。 - 前記所定の電位の端子がＶＤＤ端子である
ことを特徴とする請求項２に記載の電流生成回路。 - 前記第１アンプ回路がＭＯＳトランジスタで形成されており、前記第１正側入力端子及び前記第１負側入力端子が所定のＭＯＳトランジスタのゲートで形成されている
ことを特徴とする請求項１から請求項６のいずれか一項に記載の電流生成回路。 - 第２負側入力端子に前記第１抵抗に生ずる電位が供給され、第２正側入力端子に前記第２抵抗に生ずる電位が供給される第２アンプ回路と、
ゲートが前記第２アンプ回路の出力端子に接続され、ソースが前記第２負側入力端子に接続され、ドレインが第２差電流端子に接続された第２ＭＯＳトランジスタと
をさらに備えたことを特徴とする請求項１に記載の電流生成回路。 - 前記第１アンプ回路がＭＯＳトランジスタで形成されており、前記第１正側入力端子及び前記第１負側入力端子が所定のＭＯＳトランジスタのゲートで形成され、
前記第２アンプ回路がＭＯＳトランジスタで形成されており、前記第２正側入力端子及び前記第２負側入力端子が所定のＭＯＳトランジスタのゲートで形成されている
ことを特徴とする請求項８に記載の電流生成回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019031902A JP7241565B2 (ja) | 2019-02-25 | 2019-02-25 | 電流生成回路 |
| US16/795,870 US11249504B2 (en) | 2019-02-25 | 2020-02-20 | Current generation circuit |
| CN202010115115.0A CN111610354B (zh) | 2019-02-25 | 2020-02-25 | 电流生成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019031902A JP7241565B2 (ja) | 2019-02-25 | 2019-02-25 | 電流生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020135746A true JP2020135746A (ja) | 2020-08-31 |
| JP7241565B2 JP7241565B2 (ja) | 2023-03-17 |
Family
ID=72141849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019031902A Active JP7241565B2 (ja) | 2019-02-25 | 2019-02-25 | 電流生成回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11249504B2 (ja) |
| JP (1) | JP7241565B2 (ja) |
| CN (1) | CN111610354B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112631366A (zh) * | 2020-11-26 | 2021-04-09 | 玄武石半导体(武汉)有限公司 | 连续分段线性电流的控制电路及其控制方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4055812A (en) * | 1976-08-13 | 1977-10-25 | Rca Corporation | Current subtractor |
| JPS63316908A (ja) * | 1987-06-08 | 1988-12-26 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 差動増幅器及び差動増幅器を有する電流検出回路 |
| JP2005065134A (ja) * | 2003-08-20 | 2005-03-10 | Asahi Kasei Microsystems Kk | カレントミラー回路 |
| JP2007241411A (ja) * | 2006-03-06 | 2007-09-20 | Ricoh Co Ltd | 電流検出回路および該電流検出回路を利用した電流モードｄｃ−ｄｃコンバータ |
| US20120001613A1 (en) * | 2010-07-01 | 2012-01-05 | Conexant Systems, Inc. | High-bandwidth linear current mirror |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2135846B (en) * | 1983-02-04 | 1986-03-12 | Standard Telephones Cables Ltd | Current splitter |
| DE3908765C1 (en) | 1989-03-17 | 1990-07-26 | Telefunken Electronic Gmbh, 7100 Heilbronn, De | Circuit for forming current differences and the use of this circuit |
| JP3448231B2 (ja) * | 1998-12-10 | 2003-09-22 | 株式会社東芝 | 半導体装置 |
| US6646463B1 (en) * | 2000-08-15 | 2003-11-11 | Alliance Semiconductor | Impedance emulator |
| US6778005B2 (en) * | 2001-12-28 | 2004-08-17 | Texas Instruments Incorporated | High PSRR current source |
| JP2004328640A (ja) * | 2003-04-28 | 2004-11-18 | Toshiba Corp | バイアス電流生成回路、レーザダイオード駆動回路及び光通信用送信器 |
| JP2008276611A (ja) * | 2007-05-01 | 2008-11-13 | Nec Electronics Corp | 過電流保護回路 |
| JP2010041368A (ja) * | 2008-08-05 | 2010-02-18 | Nec Electronics Corp | 演算増幅回路及び表示パネル駆動装置 |
| JP2010074379A (ja) * | 2008-09-17 | 2010-04-02 | Ricoh Co Ltd | ドライバ回路、及び電子回路装置 |
| IT1404585B1 (it) * | 2010-11-11 | 2013-11-22 | St Microelectronics Srl | Trasduttore temperatura-corrente |
| JP2012164078A (ja) * | 2011-02-04 | 2012-08-30 | Seiko Instruments Inc | ボルテージレギュレータ |
| JP6498503B2 (ja) * | 2015-04-20 | 2019-04-10 | エイブリック株式会社 | 電流検出回路 |
| JP6719233B2 (ja) * | 2016-03-07 | 2020-07-08 | エイブリック株式会社 | 出力回路 |
-
2019
- 2019-02-25 JP JP2019031902A patent/JP7241565B2/ja active Active
-
2020
- 2020-02-20 US US16/795,870 patent/US11249504B2/en active Active
- 2020-02-25 CN CN202010115115.0A patent/CN111610354B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4055812A (en) * | 1976-08-13 | 1977-10-25 | Rca Corporation | Current subtractor |
| JPS63316908A (ja) * | 1987-06-08 | 1988-12-26 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 差動増幅器及び差動増幅器を有する電流検出回路 |
| JP2005065134A (ja) * | 2003-08-20 | 2005-03-10 | Asahi Kasei Microsystems Kk | カレントミラー回路 |
| JP2007241411A (ja) * | 2006-03-06 | 2007-09-20 | Ricoh Co Ltd | 電流検出回路および該電流検出回路を利用した電流モードｄｃ−ｄｃコンバータ |
| US20120001613A1 (en) * | 2010-07-01 | 2012-01-05 | Conexant Systems, Inc. | High-bandwidth linear current mirror |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111610354B (zh) | 2024-04-30 |
| US11249504B2 (en) | 2022-02-15 |
| US20200272189A1 (en) | 2020-08-27 |
| JP7241565B2 (ja) | 2023-03-17 |
| CN111610354A (zh) | 2020-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9991879B2 (en) | Apparatus for detecting variation in transistor threshold voltage | |
| US8723555B2 (en) | Comparator circuit | |
| JP7241565B2 (ja) | 電流生成回路 | |
| JP2019106094A (ja) | 電流生成回路 | |
| US9577661B2 (en) | Voltage-controlled oscillator and analog-digital converter | |
| JP5884234B2 (ja) | 基準電圧回路 | |
| JP2001217692A (ja) | 電圧比較回路およびこれを用いた基板バイアス調整回路 | |
| KR20170113198A (ko) | 전류 검출 회로 | |
| JP2004304632A (ja) | パワーオンディテクタ、及びこのパワーオンディテクタを用いたパワーオンリセット回路 | |
| CN113131905B (zh) | 一种施密特触发器电路 | |
| JP7305934B2 (ja) | 差動増幅回路を備える装置 | |
| JP5008846B2 (ja) | 電子回路 | |
| JP2012079254A (ja) | 基準電圧発生回路 | |
| US11249118B2 (en) | Current sensing circuit | |
| JP6672067B2 (ja) | 安定化電源回路 | |
| JP5428259B2 (ja) | 基準電圧発生回路および電源クランプ回路 | |
| JP6416016B2 (ja) | 基準電流調整回路、半導体装置及び基準電流調整方法 | |
| JP2645117B2 (ja) | 半導体集積回路のリセット回路 | |
| JP2006215934A (ja) | 定電流源回路 | |
| JP2008085541A (ja) | 電圧レベル検出回路およびそれを用いたパワーオンリセット回路 | |
| KR950005583B1 (ko) | 푸쉬풀 출력회로 | |
| KR102614973B1 (ko) | 프로세스 정보 추출 회로 | |
| US6392471B1 (en) | Voltage generator in a MOS integrated circuit | |
| JP2005302839A (ja) | 半導体集積回路 | |
| CN117850524A (zh) | 偏置电流生成电路及芯片 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220118 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20221121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221130 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221209 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230307 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7241565 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |