JP2020102945A - マスク回路 - Google Patents
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Description
本発明の態様は、入力PWM信号が入力される入力端と、第1の出力PWM信号及び第2の出力PWM信号をそれぞれ出力する第1出力端及び第2出力端とを備えたマスク回路において、
一端が前記入力端に接続されかつ他端が前記第1出力端に接続された第1の電流路と前記第1の電流路を導通又は遮断するようにオンオフ制御される第1の制御端とを有する第1のスイッチング素子と、
一端が前記入力端に接続されかつ他端が前記第2出力端に接続された第2の電流路と前記第2の電流路を導通又は遮断するようにオンオフ制御される第2の制御端とを有する第2のスイッチング素子と、
前記入力端に接続されたトリガ端子と前記トリガ端子に前記入力PWM信号の1つのパルスが入力する毎にハイレベル電位とローレベル電位との間で互いに反対向きに反転する2つの出力端子とを有するフリップフロップ回路と、を備え、
前記フリップフロップ回路の2つの出力端子のうち一方の出力電位又はその反転電位と前記入力PWM信号の電位の論理積の電位に対応して、前記第1のスイッチング素子の前記第1の制御端がオンオフ制御され、かつ、
前記フリップフロップ回路の2つの出力端子のうち他方の出力電位又はその反転電位と前記入力PWM信号の電位の論理積の電位に対応して、前記第2のスイッチング素子の前記第2の制御端がオンオフ制御されることを特徴とする。
上記態様において、前記第1のスイッチング素子及び前記第2のスイッチング素子がトランジスタであり、各々のコレクタが前記入力端に接続されると共に、各々のエミッタが前記第1出力端及び第2出力端にそれぞれ接続されていることが、好適である。
また、上記態様において、、前記第1のスイッチング素子及び前記第2のスイッチング素子がMOSFETであり、各々のドレインが前記入力端に接続されると共に、各々のソースが前記第1出力端及び第2出力端にそれぞれ接続されていることが、好適である。
図1は、本発明のマスク回路の第1の実施形態の原理を示す概略的な回路例である。図1を参照すると、入力PWM信号は、入力端1と接地端2の間に入力される。入力PWM信号は、例えば汎用的なPWMICにより生成され、所定の周波数と、所定のデューティ比を有する。周波数は、スイッチング電源のスイッチング素子を制御する場合、例えば数十kHz〜数百kHz程度である。
図2(a)〜(i)は、図1に示したマスク回路のタイミングチャートの一例を示した図である。横軸は時間である。各波形は、模式的に示したものである。図2を参照して、図1のマスク回路の動作を説明する。以下の説明において、図1中の符号を参照することがある。
モードIは、フリップフロップ回路5の出力端子Qaがハイレベル電位(H電位)でありかつ出力端子Qbがローレベル電位(L電位)となる期間である。
モードIIは、フリップフロップ回路5の出力端子QaがL電位でありかつ出力端子QbがH電位となる期間である。この期間の動作は、トランジスタT1とT2に関して上述したモードIと対称的となるが、実質的に同じである。
上述したモードI及びモードIIを合わせた期間が、第1及び第2の出力PWM信号Va、Vbの各々の一周期となる。従って、出力PWM信号Va、Vbの周波数は、入力PWM信号vinの周波数の2分の1である。また、出力PWM信号Va、Vbのオン期間(H電位の期間)は、入力PWM信号vinのオン期間と同じ長さを有する。よって、第1及び第2の出力PWM信号Va、Vbは、互いに位相が180°ずれた波形を有すると共に、同じデューティ比を有する。そのデューティ比は、入力PWM信号vinのデューティ比により自動的に決まることになる。
図3は、本発明のマスク回路の第2の実施形態の原理を示す概略的な回路例である。第1の実施形態と同じ構成要素については同じ符号を用いている。第2の実施形態については、第1の実施形態とは異なる点のみを説明する。
図4は(a)〜(g)は、図3に示したマスク回路のタイミングチャートの一例を示した図である。横軸は時間である。各波形は、模式的に示したものである。図4を参照して、図3のマスク回路の動作を説明する。以下の説明において、図3中の符号を参照することがある。
モードIは、フリップフロップ回路5の出力端子QaがH電位でありかつ出力端子QbがL電位となる期間である。
モードIIは、フリップフロップ回路5の出力端子QaがL電位でありかつ出力端子QbがH電位となる期間である。この期間の動作は、トランジスタT1とT2に関して上述したモードIと対称的となるが、実質的に同じである。
上述したモードI及びモードIIを合わせた期間が、第1及び第2の出力PWM信号Va、Vbの各々の一周期となる。入力PWM信号vinと、第1及び第2の出力PWM信号Va、Vbとの関係は、第1の実施形態と同じである。また、第1の出力PWM信号Vaと第2の出力PWM信号Vbとの関係も、第1の実施形態と同じである。
図5は、本発明のマスク回路の第3の実施形態の原理を示す概略的な回路例である。第2の実施形態と同じ構成要素については同じ符号を用いている。第3の実施形態については、第2の実施形態とは異なる点のみを説明する。
2 接地端
3A 第1の出力端
3B 第2の出力端
5 フリップフロップ回路
6、7、60、70、61、71 マスク電位生成部
T1、T2、T3、T4、T30、T40 スイッチング素子
R1、R2、R3、R4、R5、R6 抵抗
D1、D2、D3、D4 ダイオード
Qa、Qb フリップフロップ回路の出力端子
Claims (3)
- 入力PWM信号が入力される入力端と、第1の出力PWM信号及び第2の出力PWM信号をそれぞれ出力する第1出力端及び第2出力端とを備えたマスク回路において、
一端が前記入力端に接続されかつ他端が前記第1出力端に接続された第1の電流路と前記第1の電流路を導通又は遮断するようにオンオフ制御される第1の制御端とを有する第1のスイッチング素子と、
一端が前記入力端に接続されかつ他端が前記第2出力端に接続された第2の電流路と前記第2の電流路を導通又は遮断するようにオンオフ制御される第2の制御端とを有する第2のスイッチング素子と、
前記入力端に接続されたトリガ端子と前記トリガ端子に前記入力PWM信号の1つのパルスが入力する毎にハイレベル電位とローレベル電位との間で互いに反対向きに反転する2つの出力端子とを有するフリップフロップ回路と、を備え、
前記フリップフロップ回路の2つの出力端子のうち一方の出力電位又はその反転電位と、前記入力PWM信号の電位との論理積の電位に対応して、前記第1のスイッチング素子の前記第1の制御端がオンオフ制御され、かつ、
前記フリップフロップ回路の2つの出力端子のうち他方の出力電位又はその反転電位と、前記入力PWM信号の電位との論理積の電位に対応して、前記第2のスイッチング素子の前記第2の制御端がオンオフ制御されることを特徴とするマスク回路。 - 前記第1のスイッチング素子及び前記第2のスイッチング素子がトランジスタであり、各々のコレクタが前記入力端に接続されると共に、各々のエミッタが前記第1出力端及び第2出力端にそれぞれ接続されていることを特徴とする請求項1に記載のマスク回路。
- 前記第1のスイッチング素子及び前記第2のスイッチング素子がMOSFETであり、各々のドレインが前記入力端に接続されると共に、各々のソースが前記第1出力端及び第2出力端にそれぞれ接続されていることを特徴とする請求項1に記載のマスク回路。
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JP2018239716A JP7207990B2 (ja) | 2018-12-21 | 2018-12-21 | マスク回路 |
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2005006412A (ja) * | 2003-06-12 | 2005-01-06 | Mitsubishi Electric Corp | 電力用半導体装置 |
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US20180269806A1 (en) * | 2017-03-15 | 2018-09-20 | Hong Kong Applied Science And Technology Research Institute Co. Ltd. | Method and apparatus of dead time tuning in an inverter |
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2018
- 2018-12-21 JP JP2018239716A patent/JP7207990B2/ja active Active
Patent Citations (6)
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