JP7207990B2 - マスク回路 - Google Patents

Description

本発明は、パルス幅変調信号のマスク回路に関する。

特許文献１に開示されるＡＣ－ＤＣコンバータ等のように、スイッチング電源において、２種類のパルス幅変調信号（以下「ＰＷＭ信号」と称する）が制御信号として用いられることがある。

図６（ａ）（ｂ）は、２種類のＰＷＭ信号によりスイッチング制御される回路例を示している。図６（ａ）は、フルブリッジ回路の一例を示している。この例は、絶縁型スイッチング電源におけるトランスＴの一次側のスイッチング回路である（二次側の構成は省略）。このフルブリッジ回路は、ＮチャネルＭＯＳＦＥＴである４個のスイッチング素子Ａ１、Ａ２、Ｂ１、Ｂ２を有する。スイッチング素子Ａ１、Ａ２が、ＰＷＭ信号Ｖａにより同時にオンオフ制御される。そして、スイッチング素子Ｂ１、Ｂ２が、ＰＷＭ信号Ｖｂにより同時にオンオフ制御される。

図６（ｂ）は、同期整流型フォワードコンバータの一例を示している。この回路はＮチャネルＭＯＳＦＥＴである３個のスイッチング素子Ａ１、Ａ２、Ｂを有する。スイッチング素子Ａ１、Ａ２が、ＰＷＭ信号Ｖａにより同時にオンオフ制御される。そして、スイッチング素子Ｂが、ＰＷＭ信号Ｖｂによりオンオフ制御される。

図６（ａ）（ｂ）におけるＰＷＭ信号ＶａとＶｂは、通常、数十ｋＨｚ～数百ｋＨｚの一定の同じ周波数と同じデューティ比を有しかつ位相が互いに１８０°ずれた電圧信号である。いずれの例においても、ＰＷＭ信号ＶａとＰＷＭ信号Ｖｂは、異なるグループに属するスイッチング素子が同時にオンとなることを避けるために、ＰＷＭ信号Ｖａのオフ時からＰＷＭ信号Ｖｂのオン時までの間、及び、ＰＷＭ信号Ｖｂのオフ時からＰＷＭ信号Ｖａのオン時までの間に適宜のデッドタイムが設けられている。

ＰＷＭ信号の生成には、ＰＷＭＩＣが広く用いられている。汎用的なＰＷＭＩＣは、通常、所定の周波数とデューティ比を有する１つのＰＷＭ信号を出力する。

特開２００２－１０６３２号公報

汎用的なＰＷＭＩＣでは１つのＰＷＭ信号しか得られないため、図６に例示した回路に２つのＰＷＭ信号を適宜のデッドタイムを設けて供給する場合、複雑な分周回路や演算処理のためのプロセッサ等を含む制御回路がさらに必要となる。

本発明は、汎用的なＰＷＭＩＣにより生成される１つのＰＷＭ信号から、位相が互いに１８０°ずれた２つのＰＷＭ信号を生成可能なマスク回路を簡易な構成で提供することを目的とする。

上記の目的を達成するべく、本発明は、以下の構成を提供する。
本発明の態様は、入力ＰＷＭ信号が入力される入力端と、第１の出力ＰＷＭ信号及び第２の出力ＰＷＭ信号をそれぞれ出力する第１出力端及び第２出力端とを備えたマスク回路において、
一端が前記入力端に接続されかつ他端が前記第１出力端に接続された第１の電流路と前記第１の電流路を導通又は遮断するようにオンオフ制御される第１の制御端とを有する第１のスイッチング素子（Ｔ１）と、
一端が前記入力端に接続されかつ他端が前記第２出力端に接続された第２の電流路と前記第２の電流路を導通又は遮断するようにオンオフ制御される第２の制御端とを有する第２のスイッチング素子（Ｔ２）と、
前記入力端に接続されたトリガ端子と前記トリガ端子に前記入力ＰＷＭ信号の１つのパルスが入力する毎にハイレベル電位とローレベル電位との間で互いに反対向きに反転する２つの出力端子（Ｑａ、Ｑｂ）とを有するフリップフロップ回路と、
第１のマスク電位生成部（６）及び第２のマスク電位生成部（７）と、を備え、
前記第１のマスク電位生成部（６）は、
一端が前記第１のスイッチング素子（Ｔ１）の前記第１の制御端に接続され他端が接地端に接続された第３の電流路と前記フリップフロップ回路の２つの出力端子のうち一方の出力電位（Ｑａ）の分圧を印加される第３の制御端とを有する第３のスイッチング素子（Ｔ３）と、
前記第１のスイッチング素子（Ｔ１）の制御端と前記入力端の間に接続された第１の抵抗（Ｒ１）と、を有し、
前記第２のマスク電位生成部（７）は、
一端が前記第２のスイッチング素子（Ｔ２）の前記第２の制御端に接続され他端が接地端に接続された第４の電流路と前記フリップフロップ回路の２つの出力端子のうち他方の出力電位（Ｑｂ）の分圧を印加される第４の制御端とを有する第４のスイッチング素子（Ｔ４）と、
前記第２のスイッチング素子（Ｔ２）の制御端と前記入力端の間に接続された第２の抵抗（Ｒ２）と、を有することを特徴とする。
上記態様において、前記第１のスイッチング素子及び前記第２のスイッチング素子がトランジスタであり、各々のコレクタが前記入力端に接続されると共に、各々のエミッタが前記第１出力端及び第２出力端にそれぞれ接続されていることが、好適である。
また、上記態様において、前記第１のスイッチング素子及び前記第２のスイッチング素子がＭＯＳＦＥＴであり、各々のドレインが前記入力端に接続されると共に、各々のソースが前記第１出力端及び第２出力端にそれぞれ接続されていることが、好適である。

本発明のマスク回路によれば、複雑な制御回路を必要とせずに、簡易な構成により１つのＰＷＭ信号から、位相が互いに１８０°ずれた２種類のＰＷＭ信号を生成できる。

図１は、本発明のマスク回路の第１の実施形態の原理を示す概略的な回路例である。 図２は、図１に示した回路のタイミングチャートの一例を示している。 図３は、本発明のマスク回路の別の例を概略的に示している。 図４は、図３に示した回路のタイミングチャートの一例を示している。 図５は、本発明のマスク回路の別の例を概略的に示している。 図６（ａ）（ｂ）は、２種類のＰＷＭ信号によりスイッチング制御される回路例を示している。

以下、図面を参照して本発明の実施の形態を説明する。本発明によるマスク回路は、例えば汎用的なＰＷＭＩＣにより生成された１つのＰＷＭ信号を入力され、そして、例えば上述した図６に示したＰＷＭ信号Ｖａ、Ｖｂを２つの出力端からそれぞれ出力することができる。ここでは、マスク回路に入力されるＰＷＭ信号を「入力ＰＷＭ信号」と称し、マスク回路から出力されるＰＷＭ信号を「出力ＰＷＭ信号」と称することとする。

なお、「マスク回路」とは、例えば、所定の条件に応じてＰＷＭ信号を一定のマスク時間だけ強制的に出力させない（零ボルトとする）ように制御する回路をいう。

（１）第１の実施形態の回路構成
図１は、本発明のマスク回路の第１の実施形態の原理を示す概略的な回路例である。図１を参照すると、入力ＰＷＭ信号は、入力端１と接地端２の間に入力される。入力ＰＷＭ信号は、例えば汎用的なＰＷＭＩＣにより生成され、所定の周波数と、所定のデューティ比を有する。周波数は、スイッチング電源のスイッチング素子を制御する場合、例えば数十ｋＨｚ～数百ｋＨｚ程度である。

第１の出力端３Ａと接地端２の間に、第１の出力ＰＷＭ信号Ｖａが出力される。第２の出力端３Ｂと接地端２の間に、第２の出力ＰＷＭ信号Ｖｂが出力される。出力ＰＷＭ信号Ｖａと出力ＰＷＭ信号Ｖｂとは、互いに位相が１８０°ずれた同じ周波数及び同じデューティ比をもつＰＷＭ信号である。詳細は後述するが、このマスク回路の出力ＰＷＭ信号Ｖａ、Ｖｂの周波数は、入力ＰＷＭ信号の周波数の２分の１であり、パルス幅は入力ＰＷＭ信号のパルス幅と同じである。

入力端１と出力端３Ａとの間には第１のスイッチング素子Ｔ１が挿入されている。すなわち、スイッチング素子Ｔ１の電流路の一端が入力端１に接続され、他端が出力端３Ａに接続されている。スイッチング素子Ｔ１は、電流路を導通又は遮断するようにオンオフ制御される制御端を有する。

同様に、入力端１と出力端３Ｂとの間には第２のスイッチング素子Ｔ２が挿入されている。すなわち、スイッチング素子Ｔ２の電流路の一端が入力端１に接続され、他端がが出力端３Ｂに接続されている。スイッチング素子Ｔ２は、電流路を導通又は遮断するようにオンオフ制御される制御端を有する。

スイッチング素子Ｔ１、Ｔ２は、好適にはトランジスタであり、ここではｎｐｎトランジスタである。好適には、トランジスタＴ１、Ｔ２のコレクタが入力端１に接続され、トランジスタＴ１のエミッタが出力端３Ａに接続され、トランジスタＴ２のエミッタが出力端３Ｂに接続されている。トランジスタＴ１、Ｔ２のベースにはそれぞれ、トランジスタＴ１、Ｔ２をオンオフ制御するマスク電位ｖ１、ｖ２が印加される。ダイオードＤ１、Ｄ２は、それぞれベースエミッタ間の過電圧保護のために接続されている。

トランジスタＴ１、Ｔ２は、いずれもエミッタフォロワで出力端３Ａ、３Ｂと接続されているので、コレクタエミッタ間が導通状態のときは出力側に影響を及ぼさない低出力インピーダンスとなり、遮断状態のときは入力側に負担をかけない高抵抗となる。

このマスク回路はさらに、フリップフロップ回路５を有する。フリップフロップ回路５は、トリガ端子ｔｒと、２つの出力端子Ｑａ、Ｑｂを備えたいわゆるＴフリップフロップである。トリガ端子ｔｒは、入力端１に接続されている。トリガ端子ｔｒに入力ＰＷＭ信号の１つのパルスが入力する毎に、出力端子Ｑａと出力端子Ｑｂの出力電位が、ハイレベル電位からローレベル電位へ、又は、ローレベル電位からハイレベル電位へ互いに反対向きに反転する。そして、次のパルスが入力するまで、その反転した電位を維持する。フリップフロップ回路５は、トリガ端子ｔｒに入力するパルスの立ち上がり又は立ち下がりのいずれでトリガされてもよい。

出力端子Ｑａの出力電位は、マスク電位生成部６に与えられる。マスク電位生成部６は、トランジスタＴ１のベースを制御するマスク電位ｖ１を生成する。同様に、出力端子Ｑｂの出力電位は、マスク電位生成部７に与えられる。マスク電位生成部７は、トランジスタＴ２のベースを制御するマスク電位ｖ２を生成する。

マスク電位生成部６は、スイッチング素子Ｔ３を有し、この例ではｎｐｎトランジスタである。トランジスタＴ３のベースには、出力端子Ｑａの出力電位が、抵抗Ｒ３と抵抗Ｒ４により分圧されて印加される。トランジスタＴ３のエミッタは接地端２に接続され、コレクタは、トランジスタＴ１のベースに接続されている。さらに、トランジスタＴ１のベースと入力端１の間に抵抗Ｒ１が接続されている。

同様に、マスク電位生成部７は、スイッチング素子Ｔ４を有し、この例ではｎｐｎトランジスタである。トランジスタＴ４のベースには、出力端子Ｑｂの出力電位が、抵抗Ｒ５と抵抗Ｒ６により分圧されて印加される。トランジスタＴ４のエミッタは接地端２に接続され、コレクタは、トランジスタＴ２のベースに接続されている。さらに、トランジスタＴ２のベースと入力端１の間に抵抗Ｒ２が接続されている。

スイッチング素子Ｔ１～Ｔ４は、ＭＯＳＦＥＴを用いて構成することもできる。その場合、スイッチング素子Ｔ１、Ｔ２は、ドレインが入力端１に接続され、ソースが出力端３Ａ、３Ｂにそれぞれ接続されることが好適である。ソースフォロワで出力端３Ａ、３Ｂと接続されることにより、ドレインソース間が導通状態のときは出力側に影響を及ぼさない低出力インピーダンスとなり、遮断状態のときは入力側に負担をかけない高抵抗となる。

（２）第１の実施形態の回路動作
図２（ａ）～（ｉ）は、図１に示したマスク回路のタイミングチャートの一例を示した図である。横軸は時間である。各波形は、模式的に示したものである。図２を参照して、図１のマスク回路の動作を説明する。以下の説明において、図１中の符号を参照することがある。

図２（ａ）は、入力ＰＷＭ信号ｖｉｎの波形を示す。符号Ｈ、Ｌはそれぞれ、ハイレベル電位（Ｈ電位）の区間、ローレベル電位（Ｌ電位）の区間を示す。パルスの立ち上がり部分の矢印は、図１のフリップフロップ回路５が、この例ではパルスの立上りでトリガーされることを示している。

図２（ｂ）は、フリップフロップ回路５の出力端子Ｑａの出力電位を、図２（ｃ）は、図２（ｂ）の出力電位の反転電位Ｑａinvを示している。さらに、図２（ｄ）は、マスク電位ｖ１を、図２（ｅ）は、出力端３Ａの出力ＰＷＭ信号Ｖａの波形をそれぞれ示している。図２（ｆ）は、フリップフロップ回路５の出力端子Ｑｂの出力電位を、図２（ｇ）は、図２（ｆ）の出力電位の反転電位Ｑｂinvを示している。図２（ｈ）は、マスク電位ｖ２を、図２（ｉ）は、出力端３Ｂの出力ＰＷＭ信号Ｖｂの波形をそれぞれ示している。なお、図２（ｃ）（ｇ）の反転電位Ｑａinv、Ｑｂinvは、説明の便宜上、仮想的に示したものであり、図１の回路上では出現しない。

図１の回路動作では、入力ＰＷＭ信号ｖｉｎの２周期分の動作が繰り返される。入力ＰＷＭ信号ｖｉｎの第１周期の動作をモードＩとし、第２周期の動作をモードＩＩとする。

＜モードＩ＞
モードＩは、フリップフロップ回路５の出力端子Ｑａがハイレベル電位（Ｈ電位）でありかつ出力端子Ｑｂがローレベル電位（Ｌ電位）となる期間である。

出力端子ＱａがＨ電位の間、マスク電位生成部６のトランジスタＴ３は、ベースにバイアス電流が流れ、オン状態である。この間、トランジスタＴ１のベースに印加されるマスク電位ｖ１は、ほぼ接地電位である（図２（ｄ）参照）。その結果、トランジスタＴ１のベースエミッタ間にバイアス電流が流れないので、トランジスタＴ１はオフ状態である。従って、入力端１から出力端３Ａへの電流路は、遮断状態である。モードＩの期間、出力端３Ａの出力ＰＷＭ信号Ｖａは、入力ＰＷＭ信号ｖｉｎの電位に関係なく常にＬ電位となる（図２（ｅ）参照）。

出力端子ＱｂがＬ電位の間、マスク電位生成部７のトランジスタＴ４は、ベースエミッタ間にバイアス電流が流れず、オフ状態である。この間、トランジスタＴ２のベースに印加されるマスク電位ｖ２は、抵抗Ｒ２を介してほぼ入力端１の電位となる（図２（ｈ）参照）。その結果、トランジスタＴ２は、入力ＰＷＭ信号ｖｉｎがＨ電位のときはオン状態となり、Ｌ電位のときはオフ状態となる。トランジスタＴ２がオン状態のとき、入力端１から出力端３Ｂへの電流路が導通状態となる。よって、モードＩの期間、出力端３Ｂの出力ＰＷＭ信号Ｖｂは、入力ＰＷＭ信号ｖｉｎがＨ電位のときはＨ電位となり、Ｌ電位のときはＬ電位となる（図２（ｉ）参照）。

＜モードＩＩ＞
モードＩＩは、フリップフロップ回路５の出力端子ＱａがＬ電位でありかつ出力端子ＱｂがＨ電位となる期間である。この期間の動作は、トランジスタＴ１とＴ２に関して上述したモードＩと対称的となるが、実質的に同じである。

出力端子ＱａがＬ電位の間、マスク電位生成部６のトランジスタＴ３は、ベースエミッタ間にバイアス電流が流れず、オフ状態である。この間、トランジスタＴ１のベースに印加されるマスク電位ｖ１は、抵抗Ｒ１を介してほぼ入力端１の電位となる（図２（ｄ）参照）。その結果、トランジスタＴ１は、入力ＰＷＭ信号ｖｉｎがＨ電位のときはオン状態となり、Ｌ電位のときはオフ状態となる。トランジスタＴ１がオン状態のとき、入力端１から出力端３Ａへの電流路が導通状態となる。よって、モードＩＩの期間、出力端３Ａの出力ＰＷＭ信号Ｖａは、入力ＰＷＭ信号ｖｉｎがＨ電位のときはＨ電位となり、Ｌ電位のときはＬ電位となる（図２（ｅ）参照）。

出力端子ＱｂがＨ電位の間、マスク電位生成部７のトランジスタＴ４は、ベースにバイアス電流が流れ、オン状態である。この間、トランジスタＴ２のベースに印加されるマスク電位ｖ２はほぼ接地電位である（図２（ｈ）参照）。その結果、トランジスタＴ２のベースエミッタ間にバイアス電流が流れないので、トランジスタＴ２はオフ状態である。従って、入力端１から出力端３Ｂへの電流路は、遮断状態である。モードＩＩの期間、出力端３Ｂの出力ＰＷＭ信号Ｖｂは、入力ＰＷＭ信号ｖｉｎの電位に関係なく常にＬ電位となる（図２（ｉ）参照）。

＜出力ＰＷＭ信号Ｖａ、Ｖｂについて＞
上述したモードＩ及びモードＩＩを合わせた期間が、第１及び第２の出力ＰＷＭ信号Ｖａ、Ｖｂの各々の一周期となる。従って、出力ＰＷＭ信号Ｖａ、Ｖｂの周波数は、入力ＰＷＭ信号ｖｉｎの周波数の２分の１である。また、出力ＰＷＭ信号Ｖａ、Ｖｂのオン期間（Ｈ電位の期間）は、入力ＰＷＭ信号ｖｉｎのオン期間と同じ長さを有する。よって、第１及び第２の出力ＰＷＭ信号Ｖａ、Ｖｂは、互いに位相が１８０°ずれた波形を有すると共に、同じデューティ比を有する。そのデューティ比は、入力ＰＷＭ信号ｖｉｎのデューティ比により自動的に決まることになる。

さらに、図２（ｉ）に示すように、出力ＰＷＭ信号Ｖａのオフ時から出力ＰＷＭ信号Ｖｂのオン時までの間、及び、出力ＰＷＭ信号Ｖｂのオフ時から出力ＰＷＭ信号Ｖａのオン時までの間の期間に対応するデッドタイムｄｔも、入力ＰＷＭ信号ｖｉｎのデューティ比により自動的に決まることになる。

図１の回路の動作を、論理図にまとめると、表１のようになる。表１を参照すると、入力ＰＷＭ信号ｖｉｎと、フリップフロップ回路５の出力端子Ｑａの反転電位Ｑａinvとの論理積によって、出力電位Ｖａが生成されることが判る。すなわち、入力ＰＷＭ信号ｖｉｎと出力端子Ｑａの反転電位Ｑａinvの双方がＨ電位のときにのみ、出力電位ＶａがＨ電位となり、他の条件のときは出力電位ＶａはＬ電位である。

また、入力ＰＷＭ信号ｖｉｎとフリップフロップ回路５の出力端子Ｑｂの反転電位Ｑｂinvとの論理積によって、出力電位Ｖｂが生成されることが判る。すなわち、入力ＰＷＭ信号ｖｉｎと出力端子Ｑｂの反転電位Ｑｂinvの双方がＨ電位のときにのみ、出力電位ＶｂがＨ電位となり、他の条件のときは出力電位ＶｂはＬ電位である。

（３）第２の実施形態の回路構成
図３は、本発明のマスク回路の第２の実施形態の原理を示す概略的な回路例である。第１の実施形態と同じ構成要素については同じ符号を用いている。第２の実施形態については、第１の実施形態とは異なる点のみを説明する。

第２の実施形態では、マスク電位生成部６０、７０のトランジスタＴ３０、Ｔ４０としてｐｎｐトランジスタを用いている。トランジスタＴ３０は、コレクタが接地端２に接続され、エミッタがトランジスタＴ１のベースに接続されている。トランジスタＴ４０は、コレクタが接地端２に接続され、エミッタがトランジスタＴ２のベースに接続されている。それ以外の構成は、第１の実施形態と同じである。

（４）第２の実施形態の回路動作
図４は（ａ）～（ｇ）は、図３に示したマスク回路のタイミングチャートの一例を示した図である。横軸は時間である。各波形は、模式的に示したものである。図４を参照して、図３のマスク回路の動作を説明する。以下の説明において、図３中の符号を参照することがある。

図４（ｂ）は、フリップフロップ回路５の出力端子Ｑａの出力電位を示している。図４（ｃ）は、マスク電位ｖ１を、図４（ｄ）は、出力端３Ａの出力ＰＷＭ信号Ｖａの波形をそれぞれ示している。図４（ｅ）は、フリップフロップ回路５の出力端子Ｑｂの出力電位を示している。図４（ｆ）は、マスク電位ｖ２を、図４（ｇ）は、出力端３Ｂの出力ＰＷＭ信号Ｖｂの波形をそれぞれ示している。

図３の回路動作では、入力ＰＷＭ信号ｖｉｎの２周期分の動作が繰り返される。第１周期の動作をモードＩとし、第２周期の動作をモードＩＩとする。

＜モードＩ＞
モードＩは、フリップフロップ回路５の出力端子ＱａがＨ電位でありかつ出力端子ＱｂがＬ電位となる期間である。

出力端子ＱａがＨ電位の間、マスク電位生成部６０のトランジスタＴ３０は、ベースエミッタ間にバイアス電流が流れず、オフ状態である。この間、トランジスタＴ１のベースに印加されるマスク電位ｖ１は、抵抗Ｒ１を介してほぼ入力端１の電位となる（図４（ｃ）参照）。その結果、トランジスタＴ１は、入力ＰＷＭ信号ｖｉｎがＨ電位のときはオン状態となり、Ｌ電位のときはオフ状態となる。トランジスタＴ１がオン状態のとき、入力端１から出力端３Ｂへの電流路が導通状態となる。よって、モードＩの期間、出力端３Ａの出力ＰＷＭ信号Ｖａは、入力ＰＷＭ信号ｖｉｎがＨ電位のときはＨ電位となり、Ｌ電位のときはＬ電位となる（図４（ｄ）参照）。

出力端子ＱｂがＬ電位の間、マスク電位生成部７０のトランジスタＴ４０は、ベースにバイアス電流が流れ、オン状態である。この間、トランジスタＴ２のベースに印加されるマスク電位ｖ２は、ほぼ接地電位である（図４（ｆ）参照）。その結果、トランジスタＴ２のベースエミッタ間にバイアス電流が流れないので、トランジスタＴ２はオフ状態である。従って、入力端１から出力端３Ｂへの電流路は、遮断状態である。モードＩの期間、出力端３Ｂの出力ＰＷＭ信号Ｖｂは、入力ＰＷＭ信号ｖｉｎの電位に関係なく常にＬ電位となる（図４（ｇ）参照）。

＜モードＩＩ＞
モードＩＩは、フリップフロップ回路５の出力端子ＱａがＬ電位でありかつ出力端子ＱｂがＨ電位となる期間である。この期間の動作は、トランジスタＴ１とＴ２に関して上述したモードＩと対称的となるが、実質的に同じである。

出力端子ＱａがＬ電位の間、マスク電位生成部６０のトランジスタＴ３０は、ベースにバイアス電流が流れ、オン状態である。この間、トランジスタＴ１のベースに印加されるマスク電位ｖ１は、ほぼ接地電位である（図４（ｃ）参照）。その結果、トランジスタＴ１のベースエミッタ間にバイアス電流が流れないので、トランジスタＴ１はオフ状態である。従って、入力端１から出力端３Ａへの電流路は、遮断状態である。モードＩＩの期間、出力端３Ａの出力ＰＷＭ信号Ｖａは、入力ＰＷＭ信号ｖｉｎの電位に関係なく常にＬ電位となる（図４（ｄ）参照）。

出力端子ＱｂがＨ電位の間、マスク電位生成部７０のトランジスタＴ４０は、ベースエミッタ間にバイアス電流が流れず、オフ状態である。この間、トランジスタＴ２のベースに印加されるマスク電位ｖ２は、抵抗Ｒ２を介してほぼ入力端１の電位となる（図４（ｆ）参照）。その結果、トランジスタＴ２は、入力ＰＷＭ信号ｖｉｎがＨ電位のときはオン状態となり、Ｌ電位のときはオフ状態となる。トランジスタＴ２がオン状態のとき、入力端１から出力端３Ｂへの電流路が導通状態となる。よって、モードＩＩの期間、出力端３Ｂの出力ＰＷＭ信号Ｖｂは、入力ＰＷＭ信号ｖｉｎがＨ電位のときはＨ電位となり、Ｌ電位のときはＬ電位となる（図４（ｇ）参照）。

＜出力ＰＷＭ信号Ｖａ、Ｖｂについて＞
上述したモードＩ及びモードＩＩを合わせた期間が、第１及び第２の出力ＰＷＭ信号Ｖａ、Ｖｂの各々の一周期となる。入力ＰＷＭ信号ｖｉｎと、第１及び第２の出力ＰＷＭ信号Ｖａ、Ｖｂとの関係は、第１の実施形態と同じである。また、第１の出力ＰＷＭ信号Ｖａと第２の出力ＰＷＭ信号Ｖｂとの関係も、第１の実施形態と同じである。

図３の回路の動作を、論理図にまとめると次の表２のようになる。表２を参照すると、入力ＰＷＭ信号ｖｉｎとフリップフロップ回路５の出力端子Ｑａの出力電位との論理積によって、出力電位Ｖａが生成されることが判る。すなわち、入力ＰＷＭ信号ｖｉｎと出力端子Ｑａの出力電位の双方がＨ電位のときにのみ、出力電位ＶａがＨ電位となり、他の条件のときは出力電位ＶａはＬ電位である。

また、入力ＰＷＭ信号ｖｉｎとフリップフロップ回路５の出力端子Ｑｂの出力電位との論理積によって、出力電位Ｖｂが生成されることが判る。すなわち、入力ＰＷＭ信号ｖｉｎと出力端子Ｑｂの出力電位の双方がＨ電位のときにのみ、出力電位ＶｂがＨ電位となり、他の条件のときは出力電位ＶｂはＬ電位である。

（４）第３の実施形態
図５は、本発明のマスク回路の第３の実施形態の原理を示す概略的な回路例である。第２の実施形態と同じ構成要素については同じ符号を用いている。第３の実施形態については、第２の実施形態とは異なる点のみを説明する。

第３の実施形態では、マスク電位生成部６１、７１が、第２の実施形態のマスク電位生成部６０、７０に替えて、それぞれダイオードＤ３、Ｄ４で構成されている。ダイオードＤ３、Ｄ４は、カソードがトランジスタＴ１、Ｔ２のベースにそれぞれ接続され、そしてアノードがフリップフロップ回路５の出力端子Ｑａ、Ｑｂにそれぞれ接続されている。

第３の実施形態の回路の動作は、第２の実施形態において示した図４のタイミングチャート及び上記の表２と同じになる。

以上、図１、図３及び図５に示した本発明のマスク回路の実施形態の例は、原理的な構成を示したものであり、実際の適用においては多様な回路構成が可能である。

１ 入力端
２ 接地端
３Ａ 第１の出力端
３Ｂ 第２の出力端
５ フリップフロップ回路
６、７、６０、７０、６１、７１ マスク電位生成部
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ３０、Ｔ４０ スイッチング素子
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６ 抵抗
Ｄ１、Ｄ２、Ｄ３、Ｄ４ ダイオード
Ｑａ、Ｑｂ フリップフロップ回路の出力端子

Claims (3)

1. 入力ＰＷＭ信号が入力される入力端と、第１の出力ＰＷＭ信号及び第２の出力ＰＷＭ信号をそれぞれ出力する第１出力端及び第２出力端とを備えたマスク回路において、
   一端が前記入力端に接続されかつ他端が前記第１出力端に接続された第１の電流路と前記第１の電流路を導通又は遮断するようにオンオフ制御される第１の制御端とを有する第１のスイッチング素子（Ｔ１）と、
   一端が前記入力端に接続されかつ他端が前記第２出力端に接続された第２の電流路と前記第２の電流路を導通又は遮断するようにオンオフ制御される第２の制御端とを有する第２のスイッチング素子（Ｔ２）と、
   前記入力端に接続されたトリガ端子と前記トリガ端子に前記入力ＰＷＭ信号の１つのパルスが入力する毎にハイレベル電位とローレベル電位との間で互いに反対向きに反転する２つの出力端子（Ｑａ、Ｑｂ）とを有するフリップフロップ回路と、
   第１のマスク電位生成部（６）及び第２のマスク電位生成部（７）と、を備え、
   前記第１のマスク電位生成部（６）は、
   一端が前記第１のスイッチング素子（Ｔ１）の前記第１の制御端に接続され他端が接地端に接続された第３の電流路と前記フリップフロップ回路の２つの出力端子のうち一方の出力電位（Ｑａ）の分圧を印加される第３の制御端とを有する第３のスイッチング素子（Ｔ３）と、
   前記第１のスイッチング素子（Ｔ１）の制御端と前記入力端の間に接続された第１の抵抗（Ｒ１）と、を有し、
   前記第２のマスク電位生成部（７）は、
   一端が前記第２のスイッチング素子（Ｔ２）の前記第２の制御端に接続され他端が接地端に接続された第４の電流路と前記フリップフロップ回路の２つの出力端子のうち他方の出力電位（Ｑｂ）の分圧を印加される第４の制御端とを有する第４のスイッチング素子（Ｔ４）と、
   前記第２のスイッチング素子（Ｔ２）の制御端と前記入力端の間に接続された第２の抵抗（Ｒ２）と、を有することを特徴とするマスク回路。
2. 前記第１のスイッチング素子及び前記第２のスイッチング素子がトランジスタであり、各々のコレクタが前記入力端に接続されると共に、各々のエミッタが前記第１出力端及び第２出力端にそれぞれ接続されていることを特徴とする請求項１に記載のマスク回路。
3. 前記第１のスイッチング素子及び前記第２のスイッチング素子がＭＯＳＦＥＴであり、各々のドレインが前記入力端に接続されると共に、各々のソースが前記第１出力端及び第２出力端にそれぞれ接続されていることを特徴とする請求項１に記載のマスク回路。

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