JP2020088445A - 半導体スイッチ回路、インバータ回路、および、チョッパ回路 - Google Patents

Abstract

【課題】 順方向通流能力および逆方向通流能力の高い半導体スイッチ回路を提供する。【解決手段】 実施形態による半導体スイッチ回路は、ワイドバンドギャップ半導体を利用した第１スイッチング素子１と、第１スイッチング素子１と並列に接続され、ダイオード３と半導体スイッチング素子４とを直列接続した回路５と、を備え、ダイオード３は、カソードが第１スイッチング素子１のドレインと電気的に接続可能であり、アノードが第１スイッチング素子１のソースと電気的に接続可能であり、半導体スイッチング素子４は、ダイオード３と逆方向に電流を流すボディダイオードを備える。【選択図】図１

Description

本発明の実施形態は、半導体スイッチ回路、インバータ回路、および、チョッパ回路に関する。

例えば、ＳｉＣ−ＭＯＳＦＥＴ（半導体電界効果トランジスタ：metal-oxide semiconductor field-effect transistor）などのワイドバンドギャップ半導体を用いたスイッチング素子は、電力変換器の低損失化に貢献している。一方で、ワイドバンドギャップ半導体を用いたスイッチング素子は、例えばＳｉ−ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Insulated Gate Bipolar Transistor）などのシリコンを用いたスイッチング素子と比較すると高価であるため、製品の価格を低く抑えることが困難である。

そこで、例えば、ＳｉＣ−ＭＯＳＦＥＴとＳｉ−ＩＧＢＴとを組み合わせることにより、ＳｉＣ−ＭＯＳＦＥＴのチップ面積を従来のＳｉ−ＩＧＢＴよりも小さくし、かつ、スイッチング時のノイズと過電圧とを抑制できる半導体スイッチ回路が提案されている。この半導体スイッチ回路によれば、搭載製品の価格を低く抑えるとともに損失を低減することが可能である。

ＳｉＣ−ＭＯＳＦＥＴとＳｉ−ＩＧＢＴとを組み合わせた半導体スイッチ回路をインバータ回路やチョッパ回路等の電圧形電力変換器へ適用するときには、ＳｉＣ−ＭＯＳＦＥＴのボディダイオード、若しくは、内蔵ダイオードを還流ダイオードとして利用することとなる。この半導体スイッチ回路では、ＳｉＣ−ＭＯＳＦＥＴのチップ面積を小さくしたことにより、順方向の電流通流能力に比べ逆方向通流能力が低くなるため、力行運転を主に行うインバータ回路等への適用が好ましい。

特許第５９３２２６９号公報

本発明の実施形態は上記事情を鑑みて成されたものであって、順方向通流能力および逆方向通流能力が高く、低損失である半導体スイッチ回路、この半導体スイッチ回路を備えたインバータ回路およびチョッパ回路を提供することを目的とする。

実施形態による半導体スイッチ回路は、ワイドバンドギャップ半導体を利用したスイッチング素子を備えた第１スイッチング素子と、前記第１スイッチング素子と並列に接続され、ダイオードと半導体スイッチング素子とを直列接続した回路と、を備え、前記ダイオードは、カソードが前記第１スイッチング素子のドレインと電気的に接続可能であり、アノードが前記第１スイッチング素子のソースと電気的に接続であり、前記半導体スイッチング素子は、前記ダイオードと逆方向に電流を流すボディダイオードを備える。

図１は、第１実施形態のインバータ回路の構成例を概略的に示す図である。 図２は、第１実施形態の半導体スイッチ回路の構成例を概略的に示す図である。 図３は、ＳｉＣ−ＭＯＳＦＥＴとダイオードとの電流電圧特性の一例を示す図である。 図４は、本実施形態の半導体スイッチ回路を駆動するゲート駆動回路の一構成例を概略的に示す図である。 図５は、図４に示すゲート駆動回路にて半導体スイッチ回路を駆動したときの動作の一例を説明するための図である。 図６は、第２実施形態のインバータ回路のゲート駆動回路の一構成例を概略的に示す図である。 図７は、第３実施形態のチョッパ回路の一構成例を概略的に示す図である。 図８は、図７に示す第１半導体スイッチ回路の一構成例を概略的に示す図である。 図９は、図７に示すチョッパ回路のゲート駆動回路の一構成例を概略的に示す図である。 図１０は、図９に示すゲート駆動回路にて第１半導体スイッチ回路を駆動したときの動作の一例を説明するための図である。

以下、実施形態の半導体スイッチ回路、インバータ回路、および、チョッパ回路について、図面を参照して説明する。
図１は、第１実施形態のインバータ回路の構成例を概略的に示す図である。

本実施形態のインバータ回路は、直流電源１４と交流負荷１８との間に接続され、コンデンサ１５と、複数の半導体スイッチ回路ＳＷと、ゲート駆動回路ＤＲＶと、を備えた、三相交流インバータである。
コンデンサ１５は、高電位（Ｐ）側の直流ラインと低電位（Ｎ）側の直流ラインとの間において、直流電源１４と並列に接続された平滑コンデンサである。

複数の半導体スイッチ回路ＳＷの各々は、Ｕ相、Ｖ相、Ｗ相の各相において、上側（高電位側）アーム（ｕ、ｖ、ｗ）と下側（低電位側）アーム（ｘ、ｙ、ｚ）とのそれぞれに配置されている。上側アームと下側アームとは、高電位（Ｐ）側の直流ラインと低電位（Ｎ）側の直流ラインとの間に直列に接続され、上側アームと下側アームとの間にて交流ラインと電気的に接続している。

ゲート駆動回路ＤＲＶは、複数の半導体スイッチ回路ＳＷへゲート信号を出力し、複数の半導体スイッチ回路ＳＷを駆動させる。ゲート駆動回路ＤＲＶについては、図面を参照して後に説明する。

図２は、第１実施形態の半導体スイッチ回路の構成例を概略的に示す図である。
本実施形態の半導体スイッチ回路ＳＷそれぞれは、第１スイッチング素子１（１ｕ、１ｖ、１ｗ、１ｘ、１ｙ、１ｚ）と、第２スイッチング素子２（２ｕ、２ｖ、２ｗ、２ｘ、２ｙ、２ｚ）と、還流強化部５（５ｕ、５ｖ、５ｗ、５ｘ、５ｙ、５ｚ）と、を備えている。
還流強化部５は、第１スイッチング素子１および第２スイッチング素子２と並列に接続され、ダイオード３（３ｕ、３ｖ、３ｗ、３ｘ、３ｙ、３ｚ）と半導体スイッチング素子４（４ｕ、４ｖ、４ｗ、４ｘ、４ｙ、４ｚ）とを備えている。
なお、複数のアームに共通の半導体スイッチ回路ＳＷの構成については、アームの符号（ｕ、ｖ、ｗ、ｘ、ｙ、ｚ）を省略して説明する。

第１スイッチング素子１は、第２スイッチング素子２と並列に接続されたワイドバンドギャップ半導体を用いた半導体スイッチング素子を備えている。第１スイッチング素子１は、ＳｉＣ、ＧａＮ、ダイヤモンドなどのワイドバンドギャップ半導体を用いた半導体スイッチング素子であって、ＭＯＳＦＥＴ、ＪＦＥＴ（Junction Field Effect Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）などを採用することが可能である。本実施形態では、第１スイッチング素子１は、ｎチャネル型のＳｉＣ−ＭＯＳＦＥＴを備えている。

第２スイッチング素子２は、シリコン（Ｓｉ）半導体を用いた半導体スイッチング素子を備えている。第２スイッチング素子２は、例えば、Ｓｉ−ＩＧＢＴを採用することができる。

ダイオード３のカソードは、第２スイッチング素子２のコレクタおよび第１スイッチング素子１のドレインと電気的に接続している。ダイオード３のアノードは、半導体スイッチング素子４を介して、第２スイッチング素子２のエミッタおよび第１スイッチング素子１のソースと電気的に接続している。すなわち、ダイオード３は、図２に示すＢ点からＡ点に電流が流れる方向を順方向として、第２スイッチング素子２および第１スイッチング素子１と並列に接続している。
ダイオード３は、例えば、シリコン半導体を利用したファーストリカバリダイオード（Ｓｉ−ＦＲＤ）である。

半導体スイッチング素子４はボディダイオードを備え、このボディダイオードは、ダイオード３と逆向き（Ａ点からＢ点に電流が流れる方向が順方向）となるように接続されている。このため、半導体スイッチング素子４は、第２スイッチング素子２および第１スイッチング素子１に比べて低耐圧な素子を採用することが可能であり、第１スイッチング素子１および第２スイッチング素子２よりも高速にスイッチング動作可能である。

なお、半導体スイッチング素子４は、ｎチャネル型とｐチャネル型とのいずれでもよい。例えば、半導体スイッチング素子４をｐチャネル型としたときには、半導体スイッチング素子４のエミッタはＢ点と電気的に接続し、コレクタはダイオード３のカソードと電気的に接続する。半導体スイッチング素子４をｐチャネル型とすると、第２スイッチング素子２、第１スイッチング素子１、および、半導体スイッチング素子４を、Ｂ点を基準として駆動することができるため、共通の駆動用電源を用いることが可能であり、半導体スイッチ回路ＳＷを駆動する回路の部品点数を削減し、コストを削減することが可能である。

また、図２では、ダイオード３が半導体スイッチング素子４よりもＡ点側に配置され半導体スイッチング素子４がＢ点側に配置されているが、ダイオード３と半導体スイッチング素子４との配置位置が逆であっても構わない。

本実施形態の半導体スイッチ回路ＳＷは、第２スイッチング素子２のコレクタ、第１スイッチング素子１のドレイン、および、ダイオード３のカソードが接続されているＡ点から、第２スイッチング素子２のエミッタ、第１スイッチング素子１のソース、および、スイッチング素子４の一端に接続されているＢ点へ電流が流れるとき（順方向流通時）、第２スイッチング素子２、第１スイッチング素子１、および、スイッチング素子４がオン状態であると、電流は第２スイッチング素子２と第１スイッチング素子１とに分流し、全てのスイッチング素子がオフ状態であると、電流の通流経路がなくなるため遮断されることとなる。

また、Ｂ点からＡ点へ電流が流れるとき（逆方向通流時）には、全てのスイッチング素子がオン状態であると、電流はボディダイオードを含む第１スイッチング素子１と還流強化部５とに分流し、全てのスイッチング素子がオフ状態であると、電流は第１スイッチング素子１のボディダイオードに流れることとなる。

例えば、還流強化部５を備えない半導体スイッチ回路では、Ｂ点からＡ点へ流れる逆方向通流時に、第２スイッチング素子２と第１スイッチング素子１とをオンすると、ボディダイオードを含む第１スイッチング素子１にのみ通流する。このとき、第１スイッチング素子１の面積を単一で用いるときよりも小さくすると、順方向に比べ逆方向の通流能力が低くなる。

これに対し、本実施形態の半導体スイッチ回路ＳＷでは、第１スイッチング素子１および第２スイッチング素子２と並列に還流強化部５を接続することにより、逆方向通流能力を改善することができる。したがって、本実施形態の半導体スイッチ回路ＳＷは、例えば回生能力が要求される用途に用いられるインバータ回路にも適用可能である。

なお、上記半導体スイッチ回路ＳＷは、第１スイッチング素子１の素子定格電流よりもダイオード３の素子定格電流のほうが大きくなるように、素子を選定して構成されてもよい。

図３は、ＳｉＣ−ＭＯＳＦＥＴとダイオードとの電流電圧特性の一例を示す図である。
上述のように、半導体スイッチ回路ＳＷの逆方向通流時には、第１スイッチング素子１と還流強化部５とに分流する。還流強化部５は、直列に接続されたダイオード３と半導体スイッチング素子４とを備えているため、半導体スイッチング素子４で発生する電圧分を考慮する必要があるが、低耐圧である半導体スイッチング素子４のオン抵抗は十分小さいため、ここでは考慮しないこととする。

図３に示すように、例えば素子に印加される電圧がＤであるときには、通電可能な電流値は、第１スイッチング素子１よりダイオード３のほうが大きくなる。このように、ダイオード３の通電可能な電流値を第１スイッチング素子１の通電可能な電流値より大きくすることにより、第１スイッチング素子１の面積をより小さくすることが可能であり、半導体スイッチ回路ＳＷの低コスト化を実現することが可能である。
したがって、第１スイッチング素子１は、その定格電流がダイオード３の定格電流よりも小さいものを採用することが可能であり、半導体スイッチ回路ＳＷの低コスト化を実現することができる。

図４は、本実施形態の半導体スイッチ回路を駆動するゲート駆動回路の一構成例を概略的に示す図である。
ここでは、インバータ回路に含まれる６つの半導体スイッチ回路ＳＷのうちの１つの半導体スイッチ回路ＳＷを駆動する回路の構成例を示している。

ゲート駆動回路ＤＲＶは、スイッチング信号源１０と、ドライバ７と、ゲート抵抗６ａ−６ｃと、遅延回路８と、反転回路９と、を備えている。なお、ゲート駆動回路ＤＲＶは、インバータ回路に含まれていてもよく、インバータ回路の外部に設けられても構わない。

スイッチング信号源１０は、半導体スイッチ回路ＳＷの第２スイッチング素子２、第１スイッチング素子１、および半導体スイッチング素子４に共通のスイッチング信号を出力する。

ドライバ７は、例えば、第１スイッチング素子１、第２スイッチング素子２、および、還流強化部５の低電位側の接続点（Ｂ点）の電位を基準として、スイッチング信号源１０から供給された信号を出力する。ドライバ７から出力されたスイッチング信号は、ゲート抵抗６ａを介して第２スイッチング素子２のゲート端子に印加されるとともに、遅延回路８および反転回路９へ入力される。

なお、ドライバ７の基準となる電位は、半導体スイッチング素子４がｐチャネル型であるときには、第１スイッチング素子１、第２スイッチング素子２、および、還流強化部５に共通の基準電位を用いることが可能である。半導体スイッチング素子４が、ｎチャネル型であるときには、半導体スイッチング素子４のスイッチング信号の基準電位は、第２スイッチング素子２および第１スイッチング素子１の基準電位と異なるため、別の基準電位に基づいてスイッチング信号を出力するドライバが更に必要となる。

ゲート抵抗６ａは、第２スイッチング素子２のゲート端子の前段に接続されている。ゲート抵抗６ｂは、第１スイッチング素子１のゲート端子の前段に接続されている。ゲート抵抗６ｃは、半導体スイッチング素子４のゲート端子の前段に接続されている。

遅延回路８は、ドライバ７から出力されたスイッチング信号を所定時間だけ遅延させた信号を出力する。遅延回路８から出力された信号は、ゲート抵抗６ｂを介して第１スイッチング素子１のゲート端子に印加される。

反転回路９は、ドライバ７から出力されたスイッチング信号を反転した信号を出力する。反転回路９から出力された信号は、ゲート抵抗６ｃを介して、半導体スイッチング素子４のゲート端子に印加される。

図５は、図４に示すゲート駆動回路ＤＲＶにて半導体スイッチ回路を駆動したときの動作の一例を説明するための図である。
ここでは、例えば、各相の上側アームと下側アームとのそれぞれに１つの半導体スイッチ回路ＳＷが搭載されたインバータ回路における、一方アームの半導体スイッチ回路ＳＷに着目して、第１スイッチング素子１、第２スイッチング素子２、ダイオード３、および、半導体スイッチング素子４に流れる電流の時間変化の一例を説明する。

時刻ｔ１において、他方のアーム（対向アーム）の半導体スイッチ回路ＳＷのスイッチング信号がオンからオフへ切り替わると、誘導性負荷の電流は半導体スイッチ回路ＳＷへ逆方向の電流として流れ始める。

時刻ｔ１−ｔ２の期間はデッドタイム期間であり、半導体スイッチ回路ＳＷへスイッチング信号は印加されず、電流は第１スイッチング素子１のボディダイオードのみに通流する。
時刻ｔ２にて、第２スイッチング素子２と半導体スイッチング素子４とがオンすると、電流は還流強化部５と第１スイッチング素子１のボディダイオードとに分流する。

その後、遅延回路８により遅延されたスイッチング信号により、時刻ｔ２から遅延時間を経て時刻ｔ３で、第１スイッチング素子１がオンする。時刻ｔ３にて、電流は、同期整流によりボディダイオードを含む第１スイッチング素子１と還流強化部５に分流する。

半導体スイッチ回路ＳＷをオフする際は、時刻ｔ４にて、最初に第２スイッチング素子２と半導体スイッチング素子４がオフされる。続いて、遅延回路８により遅延されたスイッチング信号により、時刻ｔ５で第１スイッチング素子１がオフされる。

時刻ｔ５−ｔ６の期間はデッドタイム期間であり、時刻ｔ６にて他方のアーム（対向アーム）の半導体スイッチ回路ＳＷがオンされる。
なお、逆方向通流時には、第２スイッチング素子２に通流することはない。

上記動作において、対向アームの半導体スイッチ回路ＳＷがオンする時刻ｔ６において、逆回復電流が大きな還流強化部５のダイオード３に通流する経路は半導体スイッチング素子４により遮断されているため、半導体スイッチ回路ＳＷの逆回復損失を低減することが可能である。
また、半導体スイッチング素子４は、第１スイッチング素子１の遮断前、若しくは、第１スイッチング素子１の遮断時にオフされるため、デッドタイムは第１スイッチング素子１が切り替わる時間分のみ考慮すればよく、デッドタイムを短縮することが可能となる。

上記のように、本実施形態のインバータ回路および半導体スイッチ回路ＳＷでは、逆方向流通時には、電流が第１スイッチング素子１と還流強化部５とに分流するため、第２スイッチング素子２および第１スイッチング素子１により構成される半導体スイッチ回路ＳＷの逆方向通流能力を改善することができる。

すなわち、本実施形態によれば、順方向通流能力および逆方向通流能力が高く、低損失である半導体スイッチ回路、および、この半導体スイッチ回路を備えたインバータ回路を提供することができる。

次に、第２実施形態のインバータ回路について図面を参照して詳細に説明する。
なお、以下の説明において、上述の第１実施形態と同様の構成については同一の符号を付して説明を省略する。
本実施形態のインバータ回路は、ゲート駆動回路ＤＲＶの構成が上述の第１実施形態と異なっている。

図６は、第２実施形態のインバータ回路のゲート駆動回路の一構成例を概略的に示す図である。
本実施形態では、ゲート駆動回路ＤＲＶが、半導体スイッチング素子４とダイオード３との接続点Ｆと、ドライバ７の出力端との間に、蓄積電荷排出回路が接続されている。蓄積電荷排出回路は、ダイオード（第２ダイオード）１１と抵抗器１２とを直列接続して構成されている。

例えば図５に示す時刻ｔ４において、還流強化部５の通流電流を半導体スイッチング素子４で遮断したとき、還流強化部５に蓄積電荷が残る。
そこで、本実施形態では、半導体スイッチング素子４で発生する蓄積電荷をドライバ７の出力端へ流す経路を設け、この経路に蓄積電荷排出回路を設けて、蓄積電荷をドライバ７にて処理している。すなわち、半導体スイッチ回路ＳＷをオフする際には、ドライバ７には負バイアスがかかり、還流強化部５の蓄積電荷は蓄積電荷排出回路を介してドライバ７側へ引き込まれる。なお、半導体スイッチ回路ＳＷをオンするときには、ドライバ７には正バイアスがかかり、還流強化部５の蓄積電荷が蓄積電荷排出回路を介してドライバ７に引き込まれることはない。

上記のように、本実施形態によれば、還流強化部５にて発生する蓄積電荷を処理することが可能となり、還流強化部５における逆回復損失を減らすことができる。
すなわち、本実施形態によれば、順方向通流能力および逆方向通流能力が高く、低損失である半導体スイッチ回路、および、この半導体スイッチ回路を備えたインバータ回路を提供することができる。

次に、第３実施形態の半導体スイッチ回路およびチョッパ回路について図面を参照して詳細に説明する。
図７は、第３実施形態のチョッパ回路の一構成例を概略的に示す図である。
本実施形態のチョッパ回路は、直流電源１４と、コイル１６と、第１半導体スイッチ回路ＳＷ１と、第２半導体スイッチ回路ＳＷ２と、コンデンサ１５と、ゲート駆動回路ＤＲＶと、を備えた昇圧チョッパ回路である。

直流電源１４は第２半導体スイッチ回路ＳＷ２に並列に接続されている。
コイル１６は、直流電源１４の正極と第２半導体スイッチ回路ＳＷ２の高電位側端子との接続ラインに介在されている。

第１半導体スイッチ回路ＳＷ１は上側（高電位側）アームに配置され、第２半導体スイッチ回路ＳＷ２は、下側（低電位側）アームに配置されている。上側アームと下側アームとは、高電位（Ｐ）側の出力ラインと低電位（Ｎ）側の出力ラインとの間に直列に接続され、上側アームと下側アームとの間にて直流電源１４の正極と電気的に接続している。
コンデンサ１５は、高電位側の出力ライン（Ｐ）と低電位側の出力ライン（Ｎ）との間に接続されている。

図８は、図７に示す第１半導体スイッチ回路の一構成例を概略的に示す図である。
第１半導体スイッチ回路ＳＷ１は、第１スイッチング素子１と、還流強化部５と、を備えている。第１スイッチング素子１と還流強化部５とは並列に接続されている。
すなわち、第１半導体スイッチ回路ＳＷ１は、上述の第１実施形態の半導体スイッチ回路ＳＷから第２スイッチング素子２を省略した構成である。

第２半導体スイッチ回路ＳＷ２は、第１スイッチング素子１と、第２スイッチング素子２と、を備えている。すなわち、第２半導体スイッチ回路ＳＷ２は、上述の第１実施形態の半導体スイッチ回路ＳＷから還流強化部５を省略した構成である。

図９は、図７に示すチョッパ回路のゲート駆動回路の一構成例を概略的に示す図である。ここでは、本実施形態のチョッパ回路の第１半導体スイッチ回路ＳＷ１を駆動する構成の一例を示している。
ゲート駆動回路ＤＲＶは、スイッチング信号源１０と、ドライバ７と、ゲート抵抗６ｂ−６ｃと、反転回路９と、を備えている。なお、ゲート駆動回路ＤＲＶは、チョッパ回路に含まれていてもよく、チョッパ回路の外部に設けられても構わない。

スイッチング信号源１０は、半導体スイッチ回路ＳＷ１の第１スイッチング素子１、および半導体スイッチング素子４に共通のスイッチング信号を出力する。
ドライバ７は、例えば、第１スイッチング素子１、および、還流強化部５の低電位側の接続点（Ｂ点）の電位を基準として、スイッチング信号源１０から供給された信号を出力する。ドライバ７から出力されたスイッチング信号は、ゲート抵抗６ｂを介して第１スイッチング素子１のゲート端子に印加されるとともに、反転回路９へ入力される。

なお、ドライバ７の基準となる電位は、半導体スイッチング素子４がｐチャネル型であるときには、第１スイッチング素子１、および、還流強化部５に共通の基準電位を用いることが可能である。半導体スイッチング素子４が、ｎチャネル型であるときには、半導体スイッチング素子４のスイッチング信号の基準電位は、第１スイッチング素子１の基準電位と異なるため、別の基準電位に基づいてスイッチング信号を出力するドライバ（図示せず）が更に必要となる。

ゲート抵抗６ｂは、第１スイッチング素子１のゲート端子の前段に接続されている。ゲート抵抗６ｃは、半導体スイッチング素子４のゲート端子の前段に接続されている。
反転回路９は、ドライバ７から出力されたスイッチング信号を反転した信号を出力する。反転回路９から出力された信号は、ゲート抵抗６ｃを介して、半導体スイッチング素子４のゲート端子に印加される。

図１０は、図９に示すゲート駆動回路にて第１半導体スイッチ回路を駆動したときの動作の一例を説明するための図である。
ここでは、本実施形態のチョッパ回路の第１半導体スイッチ回路ＳＷ１の第１スイッチング素子１、ダイオード３、および半導体スイッチング素子４に流れる電流の時間変化の一例を説明する。

時刻ｔ１において、第２半導体スイッチ回路ＳＷ２のスイッチング信号がオンからオフへ切り替わると、誘導性負荷の電流は第１半導体スイッチ回路ＳＷ１へ逆方向の電流として流れ始める。

時刻ｔ１−ｔ２の期間はデッドタイム期間であり、半導体スイッチ回路ＳＷへスイッチング信号は印加されず、電流は第１スイッチング素子１のボディダイオードのみに通流する。

時刻ｔ２にて、第１スイッチング素子１および半導体スイッチング素子４がオンすると、電流は還流強化部５とボディダイオードを含む第１スイッチング素子１とに分流する。

半導体スイッチ回路ＳＷをオフする際は、時刻ｔ３にて、第１スイッチング素子１と半導体スイッチング素子４とがオフされる。
時刻ｔ３−ｔ４の期間はデッドタイム期間であり、時刻ｔ４にて第２半導体スイッチ回路ＳＷ２がオンされる。

上記チョッパ回路において、第１半導体スイッチ回路ＳＷ１の順方向流通時（Ａ点からＢ点へ電流が流れるとき）には、電流は、第１スイッチング素子１およびスイッチング素子４がオン状態では第１スイッチング素子１に通流し、全てのスイッチング素子がオフ状態では通流経路がなくなるため遮断される。

上記チョッパ回路において、第１半導体スイッチ回路ＳＷ１の逆方向流通時（Ｂ点からＡ点へ電流が流れるとき）には、電流は、全てのスイッチング素子がオン状態ではボディダイオードを含む第１スイッチング素子１と還流強化部５とに分流し、全てのスイッチング素子がオフ状態では第１スイッチング素子１のボディダイオードに流れる。

例えば、昇圧チョッパ回路で、電力フローが直流電源１４からコンデンサ１５への方向へ限定されるときには、第１半導体スイッチ回路ＳＷ１には順方向に電流を流すモードが存在しない。そのため、第１半導体スイッチ回路ＳＷ１は、上述の第１実施形態の半導体スイッチ回路ＳＷから第２スイッチング素子２を省略した構成とすることができる。

また、昇圧チョッパ回路で、電力フローが直流電源１４からコンデンサ１５への方向へ限定されるときには、第２半導体スイッチ回路ＳＷ２は逆方向に電流を流すモードが存在しない。そのため、第２半導体スイッチ回路ＳＷ２は、上述の第１実施形態の半導体スイッチ回路ＳＷから還流強化部５を省略した構成とすることができる。

上記のように、本実施形態によれば、順方向および逆方向通流能力の高い半導体スイッチ回路ＳＷ１、および、この半導体スイッチ回路ＳＷ１を備えたチョッパ回路を提供することが可能であるとともに、部品点数を削減し製造コストを削減したチョッパ回路を提供することが可能となる。
すなわち、本実施形態によれば、順方向通流能力および逆方向通流能力が高く、低損失である半導体スイッチ回路、この半導体スイッチ回路を備えたチョッパ回路を提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…第１スイッチスイッチング素子、２…第２スイッチスイッチング素子、３…ダイオード、４…半導体スイッチング素子、５…還流強化部、６ａ−６ｃ…ゲート抵抗、７…ドライバ、８…遅延回路、９…反転回路、１０…スイッチング信号源、１１…ダイオード（第２ダイオード）、１２…抵抗器、１４…直流電源、１５…コンデンサ、１６…コイル、１８…交流負荷、ＳＷ…半導体スイッチ回路、ＳＷ１…第１半導体スイッチ回路、ＳＷ２…第２半導体スイッチ回路。

Claims (8)

1. ワイドバンドギャップ半導体を利用した第１スイッチング素子と、
   前記第１スイッチング素子と並列に接続され、ダイオードと半導体スイッチング素子とを直列接続した回路と、を備え、
   前記ダイオードは、カソードが前記第１スイッチング素子のドレインと電気的に接続可能であり、アノードが前記第１スイッチング素子のソースと電気的に接続可能であり、
   前記半導体スイッチング素子は、前記ダイオードと逆方向に電流を流すボディダイオードを備える、ことを特徴とする半導体スイッチ回路。
2. 前記第１スイッチング素子と並列に接続され、シリコン半導体を利用したスイッチング素子を備えた第２スイッチを備えたことを特徴とする請求項１記載の半導体スイッチ回路。
3. 前記半導体スイッチング素子はｐチャネル型であることを特徴とする請求項１又は請求項２記載の半導体スイッチ回路。
4. 前記第１スイッチング素子の定格電流は前記ダイオードの定格電流よりも小さいことを特徴とする、請求項１乃至請求項３の何れか１項記載の半導体スイッチ回路。
5. 請求項１記載の半導体スイッチ回路と、
   前記半導体スイッチ回路と直列に接続され、シリコン半導体を利用したスイッチング素子とワイドバンドギャップ半導体を利用したスイッチング素子とを並列に接続した第２半導体スイッチ回路と、
   前記半導体スイッチ回路および第２半導体スイッチ回路を駆動するゲート駆動回路と、を備え、
   前記ゲート駆動回路は、前記半導体スイッチ回路のスイッチング信号のドライバと、前記半導体スイッチング素子の前段に配置され前記ドライバから出力された信号を反転する反転回路を備えたことを特徴とするチョッパ回路。
6. 請求項２記載の半導体スイッチ回路を複数と、
   前記半導体スイッチ回路を駆動するゲート駆動回路と、を備え、
   前記ゲート駆動回路は、前記半導体スイッチ回路のスイッチング信号のドライバと、前記第１スイッチング素子の前段に配置され前記ドライバから出力された信号を遅延させる遅延回路と、前記半導体スイッチング素子の前段に配置され前記ドライバから出力された信号を反転する反転回路と、を備えたことを特徴とするインバータ回路。
7. 前記ゲート駆動回路は、前記ダイオードと前記半導体スイッチング素子との間と、前記ドライバの出力端とを電気的に接続する経路を備え、
   前記経路は、第２ダイオードと抵抗器とを直列接続した回路を備える、請求項５記載のチョッパ回路。
8. 前記ゲート駆動回路は、前記ダイオードと前記半導体スイッチング素子との間と、前記ドライバの出力端とを電気的に接続する経路を備え、
   前記経路は、第２ダイオードと抵抗器とを直列接続した回路を備える、請求項６記載のインバータ回路。