JP2020074399A - Designed substrate structure for power and RF applications - Google Patents

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Abstract

To solve a problem in which, due to a heteroepitaxial growth process, an epitaxially grown material can exhibit various adverse effects, including reduced uniformity and reduced metrics associated with the electronic/optical properties of an epitaxial layer.SOLUTION: A substrate 100 has a support structure including a core 110, a first adhesive layer 112 bonded to the core, a conductive layer 114 coupled to the first adhesive layer, a second adhesive layer 116 bonded to the conductive layer, and a barrier layer 118 bonded to the second adhesive layer. The substrate further includes a silicon oxide layer 120 bonded to the support structure, and a substantially single crystal silicon layer 122 bonded to the silicon oxide layer and an epitaxial III-V layer 130 bonded to the substantially single crystal silicon layer.SELECTED DRAWING: Figure 1

Description

関連出願の相互参照
[0001]本出願は、２０１６年６月１４日に出願された「ＥＮＧＩＮＥＥＲＥＤ ＳＵＢＳＴＲＡＴＥ ＳＴＲＵＣＴＵＲＥ ＦＯＲ ＰＯＷＥＲ ＡＮＤ ＲＦ ＡＰＰＬＩＣＡＴＩＯＮＳ」という名称の米国仮特許出願第６２／３５０，０８４号明細書、および２０１６年６月１４日に出願された「ＥＮＧＩＮＥＥＲＥＤ ＳＵＢＳＴＲＡＴＥ ＳＴＲＵＣＴＵＲＥ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ」という名称の米国仮特許出願第６２／３５０，０７７号明細書に基づく優先権を主張し、その開示内容は、全ての目的のためにその全体が参照により本明細書に組み込まれる。 Cross-reference of related applications
[0001] This application is filed on June 14, 2016, in US Provisional Patent Application No. 62 / 350,084, entitled "ENGINEERED SUBSTRATE STRUCTURE FOR POWER POWER AND RF APPLICATIONS," and June 14, 2016. Claimed priority under U.S. Provisional Patent Application No. 62 / 350,077, entitled "ENGINEERED SUBSTRATE STRUCTURE AND METHOD OF MANUFACTURE," filed on May 28, 2010, the disclosure of which is incorporated by reference for all purposes. The entire description is incorporated herein by reference.

[0002]以下の２つの米国特許出願は、本出願と同時に出願されており、これら２つの出願の開示内容は、全ての目的のためにその全体が参照により本明細書に組み込まれる。   [0002] The following two US patent applications were filed concurrently with this application, and the disclosures of these two applications are incorporated herein by reference in their entirety for all purposes.

[0003]２０１７年６月１３日に出願された、「ＥＮＧＩＮＥＥＲＥＤ ＳＵＢＳＴＲＡＴＥ ＳＴＲＵＣＴＵＲＥ ＦＯＲ ＰＯＷＥＲ ＡＮＤ ＲＦ ＡＰＰＬＩＣＡＴＩＯＮＳ」という名称の出願第１５／６２１，３３５号明細書（代理人整理番号０９８８２５−１０４９５２９−００１１１０ＵＳ）。   [0003] Application No. 15 / 621,335, entitled "ENGINEERED SUBSTRUTE STRUCTURE FOR POWER POWER RF RF APPLICATIONS," filed on June 13, 2017 (Attorney docket number 0998825-1049529-001110US).

[0004]２０１７年６月１３日に出願された「ＥＮＧＩＮＥＥＲＥＤ ＳＵＢＳＴＲＡＴＥ ＳＴＲＵＣＴＵＲＥ ＡＮＤ ＭＥＴＨＯＤ ＯＦ ＭＡＮＵＦＡＣＴＵＲＥ」という名称の出願第１５／６２１，３３８号明細書（代理人整理番号０９８８２５−１０４９５３２−００１６１０ＵＳ）。   [0004] Application No. 15 / 621,338 entitled "ENGINEERED SUBSTRUTE STRUCTURE AND METHOD OF MANUFACTURE" filed on June 13, 2017 (Attorney Docket No. 098825-1049532-001610US).

[0005]発光ダイオード（ＬＥＤ）構造は、通常、サファイア基板上にエピタキシャル成長させる。現在、多くの製品が照明、コンピュータモニタ、およびその他のディスプレイ装置を含むＬＥＤ装置を使用している。   [0005] Light emitting diode (LED) structures are typically grown epitaxially on a sapphire substrate. Many products today use LED devices, including lighting, computer monitors, and other display devices.

[0006]サファイア基板上の窒化ガリウム系ＬＥＤ構造の成長は、基板とエピタキシャル層が異なる材料で構成されているため、ヘテロエピタキシャル成長プロセスである。ヘテロエピタキシャル成長プロセスに起因して、エピタキシャル成長材料は、エピタキシャル層の電子的／光学的特性に関連する均一性の低下およびメトリクスの低下を含む様々な悪影響を示す可能性がある。したがって、エピタキシャル成長プロセスおよび基板構造に関連する改良された方法およびシステムが当該分野において必要である。   [0006] The growth of gallium nitride based LED structures on a sapphire substrate is a heteroepitaxial growth process because the substrate and the epitaxial layer are composed of different materials. Due to the heteroepitaxial growth process, the epitaxially grown materials can exhibit various adverse effects, including reduced uniformity and reduced metrics associated with the electronic / optical properties of the epitaxial layers. Therefore, there is a need in the art for improved methods and systems related to epitaxial growth processes and substrate structures.

[0007]本発明は、概して設計された基板構造に関する。より具体的には、本発明は、エピタキシャル成長プロセスでの使用に適した方法およびシステムに関する。単なる一例として、本発明は、エピタキシャル成長に適した基板構造を提供する方法およびシステムに適用されており、その構造は、その上に成長するエピタキシャル層に実質的に適合する熱膨張率（ＣＴＥ）によって特徴付けられる。本方法および技術は、様々な半導体処理操作に適用することができる。   [0007] The present invention relates to generally designed substrate structures. More specifically, the present invention relates to methods and systems suitable for use in epitaxial growth processes. By way of example only, the present invention has been applied to a method and system for providing a substrate structure suitable for epitaxial growth, the structure having a coefficient of thermal expansion (CTE) that is substantially compatible with the epitaxial layer grown thereon. Characterized The methods and techniques can be applied to various semiconductor processing operations.

[0008]本発明の一実施形態によれば、基板が提供される。基板は、多結晶セラミックコアと、多結晶セラミックコアに結合された第１の接着層と、第１の接着層に結合された導電層と、導電層に結合された第２の接着層と、第２の接着層に結合されたバリア層とを備える支持構造を含む。基板はまた、支持構造に結合された酸化シリコン層と、酸化シリコ
ン層に結合された実質的単結晶シリコン層、および実質的単結晶シリコン層に結合されたエピタキシャルＩＩＩ−Ｖ層とを含む。 [0008] According to one embodiment of the invention, a substrate is provided. The substrate includes a polycrystalline ceramic core, a first adhesive layer bonded to the polycrystalline ceramic core, a conductive layer bonded to the first adhesive layer, and a second adhesive layer bonded to the conductive layer. A support structure comprising a barrier layer bonded to the second adhesive layer. The substrate also includes a silicon oxide layer bonded to the support structure, a substantially single crystal silicon layer bonded to the silicon oxide layer, and an epitaxial III-V layer bonded to the substantially single crystal silicon layer.

[0009]本発明の他の実施形態によれば、基板を製造する方法が提供される。この方法は、多結晶セラミックコアを用意することと、多結晶セラミックコアを第１の接着性シェルに封入することと、第１の接着性シェルを導電性シェルに封入することと、導電性シェルを第２の接着性シェルに封入することと、第２の接着性シェルをバリアシェルに封入することとによって、支持構造を形成することを含む。この方法はまた、接合層を支持構造に接合することと、実質的単結晶シリコン層を接合層に接合することと、実質的単結晶シリコン層上に、エピタキシャル成長によってエピタキシャルシリコン層を形成することと、エピタキシャルシリコン層上に、エピタキシャル成長によってエピタキシャルＩＩＩ−Ｖ層を形成することとを含む。   [0009] According to another embodiment of the invention, a method of manufacturing a substrate is provided. This method provides a polycrystalline ceramic core, encapsulating the polycrystalline ceramic core in a first adhesive shell, encapsulating the first adhesive shell in a conductive shell, and a conductive shell. Forming a support structure by encapsulating the second adhesive shell in a second adhesive shell and encapsulating the second adhesive shell in a barrier shell. The method also includes bonding the bonding layer to the support structure, bonding the substantially single crystal silicon layer to the bonding layer, and forming an epitaxial silicon layer on the substantially single crystal silicon layer by epitaxial growth. Forming an epitaxial III-V layer on the epitaxial silicon layer by epitaxial growth.

[0010]本発明の特定の実施形態によれば、設計された基板構造が提供される。設計された基板構造は、支持構造と、支持構造に結合された接合層と、接合層に結合された実質的単結晶シリコン層と、実質的単結晶シリコン層に結合されたエピタキシャル単結晶シリコン層とを含む。支持構造は、多結晶セラミックコアと、多結晶セラミックコアに結合された第１の接着層と、第１の接着層に結合された導電層と、導電層に結合された第２の接着層と、第２の接着層に結合されたバリアシェルとを含む。   [0010] According to certain embodiments of the invention, a designed substrate structure is provided. The designed substrate structure includes a support structure, a bonding layer bonded to the support structure, a substantially single crystal silicon layer bonded to the bonding layer, and an epitaxial single crystal silicon layer bonded to the substantially single crystal silicon layer. Including and The support structure includes a polycrystalline ceramic core, a first adhesive layer bonded to the polycrystalline ceramic core, a conductive layer bonded to the first adhesive layer, and a second adhesive layer bonded to the conductive layer. , A barrier shell coupled to the second adhesive layer.

[0011]多くの利点が従来技術に対して本発明によって達成される。例えば、本発明の実施形態は、光学、電子、および光電子用途での使用に適した窒化ガリウム系エピタキシャル層にＣＴＥ整合した設計された基板構造を提供する。設計された基板構造の構成要素として利用される封入層は、基板の中央部分に存在する不純物の拡散が、設計された基板が利用される半導体処理環境に達するのを阻止する。熱膨張率、格子不整合、熱安定性、形状制御を含む基板材料に関連する重要な特性は、窒化ガリウム系エピタキシャル層および装置層、ならびに様々な装置アーキテクチャおよび性能目標との改善された（例えば最適化された）整合のために独自に設計されている。基板材料層は従来の半導体製造プロセスにおいて一緒に一体化されるので、プロセス一体化は単純化される。本発明のこれらのおよび他の実施形態は、多くのその利点および特徴と共に、以下の本文および添付の図面に関連してより詳細に説明される。   [0011] Many advantages are achieved by the present invention over the prior art. For example, embodiments of the present invention provide a CTE-matched engineered substrate structure for gallium nitride-based epitaxial layers suitable for use in optical, electronic, and optoelectronic applications. The encapsulation layer utilized as a component of the designed substrate structure prevents the diffusion of impurities present in the central portion of the substrate from reaching the semiconductor processing environment in which the designed substrate is utilized. Important properties related to substrate materials, including coefficient of thermal expansion, lattice mismatch, thermal stability, and shape control have been improved with gallium nitride-based epitaxial layers and device layers, as well as various device architectures and performance goals (eg, Uniquely designed for optimized) matching. Process integration is simplified because the substrate material layers are integrated together in conventional semiconductor manufacturing processes. These and other embodiments of the present invention, as well as many of its advantages and features, are described in more detail in conjunction with the text below and attached figures.

本発明の一実施形態による設計された基板構造を示す簡略化された概略図である。FIG. 3 is a simplified schematic diagram showing a designed substrate structure according to an embodiment of the present invention. 本発明の一実施形態による設計された構造についての、深さの関数としての種濃度を示すＳＩＭＳプロファイルである。3 is a SIMS profile showing species concentration as a function of depth for a designed structure according to one embodiment of the invention. 本発明の実施形態によるアニール後の設計された構造についての、深さの関数としての種濃度を示すＳＩＭＳプロファイルである。5 is a SIMS profile showing species concentration as a function of depth for a designed structure after annealing according to embodiments of the present invention. 本発明の実施形態による、アニール後の窒化シリコン層を有する設計された構造についての、深さの関数としての種濃度を示すＳＩＭＳプロファイルである。5 is a SIMS profile showing species concentration as a function of depth for a designed structure having an annealed silicon nitride layer according to an embodiment of the present invention. 本発明の別の実施形態による設計された基板構造を示す簡略化された概略図である。FIG. 6 is a simplified schematic diagram showing a designed substrate structure according to another embodiment of the invention. 本発明のさらに別の実施形態による設計された基板構造を示す簡略化された概略図である。FIG. 6 is a simplified schematic diagram illustrating a designed substrate structure according to yet another embodiment of the invention. 本発明の実施形態による設計された基板を製造する方法を示す簡易フローチャートである。6 is a simplified flowchart illustrating a method of manufacturing a designed substrate according to an embodiment of the present invention. 本発明の一実施形態によるＲＦおよび電力用途のためのエピタキシャル／設計された基板構造を示す簡略化された概略図である。FIG. 3 is a simplified schematic diagram showing an epitaxial / designed substrate structure for RF and power applications according to one embodiment of the invention. 本発明の一実施形態による設計された基板構造上のＩＩＩ−Ｖ族エピタキシャル層を示す簡略化された概略図である。FIG. 3 is a simplified schematic diagram showing a III-V epitaxial layer on a designed substrate structure according to an embodiment of the present invention. 本発明の別の実施形態による設計された基板を製造する方法を示す簡易フローチャートである。5 is a simplified flow chart illustrating a method of manufacturing a designed substrate according to another embodiment of the present invention.

[0022]本発明の実施形態は、設計された基板構造に関する。より具体的には、本発明は、エピタキシャル成長プロセスでの使用に適した方法およびシステムに関する。単なる一例として、本発明は、エピタキシャル成長に適した基板構造を提供する方法およびシステムに適用されており、その構造は、その上に成長するエピタキシャル層に実質的に適合する熱膨張率（ＣＴＥ）によって特徴付けられる。本方法および技術は、様々な半導体処理操作に適用することができる。   [0022] Embodiments of the present invention relate to a designed substrate structure. More specifically, the present invention relates to methods and systems suitable for use in epitaxial growth processes. By way of example only, the present invention has been applied to a method and system for providing a substrate structure suitable for epitaxial growth, the structure having a coefficient of thermal expansion (CTE) that is substantially compatible with the epitaxial layer grown thereon. Characterized The methods and techniques can be applied to various semiconductor processing operations.

[0023]図１は、本発明の一実施形態による設計された基板構造を示す簡略化された概略図である。図１に示す設計された基板１００は、様々な電子および光学用途に適している。設計された基板は、設計された基板１００上に成長させるエピタキシャル材料のＣＴＥと実質的に一致する熱膨張率（ＣＴＥ）を有することができるコア１１０を含む。エピタキシャル材料１３０は、設計された基板の要素としては必要ではないが、典型的に設計された基板上に成長されるので、任意選択肢として示されている。   [0023] FIG. 1 is a simplified schematic diagram illustrating a designed substrate structure according to one embodiment of the invention. The designed substrate 100 shown in FIG. 1 is suitable for various electronic and optical applications. The designed substrate includes a core 110 that can have a coefficient of thermal expansion (CTE) that substantially matches the CTE of the epitaxial material grown on the designed substrate 100. Epitaxial material 130 is not required as an element of the designed substrate, but is shown as an option because it is typically grown on the designed substrate.

[0024]窒化ガリウム（ＧａＮ）系材料（ＧａＮ系層を含むエピタキシャル層）の成長を含む用途では、コア１１０は、多結晶セラミック材料、例えば、酸化イットリウムなどの結合材料を含むことができる多結晶窒化アルミニウム（ＡｌＮ）とすることができる。多結晶窒化ガリウム（ＧａＮ）、多結晶窒化アルミニウムガリウム（ＡｌＧａＮ）、多結晶炭化シリコン（ＳｉＣ）、多結晶酸化亜鉛（ＺｎＯ）、多結晶三酸化ガリウム（Ｇａ２Ｏ３）などを含む他の材料をコア１１０に利用することができる。 [0024] In applications involving the growth of gallium nitride (GaN) -based materials (epitaxial layers including GaN-based layers), the core 110 may include a polycrystalline ceramic material, for example, a binding material such as yttrium oxide. It can be aluminum nitride (AlN). Other materials including polycrystalline gallium nitride (GaN), polycrystalline aluminum gallium nitride (AlGaN), polycrystalline silicon carbide (SiC), polycrystalline zinc oxide (ZnO), polycrystalline gallium trioxide (Ga 2 O 3 ), etc. Can be used for the core 110.

[0025]コアの厚さは、１００〜１５００μｍ程度、例えば７２５μｍであり得る。コア１１０は、シェルまたは封入シェルと呼ぶことができる第１の接着層１１２に封入されている。一実施形態では、第１の接着層１１２は、厚さが１，０００Å程度のテトラエチルオルトシリケート（ＴＥＯＳ）層を含む。他の実施形態では、第１の接着層の厚さは、例えば１００Åから２，０００Åまで変化する。幾つかの実施形態ではＴＥＯＳが接着層に利用されるが、後に堆積される層とその下の層または材料との間の接着をもたらす他の材料（例えば、セラミック、特に多結晶セラミック）も本発明の実施形態に従って利用できる。例えば、ＳｉＯ２または他の酸化シリコン（ＳｉｘＯｙ）はセラミック材料によく接着し、例えば導電性材料のその後の堆積に適した表面を提供する。幾つかの実施形態では、第１の接着層１１２はコア１１０を完全に囲んで、完全に封入されたコアを形成し、ＬＰＣＶＤプロセスを使用して形成することができる。第１の接着層１１２は表面を提供し、その上に後続の層が接着されて設計された基板構造の要素を形成する。 [0025] The thickness of the core may be on the order of 100-1500 μm, for example 725 μm. The core 110 is encapsulated in a first adhesive layer 112, which may be referred to as a shell or encapsulation shell. In one embodiment, the first adhesive layer 112 comprises a tetraethylorthosilicate (TEOS) layer having a thickness on the order of 1,000Å. In another embodiment, the thickness of the first adhesive layer varies, for example from 100Å to 2,000Å. In some embodiments, TEOS is utilized in the adhesive layer, but other materials (eg, ceramics, especially polycrystalline ceramics) that provide adhesion between subsequently deposited layers and underlying layers or materials are also present. It can be used according to an embodiment of the invention. For example, SiO 2 or other silicon oxide (Si x O y ) adheres well to ceramic materials and provides a suitable surface for subsequent deposition of, for example, conductive materials. In some embodiments, the first adhesive layer 112 completely surrounds the core 110 to form a fully encapsulated core and can be formed using an LPCVD process. The first adhesive layer 112 provides a surface on which subsequent layers are adhered to form elements of the designed substrate structure.

[0026]第１の封入接着層を形成するためのＬＰＣＶＤプロセス、炉系プロセスなどの使用に加えて、ＣＶＤプロセスまたは同様の堆積プロセスを含む他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コアの一部を被覆する堆積プロセスを利用することができ、コアをひっくり返すことができ、堆積プロセスを繰り返してコアの追加の部分を被覆することができる。したがって、幾つかの実施形態において、完全に封入された構造を提供するためにＬＰＣＶＤ技術が利用されるが、特定の用途に応じて他の成膜技術を利用することができる。   [0026] In addition to using an LPCVD process, a furnace-based process, or the like to form a first encapsulating adhesion layer, utilizing other semiconductor processes, including CVD processes or similar deposition processes, in accordance with embodiments of the present invention. You can As an example, a deposition process that coats a portion of the core can be utilized, the core can be turned over, and the deposition process can be repeated to coat additional portions of the core. Thus, in some embodiments, LPCVD techniques are utilized to provide a fully encapsulated structure, although other deposition techniques may be utilized depending on the particular application.

[0027]接着層１１２を囲むように導電層１１４が形成されている。一実施形態では、ポリシリコンは、セラミック材料に対する接着力が乏しいため、導電層１１４は、第１の接着層１１２を囲むように形成されたポリシリコン（すなわち、多結晶シリコン）のシェル
である。導電層がポリシリコンである実施形態では、ポリシリコン層の厚さは、５００〜５，０００Å程度、例えば２，５００Åであり得る。幾つかの実施形態では、ポリシリコン層は、第１の接着層１１２（例えば、ＴＥＯＳ層）を完全に囲むようにシェルとして形成することができ、それにより完全に封入された第１の接着層を形成し、またＬＰＣＶＤプロセスを使用して形成できる。他の実施形態では、後述するように、導電性材料は、接着層の一部、例えば基板構造の下半分に形成することができる。幾つかの実施形態では、導電性材料を完全封入層として形成し、続いて基板構造の片側で除去することができる。 A conductive layer 114 is formed so as to surround the adhesive layer 112. In one embodiment, the conductive layer 114 is a shell of polysilicon (ie, polycrystalline silicon) formed around the first adhesive layer 112 because polysilicon has poor adhesion to ceramic materials. In embodiments where the conductive layer is polysilicon, the thickness of the polysilicon layer can be on the order of 500-5,000 Å, for example 2,500 Å. In some embodiments, the polysilicon layer can be formed as a shell that completely surrounds the first adhesive layer 112 (eg, the TEOS layer), thereby providing a fully encapsulated first adhesive layer. Can also be formed using an LPCVD process. In other embodiments, the conductive material may be formed on a portion of the adhesive layer, eg, the lower half of the substrate structure, as described below. In some embodiments, the conductive material can be formed as a complete encapsulation layer and subsequently removed on one side of the substrate structure.

[0028]一実施形態では、導電層１１４は、ドープされて高導電性材料を提供するポリシリコン層、例えばホウ素でドープされてｐ型ポリシリコン層を提供するポリシリコン層とすることができる。幾つかの実施形態において、高い導電性を提供するために、ホウ素によるドーピングは１×１０１９ｃｍ−３から１×１０２０ｃｍ−３のレベルである。異なるドーパント濃度での他のドーパント（例えば、１×１０１６ｃｍ−３から５×１０１８ｃｍ−３の範囲のドーパント濃度のリン、ヒ素、ビスマスなど）を利用して、導電層での使用に適したｎ型またはｐ型半導体材料のいずれかを提供することができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。 [0028] In one embodiment, the conductive layer 114 can be a polysilicon layer that is doped to provide a highly conductive material, such as a polysilicon layer that is doped with boron to provide a p-type polysilicon layer. In some embodiments, the boron doping is at a level of 1 × 10 19 cm −3 to 1 × 10 20 cm −3 to provide high conductivity. Other dopants with different dopant concentrations (eg, phosphorus, arsenic, bismuth, etc. with dopant concentrations in the range of 1 × 10 16 cm −3 to 5 × 10 18 cm −3 ) can be utilized for use in conductive layers. Either a suitable n-type or p-type semiconductor material can be provided. One of ordinary skill in the art will recognize many variations, modifications, and alternatives.

[0029]導電層１１４の存在は、設計された基板を半導体処理ツール、例えば静電チャック（ＥＳＣ）を有するツールに静電チャックする際に有用である。導電層１１４は、半導体処理ツールにおける処理後に迅速なデチャックを可能にする。したがって、本発明の実施形態は、従来のシリコンウエハと共に利用される方法で処理できる基板構造を提供する。当業者であれば、多くの変形、修正、および代替案を認識するであろう。   [0029] The presence of the conductive layer 114 is useful in electrostatically chucking the designed substrate to a semiconductor processing tool, such as a tool having an electrostatic chuck (ESC). The conductive layer 114 enables rapid dechucking after processing in a semiconductor processing tool. Therefore, embodiments of the present invention provide a substrate structure that can be processed in the manner utilized with conventional silicon wafers. One of ordinary skill in the art will recognize many variations, modifications, and alternatives.

[0030]第２の接着層１１６（例えば、厚さが１，０００Å程度のＴＥＯＳ層）が導電層１１４を囲むように形成される。幾つかの実施形態では、第２の接着層１１６は導電層１１４を完全に取り囲んで完全な封入構造を形成し、ＬＰＣＶＤプロセス、ＣＶＤプロセス、またはスピンオン誘電体の堆積を含む任意の他の適切な堆積プロセスを使用して形成できる。   A second adhesive layer 116 (eg, a TEOS layer having a thickness of about 1,000 Å) is formed so as to surround the conductive layer 114. In some embodiments, the second adhesion layer 116 completely surrounds the conductive layer 114 to form a complete encapsulation structure and may be an LPCVD process, a CVD process, or any other suitable deposition including spin-on dielectric deposition. It can be formed using a deposition process.

[0031]バリア層１１８、例えば窒化シリコン層が、第２の接着層１１６を囲むように形成される。一実施形態では、バリア層１１８は、厚さが２，０００Åから５，０００Å程度の窒化シリコン層１１８である。バリア層１１８は、幾つかの実施形態では第２の接着層１１６を完全に取り囲んで完全な封入構造を形成し、またＬＰＣＶＤプロセスを使用して形成することができる。窒化シリコン層に加えて、ＳｉＣＮ、ＳｉＯＮ、ＡｌＮ、ＳｉＣなどを含む非晶質材料をバリア層として利用することができる。幾つかの実施態様では、バリア層１１８は、バリア層を形成するために構築された幾つかの副層を含む。したがって、バリア層という用語は、単一層または単一材料を意味するのではなく、複合的に積層された１つ以上の材料を包含することを意図している。当業者であれば、多くの変形、修正、および代替案を認識するであろう。   [0031] A barrier layer 118, eg, a silicon nitride layer, is formed surrounding the second adhesive layer 116. In one embodiment, the barrier layer 118 is a silicon nitride layer 118 having a thickness on the order of 2,000Å to 5,000Å. The barrier layer 118, in some embodiments, completely surrounds the second adhesive layer 116 to form a complete encapsulation structure and can be formed using an LPCVD process. In addition to the silicon nitride layer, an amorphous material containing SiCN, SiON, AlN, SiC or the like can be used as the barrier layer. In some implementations, barrier layer 118 includes several sublayers constructed to form a barrier layer. Thus, the term barrier layer is not intended to mean a single layer or a single material, but is intended to include one or more compositely laminated materials. One of ordinary skill in the art will recognize many variations, modifications, and alternatives.

[0032]幾つかの実施形態では、バリア層１１８、例えば窒化シリコン層は、設計された基板が、例えば高温（例えば１，０００℃）エピタキシャル成長プロセスの間に存在できる半導体処理チャンバの環境へ、コア１１０内に存在する要素、例えば酸化イットリウム（すなわちイットリア）、酸素、金属不純物、他の微量要素等が、拡散および／またはガス放出するのを防止する。本明細書に記載の封入層を利用して、非クリーンルーム環境用に設計された多結晶ＡｌＮを含むセラミック材料を、半導体プロセスフローおよびクリーンルーム環境で利用することができる。   [0032] In some embodiments, the barrier layer 118, eg, a silicon nitride layer, is provided in a semiconductor processing chamber environment in which the designed substrate can be present, eg, during a high temperature (eg, 1,000 ° C.) epitaxial growth process. Elements present within 110, such as yttrium oxide (ie, yttria), oxygen, metallic impurities, other trace elements, etc., are prevented from diffusing and / or outgassing. The encapsulation layer described herein can be utilized to utilize polycrystalline AlN-containing ceramic materials designed for non-clean room environments in semiconductor process flows and clean room environments.

[0033]図２Ａは、本発明の一実施形態による設計された構造についての、深さの関数としての種濃度を示す二次イオン質量分析法（ＳＩＭＳ）プロファイルである。設計された
構造はバリア層１１８を含まなかった。図２Ａを参照すると、セラミックコア中に存在する幾つかの種（例えば、イットリウム、カルシウム、およびアルミニウム）は、設計された層１２０／１２２中で無視できる濃度まで低下する。カルシウム、イットリウム、およびアルミニウムの濃度は、それぞれ３、４、および６桁下がる。 [0033] FIG. 2A is a secondary ion mass spectrometry (SIMS) profile showing species concentration as a function of depth for a designed structure according to one embodiment of the invention. The designed structure did not include the barrier layer 118. Referring to FIG. 2A, some species present in the ceramic core (eg, yttrium, calcium, and aluminum) fall to negligible concentrations in the designed layers 120/122. Concentrations of calcium, yttrium, and aluminum fall by 3, 4, and 6 orders of magnitude, respectively.

[0034]図２Ｂは、本発明の実施形態によるアニール後のバリア層のない設計された構造についての、深さの関数としての種濃度を示すＳＩＭＳプロファイルである。上述のように、半導体処理操作中、本発明の実施形態によって提供される設計された基板構造は、例えばＧａＮ系層のエピタキシャル成長中に、数時間にわたって高温（約１１００℃）にさらされる可能性がある。   [0034] FIG. 2B is a SIMS profile showing species concentration as a function of depth for a designed structure without a barrier layer after annealing according to an embodiment of the present invention. As mentioned above, during semiconductor processing operations, the designed substrate structures provided by embodiments of the present invention may be exposed to high temperatures (about 1100 ° C.) for several hours, for example during epitaxial growth of GaN-based layers. is there.

[0035]図２Ｂに示されているプロファイルの場合、設計された基板構造は１１００℃で４時間アニールされた。図２Ｂに示すように、堆積時サンプル中に低濃度で元々存在していたカルシウム、イットリウム、およびアルミニウムは、設計された層中に拡散し、他の要素と同様の濃度に達した。   [0035] For the profile shown in FIG. 2B, the designed substrate structure was annealed at 1100 ° C. for 4 hours. As shown in FIG. 2B, the calcium, yttrium, and aluminum originally present in low concentrations in the as-deposited sample diffused into the designed layers, reaching similar concentrations as the other elements.

[0036]図２Ｃは、本発明の一実施形態による、アニール後のバリア層を有する設計された構造についての深さの関数としての種濃度を示すＳＩＭＳプロファイルである。設計された基板構造への拡散バリア層１１８（例えば、窒化シリコン層）の一体化は、拡散バリア層が存在しない場合に生じたアニールプロセスの間のカルシウム、イットリウム、およびアルミニウムの設計された層への拡散を防止する。図２Ｃに示されるように、セラミックコア中に存在するカルシウム、イットリウム、およびアルミニウムは、アニール後の設計された層において低濃度のままである。したがって、バリア層１１８（例えば、窒化シリコン層）の使用は、これらの要素が拡散バリアを通って拡散するのを防ぎ、それによって設計された基板を取り囲む環境にそれらが放出されるのを防ぐ。同様に、バルクセラミック材料内に含まれる他の任意の不純物もバリア層によって封じ込められる。   [0036] FIG. 2C is a SIMS profile showing species concentration as a function of depth for a designed structure with a barrier layer after annealing, according to one embodiment of the invention. Incorporation of diffusion barrier layer 118 (eg, a silicon nitride layer) into the designed substrate structure results in a designed layer of calcium, yttrium, and aluminum during the annealing process that occurs in the absence of the diffusion barrier layer. Prevent the spread of. As shown in FIG. 2C, the calcium, yttrium, and aluminum present in the ceramic core remain low in the designed layer after annealing. Therefore, the use of barrier layer 118 (eg, a silicon nitride layer) prevents these elements from diffusing through the diffusion barrier, thereby preventing their release into the environment surrounding the designed substrate. Similarly, any other impurities contained within the bulk ceramic material are also contained by the barrier layer.

[0037]通常、コア１１０を形成するために利用されるセラミック材料は、１，８００℃の範囲の温度で焼成される。このプロセスはセラミック材料中に存在するかなりの量の不純物を除去すると予想される。これらの不純物は、焼結剤としてのイットリアの使用から生じるイットリウム、カルシウム、ならびに他の要素および化合物を含み得る。続いて、８００℃〜１１００℃の範囲のはるかに低い温度で行われるエピタキシャル成長プロセスの間、これらの不純物のその後の拡散はわずかであると予想されるであろう。しかしながら、従来の予想に反して、本発明者らは、セラミック材料の焼成温度よりもはるかに低い温度でのエピタキシャル成長プロセスの間でさえも、設計された基板の層を通して要素の著しい拡散が起こり得ることを突き止めた。したがって、本発明の実施形態は、バリア層１１８（例えば、窒化シリコン層）を一体化して、多結晶セラミック材料（例えば、ＡｌＮ）から設計された層１２０／１２２ならびに任意のＧａＮ層１３０などのエピタキシャル層への背景要素のアウトディフュージョンを防止する。下にある層および材料を封入する窒化シリコン層１１８は、所望のバリア層機能を提供する。   [0037] Typically, the ceramic material utilized to form the core 110 is fired at a temperature in the range of 1800 ° C. This process is expected to remove a significant amount of impurities present in the ceramic material. These impurities may include yttrium, calcium, and other elements and compounds resulting from the use of yttria as a sintering agent. Subsequent diffusion of these impurities would then be expected to be minor during the epitaxial growth process, which is carried out at much lower temperatures in the range 800 ° C to 1100 ° C. Contrary to conventional expectations, however, we can see significant diffusion of elements through the layers of the designed substrate even during the epitaxial growth process at temperatures well below the firing temperature of ceramic materials. I found out that. Thus, embodiments of the present invention integrate barrier layer 118 (eg, a silicon nitride layer) to provide epitaxial layers such as layers 120/122 designed from a polycrystalline ceramic material (eg, AlN) and optional GaN layer 130. Prevent out-diffusion of background elements into layers. Silicon nitride layer 118, which encapsulates the underlying layers and materials, provides the desired barrier layer function.

[0038]図２Ｂに示されるように、イットリウムを含む、コア１１０内に元々存在していた要素は、第１のＴＥＯＳ層１１２、ポリシリコン層１１４、および第２のＴＥＯＳ層１１６の中へ、またそれらを通って拡散する。しかし、窒化シリコン層１１８の存在は、これらの要素が窒化シリコン層を通って拡散するのを防ぎ、それによって、図２Ｃに示されるように、設計された基板を囲む環境へのそれらの放出を防ぐ。   [0038] As shown in FIG. 2B, the elements originally present in the core 110, including yttrium, were transferred into the first TEOS layer 112, the polysilicon layer 114, and the second TEOS layer 116, It also diffuses through them. However, the presence of the silicon nitride layer 118 prevents these elements from diffusing through the silicon nitride layer, thereby exposing them to the environment surrounding the designed substrate, as shown in Figure 2C. prevent.

[0039]再度図１を参照すると、接合層１２０（例えば、酸化シリコン層）が、バリア層１１８の一部、例えば、バリア層の上面に堆積され、その後、実質的単結晶シリコン層１２２の接合中に使用される。接合層１２０は、幾つかの実施形態では、厚さが約１．５μｍであり得る。   [0039] Referring again to FIG. 1, a bonding layer 120 (eg, a silicon oxide layer) is deposited on a portion of the barrier layer 118, eg, the top surface of the barrier layer, and thereafter bonding the substantially single crystal silicon layer 122. Used inside. The bonding layer 120 may have a thickness of about 1.5 μm in some embodiments.

[0040]実質的単結晶層１２２は、エピタキシャル材料１３０を形成するためのエピタキシャル成長プロセス中の成長層としての使用に適している。幾つかの実施形態では、エピタキシャル材料１３０は、厚さが２μｍ〜１０μｍのＧａＮ層を含み、これは、光電子装置、ＲＦ装置、パワー装置などで利用される複数の層のうちの１つとして利用することができる。一実施形態では、実質的単結晶層１２２は、層転写プロセスを使用して酸化シリコン層１１８に取り付けられている実質的単結晶シリコン層を含む。   [0040] Substantially single crystal layer 122 is suitable for use as a growth layer during an epitaxial growth process to form epitaxial material 130. In some embodiments, the epitaxial material 130 includes a GaN layer having a thickness of 2 μm to 10 μm, which is used as one of a plurality of layers used in optoelectronic devices, RF devices, power devices, and the like. can do. In one embodiment, the substantially single crystal layer 122 comprises a substantially single crystal silicon layer attached to the silicon oxide layer 118 using a layer transfer process.

[0041]図３は、本発明の一実施形態による設計された基板構造を示す簡略化された概略図である。図３に示す設計された基板３００は、様々な電子および光学用途に適している。設計された基板は、設計された基板３００上に成長させるエピタキシャル材料１３０のＣＴＥと実質的に一致する熱膨張率（ＣＴＥ）を有することができるコア１１０を含む。エピタキシャル材料１３０は、設計された基板構造の要素としては必要ではないが、典型的に設計された基板構造上に成長されるので、任意選択肢として示されている。   [0041] FIG. 3 is a simplified schematic diagram illustrating a designed substrate structure according to one embodiment of the invention. The designed substrate 300 shown in FIG. 3 is suitable for various electronic and optical applications. The designed substrate includes a core 110 that can have a coefficient of thermal expansion (CTE) that substantially matches the CTE of the epitaxial material 130 grown on the designed substrate 300. Epitaxial material 130 is not required as an element of the designed substrate structure, but is shown as an option because it is typically grown on the designed substrate structure.

[0042]窒化ガリウム（ＧａＮ）系材料（ＧａＮ系層を含むエピタキシャル層）の成長を含む用途では、コア１１０は、多結晶セラミック材料、例えば多結晶窒化アルミニウム（ＡｌＮ）とすることができる。コアの厚さは、１００〜１５００μｍ程度、例えば７２５μｍであり得る。コア１１０は、シェルまたは封入シェルと呼ぶことができる第１の接着層１１２に封入されている。この実施形態では、第１の接着層１１２がコアを完全に封入するが、これは、図４に関してさらに詳細に論じるように、本発明によって必要とされない。   [0042] For applications involving the growth of gallium nitride (GaN) -based materials (epitaxial layers including GaN-based layers), the core 110 can be a polycrystalline ceramic material, such as polycrystalline aluminum nitride (AlN). The thickness of the core may be on the order of 100-1500 μm, for example 725 μm. The core 110 is encapsulated in a first adhesive layer 112, which may be referred to as a shell or encapsulation shell. In this embodiment, the first adhesive layer 112 completely encapsulates the core, but this is not required by the present invention, as discussed in more detail with respect to FIG.

[0043]一実施形態では、第１の接着層１１２は、厚さが１，０００Å程度のテトラエチルオルトシリケート（ＴＥＯＳ）層を含む。他の実施形態では、第１の接着層の厚さは、例えば１００Åから２，０００Åまで変化する。幾つかの実施形態ではＴＥＯＳが接着層に利用されるが、後に堆積される層とその下の層または材料との間の接着をもたらす他の材料も本発明の実施形態に従って利用できる。例えば、ＳｉＯ２、ＳｉＯＮ等はセラミック材料によく接着し、例えば導電性材料のその後の堆積に適した表面を提供する。幾つかの実施形態では、第１の接着層１１２はコア１１０を完全に囲んで、完全に封入されたコアを形成し、ＬＰＣＶＤプロセスを使用して形成することができる。接着層は表面を提供し、その上に後続の層が接着されて設計された基板構造の要素を形成する。 [0043] In one embodiment, the first adhesive layer 112 comprises a tetraethylorthosilicate (TEOS) layer having a thickness on the order of 1,000Å. In another embodiment, the thickness of the first adhesive layer varies, for example from 100Å to 2,000Å. Although TEOS is utilized in some embodiments for the adhesive layer, other materials that provide adhesion between a subsequently deposited layer and the underlying layer or material may also be utilized in accordance with embodiments of the present invention. For example, SiO 2, SiON or the like is often adhered to the ceramic material to provide a surface suitable for example for the subsequent deposition of conductive material. In some embodiments, the first adhesive layer 112 completely surrounds the core 110 to form a fully encapsulated core and can be formed using an LPCVD process. The adhesive layer provides a surface on which subsequent layers are adhered to form elements of the designed substrate structure.

[0044]封入接着層を形成するためのＬＰＣＶＤプロセス、炉系プロセスなどの使用に加えて、他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コアの一部を被覆する、例えば、ＣＶＤ、ＰＥＣＶＤなどの堆積プロセスを利用することができ、コアをひっくり返すことができ、堆積プロセスを繰り返してコアの追加の部分を被覆することができる。   [0044] In addition to using LPCVD processes, furnace-based processes, etc. to form the encapsulating adhesive layer, other semiconductor processes may be utilized in accordance with embodiments of the present invention. As an example, a deposition process such as CVD, PECVD, etc. can be utilized to coat a portion of the core, the core can be turned over, and the deposition process can be repeated to coat additional portions of the core. ..

[0045]第１の接着層１１２の少なくとも一部の上に導電層３１４が形成される。一実施形態では、導電層３１４は、コア／接着層構造の下部（例えば、下半分または裏面）上に堆積プロセスによって形成されるポリシリコン（すなわち、多結晶シリコン）を含む。導電層がポリシリコンである実施形態では、ポリシリコン層の厚さは、数千オングストローム程度、例えば３，０００Åであり得る。幾つかの実施形態では、ポリシリコン層はＬＰＣＶＤプロセスを使用して形成することができる。   [0045] A conductive layer 314 is formed on at least a portion of the first adhesive layer 112. In one embodiment, the conductive layer 314 comprises polysilicon (ie, polycrystalline silicon) formed by a deposition process on the bottom (eg, bottom half or backside) of the core / adhesion layer structure. In embodiments where the conductive layer is polysilicon, the thickness of the polysilicon layer can be on the order of thousands of Angstroms, for example 3,000Å. In some embodiments, the polysilicon layer can be formed using an LPCVD process.

[0046]一実施形態では、導電層３１４は、ドープされて高導電性材料を提供するポリシリコン層とすることができ、例えば、導電層３１４はホウ素でドープされてｐ型ポリシリコン層を提供することができる。幾つかの実施形態では、高い導電性を提供するために、
ホウ素によるドーピングは約１×１０１９ｃｍ−３から１×１０２０ｃｍ−３の範囲のレベルである。導電層の存在は、設計された基板を半導体処理ツール、例えば静電チャック（ＥＳＣ）を有するツールに静電チャックする際に有用である。導電層３１４は、処理後の迅速なデチャックを可能にする。したがって、本発明の実施形態は、従来のシリコンウエハと共に利用される方法で処理できる基板構造を提供する。当業者であれば、多くの変形、修正、および代替案を認識するであろう。 [0046] In one embodiment, the conductive layer 314 can be a polysilicon layer that is doped to provide a highly conductive material, for example, the conductive layer 314 is doped with boron to provide a p-type polysilicon layer. can do. In some embodiments, to provide high conductivity,
Boron doping is at levels in the range of about 1 × 10 19 cm −3 to 1 × 10 20 cm −3 . The presence of the conductive layer is useful in electrostatically chucking the designed substrate to a semiconductor processing tool, such as a tool having an electrostatic chuck (ESC). The conductive layer 314 allows for rapid dechucking after processing. Therefore, embodiments of the present invention provide a substrate structure that can be processed in the manner utilized with conventional silicon wafers. One of ordinary skill in the art will recognize many variations, modifications, and alternatives.

[0047]第２の接着層３１６（例えば、第２のＴＥＯＳ層）が、導電層３１４（例えば、ポリシリコン層）を囲むように形成されている。第２の接着層３１６の厚さは１，０００Å程度である。幾つかの実施形態では、第２の接着層３１６は、導電層３１４および第１の接着層１１２を完全に取り囲んで完全な封入構造を形成し、またＬＰＣＶＤプロセスを使用して形成することができる。他の実施形態では、第２の接着層３１６は、例えば、導電層３１４の上面と整列され得る平面３１７によって示される位置で終わる導電層３１４を、部分的にのみ囲む。この例では、導電層３１４の上面はバリア層１１８の一部と接触することになる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。   [0047] A second adhesive layer 316 (eg, second TEOS layer) is formed surrounding the conductive layer 314 (eg, polysilicon layer). The thickness of the second adhesive layer 316 is about 1,000 Å. In some embodiments, the second adhesive layer 316 completely surrounds the conductive layer 314 and the first adhesive layer 112 to form a complete encapsulation structure, and can be formed using an LPCVD process. .. In other embodiments, the second adhesive layer 316 only partially surrounds the conductive layer 314, which terminates at a location indicated by a plane 317 that may be aligned with the top surface of the conductive layer 314, for example. In this example, the top surface of conductive layer 314 will contact a portion of barrier layer 118. One of ordinary skill in the art will recognize many variations, modifications, and alternatives.

[0048]バリア層１１８（例えば、窒化シリコン層）が、第２の接着層３１６を囲むように形成される。幾つかの実施形態では、バリア層１１８の厚さは４，０００Å〜５，０００Å程度である。幾つかの実施形態では、バリア層１１８は第２の接着層３１６を完全に取り囲んで完全な封入構造を形成し、またＬＰＣＶＤプロセスを使用して形成することができる。   [0048] A barrier layer 118 (eg, a silicon nitride layer) is formed surrounding the second adhesive layer 316. In some embodiments, the barrier layer 118 has a thickness on the order of 4,000Å to 5,000Å. In some embodiments, the barrier layer 118 completely surrounds the second adhesive layer 316 to form a complete encapsulation structure and can be formed using an LPCVD process.

[0049]幾つかの実施形態では、窒化シリコンバリア層の使用は、設計された基板が、例えば高温（例えば１，０００℃）エピタキシャル成長プロセスの間に存在できる半導体処理チャンバの環境へ、コア１１０内に存在する要素、例えば酸化イットリウム（すなわちイットリア）、酸素、金属不純物、他の微量要素等が、拡散および／またはガス放出するのを防止する。本明細書に記載の封入層を利用して、非クリーンルーム環境用に設計された多結晶ＡｌＮを含むセラミック材料を、半導体プロセスフローおよびクリーンルーム環境で利用することができる。   [0049] In some embodiments, the use of a silicon nitride barrier layer is provided in the core 110 to the environment of a semiconductor processing chamber in which a designed substrate can be present, for example, during a high temperature (eg, 1000 ° C.) epitaxial growth process. Prevents elements present in, eg, yttrium oxide (ie, yttria), oxygen, metallic impurities, and other trace elements from diffusing and / or outgassing. The encapsulation layer described herein can be utilized to utilize polycrystalline AlN-containing ceramic materials designed for non-clean room environments in semiconductor process flows and clean room environments.

[0050]図４は、本発明の別の実施形態による設計された基板構造を示す簡略化された概略図である。図４に示す実施形態では、第１の接着層４１２がコア１１０の少なくとも一部の上に形成されているが、コア１１０を封入していない。この実施形態では、第１の接着層４１２は、以下でより完全に説明されるように、その後に形成される導電層４１４の接着を強化するために、コア１１０の下面（コア１１０の裏側）に形成される。接着層４１２は図４ではコア１１０の下面にのみ示されているが、コアの他の部分上への接着層材料の堆積は設計された基板構造の性能に悪影響を及ぼさず、そのような材料は様々な実施形態に存在できることが理解されよう。当業者であれば、多くの変形、修正、および代替案を認識するであろう。   [0050] FIG. 4 is a simplified schematic diagram illustrating a designed substrate structure according to another embodiment of the invention. In the embodiment shown in FIG. 4, the first adhesive layer 412 is formed on at least a portion of the core 110, but does not encapsulate the core 110. In this embodiment, the first adhesive layer 412 provides a lower surface of the core 110 (backside of the core 110) to enhance adhesion of subsequently formed conductive layers 414, as will be described more fully below. Formed in. Although the adhesive layer 412 is shown in FIG. 4 only on the underside of the core 110, the deposition of adhesive layer material on other portions of the core does not adversely affect the performance of the designed substrate structure, and such materials It will be appreciated that can be present in various embodiments. One of ordinary skill in the art will recognize many variations, modifications, and alternatives.

[0051]導電層４１４は、第１の接着層４１２およびコア１１０を封入しないが、第１の接着層４１２と実質的に整列している。導電層４１４は、第１の接着層４１２の底部または裏面に沿って延び、そして側面の一部に沿って上に延びるように示されているが、垂直面に沿った延長は、本発明によって必要とされない。したがって、実施形態は、基板構造の片面への堆積、基板構造の片面のマスキングなどを利用することができる。導電層４１４は、第１の接着層４１２の一面、例えば底面／裏面の一部に形成することができる。導電層４１４は、設計された基板構造の一方側に電気伝導を提供し、これはＲＦおよび高電力用途において有利であり得る。導電層は、図１の導電層１１４に関して説明したようにドープされたポリシリコンを含むことができる。   [0051] The conductive layer 414 does not encapsulate the first adhesive layer 412 and the core 110, but is substantially aligned with the first adhesive layer 412. The conductive layer 414 is shown to extend along the bottom or back surface of the first adhesive layer 412 and up along a portion of the side surfaces, although extensions along vertical surfaces are in accordance with the present invention. Not needed Thus, embodiments may utilize deposition on one side of the substrate structure, masking of one side of the substrate structure, and the like. The conductive layer 414 can be formed on one surface of the first adhesive layer 412, for example, a part of the bottom surface / back surface. The conductive layer 414 provides electrical conduction to one side of the designed substrate structure, which may be advantageous in RF and high power applications. The conductive layer may include doped polysilicon as described with respect to conductive layer 114 of FIG.

[0052]コア１１０の一部、第１の接着層４１２の一部、および導電層４１４は、下層の材料へのバリア層４１８の接着を強化するために、第２の接着層４１６で覆われている。バリア層４１８は、上述のように、下層からの拡散を防ぐための封入構造を形成する。   [0052] A portion of the core 110, a portion of the first adhesive layer 412, and the conductive layer 414 are covered with a second adhesive layer 416 to enhance the adhesion of the barrier layer 418 to the underlying material. ing. The barrier layer 418 forms an encapsulation structure for preventing diffusion from the lower layer, as described above.

[0053]半導体系導電層に加えて、他の実施形態では、導電層４１４は金属層、例えば５００Åのチタンなどである。   [0053] In addition to semiconductor-based conductive layers, in other embodiments, conductive layer 414 is a metal layer, such as 500Å titanium.

[0054]再度図４を参照すると、実施形態に応じて、１つ以上の層を除去することができる。例えば、層４１２および４１４を除去して、単一の接着性シェル４１６およびバリア層４１８のみを残すことができる。別の実施形態では、層４１４のみを除去することができる。この実施形態では、層４１２はまた、層４１８の上に堆積された層１２０によって引き起こされる応力とウエハの曲がりとのバランスをとることができる。コア１１０の上面に絶縁層を有する（例えば、コア１１０と層１２０との間に絶縁層のみを有する）基板構造の構成は、高絶縁性基板が望ましいパワー／ ＲＦ用途に利益をもたらす。   [0054] Referring again to FIG. 4, depending on the embodiment, one or more layers may be removed. For example, layers 412 and 414 can be removed, leaving only a single adhesive shell 416 and barrier layer 418. In another embodiment, only layer 414 can be removed. In this embodiment, layer 412 may also balance the stress caused by layer 120 deposited on layer 418 with wafer bow. The configuration of a substrate structure having an insulating layer on the top surface of core 110 (eg, having only an insulating layer between core 110 and layer 120) benefits some power / RF applications where highly insulating substrates are desired.

[0055]別の実施形態では、バリア層４１８はコア１１０を直接封入し、導電層４１４およびそれに続く接着層４１６が続いてもよい。この実施形態では、層１２０は上面から接着層４１６上に直接堆積することができる。さらに別の実施形態では、接着層４１６をコア１１０上に堆積させ、バリア層４１８が続き、次に導電層４１４、および別の接着層４１２が続くことができる。   [0055] In another embodiment, the barrier layer 418 directly encapsulates the core 110 and may be followed by a conductive layer 414 followed by an adhesive layer 416. In this embodiment, layer 120 can be deposited directly on top of adhesive layer 416 from the top surface. In yet another embodiment, an adhesion layer 416 can be deposited on the core 110, followed by a barrier layer 418, followed by a conductive layer 414, and another adhesion layer 412.

[0056]幾つかの実施形態は層に関して論じられてきたが、層という用語は、層が、関心のある層を形成するために構築される幾つかの副層を含むことができるように理解されるべきである。したがって、層という用語は、単一材料からなる単一層を意味するのではなく、所望の構造を形成するために複合的に積層された１つ以上の材料を包含することを意図している。当業者であれば、多くの変形、修正、および代替案を認識するであろう。   [0056] Although some embodiments have been discussed with respect to layers, the term layer is understood to be such that a layer can include several sublayers that are constructed to form the layer of interest. It should be. Thus, the term layer is not intended to mean a single layer of a single material, but is intended to include one or more materials that are compositely laminated to form a desired structure. One of ordinary skill in the art will recognize many variations, modifications, and alternatives.

[0057]図５は、本発明の実施形態による設計された基板を製造する方法を示す簡易フローチャートである。この方法を利用して、基板上に成長させた１つ以上のエピタキシャル層にＣＴＥ一致した基板を製造することができる。方法５００は、多結晶セラミックコア（５１０）を用意すること、シェル（５１２）を形成する第１の接着層（例えば、テトラエチルオルトシリケート（ＴＥＯＳ）シェル）において多結晶セラミックコアを封入すること、および導電性シェル（５１４）（例えば、ポリシリコンシェル）において第１の接着層を封入することによって、支持構造を形成することを含む。第１の接着層は単一層のＴＥＯＳとして形成することができる。導電性シェルは、ポリシリコンの単一層として形成することができる。   [0057] FIG. 5 is a simplified flowchart illustrating a method of manufacturing a designed substrate according to an embodiment of the present invention. This method can be used to produce a CTE-matched substrate with one or more epitaxial layers grown on the substrate. Method 500 provides a polycrystalline ceramic core (510), encapsulating the polycrystalline ceramic core in a first adhesive layer (eg, a tetraethylorthosilicate (TEOS) shell) forming a shell (512), and Forming a support structure by encapsulating a first adhesive layer in a conductive shell (514) (eg, a polysilicon shell). The first adhesive layer can be formed as a single layer of TEOS. The conductive shell can be formed as a single layer of polysilicon.

[0058]この方法はまた、導電性シェルを第２の接着層（５１６）（例えば、第２のＴＥＯＳシェル）に封入することと、第２の接着層をバリア層シェル（５１８）に封入することとを含む。第２の接着層はＴＥＯＳの単一層として形成することができる。バリア層シェルは、窒化シリコンの単一層として形成することができる。   [0058] The method also encapsulating the conductive shell in a second adhesive layer (516) (eg, a second TEOS shell) and encapsulating the second adhesive layer in a barrier layer shell (518). Including that. The second adhesive layer can be formed as a single layer of TEOS. The barrier layer shell can be formed as a single layer of silicon nitride.

[0059]支持構造がプロセス５１０〜５１８によって形成されると、方法は、接合層（例えば、酸化シリコン層）を支持構造（５２０）に接合することと実質的単結晶層、例えば、実質的単結晶シリコン層を酸化シリコン層（５２２）へ接合することとをさらに含む。本発明の実施形態によれば、ＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、ＳｉＧｅ、Ｇｅ、ダイヤモンド、Ｇａ２Ｏ３、ＺｎＯなどを含む他の実質的単結晶層を使用することができる。接合層の接合は、結合材料の堆積とそれに続く本明細書に記載の平坦化プロセスを含むことができる。後述する実施形態では、実質的単結晶層（例えば、実質的単結晶シリコン
層）を接合層に接合することは、層がシリコンウエハから転写される単結晶シリコン層である層転写プロセスを利用する。 [0059] Once the support structure is formed by processes 510-518, the method includes bonding a bonding layer (eg, a silicon oxide layer) to the support structure (520) and a substantially single crystal layer, eg, a substantially single crystal layer. Bonding the crystalline silicon layer to the silicon oxide layer (522). Other substantially single crystal layers including SiC, sapphire, GaN, AlN, SiGe, Ge, diamond, Ga 2 O 3 , ZnO, etc. can be used according to embodiments of the present invention. Bonding the bonding layer can include depositing a bonding material followed by a planarization process described herein. In embodiments described below, bonding a substantially single crystal layer (eg, a substantially single crystal silicon layer) to a bonding layer utilizes a layer transfer process in which the layer is a single crystal silicon layer transferred from a silicon wafer. ..

[0060]図１を参照すると、接合層１２０は、厚い（例えば、４μｍ厚）酸化物層の堆積によって、続いて酸化物を厚さ約１．５μｍに薄くする化学的機械研磨（ＣＭＰ）プロセスによって形成することができる。厚い初期酸化物は、多結晶コアの製造後に存在することがあり、図１に示す封入層が形成される際に存在し続けることがある支持構造上に存在する空隙および表面特徴を充填するのに役立つ。ＣＭＰプロセスは、空隙、粒子、または他の特徴を含まない実質的に平坦な表面を提供し、次いでこれをウエハ搬送プロセス中に使用して、実質的単結晶層１２２（例えば実質的単結晶シリコン層）を接合層１２０に接合することができる。接合層１２０は原子的に平坦な表面によって特徴付けられる必要はないが、所望の信頼性で実質的単結晶層（例えば、実質的単結晶シリコン層）の接合を支援する実質的に平坦な表面を提供すべきである。   [0060] Referring to FIG. 1, a bonding layer 120 is formed by a chemical mechanical polishing (CMP) process by depositing a thick (eg, 4 μm thick) oxide layer followed by thinning the oxide to a thickness of about 1.5 μm. Can be formed by. The thick initial oxide fills voids and surface features present on the support structure that may be present after fabrication of the polycrystalline core and may continue to be present when the encapsulation layer shown in FIG. 1 is formed. To help. The CMP process provides a substantially planar surface that is free of voids, particles, or other features, which is then used during the wafer transfer process to produce a substantially single crystal layer 122 (eg, substantially single crystal silicon). Layer) can be bonded to the bonding layer 120. Bonding layer 120 need not be characterized by an atomically flat surface, but a substantially planar surface that assists in bonding the substantially single crystal layer (eg, substantially single crystal silicon layer) with the desired reliability. Should be provided.

[0061]層転写プロセスを用いて、実質的単結晶シリコン層１２２を接合層１２０に接合することができる。幾つかの実施形態では、へき開面を形成するためにシリコンウエハ（例えば、シリコン（１１１）ウエハ）が注入される。ウエハ接合後、へき開面の下の単結晶シリコン層の一部と共にシリコン基板を除去することができ、その結果、図１に示す剥離された単結晶シリコン層１２２が得られる。実質的単結晶層１２２の厚さは、様々な用途の仕様に合うように変えることができる。さらに、実質的単結晶層１２２の結晶方位は、用途の仕様に合うように変えることができる。さらに、実質的単結晶層１２２におけるドーピングレベルおよびプロファイルは、特定の用途の仕様に合うように変えることができる。   [0061] A layer transfer process may be used to bond the substantially single crystal silicon layer 122 to the bonding layer 120. In some embodiments, a silicon wafer (eg, a silicon (111) wafer) is implanted to form the cleaved surface. After wafer bonding, the silicon substrate can be removed along with a portion of the single crystal silicon layer below the cleaved surface, resulting in the stripped single crystal silicon layer 122 shown in FIG. The thickness of the substantially single crystal layer 122 can be varied to meet the specifications of various applications. Moreover, the crystallographic orientation of the substantially single crystal layer 122 can be varied to suit the specifications of the application. Moreover, the doping level and profile in the substantially single crystal layer 122 can be varied to meet the specifications of a particular application.

[0062]図５に示す方法はまた、実質的単結晶層（５２４）を滑らかにすることを含み得る。幾つかの実施形態において、実質的単結晶層１２２の厚さおよび表面粗さは、高品質のエピタキシャル成長のために修正することができる。装置用途が異なると、実質的単結晶層１２２の厚さおよび表面の滑らかさに関して、わずかに異なる仕様があり得る。へき開プロセスは、注入されたイオンプロファイルのピークで、バルク単結晶シリコンウエハから実質的単結晶層１２２を剥離する。へき開後、実質的単結晶層１２２は、窒化ガリウムなどの他の材料のエピタキシャル成長のための成長面として利用される前に、幾つかの態様で調整または修正することができる。   [0062] The method shown in FIG. 5 may also include smoothing the substantially single crystal layer (524). In some embodiments, the thickness and surface roughness of the substantially single crystal layer 122 can be modified for high quality epitaxial growth. Different device applications may have slightly different specifications for substantially single crystal layer 122 thickness and surface smoothness. The cleaving process strips the substantial single crystal layer 122 from the bulk single crystal silicon wafer at the peak of the implanted ion profile. After cleavage, the substantially single crystal layer 122 may be tuned or modified in several ways before being utilized as a growth surface for epitaxial growth of other materials such as gallium nitride.

[0063]第１に、転写された実質的単結晶層１２２は、少量の残留水素濃度を含んでもよく、かつ注入による幾らかの結晶損傷を有し得る。したがって、結晶格子が損傷している転写された実質的単結晶層１２２の薄い部分を除去することが有益であり得る。幾つかの実施形態では、注入の深さは、実質的単結晶層１２２の所望の最終厚さよりも大きくなるように調整することができる。追加の厚さは、損傷している転写された実質的単結晶層の薄い部分の除去を可能にし、所望の最終厚さの損傷していない部分を残す。   [0063] First, the transferred substantially single crystal layer 122 may include a small amount of residual hydrogen concentration and may have some crystal damage due to implantation. Therefore, it may be beneficial to remove a thin portion of the transferred substantially single crystal layer 122 in which the crystal lattice is damaged. In some embodiments, the implant depth can be adjusted to be greater than the desired final thickness of the substantially single crystal layer 122. The additional thickness allows removal of the damaged thin portion of the transferred substantially single crystal layer, leaving the undamaged portion of the desired final thickness.

[0064]第２に、実質的単結晶層１２２の全体の厚さを調整することが望ましい場合がある。一般に、実質的単結晶層１２２は、１つ以上のエピタキシャル層の後の成長のための高品質な格子テンプレートを提供するのに十分厚いが、高度に適合するために十分薄いことが望ましい。実質的単結晶層１２２は、その物理的性質があまり制約されず、結晶欠陥を発生させにくい傾向でそれを取り囲む材料の物理的性質を模倣することができるように、実質的単結晶層１２２が比較的薄い場合に、「適合している」と言える。実質的単結晶層１２２の適合は、実質的単結晶層１２２の厚さに反比例し得る。適合が高いほど、テンプレート上に成長したエピタキシャル層の欠陥密度が低くなり、より厚いエピタキシャル層の成長が可能になる。幾つかの実施形態において、実質的単結晶層１２２の厚さは、剥離シリコン層上にシリコンをエピタキシャル成長させることによって増加させることがで
きる。 [0064] Second, it may be desirable to adjust the overall thickness of the substantially single crystal layer 122. In general, the substantially single crystal layer 122 is thick enough to provide a high quality lattice template for subsequent growth of one or more epitaxial layers, but it is desirable to be thin enough to be highly conformable. The substantially single crystal layer 122 is substantially constrained in its physical properties so that the substantially single crystal layer 122 can mimic the physical properties of the surrounding material with a tendency not to generate crystal defects. If it is relatively thin, it is said to be “fit”. The fit of the substantially single crystal layer 122 may be inversely proportional to the thickness of the substantially single crystal layer 122. The higher the match, the lower the defect density of the epitaxial layer grown on the template, allowing the growth of thicker epitaxial layers. In some embodiments, the thickness of the substantially single crystal layer 122 can be increased by epitaxially growing silicon on the exfoliated silicon layer.

[0065]第３に、実質的単結晶層１２２の滑らかさを改善することは有益であり得る。層の滑らかさは、総水素ドーズ量、任意の共注入種の存在、および水素系へき開面を形成するために使用されるアニール条件に関連し得る。後述するように、層転写（すなわちへき開工程）から生じる初期粗さは、熱酸化および酸化物剥離によって軽減され得る。   [0065] Third, it may be beneficial to improve the smoothness of the substantially single crystal layer 122. Layer smoothness may be related to the total hydrogen dose, the presence of any co-implant species, and the annealing conditions used to form the hydrogen-based cleaved surface. As discussed below, the initial roughness resulting from layer transfer (ie, the cleaving process) can be mitigated by thermal oxidation and oxide stripping.

[0066]幾つかの実施形態では、損傷層の除去および実質的単結晶層１２２の最終厚さの調整は、剥離シリコン層の上部の熱酸化、それに続くフッ化水素（ＨＦ）酸による酸化物層剥離によって達成され得る。例えば、０．５μｍの初期厚さを有する剥離シリコン層を熱酸化して、厚さ約４２０ｎｍの二酸化シリコン層を形成することができる。成長した熱酸化物を除去した後、転写層内の残りのシリコン厚は約５３ｎｍであり得る。熱酸化中に、注入された水素は表面に向かって移動できる。したがって、後続の酸化物層剥離は幾らかの損傷を除去することができる。また、熱酸化は典型的には１０００℃以上の温度で行われる。高温はまた、格子損傷を修復することができる。   [0066] In some embodiments, removing the damaged layer and adjusting the final thickness of the substantially single crystal layer 122 is accomplished by thermal oxidation of the top of the exfoliated silicon layer, followed by oxide with hydrofluoric (HF) acid. It can be achieved by delamination. For example, a stripped silicon layer having an initial thickness of 0.5 μm can be thermally oxidized to form a silicon dioxide layer about 420 nm thick. After removing the grown thermal oxide, the remaining silicon thickness in the transfer layer may be about 53 nm. During thermal oxidation, the injected hydrogen can migrate towards the surface. Therefore, subsequent oxide delamination can eliminate some damage. Further, the thermal oxidation is typically performed at a temperature of 1000 ° C or higher. High temperatures can also repair lattice damage.

[0067]熱酸化中に実質的単結晶層の上部に形成された酸化シリコン層は、ＨＦ酸エッチングを使用して剥離することができる。ＨＦ酸による酸化シリコンとシリコン（ＳｉＯ２：Ｓｉ）との間のエッチング選択性は、ＨＦ溶液の温度および濃度ならびに酸化シリコンの化学量論および密度を調整することによって調整することができる。エッチング選択性は、ある材料の他の材料に対するエッチング速度を指す。ＨＦ溶液の選択性は、（ＳｉＯ２：Ｓｉ）に対して約１０：１〜約１００：１の範囲であり得る。高いエッチング選択性は、初期の表面粗さから同様の要因で表面粗さを減少できる。しかしながら、結果として得られる実質的単結晶層１２２の表面粗さは依然として所望よりも大きい可能性がある。例えば、バルクＳｉ（１１１）表面は、追加処理の前に２μｍ×２μｍ原子間力顕微鏡（ＡＦＭ）スキャンによって決定されるように、０．１ｎｍ未満の二乗平均平方根（ＲＭＳ）表面粗さを有することができる。幾つかの実施形態では、Ｓｉ（１１１）上に窒化ガリウム材料をエピタキシャル成長させるための所望の表面粗さは、３０μｍ×３０μｍのＡＦＭスキャン領域上で、例えば、１ｎｍ未満、０．５ｎｍ未満、または０．２ｎｍ未満であり得る。 [0067] The silicon oxide layer formed on top of the substantially single crystal layer during thermal oxidation can be stripped using a HF acid etch. The etching selectivity between silicon oxide and silicon (SiO 2 : Si) by HF acid can be adjusted by adjusting the temperature and concentration of the HF solution and the stoichiometry and density of silicon oxide. Etch selectivity refers to the etch rate of one material over another. Selection of HF solution, (SiO 2: Si) with respect to about 10: 1 in the range: 1 to about 100. High etch selectivity can reduce surface roughness by a similar factor from the initial surface roughness. However, the surface roughness of the resulting substantially single crystal layer 122 may still be greater than desired. For example, the bulk Si (111) surface has a root mean square (RMS) surface roughness of less than 0.1 nm as determined by a 2 μm × 2 μm atomic force microscope (AFM) scan prior to additional treatment. You can In some embodiments, the desired surface roughness for epitaxial growth of gallium nitride material on Si (111) is, for example, less than 1 nm, less than 0.5 nm, or 0 over a 30 μm × 30 μm AFM scan area. Can be less than 0.2 nm.

[0068]熱酸化および酸化物層剥離後の実質的単結晶層１２２の表面粗さが所望の表面粗さを超える場合、追加の表面平滑化を実行することができる。シリコン表面を滑らかにする方法は幾つかある。これらの方法は、水素アニール、レーザトリミング、プラズマ平滑化、およびタッチポリッシュ（例えば、化学的機械研磨すなわちＣＭＰ）を含み得る。これらの方法は、高アスペクト比の表面ピークの優先的攻撃を含み得る。したがって、表面上の高アスペクト比の特徴は、低アスペクト比の特徴よりも迅速に除去でき、したがってより滑らかな表面をもたらす。   [0068] If the surface roughness of the substantially single crystal layer 122 after thermal oxidation and oxide delamination exceeds the desired surface roughness, additional surface smoothing can be performed. There are several ways to smooth the silicon surface. These methods may include hydrogen anneal, laser trimming, plasma smoothing, and touch polish (eg, chemical mechanical polishing or CMP). These methods may include preferential attack of high aspect ratio surface peaks. Thus, high aspect ratio features on the surface can be removed more quickly than low aspect ratio features, resulting in a smoother surface.

[0069]図５に示す特定の工程は、本発明の一実施形態による設計された基板を製造する特定の方法を提供することを理解されたい。別の実施形態により、他の一連の工程を実行することもできる。例えば、本発明の代替の実施形態は、上に概説した工程を異なる順序で実行することができる。さらに、図５に示される個々の工程は、個々の工程に適切であるように様々な順序で実行され得る複数の副工程を含み得る。さらに、特定の用途に応じて、追加の工程を追加または削除することができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。   [0069] It is to be appreciated that the particular steps shown in FIG. 5 provide a particular method of making a designed substrate according to one embodiment of the invention. Other sequences may be performed according to other embodiments. For example, alternative embodiments of the invention may perform the steps outlined above in a different order. Further, the individual steps shown in FIG. 5 may include multiple sub-steps that may be performed in various orders as appropriate to the individual step. Moreover, additional steps may be added or removed depending on the particular application. One of ordinary skill in the art will recognize many variations, modifications, and alternatives.

[0070]図６は、本発明の一実施形態によるＲＦおよび電力用途のためのエピタキシャル／設計された基板構造を示す簡略化された概略図である。幾つかのＬＥＤ用途では、設計された基板構造は、高品質ＧａＮ層の成長を可能にする成長基板を提供し、設計された基
板構造はその後除去される。しかしながら、ＲＦおよびパワー装置用途の場合、設計された基板構造は完成した装置の一部を形成し、その結果、設計された基板構造または設計された基板構造の要素の電気的、熱的、および他の特性は、特定の用途に対して重要である。 [0070] FIG. 6 is a simplified schematic diagram illustrating an epitaxial / designed substrate structure for RF and power applications according to one embodiment of the invention. In some LED applications, the engineered substrate structure provides a growth substrate that allows growth of high quality GaN layers, and the engineered substrate structure is subsequently removed. However, for RF and power device applications, the designed substrate structure forms part of the completed device, so that the electrical, thermal, and electrical properties of the designed substrate structure or elements of the designed substrate structure are increased. Other properties are important for particular applications.

[0071]図１を参照すると、単結晶シリコン層１２２は、通常、注入および剥離技術を用いてシリコンドナーウエハから分割された剥離層である。典型的な注入は水素とホウ素である。パワーおよびＲＦ装置用途に対しては、設計された基板構造中の層および材料の電気的性質は重要である。例えば、幾つかの装置アーキテクチャは、１０３Ωｃｍを超える抵抗を有する高絶縁性シリコン層を利用して、基板および界面層を介する漏れを低減または排除する。他の用途は、装置の供給源を他の要素に接続するために所定の厚さ（例えば、１μｍ）の導電性シリコン層を含む設計を利用した。したがって、これらの用途では、単結晶シリコン層の寸法および特性を制御することが望ましい。注入および剥離技術が層転写中に使用される設計では、残留注入原子、例えば水素またはホウ素がシリコン層中に存在し、それによって電気的性質が変化する。さらに、例えば、導電率ならびに注入プロファイルの半値幅（ＦＷＨＭ）に影響を及ぼし得る注入量、表面粗さおよびへき開面位置精度、ならびに層厚さに影響を与える可能性がある注入深さの調整を使用して、薄いシリコン層の厚さ、導電率、および他の特性を制御することは困難である可能性がある。 [0071] Referring to FIG. 1, the single crystal silicon layer 122 is typically a release layer that is separated from a silicon donor wafer using implantation and stripping techniques. Typical implants are hydrogen and boron. For power and RF device applications, the electrical properties of the layers and materials in the designed substrate structure are important. For example, some device architectures utilize highly insulating silicon layers that have a resistance greater than 10 3 Ωcm to reduce or eliminate leakage through the substrate and interface layers. Other applications have utilized designs that include a layer of conductive silicon of a given thickness (eg, 1 μm) to connect the source of the device to other elements. Therefore, in these applications it is desirable to control the dimensions and properties of the single crystal silicon layer. In designs where implantation and stripping techniques are used during layer transfer, residual implanted atoms, such as hydrogen or boron, are present in the silicon layer, which changes its electrical properties. Furthermore, adjustments can be made to implant volume, surface roughness and cleave position accuracy, which can affect conductivity and full width half maximum (FWHM) of the implant profile, and implant depth, which can affect layer thickness, for example. It can be difficult to control the thickness, conductivity, and other properties of thin silicon layers using.

[0072]本発明の実施形態によれば、設計された基板構造上のシリコンエピタキシーを利用して、特定の装置設計に適した単結晶シリコン層の所望の特性を達成する。   [0072] According to embodiments of the present invention, silicon epitaxy on a designed substrate structure is utilized to achieve desired properties of a single crystal silicon layer suitable for a particular device design.

[0073]図６を参照すると、エピタキシャル／設計された基板構造６００は、設計された基板構造６１０と、その上に形成されたシリコンエピタキシャル層６２０とを含む。設計された基板構造６１０は、図１、図３、および図４に示す設計された基板構造と同様であり得る。典型的には、実質的単結晶シリコン層１２２は、層転写後に０．５μｍ程度である。表面調整プロセスを利用して、幾つかのプロセスでは単結晶シリコン層１２２の厚さを約０．３μｍに減らすことができる。信頼性のあるオーミック接触を形成するのに使用するために、単結晶シリコン層の厚さを約１μｍに増加させるために、例えば、エピタキシャルプロセスを使用して、層転写プロセスによって形成された実質的単結晶シリコン層１２２上にエピタキシャル単結晶シリコン層６２０を成長させる。ＣＶＤ、ＡＬＤ、ＭＢＥなどを含む様々なエピタキシャル成長プロセスを使用して、エピタキシャル単結晶シリコン層６２０を成長させることができる。エピタキシャル単結晶シリコン層６２０の厚さは、約０．１μｍ〜約２０μｍの範囲、例えば０．１μｍ〜１０μｍの間であり得る。   [0073] Referring to FIG. 6, an epitaxial / designed substrate structure 600 includes a designed substrate structure 610 and a silicon epitaxial layer 620 formed thereon. The designed substrate structure 610 can be similar to the designed substrate structure shown in FIGS. 1, 3 and 4. Typically, the substantially single crystal silicon layer 122 has a thickness of about 0.5 μm after the layer transfer. A surface conditioning process may be utilized to reduce the thickness of single crystal silicon layer 122 to about 0.3 μm in some processes. To increase the thickness of the single crystal silicon layer to about 1 μm for use in forming a reliable ohmic contact, a substantial layer formed by a layer transfer process, for example, using an epitaxial process. An epitaxial single crystal silicon layer 620 is grown on the single crystal silicon layer 122. Various epitaxial growth processes including CVD, ALD, MBE, etc. can be used to grow the epitaxial single crystal silicon layer 620. The thickness of the epitaxial single crystal silicon layer 620 can be in the range of about 0.1 μm to about 20 μm, for example between 0.1 μm and 10 μm.

[0074]図７は、本発明の一実施形態による設計された基板構造上のＩＩＩ−Ｖ族エピタキシャル層を示す簡略化された概略図である。図７に示す構造は、以下に説明するように、二重エピタキシャル構造と呼ぶことができる。図７に示すように、エピタキシャル単結晶シリコン層６２０を含む設計された基板構造７１０は、その上に形成されたＩＩＩ−Ｖ族エピタキシャル層７２０を有する。一実施形態では、ＩＩＩ−Ｖ族エピタキシャル層は窒化ガリウム（ＧａＮ）を含む。   [0074] FIG. 7 is a simplified schematic diagram illustrating a III-V epitaxial layer on a designed substrate structure according to one embodiment of the invention. The structure shown in FIG. 7 can be referred to as a double epitaxial structure, as described below. As shown in FIG. 7, a designed substrate structure 710 including an epitaxial single crystal silicon layer 620 has a III-V epitaxial layer 720 formed thereon. In one embodiment, the III-V epitaxial layer comprises gallium nitride (GaN).

[0075]ＩＩＩ−Ｖ族エピタキシャル層７２０の所望の厚さは、所望の機能に応じて実質的に変わり得る。幾つかの実施形態では、ＩＩＩ−Ｖ族エピタキシャル層７２０の厚さは、０．５μｍ〜１００μｍの間で変わることができ、例えば５μｍを超える厚さである。ＩＩＩ−Ｖ族エピタキシャル層７２０上に製造された装置の結果としての降伏電圧は、ＩＩＩ−Ｖ族エピタキシャル層７２０の厚さに応じて変わり得る。幾つかの実施形態は、少なくとも１００Ｖ、３００Ｖ、６００Ｖ、１．２ｋＶ、１．７ｋＶ、３．３ｋＶ、５．５ｋＶ、１３ｋＶ、または２０ｋＶの降伏電圧を提供する。   [0075] The desired thickness of III-V epitaxial layer 720 can vary substantially depending on the desired function. In some embodiments, the thickness of the III-V epitaxial layer 720 can vary between 0.5 μm and 100 μm, for example greater than 5 μm. The resulting breakdown voltage of a device fabricated on III-V epitaxial layer 720 can vary depending on the thickness of III-V epitaxial layer 720. Some embodiments provide a breakdown voltage of at least 100V, 300V, 600V, 1.2kV, 1.7kV, 3.3kV, 5.5kV, 13kV, or 20kV.

[0076]複数の副層を含むことができるＩＩＩ−Ｖ族エピタキシャル層７２０の部分間の導電性を提供するために、一組のビア７２４が形成され、この例ではＩＩＩ−Ｖ族エピタキシャル層７２０の上面からエピタキシャル単結晶シリコン層６２０へと通過する。ビア７２４は、それらがＩＩＩ−Ｖ族エピタキシャル層７２０から絶縁されるように絶縁層（図示せず）と並ぶことができる。一例として、これらのビアは、ビアを介してオーミック接触を提供し、それにより装置内に蓄積する電荷を緩和することによって、ダイオードまたはトランジスタの電極を下にあるシリコン層に接続するために使用することができる。   [0076] A set of vias 724 are formed to provide electrical conductivity between the portions of the III-V epitaxial layer 720 that may include multiple sublayers, in this example the III-V epitaxial layer 720. From the upper surface to the epitaxial single crystal silicon layer 620. The vias 724 can be aligned with an insulating layer (not shown) such that they are insulated from the III-V epitaxial layer 720. As an example, these vias are used to connect the electrodes of a diode or transistor to the underlying silicon layer by providing an ohmic contact through the via, thereby mitigating the charge stored in the device. be able to.

[0077]ＩＩＩ−Ｖ族エピタキシャル層が単結晶シリコン層１２２上に成長した場合、単結晶シリコン層１２２内のビアエッチングを終了すること、例えば ５μｍのＧａＮまでエッチングし、ウエハ全体にわたって確実に０．３μｍのシリコン層でエッチングを終了させることは困難であるため、ビアを介してそのようなオーミック接触を形成することは困難である。本発明の実施形態を利用すると、厚さが数ミクロンの単結晶シリコン層を提供することが可能であり、これは、大きな注入深さを達成するためには高い注入エネルギーが必要であるため注入および剥離プロセスを用いることは難しい。代わりに、厚いシリコン層は、様々な装置設計を可能にする図示されたビアなどの用途を可能にする。   [0077] When the III-V epitaxial layer is grown on the single crystal silicon layer 122, terminating the via etching in the single crystal silicon layer 122, for example, etching up to 5 μm GaN to ensure that the entire wafer has a .0. It is difficult to form such an ohmic contact through a via because it is difficult to finish the etching with a 3 μm silicon layer. Utilizing embodiments of the present invention, it is possible to provide a single crystal silicon layer with a thickness of a few microns, which requires high implantation energy to achieve large implantation depths. And the stripping process is difficult to use. Instead, the thick silicon layer enables applications such as the illustrated vias that allow a variety of device designs.

[0078]単結晶シリコン層１２２上に単結晶シリコン層６２０をエピタキシャル成長させることによってシリコン「層」の厚さを増加させることに加えて、導電性、結晶性などの修正を含む他の調整を、単結晶シリコン層１２２の元の特性に対して行うことができる。例えば、ＩＩＩ−Ｖ層または他の材料の追加のエピタキシャル成長の前に１０μｍ程度のシリコン層が望まれる場合、そのような厚い層は本発明の実施形態に従って成長させることができる。   [0078] In addition to increasing the thickness of the silicon "layer" by epitaxially growing a single crystal silicon layer 620 on the single crystal silicon layer 122, other adjustments, including modification of conductivity, crystallinity, etc., This can be performed on the original characteristics of the single crystal silicon layer 122. For example, if a silicon layer on the order of 10 μm is desired prior to additional epitaxial growth of III-V layers or other materials, such thick layers can be grown according to embodiments of the invention.

[0079]注入プロセスは単結晶シリコン層１２２の特性に影響を与える可能性があり、例えば、残留ホウ素／水素原子はシリコンの電気的特性に影響を与える可能性があるので、本発明の実施形態は、単結晶シリコン層６２０のエピタキシャル成長の前に、単結晶シリコン層１２２の一部を除去する。例えば、単結晶シリコン層１２２を薄くして厚さ０．１μｍ以下の層を形成し、残留ホウ素／水素原子の大部分または全部を除去することができる。その後の単結晶シリコン層６２０の成長は、層転写プロセスを使用して形成された層の対応する特性から実質的に独立した電気的特性および／または他の特性を有する単結晶材料を提供するために使用される。   [0079] Embodiments of the invention because the implantation process can affect the properties of the single crystal silicon layer 122, for example, residual boron / hydrogen atoms can affect the electrical properties of silicon. Removes a part of the single crystal silicon layer 122 before the epitaxial growth of the single crystal silicon layer 620. For example, the single crystal silicon layer 122 can be thinned to form a layer having a thickness of 0.1 μm or less and most or all of the residual boron / hydrogen atoms can be removed. Subsequent growth of the single crystal silicon layer 620 provides a single crystal material having electrical and / or other properties substantially independent of corresponding properties of the layer formed using the layer transfer process. Used for.

[0080]設計された基板構造に結合された単結晶シリコン材料の厚さを増加させることに加えて、エピタキシャル単結晶シリコン層６２０の導電率を含む電気的特性は、単結晶シリコン層１２２のそれとは異なり得る。成長中のエピタキシャル単結晶シリコン層６２０のドーピングは、ホウ素をドープすることによってｐ型シリコンを生成し、リンをドープすることによってｎ型シリコンを生成することができる。アンドープシリコンを成長させて、絶縁領域を有する装置に使用される高抵抗シリコンを提供することができる。絶縁層は、特にＲＦ装置において有用であり得る。   [0080] In addition to increasing the thickness of the single crystal silicon material coupled to the designed substrate structure, the electrical properties, including conductivity of the epitaxial single crystal silicon layer 620, are similar to those of the single crystal silicon layer 122. Can be different. Doping the growing epitaxial single crystal silicon layer 620 can be done by doping with boron to produce p-type silicon and with phosphorus to produce n-type silicon. Undoped silicon can be grown to provide high resistance silicon for use in devices having insulating regions. The insulating layer may be particularly useful in RF devices.

[0081]エピタキシャル単結晶シリコン層６２０の格子定数は、成長中に単結晶シリコン層１２２の格子定数とは異なるように調整して、歪みエピタキシャル材料を製造することができる。シリコンに加えて、他の要素をエピタキシャル成長させて、歪み層を含む層、シリコンゲルマニウムなどを含む層を提供することができる。例えば、バッファ層を単結晶シリコン層１２２上、エピタキシャル単結晶シリコン層６２０上、または層間に成長させて、後続のエピタキシャル成長を強化することができる。これらのバッファ層は、歪みＩＩＩ−Ｖ層、シリコンゲルマニウム歪み層などを含み得る。さらに、バッファ層および他のエピタキシャル層は、モル分率、ドーパント、極性などにおいて変化させることができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。   [0081] The lattice constant of the epitaxial single crystal silicon layer 620 can be adjusted during growth to be different from the lattice constant of the single crystal silicon layer 122 to produce a strained epitaxial material. In addition to silicon, other elements can be epitaxially grown to provide layers containing strained layers, layers containing silicon germanium, and the like. For example, a buffer layer may be grown on single crystal silicon layer 122, on epitaxial single crystal silicon layer 620, or between layers to enhance subsequent epitaxial growth. These buffer layers may include strained III-V layers, silicon germanium strained layers, and the like. In addition, the buffer layer and other epitaxial layers can vary in mole fraction, dopants, polarities, and the like. One of ordinary skill in the art will recognize many variations, modifications, and alternatives.

[0082]幾つかの実施形態において、単結晶シリコン層１２２またはエピタキシャル単結晶シリコン層６２０に存在する歪みは、ＩＩＩ−Ｖ族エピタキシャル層を含む後続のエピタキシャル層の成長中に緩和され得る。   [0082] In some embodiments, the strain present in the single crystal silicon layer 122 or the epitaxial single crystal silicon layer 620 may be relaxed during the growth of subsequent epitaxial layers, including III-V epitaxial layers.

[0083]図８は、本発明の別の実施形態による設計された基板を製造する方法を示す簡易フローチャートである。この方法は、多結晶セラミックコア（８１０）を提供することによって支持構造を形成すること、多結晶セラミックコア（８１２）の少なくとも一部に結合された第１の接着層を形成することを含む。第１の接着層は、テトラエチルオルトシリケート（ＴＥＯＳ）層を含むことができる。方法はまた、第１の接着層（８１４）に結合された導電層を形成することを含む。導電層は、ポリシリコン層とすることができる。第１の接着層は単一層のＴＥＯＳとして形成することができる。導電層は、ポリシリコンの単一層として形成することができる。   [0083] FIG. 8 is a simplified flowchart illustrating a method of manufacturing a designed substrate according to another embodiment of the invention. The method includes forming a support structure by providing a polycrystalline ceramic core (810) and forming a first adhesive layer bonded to at least a portion of the polycrystalline ceramic core (812). The first adhesive layer can include a tetraethylorthosilicate (TEOS) layer. The method also includes forming a conductive layer coupled to the first adhesive layer (814). The conductive layer can be a polysilicon layer. The first adhesive layer can be formed as a single layer of TEOS. The conductive layer can be formed as a single layer of polysilicon.

[0084]方法はまた、導電層（８１６）の少なくとも一部に結合される第２の接着層を形成することと、バリアシェル（８１８）を形成することとを含む。第２の接着層はＴＥＯＳの単一層として形成することができる。バリアシェルは、窒化シリコンの単一層またはバリアシェルを形成する一連の副層として形成することができる。   [0084] The method also includes forming a second adhesive layer bonded to at least a portion of the conductive layer (816) and forming a barrier shell (818). The second adhesive layer can be formed as a single layer of TEOS. The barrier shell can be formed as a single layer of silicon nitride or as a series of sublayers forming the barrier shell.

[0085]支持構造がプロセス８１０〜８１８によって形成されると、方法は、接合層（例えば、酸化シリコン層）を支持構造（８２０）に接合することと、実質的単結晶シリコン層または実質的単結晶層を酸化シリコン層（８２２）へ接合することとをさらに含む。接合層の接合は、結合材料の堆積とそれに続く本明細書に記載の平坦化プロセスを含むことができる。   [0085] Once the support structure is formed by processes 810-818, the method includes bonding a bonding layer (eg, a silicon oxide layer) to the support structure (820), and a substantially single crystal silicon layer or a substantially single crystal layer. Bonding the crystalline layer to the silicon oxide layer (822). Bonding the bonding layer can include depositing a bonding material followed by a planarization process described herein.

[0086]層転写プロセスを用いて、実質的単結晶シリコン層１２２を接合層１２０に接合することができる。幾つかの実施形態では、へき開面を形成するためにシリコンウエハ（例えば、シリコン（１１１）ウエハ）が注入される。ウエハ接合後、へき開面の下の単結晶シリコン層の一部と共にシリコン基板を除去することができ、その結果、図１に示す剥離された単結晶シリコン層１２２が得られる。実質的単結晶シリコン層１２２の厚さは、様々な用途の仕様に合うように変えることができる。さらに、実質的単結晶層１２２の結晶方位は、用途の仕様に合うように変えることができる。さらに、実質的単結晶層１２２におけるドーピングレベルおよびプロファイルは、特定の用途の仕様に合うように変えることができる。幾つかの実施形態では、上述のように、実質的単結晶シリコン層１２２を滑らかにすることができる。   [0086] A layer transfer process can be used to bond the substantially single crystal silicon layer 122 to the bonding layer 120. In some embodiments, a silicon wafer (eg, a silicon (111) wafer) is implanted to form the cleaved surface. After wafer bonding, the silicon substrate can be removed along with a portion of the single crystal silicon layer below the cleaved surface, resulting in the stripped single crystal silicon layer 122 shown in FIG. The thickness of the substantially single crystal silicon layer 122 can be varied to meet the specifications of various applications. Moreover, the crystallographic orientation of the substantially single crystal layer 122 can be varied to suit the specifications of the application. Moreover, the doping level and profile in the substantially single crystal layer 122 can be varied to meet the specifications of a particular application. In some embodiments, the substantially single crystal silicon layer 122 can be smoothed, as described above.

[0087]図８に示す方法はまた、実質的単結晶シリコン層（８２４）上に、エピタキシャル成長によってエピタキシャルシリコン層を形成することと、エピタキシャルシリコン層（８２６）上に、エピタキシャル成長によってエピタキシャルＩＩＩ−Ｖ層を形成することとを含む。幾つかの実施形態において、エピタキシャルＩＩＩ−Ｖ層は窒化ガリウム（ＧａＮ）を含み得る。   [0087] The method illustrated in FIG. 8 also includes forming an epitaxial silicon layer by epitaxial growth on the substantially single crystal silicon layer (824) and epitaxially growing an epitaxial III-V layer on the epitaxial silicon layer (826). And forming. In some embodiments, the epitaxial III-V layer can include gallium nitride (GaN).

[0088]図８に示す特定の工程は、本発明の別の実施形態による設計された基板を製造する特定の方法を提供することを理解されたい。別の実施形態により、他の一連の工程を実行することもできる。例えば、本発明の代替の実施形態は、上に概説した工程を異なる順序で実行することができる。さらに、図８に示される個々の工程は、個々の工程に適切であるように様々な順序で実行され得る複数の副工程を含み得る。さらに、特定の用途に応じて、追加の工程を追加または削除することができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。   [0088] It is to be appreciated that the particular process illustrated in Figure 8 provides a particular method of manufacturing a designed substrate according to another embodiment of the invention. Other sequences may be performed according to other embodiments. For example, alternative embodiments of the invention may perform the steps outlined above in a different order. Further, the individual steps shown in FIG. 8 may include multiple sub-steps that may be performed in various orders as appropriate to the individual step. Moreover, additional steps may be added or removed depending on the particular application. One of ordinary skill in the art will recognize many variations, modifications, and alternatives.

[0089]また、本明細書に記載された実施例および実施形態は、説明の目的のみのためであり、それに照らした様々な修正または変更が当業者に示唆され、本出願の精神および範囲内および添付の特許請求の範囲に含まれることが理解される。
[0089] Also, the examples and embodiments described herein are for illustration purposes only, and various modifications or changes in light thereof are suggested to those skilled in the art and within the spirit and scope of the present application. And it is understood to fall within the scope of the appended claims.

Claims (20)

基板を製造する方法であって、前記方法は、
多結晶セラミックコアを提供し、
前記多結晶セラミックコアを第１の接着性シェルに封入し、
前記第１の接着性シェルを導電性シェルに封入し、
前記導電性シェルを第２の接着性シェルに封入し、
前記第２の接着性シェルをバリアシェルに封入すること
によって支持構造を形成することと、
接合層を前記支持構造に接合することと、
実質的単結晶シリコン層を前記接合層に接合することと、
前記実質的単結晶シリコン層上に、エピタキシャル成長によってエピタキシャルシリコン層を形成することと、
前記エピタキシャルシリコン層上に、エピタキシャル成長によって１つ以上のエピタキシャルＩＩＩ−Ｖ層を形成することと、
を含む、方法。 A method of manufacturing a substrate, the method comprising:
Provide polycrystalline ceramic core,
Encapsulating the polycrystalline ceramic core in a first adhesive shell,
Encapsulating the first adhesive shell in a conductive shell,
Encapsulating the conductive shell in a second adhesive shell,
Forming a support structure by encapsulating the second adhesive shell in a barrier shell;
Bonding a bonding layer to the support structure,
Bonding a substantially single crystal silicon layer to the bonding layer;
Forming an epitaxial silicon layer on the substantially single crystal silicon layer by epitaxial growth;
Forming one or more epitaxial III-V layers on the epitaxial silicon layer by epitaxial growth;
Including the method. 前記１つ以上のエピタキシャルＩＩＩ−Ｖ層から前記エピタキシャルシリコン層へと通過する複数のビアを形成することをさらに含む、請求項１に記載の方法。   The method of claim 1, further comprising forming a plurality of vias through the one or more epitaxial III-V layers to the epitaxial silicon layers. 前記多結晶セラミックコアが窒化アルミニウムを含む、請求項１に記載の方法。   The method of claim 1, wherein the polycrystalline ceramic core comprises aluminum nitride. 前記１つ以上のエピタキシャルＩＩＩ−Ｖ層がエピタキシャル窒化ガリウム層を含む、請求項１に記載の方法。   The method of claim 1, wherein the one or more epitaxial III-V layers comprises an epitaxial gallium nitride layer. 前記１つ以上のエピタキシャルＩＩＩ−Ｖ層が、エピタキシャル窒化アルミニウム層、もしくはエピタキシャル窒化アルミニウムガリウム層、またはそれらの組み合わせをさらに含む、請求項４に記載の方法。   The method of claim 4, wherein the one or more epitaxial III-V layers further comprises an epitaxial aluminum nitride layer, or an epitaxial aluminum gallium nitride layer, or a combination thereof. 前記第１の接着性シェルは第１のテトラエチルオルトシリケート（ＴＥＯＳ）シェルを含み、
前記導電性シェルはポリシリコンシェルを含み、
前記第２の接着性シェルは第２のＴＥＯＳシェルを含み、
前記バリアシェルは窒化シリコンシェルを含み、
前記接合層は酸化シリコンを含む、請求項１に記載の方法。 The first adhesive shell comprises a first tetraethylorthosilicate (TEOS) shell,
The conductive shell comprises a polysilicon shell,
The second adhesive shell comprises a second TEOS shell,
The barrier shell includes a silicon nitride shell,
The method of claim 1, wherein the bonding layer comprises silicon oxide. 前記第１のＴＥＯＳシェルはＴＥＯＳの単一層を含み、
前記ポリシリコンシェルはポリシリコンの単一層を含み、
前記第２のＴＥＯＳシェルはＴＥＯＳの単一層を含み、
前記窒化シリコンシェルは窒化シリコンの単一層を含む、請求項６に記載の方法。 The first TEOS shell comprises a single layer of TEOS,
The polysilicon shell comprises a single layer of polysilicon,
The second TEOS shell comprises a single layer of TEOS,
7. The method of claim 6, wherein the silicon nitride shell comprises a single layer of silicon nitride. 前記１つ以上のエピタキシャルＩＩＩ−Ｖ層の厚さが、約５μｍ以上である、請求項４に記載の方法。   The method of claim 4, wherein the one or more epitaxial III-V layers have a thickness of about 5 μm or more. 前記実質的単結晶シリコン層を接合することが、剥離によって実行される、請求項１に記載の方法。   The method of claim 1, wherein joining the substantially single crystal silicon layer is performed by stripping. 前記実質的単結晶シリコン層が約０．５μｍの厚さを有する、請求項９に記載の方法。   The method of claim 9, wherein the substantially single crystal silicon layer has a thickness of about 0.5 μm. 基板を製造する方法であって、前記方法は、
多結晶セラミックコアを提供し、
前記多結晶セラミックコアに結合された第１の接着層を形成し、
前記第１の接着層に結合された導電層を形成し、
前記導電層に結合された第２の接着層を形成し、
前記第２の接着層に結合されたバリア層を形成すること
によって支持構造を形成することと、
前記支持構造に結合された接合層を形成することと、
実質的単結晶シリコン層を前記接合層に接合することと、
前記実質的単結晶シリコン層に結合された１つ以上のエピタキシャルＩＩＩ−Ｖ層を形成することと、
を含む、方法。 A method of manufacturing a substrate, the method comprising:
Provide polycrystalline ceramic core,
Forming a first adhesive layer bonded to the polycrystalline ceramic core;
Forming a conductive layer coupled to the first adhesive layer,
Forming a second adhesive layer bonded to the conductive layer,
Forming a support structure by forming a barrier layer bonded to the second adhesive layer;
Forming a bonding layer bonded to the support structure,
Bonding a substantially single crystal silicon layer to the bonding layer;
Forming one or more epitaxial III-V layers bonded to the substantially single crystal silicon layer;
Including the method. 前記多結晶セラミックコアが窒化アルミニウムを含む、請求項１１に記載の方法。   The method of claim 11, wherein the polycrystalline ceramic core comprises aluminum nitride. 前記１つ以上のエピタキシャルＩＩＩ−Ｖ層がエピタキシャル窒化ガリウム層を含む、請求項１２に記載の方法。   13. The method of claim 12, wherein the one or more epitaxial III-V layers comprises an epitaxial gallium nitride layer. 前記エピタキシャル窒化ガリウム層が約５μｍ以上の厚さを有する、請求項１３に記載の方法。   14. The method of claim 13, wherein the epitaxial gallium nitride layer has a thickness of about 5 μm or greater. 前記１つ以上のエピタキシャルＩＩＩ−Ｖ層が、エピタキシャル窒化アルミニウム層、もしくはエピタキシャル窒化アルミニウムガリウム層、またはそれらの組み合わせをさらに含む、請求項１３に記載の方法。   14. The method of claim 13, wherein the one or more epitaxial III-V layers further comprises an epitaxial aluminum nitride layer, or an epitaxial aluminum gallium nitride layer, or a combination thereof. 前記実質的単結晶シリコン層を接合することが、剥離によって実行される、請求項１１に記載の方法。   The method of claim 11, wherein joining the substantially single crystal silicon layer is performed by stripping. 前記１つ以上のエピタキシャルＩＩＩ−Ｖ層を形成する前に、
前記実質的単結晶シリコン層に結合されたエピタキシャルシリコン層を形成することをさらに含み、
前記１つ以上のエピタキシャルＩＩＩ−Ｖ層が前記エピタキシャルシリコン層に結合される、請求項１６に記載の方法。 Before forming the one or more epitaxial III-V layers,
Further comprising forming an epitaxial silicon layer bonded to the substantially single crystal silicon layer,
17. The method of claim 16, wherein the one or more epitaxial III-V layers are bonded to the epitaxial silicon layer. 前記エピタキシャルシリコン層が歪んでいる、請求項１７に記載の方法。   18. The method of claim 17, wherein the epitaxial silicon layer is strained. 前記第１の接着層はテトラエチルオルトシリケート（ＴＥＯＳ）を含み、
前記導電層はポリシリコンを含み、
前記第２の接着層はＴＥＯＳを含み、
前記バリア層は窒化シリコンを含み、
前記接合層は酸化シリコンを含む、請求項１１に記載の方法。 The first adhesive layer includes tetraethyl orthosilicate (TEOS),
The conductive layer comprises polysilicon,
The second adhesive layer includes TEOS,
The barrier layer comprises silicon nitride,
The method of claim 11, wherein the bonding layer comprises silicon oxide. 前記第１の接着層が前記多結晶セラミックコアを封入し、
前記導電層が前記第１の接着層を封入し、
前記第２の接着層が前記導電層を封入し、
前記バリア層が前記第２の接着層を封入する、請求項１９に記載の方法。
The first adhesive layer encapsulates the polycrystalline ceramic core,
The conductive layer encapsulates the first adhesive layer,
The second adhesive layer encapsulates the conductive layer,
20. The method of claim 19, wherein the barrier layer encapsulates the second adhesive layer.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023017712A1 (en) * 2021-08-10 2023-02-16 信越半導体株式会社 Nitride semiconductor substrate and method for producing same

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10297445B2 (en) 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications
EP3469119A4 (en) * 2016-06-14 2020-02-26 Qromis, Inc. Engineered substrate structure for power and rf applications
US10622468B2 (en) * 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
US10734303B2 (en) * 2017-11-06 2020-08-04 QROMIS, Inc. Power and RF devices implemented using an engineered substrate structure
US10586844B2 (en) * 2018-01-23 2020-03-10 Texas Instruments Incorporated Integrated trench capacitor formed in an epitaxial layer
TWI692869B (en) * 2019-05-03 2020-05-01 世界先進積體電路股份有限公司 Substrates and methods for forming the same
JP7319227B2 (en) 2020-05-11 2023-08-01 信越化学工業株式会社 BASE SUBSTRATE FOR III-V COMPOUND CRYSTAL AND METHOD FOR MANUFACTURING THE SAME
CN115698391A (en) 2020-06-09 2023-02-03 信越化学工业株式会社 Substrate for group III nitride epitaxial growth and method for producing the same
JP2022012558A (en) 2020-07-01 2022-01-17 信越化学工業株式会社 Substrate for large-bore group iii nitride-based epitaxial growth, and production method thereof
KR102446604B1 (en) * 2021-01-04 2022-09-26 한국과학기술원 Growth structure for strained channel, and methods for manufacturing strained channel and device using the same
EP4289994A1 (en) 2021-02-05 2023-12-13 Shin-Etsu Handotai Co., Ltd. Nitride semiconductor substrate and method for producing same
JP2022131086A (en) 2021-02-26 2022-09-07 信越半導体株式会社 Nitride semiconductor substrate and manufacturing method for the same
JPWO2022191079A1 (en) 2021-03-10 2022-09-15
EP4354489A1 (en) * 2021-06-08 2024-04-17 Shin-Etsu Handotai Co., Ltd. Nitride semiconductor substrate and method for producing same
WO2023047864A1 (en) * 2021-09-21 2023-03-30 信越半導体株式会社 Nitride semiconductor substrate and method for producing same
WO2023063046A1 (en) * 2021-10-15 2023-04-20 信越半導体株式会社 Nitride semiconductor substrate and manufacturing method therefor
WO2023063278A1 (en) * 2021-10-15 2023-04-20 信越半導体株式会社 Nitride semiconductor substrate and method for producing same
JP2023098137A (en) * 2021-12-28 2023-07-10 信越化学工業株式会社 Substrate for high characteristic epitaxial growth and method for manufacturing the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294425A (en) * 2007-04-27 2008-12-04 Semiconductor Energy Lab Co Ltd Soi substrate and manufacturing method thereof, and semiconductor device
US20110147772A1 (en) * 2009-12-16 2011-06-23 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
US20120052635A1 (en) * 2010-08-30 2012-03-01 Pil-Kyu Kang Conductive layer buried-type substrate, method of forming the conductive layer buried-type substrate, and method of fabricating semiconductor device using the conductive layer buried-type substrate
JP2016051886A (en) * 2009-05-28 2016-04-11 インターナショナル・レクティファイアー・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｒｅｃｔｉｆｉｅｒ Ｃｏｒｐｏｒａｔｉｏｎ Monolithic integrated group iii-v and group iv composite semiconductor device and integrated circuit
JP2016058693A (en) * 2014-09-12 2016-04-21 株式会社東芝 Semiconductor device, semiconductor wafer, and method of manufacturing semiconductor device
US9650723B1 (en) * 2013-04-11 2017-05-16 Soraa, Inc. Large area seed crystal for ammonothermal crystal growth and method of making
WO2017096032A1 (en) * 2015-12-04 2017-06-08 Quora Technology, Inc. Wide band gap device integrated circuit architecture on engineered substrate
JP2019523994A (en) * 2016-06-14 2019-08-29 クロミス，インコーポレイテッド Designed substrate structure for power and RF applications

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4430149A (en) * 1981-12-30 1984-02-07 Rca Corporation Chemical vapor deposition of epitaxial silicon
US7238595B2 (en) * 2003-03-13 2007-07-03 Asm America, Inc. Epitaxial semiconductor deposition methods and structures
US6972255B2 (en) * 2003-07-28 2005-12-06 Freescale Semiconductor, Inc. Semiconductor device having an organic anti-reflective coating (ARC) and method therefor
US20060284167A1 (en) * 2005-06-17 2006-12-21 Godfrey Augustine Multilayered substrate obtained via wafer bonding for power applications
US7420226B2 (en) * 2005-06-17 2008-09-02 Northrop Grumman Corporation Method for integrating silicon CMOS and AlGaN/GaN wideband amplifiers on engineered substrates
CN100424878C (en) * 2006-11-21 2008-10-08 华中科技大学 Ferroelectric film capacity used for ferroelectric memorizer and its manufacturing method
CN101192533B (en) * 2006-11-28 2010-06-16 中芯国际集成电路制造(上海)有限公司 Semiconductor device and manufacturing method thereof, and etch stop layer forming method
FR2912552B1 (en) * 2007-02-14 2009-05-22 Soitec Silicon On Insulator MULTILAYER STRUCTURE AND METHOD FOR MANUFACTURING THE SAME
US7732301B1 (en) * 2007-04-20 2010-06-08 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
CN101621005B (en) * 2008-07-02 2012-08-22 中芯国际集成电路制造(上海)有限公司 TFT MONOS or SONOS memory cell structure
CN102044473B (en) * 2009-10-13 2013-03-06 中芯国际集成电路制造(上海)有限公司 Formation method of semiconductor device
CN102456721A (en) * 2010-10-17 2012-05-16 金木子 Gallium nitride-based chip with ceramic substrate and manufacturing method
US8546165B2 (en) 2010-11-02 2013-10-01 Tsmc Solid State Lighting Ltd. Forming light-emitting diodes using seed particles
WO2012082729A1 (en) * 2010-12-14 2012-06-21 Hexatech, Inc. Thermal expansion engineering for polycrystalline aluminum nitride sintered bodies, and application to the manufacture of semi-conductors
JP2012142385A (en) * 2010-12-28 2012-07-26 Sumitomo Electric Ind Ltd Semiconductor device manufacturing method
US8916483B2 (en) 2012-03-09 2014-12-23 Soitec Methods of forming semiconductor structures including III-V semiconductor material using substrates comprising molybdenum
JP6152548B2 (en) 2012-08-06 2017-06-28 並木精密宝石株式会社 Gallium oxide substrate and manufacturing method thereof
US9082692B2 (en) * 2013-01-02 2015-07-14 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
JP6176069B2 (en) * 2013-11-13 2017-08-09 住友電気工業株式会社 Group III nitride composite substrate and method for manufacturing the same, laminated group III nitride composite substrate, group III nitride semiconductor device and method for manufacturing the same
US9837363B2 (en) * 2014-07-04 2017-12-05 Mitsubishi Materials Corporation Power-module substrate unit and power module
US9997391B2 (en) * 2015-10-19 2018-06-12 QROMIS, Inc. Lift off process for chip scale package solid state devices on engineered substrate
DE112017003754B4 (en) 2016-07-26 2022-10-13 Mitsubishi Electric Corporation SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE
CN109671612B (en) 2018-11-15 2020-07-03 中国科学院上海微系统与信息技术研究所 Gallium oxide semiconductor structure and preparation method thereof

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294425A (en) * 2007-04-27 2008-12-04 Semiconductor Energy Lab Co Ltd Soi substrate and manufacturing method thereof, and semiconductor device
JP2016051886A (en) * 2009-05-28 2016-04-11 インターナショナル・レクティファイアー・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｒｅｃｔｉｆｉｅｒ Ｃｏｒｐｏｒａｔｉｏｎ Monolithic integrated group iii-v and group iv composite semiconductor device and integrated circuit
US20110147772A1 (en) * 2009-12-16 2011-06-23 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
US20120052635A1 (en) * 2010-08-30 2012-03-01 Pil-Kyu Kang Conductive layer buried-type substrate, method of forming the conductive layer buried-type substrate, and method of fabricating semiconductor device using the conductive layer buried-type substrate
US9650723B1 (en) * 2013-04-11 2017-05-16 Soraa, Inc. Large area seed crystal for ammonothermal crystal growth and method of making
JP2016058693A (en) * 2014-09-12 2016-04-21 株式会社東芝 Semiconductor device, semiconductor wafer, and method of manufacturing semiconductor device
WO2017096032A1 (en) * 2015-12-04 2017-06-08 Quora Technology, Inc. Wide band gap device integrated circuit architecture on engineered substrate
JP2019523994A (en) * 2016-06-14 2019-08-29 クロミス，インコーポレイテッド Designed substrate structure for power and RF applications

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023017712A1 (en) * 2021-08-10 2023-02-16 信越半導体株式会社 Nitride semiconductor substrate and method for producing same

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Publication number Publication date
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