JP2020057647A - 半導体モジュール - Google Patents

Abstract

【課題】はんだ層の角部にクラックが入りにくくすることができる半導体モジュールを提供する。【解決手段】基板２０と、基板２０上に載置されて、第１はんだ層４１を介してはんだ付けされる電極３０と、電極３０上に載置されて、第２はんだ層４２を介してはんだ付けされる半導体素子５０と、を有する。電極３０は、半導体素子５０の角部に重なる位置に貫通孔６２，６４を有し、貫通孔６２，６４内には、第１はんだ層４１と第２はんだ層４２とを接続するはんだ部４３を有する。【選択図】図２

Description

本発明は、半導体モジュールに関するものである。

セラミック基板、金属板、半導体素子の順に積層され、互いに接合する構造が知られている（例えば、特許文献１）。

特開２０１４−１７３１９号公報

ところで、基板上に電極をはんだ付けするとともに電極上に半導体素子をはんだ付けした半導体モジュールにおいて、一般的に、はんだ層の角部に応力が集中するため、はんだ層の角部にクラックが入る懸念があり、クラックの発生は最悪断線を招く。その対策として、はんだ層の厚みを厚くする必要があった。

本発明の目的は、はんだ層の角部にクラックが入りにくくすることができる半導体モジュールを提供することにある。

上記問題点を解決するための半導体モジュールは、基板と、前記基板上に載置されて、第１はんだ層を介してはんだ付けされる電極と、前記電極上に載置されて、第２はんだ層を介してはんだ付けされる半導体素子と、を有する半導体モジュールであって、前記電極は、前記半導体素子の角部に重なる位置に貫通孔を有し、前記貫通孔内には、前記第１はんだ層と前記第２はんだ層とを接続するはんだ部を有することを要旨とする。

これによれば、電極における半導体素子の角部に重なる位置の貫通孔内に第１はんだ層と第２はんだ層とを接続するはんだ部を有するので、貫通孔の位置のはんだの厚みは厚く、第２はんだ層の角部においてクラックが入りにくくすることができる。

また、半導体モジュールについて、前記はんだ部は前記貫通孔の全体に充填されているのが好ましい。
また、半導体モジュールについて、前記第１はんだ層の厚みは前記第２はんだ層の厚みよりも厚いのが好ましい。

本発明によれば、はんだ層の角部にクラックが入りにくくすることができる。

実施形態における半導体モジュールの平面図。 図１のＡ−Ａ断面図。 半導体モジュールの一部断面図。 製造工程を説明するための半導体モジュールの平面図。 図４のＡ−Ａ断面図。 半導体モジュールの一部断面図。 半導体モジュールの一部断面図。

以下、本発明を具体化した一実施形態を図面に従って説明する。
なお、図面において、水平面を、直交するＸ，Ｙ方向で規定するとともに、上下方向をＺ方向で規定している。

図１、図２に示すように、半導体モジュール１０は、基板２０と、電極３０と、半導体素子５０と、ヒートシンク７０を有する。ヒートシンク７０は、銅、アルミ等の熱良導性の金属板よりなる。金属板よりなるヒートシンク７０は、水平面に配置されている。

基板２０はヒートシンク７０の上面に固定されている。基板２０は、絶縁基板２１と導体パターン２２を有する。絶縁基板２１の上面に導体パターン２２がパターニングされている。

電極３０は、銅板を所望の形状にくり抜くことにより構成されている。本実施形態では電極３０は、四角形状の銅の平板によりなる。電極３０は、基板２０上に載置されている。電極３０は、導体パターン２２に対し第１はんだ層４１を介してはんだ付けされている。

半導体素子５０は、縦型の半導体素子であり、素子本体の上面及び下面に電極が形成されている。具体的には、半導体素子５０としてＩＧＢＴ、ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオード等を挙げることができる。半導体素子５０は、四角形状をなし、４つの角部５１，５２，５３，５４を有する。半導体素子５０は、電極３０上に載置されている。半導体素子５０は、電極３０に対し第２はんだ層４２を介してはんだ付けされている。

第１はんだ層４１の厚みはｔ１であり、第２はんだ層４２の厚みはｔ２である。
半導体素子５０は作動に伴い発熱し、その熱Ｑ（図２参照）は下方のヒートシンク７０に伝わり、ヒートシンク７０で放熱される。

図１，図２、図３に示すように、電極３０は、半導体素子５０の角部５１，５２，５３，５４に重なる位置に貫通孔６１，６２，６３，６４を有する。各貫通孔６１，６２，６３，６４は、断面形状が円形である。平面視において半導体素子５０の角部５１，５２，５３，５４の先端と断面形状が円形の貫通孔６１，６２，６３，６４の中心が一致している。各貫通孔６１，６２，６３，６４内には、第１はんだ層４１と第２はんだ層４２とを接続するはんだ部４３を有する。

図３に示すように、はんだ部４３は、貫通孔６１，６２，６３，６４の全体に充填されている。つまり、はんだのフィレット４５が貫通孔６１，６２，６３，６４に重なる位置において半導体素子５０の下面の端部から電極３０の上面にわたり形成されている。

貫通孔６１，６２，６３，６４の位置でのはんだの厚みｔ３は、第１はんだ層４１の厚みｔ１と第２はんだ層４２の厚みｔ２と基板２０の厚みｔ４の和（＝ｔ１＋ｔ２＋ｔ４）である。

また、図３に示すように、第１はんだ層４１の厚みｔ１と、第２はんだ層４２の厚みｔ２との関係において、第１はんだ層４１の厚みｔ１は第２はんだ層４２の厚みｔ２よりも厚い（ｔ１＞ｔ２）。具体的には、例えば、第１はんだ層４１の厚みｔ１が０．２ｍｍ程度であるのに対し第２はんだ層４２の厚みｔ２は０．１ｍｍ以下である。

なお、半導体素子５０の上面には配線部材（図示略）が接続される。この配線部材は、基板２０上に電極３０をはんだ付けするとともに電極３０上に半導体素子５０をはんだ付けした後の工程において半導体素子５０の上面に、はんだ付けされる。

次に、作用について説明する。
製造工程において、図４、図５に示すように、ヒートシンク７０の上に基板２０を固定したものを用意する。また、電極３０と半導体素子５０を用意する。

そして、基板２０の上に、板状はんだ４１ａを配置し、その上に電極３０を載置し、さらに、電極３０の上に、板状はんだ４２ａを配置する。また、板状はんだ４２ａの上に半導体素子５０を載置する。

その後、リフロー炉に入れて加熱することにより図１及び図２に示すように基板２０上において電極３０が第１はんだ層４１を介してはんだ付けされるとともに、電極３０上において半導体素子５０が第２はんだ層４２を介してはんだ付けされる。はんだリフロー時において第１はんだ層４１となる溶融はんだ及び第２はんだ層４２となる溶融はんだが貫通孔６１，６２，６３，６４に入り、はんだ部４３となる。

このように製造された半導体モジュール１０においては、第２はんだ層４２の角部に応力集中が生じようとするが貫通孔６１，６２，６３，６４の位置のはんだの厚みｔ３は厚いので、はんだへの応力を緩和して、第２はんだ層４２の角部においてクラックが入りにくくすることができる。

詳しくは、四角形の第２はんだ層４２について、角部に応力が集中してクラックが入りやい。そのため、従来では、はんだ層の厚みを厚くする必要があったが、本実施形態においては、第２はんだ層４２の厚みを厚くすることなく、はんだへの応力を緩和して第２はんだ層４２の角部にクラックが入りにくくすることができる。

また、半導体素子５０で発生する熱Ｑ（図２参照）がＺ方向においてヒートシンク７０に伝わる際に、第２はんだ層４２が薄いことにより放熱性に優れる。
また、上層の第２はんだ層４２は薄いので、半導体素子５０において発生する熱の放熱経路として、電極３０の水平方向に熱を拡散させて熱を逃がしやすく放熱性に優れる。

また、図２に示すように電極３０の高さＨを所定値にする際に、厚い第１はんだ層４１を厚み調整部位として用いることができる。詳しくは、ヒートシンク７０の下面を基準として電極３０の上面までの高さＨを一定にするために、部品の厚みのばらつきに対し第１はんだ層４１を公差吸収層として用いて第１はんだ層４１の厚みｔ１で調整して高さＨを一定にすることができる。

また、電極３０に貫通孔６１，６２，６３，６４を設けることにより、はんだリフロー時において第１はんだ層４１の余剰分が貫通孔６１，６２，６３，６４に入ることによって第１はんだ層４１が図３において仮想線で示すように余剰のはんだＳ１が外に溢れ出ることを防止することができる。

また、電極３０に貫通孔６１，６２，６３，６４を設けることにより、はんだリフロー時において第２はんだ層４２の余剰分が貫通孔６１，６２，６３，６４に入ることによって第２はんだ層４２が図３において仮想線で示すように余剰のはんだＳ２が外に溢れ出ることを防止することができる。

このように、半導体素子５０及び電極３０の下部品である基板２０の幅方向の寸法を大きくすることなく余剰はんだが溢れ出るのが防止できる。さらに、貫通孔６１，６２，６３，６４が余剰はんだの吸収機能を有しているため、はんだ過多やはんだ不足に対処することができる。

貫通孔６１，６２，６３，６４を用いて、はんだのはみ出しを抑制することができるため、許容できる部品の寸法ばらつきを広げられ、部品費の抑制に繋げることが期待できる。また、はんだのはみ出しを抑制することができるため、はみ出し発生時の仕損費を低減できる。

上記実施形態によれば、以下のような効果を得ることができる。
（１）半導体モジュール１０の構成として、基板２０と、基板２０上に載置されて、第１はんだ層４１を介してはんだ付けされる電極３０と、電極３０上に載置されて、第２はんだ層４２を介してはんだ付けされる半導体素子５０と、を有する。電極３０は、半導体素子５０の角部５１，５２，５３，５４に重なる位置に貫通孔６１，６２，６３，６４を有し、貫通孔６１，６２，６３，６４内には、第１はんだ層４１と第２はんだ層４２とを接続するはんだ部４３を有する。よって、電極３０における半導体素子５０の角部５１，５２，５３，５４に重なる位置の貫通孔６１，６２，６３，６４内に第１はんだ層４１と第２はんだ層４２とを接続するはんだ部４３を有するので、貫通孔６１，６２，６３，６４の位置のはんだの厚みｔ３は厚い。これにより、第２はんだ層４２の角部５１，５２，５３，５４においてクラックが入りにくくすることができる。

（２）はんだ部４３は、貫通孔６１，６２，６３，６４の全体に充填されている。よって、電極３０における半導体素子５０の角部５１，５２，５３，５４に重なる位置の貫通孔６１，６２，６３，６４の位置でのはんだの厚みｔ３を広範囲で厚くできる。これにより、第２はんだ層４２の角部５１，５２，５３，５４においてクラックがより入りにくくなる。

（３）第１はんだ層４１の厚みｔ１は第２はんだ層４２の厚みｔ２よりも厚い。よって、第１はんだ層４１の厚みｔ１を厚くして、厚み調整することができる。
実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。

○ 図３においては、はんだ部４３は、貫通孔６１，６２，６３，６４の全体に充填されていたが、これに限るものではない。例えば、図６に示すように、はんだのフィレット４６が、貫通孔６１，６２，６３，６４に重なる位置において半導体素子５０の下面の端部から下方（Ｚ方向）に延びるような量であってもよい。他にも、図７に示すように、はんだのフィレット４７が、貫通孔６１，６２，６３，６４に重なる位置において半導体素子５０の下面の端部から半導体素子５０の下面の端部よりも内方に延びるような量であってもよい。

○ 貫通孔６１，６２，６３，６４の断面形状は円形であったがこれに限るものではない。例えば、各貫通孔６１，６２，６３，６４は、断面形状が角形であってもよい。
○ 電極３０において、半導体素子５０における全ての角部５１，５２，５３，５４に重なる位置に貫通孔６１，６２，６３，６４を設けたが、これに限らない。例えば、電極３０において、半導体素子５０における角部５１，５２，５３，５４のうちの応力が加わりやすい角部について当該角部に重なる位置に貫通孔を設けてもよい。要は少なくとも１つの角部に重なる位置に貫通孔を設ければよい。

○ 図４，５では板状はんだ４１ａ，４２ａを配置したが、板状はんだ４１ａ，４２ａに代わり、はんだペースト（クリームはんだ）を塗布してもよい。

１０…半導体モジュール、２０…基板、３０…電極、４１…第１はんだ層、４２…第２はんだ層、４３…はんだ部、５０…半導体素子、５１，５２，５３，５４…角部、６１，６２，６３，６４…貫通孔、ｔ１…厚み、ｔ２…厚み。

Claims (3)

1. 基板と、
   前記基板上に載置されて、第１はんだ層を介してはんだ付けされる電極と、
   前記電極上に載置されて、第２はんだ層を介してはんだ付けされる半導体素子と、
   を有する半導体モジュールであって、
   前記電極は、前記半導体素子の角部に重なる位置に貫通孔を有し、
   前記貫通孔内には、前記第１はんだ層と前記第２はんだ層とを接続するはんだ部を有することを特徴とする半導体モジュール。
2. 前記はんだ部は前記貫通孔の全体に充填されていることを特徴とする請求項１に記載の半導体モジュール。
3. 前記第１はんだ層の厚みは前記第２はんだ層の厚みよりも厚いことを特徴とする請求項１または２に記載の半導体モジュール。