JP2020027892A

JP2020027892A - 半導体装置

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Publication number: JP2020027892A
Application number: JP2018152352A
Authority: JP
Inventors: 成也高島; Seiya Takashima
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2018-08-13
Filing date: 2018-08-13
Publication date: 2020-02-20
Anticipated expiration: 2038-08-13
Also published as: JP7193113B2

Abstract

【課題】高周波信号を増幅する半導体装置において、入力信号と出力信号とのアイソレーションを高める。【解決手段】この半導体装置は、入力側回路基板と、出力側回路基板と、第１方向において入力側回路基板と出力側回路基板との間に配置され、高周波信号を増幅するトランジスタを内蔵する半導体素子と、第１方向に並ぶとともに第１方向と交差する第２方向にそれぞれ延びており、トランジスタを跨ぐ複数の第１のボンディングワイヤと、を備える。第１のボンディングワイヤは基準電位線に接続されている。半導体素子の複数のゲートパッドと入力側回路基板とは、第２方向に並ぶ複数の第２のボンディングワイヤを介して相互に接続されている。半導体素子の複数のドレインパッドと出力側回路基板とは、第２方向に並ぶ複数の第３のボンディングワイヤを介して相互に接続されている。【選択図】図１

Description

本発明は、半導体装置に関する。

特許文献１には、高周波半導体装置に関する技術が記載されている。図１４は、特許文献１に記載された高周波半導体装置を示す斜視図である。この高周波半導体装置１００は、トランジスタを内蔵する半導体チップ１０１と、該半導体チップ１０１の裏面１０１ａに設けられたゲートパッド１０２、一対のソースパッド１０３及び１０４、並びにドレインパッド１０５とを備える。更に、高周波半導体装置１００は、ゲートパッド１０２にバンプ電極を介して接合され、半導体チップ１０１の外方に延在するゲートリード１１２と、ドレインパッド１０５にバンプ電極を介して接合され、ゲートリード１１２とは反対側の半導体チップ１０１の外方に延在するドレインリード１１３と、一対のソースパッド１０３及び１０４にバンプ電極を介して接合され、半導体チップ１０１の外方に延在するソースリード１１４と、を備える。ソースリード１１４は、ソースパッド１０３及び１０４の間に架け渡された部分１１４ａを含む。部分１１４ａは、ゲートリード１１２とドレインリード１１３との間に延在する。

特開平０３−０４８４３６号公報特開２０１４−１０７４８６号公報

高周波信号を増幅する半導体装置において、入力信号と出力信号とのアイソレーションを図ることは重要である。特に、半導体チップの同一面上に信号入力パッドと信号出力パッドとが配置されている場合、信号出力パッドにボンディングされたワイヤから放射される電磁界が、信号入力パッドにボンディングされたワイヤを通る入力信号に影響を及ぼすと、出力信号の信号雑音比（Ｓ／Ｎ）の劣化につながる。

なお、特許文献１に記載された高周波半導体装置１００においては、上述したように、ソースパッド１０３及び１０４の間に架け渡された部分１１４ａをソースリード１１４が含む。しかしながら、部分１１４ａは幅広のソースリード１１４の一部であるため、部分１１４ａを介して出力信号が入力側に伝達されてしまい、アイソレーションが低下するおそれがある。

本発明は、このような問題点に鑑みてなされたものであり、高周波信号を増幅する半導体装置において、入力信号と出力信号とのアイソレーションを高めることを目的とする。

上述した課題を解決するために、一実施形態に係る半導体装置は、高周波信号を増幅する半導体装置であって、入力側回路基板と、入力側回路基板に対して第１方向に並ぶ出力側回路基板と、第１方向において入力側回路基板と出力側回路基板との間に配置され、高周波信号を増幅するトランジスタを内蔵する半導体素子と、第１方向に並ぶとともに第１方向と交差する第２方向にそれぞれ延びており、トランジスタを跨ぐ複数の第１のボンディングワイヤと、を備える。第１のボンディングワイヤは、基準電位線に接続されている。半導体素子は、入力側回路基板寄りに配置され第２方向に並ぶ複数のゲートパッドと、出力側回路基板寄りに配置され第２方向に並ぶ複数のドレインパッドと、を主面上に有する。入力側回路基板と複数のゲートパッドとは、第２方向に並ぶ複数の第２のボンディングワイヤを介して相互に接続されている。出力側回路基板と複数のドレインパッドとは、第２方向に並ぶ複数の第３のボンディングワイヤを介して相互に接続されている。

本発明によれば、高周波信号を増幅する半導体装置において、入力信号と出力信号とのアイソレーションを高めることができる。

図１は、一実施形態に係る半導体装置１Ａの外観を示す斜視図である。図２は、半導体装置１Ａの平面図である。図３は、半導体装置１Ａの側面図であって、出力側回路基板４及びボンディングワイヤ６の図示を省略している。図４は、半導体装置１Ａの正面図である。図５は、半導体素子２の内蔵トランジスタの入出力間のアイソレーションと、信号周波数との関係を示すグラフである。図６は、ボンディングワイヤ７の高さＨ３と入出力間のアイソレーションの改善量との関係について調べた結果をプロットしたグラフである。図７は、第１変形例に係る半導体装置１Ｂの側面図であって、出力側回路基板４及びボンディングワイヤ６の図示を省略している。図８は、半導体装置１Ｂの正面図である。図９は、第１変形例による入出力間のアイソレーションの改善量結果を示すグラフである。図１０は、第２変形例に係る半導体装置１Ｃの外観を示す斜視図である。図１１は、半導体装置１Ｃの側面図であって、出力側回路基板４及びボンディングワイヤ６の図示を省略している。図１２は、第３変形例に係る半導体装置１Ｄの外観を示す斜視図である。図１３は、半導体装置１Ｄの側面図であって、出力側回路基板４及びボンディングワイヤ６の図示を省略している。図１４は、特許文献１に記載された高周波半導体装置を示す斜視図である。

本発明の実施形態に係る半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明の一実施形態に係る半導体装置１Ａの外観を示す斜視図である。図２は、半導体装置１Ａの平面図である。図３は、半導体装置１Ａの側面図であって、出力側回路基板４及びボンディングワイヤ６の図示を省略している。図４は、半導体装置１Ａの正面図である。本実施形態の半導体装置１Ａは、高周波信号を増幅する半導体装置である。高周波信号の周波数は、例えば１ＧＨｚ〜１０ＧＨｚの範囲内である。図１に示されるように、本実施形態の半導体装置１Ａは、半導体素子２、入力側回路基板３、及び出力側回路基板４を備える。更に、半導体装置１Ａは、複数のボンディングワイヤ５、複数のボンディングワイヤ６、及び複数のボンディングワイヤ７を備える。半導体素子２、入力側回路基板３、及び出力側回路基板４は、図示しない導電性のパッケージ内に収容されている。該パッケージは基準電位に設定され、半導体素子２、入力側回路基板３、及び出力側回路基板４は、該パッケージの平坦な底面８（図３および図４を参照）上に搭載されている。なお、図１〜図４には、パッケージの底面８に沿った方向Ｄ１（第１方向）と、パッケージの底面８に沿っており且つ方向Ｄ１と交差（例えば直交）する方向Ｄ２（第２方向）とが示されている。

入力側回路基板３は、高周波信号を入力する単一の入力端子と電気的に接続されている。入力端子は、パッケージの側壁に設けられたフィードスルーに形成された導電性の膜であり、パッケージの外部から内部へ延びている。入力側回路基板３は、例えばボンディングワイヤ等を介して入力端子と電気的に接続されている。入力側回路基板３は、入力端子との接続点から複数の配線に分岐する分岐部を有してもよく、該複数の配線とパッケージの底面８との間の寄生容量を含む入力マッチング部を有してもよく、或いはこれらを併せて有してもよい。

入力側回路基板３は、主に誘電体からなる基板３１を有する。基板３１の構成材料は、例えばアルミナやチタン酸バリウムである。基板３１は、高さ方向（すなわちパッケージの底面８に垂直な方向）から見て長方形状若しくは正方形状を呈しており、互いに反対方向を向く平坦な主面３１ａ及び裏面３１ｂを有する。主面３１ａ及び裏面３１ｂは高さ方向に垂直な平面に沿って延びており、裏面３１ｂはパッケージの底面８と対向している。上述した分岐部及び入力マッチング部は、主面３１ａ上の配線パターンとして設けられる。また、基板３１は、方向Ｄ１と交差する方向（例えば方向Ｄ２）に沿って延びる一対の側面３１ｃ，３１ｄを更に有する。

出力側回路基板４は、入力側回路基板３に対して方向Ｄ１に並んで配置され、増幅後の高周波信号を出力する単一の出力端子と電気的に接続されている。出力端子は、パッケージの入力端子とは反対側の側壁に設けられたフィードスルーに形成された導電性の膜であり、パッケージの内部から外部へ延びている。出力側回路基板４は、例えばボンディングワイヤ等を介して出力端子と電気的に接続されている。出力側回路基板４は、出力端子との接続点に向けて複数の配線を結合する結合部を有してもよく、該複数の配線とパッケージの底面８との間の寄生容量を含む出力マッチング部を有してもよく、或いはこれらを併せて有してもよい。

出力側回路基板４は、主に誘電体からなる基板４１を有する。基板４１の構成材料は、例えば基板３１と同じである。基板４１は、高さ方向から見て長方形状若しくは正方形状を呈しており、互いに反対方向を向く平坦な主面４１ａ及び裏面４１ｂを有する。主面４１ａ及び裏面４１ｂは高さ方向に垂直な平面に沿って延びており、裏面４１ｂはパッケージの底面８と対向している。上述した結合部及び出力マッチング部は、主面４１ａ上の配線パターンとして設けられる。また、基板４１は、方向Ｄ１と交差する方向（例えば方向Ｄ２）に沿って延びる一対の側面４１ｃ，４１ｄを更に有する。

半導体素子２は、高周波信号を増幅するトランジスタを内蔵する半導体チップである。半導体素子２は、方向Ｄ１において入力側回路基板３と出力側回路基板４との間に配置されている。半導体素子２は、高さ方向から見て長方形状若しくは正方形状を呈しており、互いに反対方向を向く平坦な主面２１ａ及び裏面２１ｂを有する。主面２１ａ及び裏面２１ｂは高さ方向に垂直な平面に沿って延びており、裏面２１ｂはパッケージの底面８と対向している。また、半導体素子２は、方向Ｄ１と交差する方向（例えば方向Ｄ２）に沿って延びる一対の側面２１ｃ，２１ｄを更に有する。側面２１ｃは入力側回路基板３の側面３１ｄと対向しており、側面２１ｄは出力側回路基板４の側面４１ｃと対向している。また、半導体素子２は、方向Ｄ２と交差する方向（例えば方向Ｄ１）に沿って延びる一対の側面２１ｅ，２１ｆを更に有する。

図２に示されるように、半導体素子２は、ワイヤボンディングのための複数のゲートパッド２７と、ワイヤボンディングのための複数のドレインパッド２８とを主面２１ａに有する。複数のゲートパッド２７は内蔵トランジスタに対して入力側回路基板３側に配置され、複数のドレインパッド２８は内蔵トランジスタに対して出力側回路基板４側に配置されている。半導体素子２の内蔵トランジスタにおいては、方向Ｄ１を長手方向とする複数本のソースフィンガ及びドレインフィンガが方向Ｄ２において交互に並んで配置されており、方向Ｄ１を長手方向とするゲートフィンガが各ソースフィンガと各ドレインフィンガとの間に配置されている。ゲートパッド２７はゲートフィンガに接続され、ドレインパッド２８はドレインフィンガに接続されている。

複数のゲートパッド２７は、主面２１ａにおいて入力側回路基板３寄りに配置され、方向Ｄ２に沿って並んでいる。本実施形態では、複数のゲートパッド２７は、側面２１ｃに沿って一列に並んでいる。複数のドレインパッド２８は、主面２１ａにおいて出力側回路基板４寄りに配置され、方向Ｄ２に沿って並んでいる。本実施形態では、複数のドレインパッド２８は、側面２１ｄに沿って一列に並んでいる。なお、図には８個のゲートパッド２７及び８個のドレインパッド２８が示されているが、ゲートパッド２７及びドレインパッド２８の個数はこれに限られない。

半導体素子２は、方向Ｄ２に沿って並ぶ少なくとも２つの（本実施形態では一対の）導電性の基板ビア２２，２３を更に有する。図１及び図３に示されるように、基板ビア２２，２３は、半導体素子２の基板を主面２１ａから裏面２１ｂまで貫通して設けられている。基板ビア２２，２３の裏面２１ｂ側の端面は、パッケージの底面８と電気的に導通している。これにより、基板ビア２２，２３は基準電位線として機能する。基板ビア２２，２３の主面２１ａ側の端面は、ワイヤボンディングのためのグランドパッド２２ａ，２３ａとなっている。一例では、半導体素子２の内蔵トランジスタの各ソースフィンガは、基板ビア２２，２３と接続され、基準電位に規定される。基板ビア２２は一対の側面２１ｅ，２１ｆのうち一方（側面２１ｅ）寄りに配置されており、基板ビア２３は一対の側面２１ｅ，２１ｆのうち他方（側面２１ｆ）寄りに配置されている。半導体素子２の内蔵トランジスタは、基板ビア２２と基板ビア２３との間に形成されている。

複数のボンディングワイヤ５それぞれは、本実施形態における第２のボンディングワイヤである。複数のボンディングワイヤ５は、それぞれ方向Ｄ１を長手方向として延在しており、方向Ｄ２に沿って一列に並んでいる。入力側回路基板３と複数のゲートパッド２７それぞれとは、複数のボンディングワイヤ５それぞれを介して相互に接続されている。すなわち、各ボンディングワイヤ５の一端は入力側回路基板３上のパッドに固着しており、他端は対応するゲートパッド２７に固着している。各ボンディングワイヤ５は、例えば金（Ａｕ）といった金属からなる。各ボンディングワイヤ５は、半導体素子２と入力側回路基板３との隙間を跨ぐアーチ状を成している。半導体素子２の主面２１ａを基準とする複数のボンディングワイヤ５の頂部の高さＨ１（図４参照）の平均値は、例えば５０〜４００μｍの範囲内であり、一実施例では１００μｍである。ボンディングワイヤ５の一端と他端との直線距離は、例えば２５０〜１２５０μｍの範囲内である。隣り合うボンディングワイヤ５同士の間隔Ｅ１は、例えば２００μｍである。

複数のボンディングワイヤ６それぞれは、本実施形態における第３のボンディングワイヤである。複数のボンディングワイヤ６は、それぞれ方向Ｄ１を長手方向として延在しており、方向Ｄ２に沿って一列に並んでいる。出力側回路基板４と複数のドレインパッド２８それぞれとは、複数のボンディングワイヤ６それぞれを介して相互に接続されている。すなわち、各ボンディングワイヤ６の一端は対応するゲートパッド２７に固着しており、他端は出力側回路基板４上のパッドに固着している。各ボンディングワイヤ６は、例えば金（Ａｕ）といった金属からなる。各ボンディングワイヤ６は、半導体素子２と出力側回路基板４との隙間を跨ぐアーチ状を成している。半導体素子２の主面２１ａを基準とするボンディングワイヤ６の頂部の高さＨ２（図４参照）の平均値は、ボンディングワイヤ５の頂部の高さＨ１の平均値と略等しく、例えば５０〜４００μｍの範囲内であり、一実施例では１００μｍである。ボンディングワイヤ６の一端と他端との直線距離は、例えば２５０〜１２５０μｍの範囲内である。隣り合うボンディングワイヤ６同士の間隔Ｅ２は、例えば２００μｍである。

複数のボンディングワイヤ７それぞれは、本実施形態における第１のボンディングワイヤである。複数のボンディングワイヤ７は、それぞれ方向Ｄ２を長手方向として延在しており、方向Ｄ１に沿って一列に並んでいる。各ボンディングワイヤ７は、基板ビア２２，２３の表面（グランドパッド２２ａ，２３ａ）を相互に接続しており、基準電位に規定されている。具体的には、各ボンディングワイヤ７は、グランドパッド２２ａとグランドパッド２３ａとの間をアーチ状に架け渡されており、半導体素子２の内蔵トランジスタを跨いでいる。各ボンディングワイヤ７の一端はグランドパッド２２ａに固着しており、他端はグランドパッド２３ａに固着している。半導体素子２の主面２１ａを基準とする複数のボンディングワイヤ７の頂部の高さＨ３（図３参照）の平均値は、例えば、複数のボンディングワイヤ５の頂部の高さＨ１の平均値、及び複数のボンディングワイヤ６の頂部の高さＨ２の平均値の０．５倍以上であり、また４倍以下である。なお、本実施形態では、複数のボンディングワイヤ７の頂部の高さＨ３の設計値は互いに等しい。ボンディングワイヤ７の一端と他端との直線距離は、例えば５００〜７０００μｍの範囲内である。隣り合うボンディングワイヤ７同士の間隔Ｅ３は、例えば１００〜４００μｍの範囲内であり、一実施例では１５０μｍである。図には３本のボンディングワイヤ７が示されているが、ボンディングワイヤ７の本数はこれに限られない。

より詳細にボンディングワイヤ７の配置を説明する。図２に示されるように、本実施形態ではボンディングワイヤ５とボンディングワイヤ６とが互いに同数（８本）設けられている。そして、ボンディングワイヤ５，６は互いに一対一で対応しており、互いに対応するボンディングワイヤ５，６が方向Ｄ１に沿って並んでいる。すなわち、高さ方向から見て、互いに対応するボンディングワイヤ５，６は、方向Ｄ１に沿って延在する架空の軸線上に配置されている。そして、複数のボンディングワイヤ７は、計８本存在する架空の軸線を跨ぐように、該架空の軸線と交差する方向に延びている。

ボンディングワイヤ７の両端は、グランドパッド２２ａ，２３ａそれぞれから斜め上方に引き出されている。ボンディングワイヤ７の両端部と半導体素子２の主面２１ａとの成す角θは、例えば４５°である。また、ボンディングワイヤ７の頂部は主面２１ａと略平行に延びており、主面２１ａと略平行な部分の長さＬは頂部の高さに応じて変化する。頂部の高さＨ３が１５０μｍの場合、長さＬは例えば１．４ｍｍである。

ボンディングワイヤ５，６，及び７の直径は例えば２０〜５０μｍの範囲内である。ボンディングワイヤ５，６，及び７の直径は互いに同じであってもよく、互いに異なってもよい。ボンディングワイヤ５，６，及び７の構成材料は、例えば金（Ａｕ）である。

以上の構成を備える、本実施形態の半導体装置１Ａによって得られる効果について説明する。本実施形態の半導体装置１Ａにおいては、複数のボンディングワイヤ７が半導体素子２の内蔵トランジスタを跨いでおり、ボンディングワイヤ５，６の延在方向である方向Ｄ１に沿って並ぶとともに、方向Ｄ１と交差する方向Ｄ２にそれぞれ延びている。そして、複数のボンディングワイヤ７は基準電位線（基板ビア２２，２３）に接続されている。このような構成によれば、出力側のボンディングワイヤ６から放射される電磁界が、複数のボンディングワイヤ７によって遮蔽され、入力側のボンディングワイヤ５を通る入力信号に及ぼす影響を低減することができる。従って、入力信号と出力信号との間の効果的なアイソレーションを実現でき、出力信号の信号雑音比（Ｓ／Ｎ）の劣化を抑制することができる。

また、本実施形態では、特許文献１に記載された装置（図１４を参照）と異なり、入力信号と出力信号とのアイソレーションのために幅広のリードではなく複数の細径のボンディングワイヤ７が設けられている。ボンディングワイヤ７を介して出力信号が入力側に伝達されることは考えにくく、アイソレーションの低下にはつながり難い。

また、本実施形態のように、半導体素子２は、方向Ｄ２に並ぶ基準電位線としての少なくとも２つのグランドパッド２２ａ，２３ａを主面２１ａに有し、複数のボンディングワイヤ７は、グランドパッド２２ａ，２３ａを相互に接続してもよい。これにより、半導体素子２の内蔵トランジスタを跨ぐボンディングワイヤ７を容易に形成することができる。また、トランジスタのソースをパッケージの底面８に導電させるための基板ビア２２，２３を利用してボンディングワイヤ７を架け渡すことができるので、ボンディングワイヤ７を架け渡すために基準電位線を別途用意する必要が無く、半導体装置１Ａの構成を簡易にできる。

ここで、複数のボンディングワイヤ７を設けたことによる、入力信号と出力信号との間のアイソレーションの変化をシミュレーションにより求めた結果について説明する。図５は、半導体素子２の内蔵トランジスタの入出力間のアイソレーション（パラメータＳ_１２、単位：ｄＢ）と、信号周波数（単位：ＧＨｚ）との関係を示すグラフである。図中において、グラフＧ０はボンディングワイヤ７が設けられない場合を示し、グラフＧ１はボンディングワイヤ７の頂部の高さＨ３を５０μｍとした場合を示し、グラフＧ２は高さＨ３を１００μｍとした場合を示し、グラフＧ３は高さＨ３を１５０μｍとした場合を示す。なお、半導体素子２の方向Ｄ１，Ｄ２における幅はそれぞれ１．７ｍｍ、０．７５ｍｍである。ボンディングワイヤ５，６の頂部の高さＨ１，Ｈ２は共に１００μｍである。図３に示された角度θは４５°であり、長さＬは、高さＨ３が５０μｍの場合１．６ｍｍ、高さＨ３が１００μｍの場合１．５ｍｍ、高さＨ３が１５０μｍの場合１．４ｍｍである。

図５に示されるように、全ての周波数帯にわたり、ボンディングワイヤ７が設けられない場合と比較してボンディングワイヤ７が設けられる場合には入出力間のアイソレーション（パラメータＳ_１２）が有意に低下する。また、高さＨ３が高くなるほど、アイソレーションが大きく低下する。このように、本実施形態によれば、ボンディングワイヤ７を設けることによって、入出力間のアイソレーション（パラメータＳ_１２）を顕著に低下させることができる。

図６は、ボンディングワイヤ７の高さＨ３（単位：μｍ）と入出力間のアイソレーション（パラメータＳ_１２）の改善量（単位：ｄＢ）との関係について調べた結果をプロットしたグラフである。なお、入力信号の周波数は３ＧＨｚであり、他の条件は図５と同様である。図中において、プロットＰ１〜Ｐ３はそれぞれ図５のグラフＧ１〜Ｇ３に対応する。図６に示されるように、ボンディングワイヤ７の頂部の高さＨ３を４００μｍに至るまでは、高さＨ３が高くなるほどアイソレーションがより改善される。但し、高さＨ３が４００μｍに近づくほど改善量の増加は小さくなり、高さＨ３が４００μｍを超えると、改善量は逆に低下する。すなわち、高さＨ３が４００μｍの場合に改善量が最大となり、そのときのアイソレーション（パラメータＳ_１２）は−５５ｄＢであった。

上記の結果を検討すると、高さＨ３が少なくとも５０μｍ（すなわちボンディングワイヤ５，６の高さＨ１，Ｈ２の０．５倍）あれば入出力間のアイソレーションが有意に改善することがわかる。また、高さＨ３が４００μｍ（すなわちボンディングワイヤ５，６の高さＨ１，Ｈ２の４．０倍）のとき、入出力間のアイソレーションの改善効果が最大になることがわかる。ボンディングワイヤの頂部が高くなり過ぎると機械的強度が弱くなり信頼性の低下に繋がる為、ボンディングワイヤ７の頂部の高さＨ３は、ボンディングワイヤ５，６の頂部の高さＨ１，Ｈ２の０．５倍以上４倍以下であってもよい。実際には、高さＨ１〜Ｈ３はそれぞれ或る程度のばらつきを有するので、複数のボンディングワイヤ７の頂部の高さＨ３の平均値が、複数のボンディングワイヤ５の頂部の高さＨ１の平均値、及び複数のボンディングワイヤ６の頂部の高さＨ２の平均値の０．５倍以上４倍以下であってもよい。

（第１変形例）
図７は、上記実施形態の第１変形例に係る半導体装置１Ｂの側面図であって、出力側回路基板４及びボンディングワイヤ６の図示を省略している。図８は、半導体装置１Ｂの正面図である。上記実施形態と本変形例との相違点は、複数のボンディングワイヤ７の態様である。本変形例のその他の点については上記実施形態と同様なので、詳細な説明を省略する。

本変形例では、複数のボンディングワイヤ７のうち少なくとも２つのボンディングワイヤ７の頂部の高さが互いに異なる。図には、３本のボンディングワイヤ７の頂部の高さが全て異なる例が示されている。具体的には、最も入力側回路基板３寄りに位置するボンディングワイヤ７ａの高さＨ３ａが最も高く、最も出力側回路基板４寄りに位置するボンディングワイヤ７ｃの高さＨ３ａが最も低い。すなわち、出力側回路基板４に近づくほど、ボンディングワイヤ７の頂部が低くなっている。一例では、ボンディングワイヤ７ａの高さＨ３ａと、ボンディングワイヤ７ａとボンディングワイヤ７ｃとの間に位置するボンディングワイヤ７ｂの高さＨ３ｂとの差、及び、高さＨ３ｂと、ボンディングワイヤ７ｃの高さＨ３ｃとの差はそれぞれ１００μｍ（ボンディングワイヤ５，６の高さＨ１，Ｈ２の１．０倍）である。また、一例では、高さＨ３ｂは、ボンディングワイヤ５，６の頂部の高さＨ１，Ｈ２の０．５倍以上４倍以下である。

本変形例のように、複数のボンディングワイヤ７のうち少なくとも２つのボンディングワイヤ７の頂部の高さは互いに異なってもよい。この場合、方向Ｄ１から見て複数のボンディングワイヤ７が高さ方向に展開することとなり、入出力間のアイソレーション改善効果を更に高めることができる。本変形例では３つのボンディングワイヤ７ａ〜７ｃの高さＨ３ａ〜Ｈ３ｃが全て異なっているが、これらのうち２つが同じ高さであってもよい。

図９は、本変形例による入出力間のアイソレーション（パラメータＳ_１２）の改善量結果を示すグラフである。なお、図中のプロットＰ４は、高さＨ３ａを３００μｍ、高さＨ３ｂを２００μｍ、高さＨ３ｃを１００μｍとした場合を示す。この場合、ボンディングワイヤ７ａ〜７ｃの主面２１ａと略平行な部分の長さＬａ〜Ｌｃはそれぞれ１．１ｍｍ、１．３ｍｍ、及び１．５ｍｍとなる。また、図中のプロットＰ５は、高さＨ３ａを５００μｍ、高さＨ３ｂを４００μｍ、高さＨ３ｃを３００μｍとした場合を示す。この場合、ボンディングワイヤ７ａ〜７ｃの長さＬａ〜Ｌｃはそれぞれ０．７ｍｍ、０．９ｍｍ、及び１．１ｍｍとなる。なお、図９においてプロットＰ４，Ｐ５を除く他のプロットは、前述した図６に示されたものと同じである。図９に示されるように、複数のボンディングワイヤ７の頂部の高さを互いに異ならせた場合、複数のボンディングワイヤ７の頂部の高さが互いに等しい場合と比較して、入出力間のアイソレーション（パラメータＳ_１２）がより大きく改善される。

（第２変形例）
図１０は、上記実施形態の第２変形例に係る半導体装置１Ｃの外観を示す斜視図である。図１１は、半導体装置１Ｃの側面図であって、出力側回路基板４及びボンディングワイヤ６の図示を省略している。本変形例の半導体装置１Ｃは、上記実施形態の複数のボンディングワイヤ７に代えて、複数のボンディングワイヤ７Ａを備える。また、本変形例の半導体装置１Ｃは、上記実施形態の半導体素子２に代えて、半導体素子２Ａを備える。本変形例のその他の点については上記実施形態と同様なので、詳細な説明を省略する。

本変形例の半導体素子２Ａと上記実施形態の半導体素子２との相違点は、基板ビアの数である。本変形例の半導体素子２Ａは、上記実施形態の基板ビア２２，２３に加えて、導電性の基板ビア２４を更に有する。基板ビア２４は、基板ビア２２，２３と方向Ｄ２に沿って並んで配置されており、方向Ｄ２において基板ビア２２と基板ビア２３との間に位置する。一例では、基板ビア２２と基板ビア２４との距離、及び基板ビア２３と基板ビア２４との距離は互いに等しく、基板ビア２４は方向Ｄ２における半導体素子２Ａの略中央に形成されている。基板ビア２４は、基板ビア２２，２３と同様に、半導体素子２の基板を主面２１ａから裏面２１ｂまで貫通して設けられている。基板ビア２４の裏面２１ｂ側の端面は、パッケージの底面８と電気的に導通している。これにより、基板ビア２４は基準電位線として機能する。基板ビア２４の主面２１ａ側の端面は、ワイヤボンディングのためのグランドパッド２４ａとなっている。一例では、半導体素子２の内蔵トランジスタの各ソースフィンガは、基板ビア２４にも接続される。半導体素子２の内蔵トランジスタは、基板ビア２２と基板ビア２４との間、及び基板ビア２３と基板ビア２４との間に形成されている。

複数のボンディングワイヤ７Ａそれぞれは、本変形例における第１のボンディングワイヤである。複数のボンディングワイヤ７Ａは、それぞれ方向Ｄ２を長手方向として延在しており、方向Ｄ１に沿って一列に並んでいる。各ボンディングワイヤ７Ａは、基板ビア２２〜２４の表面（グランドパッド２２ａ〜２４ａ）を相互に接続しており、基準電位に規定されている。具体的には、各ボンディングワイヤ７Ａは、２つの部分７ｄ，７ｅを含む。部分７ｄは、グランドパッド２２ａとグランドパッド２４ａとの間をアーチ状に架け渡されており、半導体素子２の内蔵トランジスタの一部を跨いでいる。部分７ｄの一端はグランドパッド２２ａに固着しており、他端はグランドパッド２４ａに固着している。部分７ｅは、グランドパッド２４ａとグランドパッド２３ａとの間をアーチ状に架け渡されており、半導体素子２の内蔵トランジスタの残部を跨いでいる。部分７ｅの一端はグランドパッド２４ａに固着しており、他端はグランドパッド２３ａに固着している。このように、グランドパッド２４ａは、ボンディングワイヤ７Ａの中継パッドとして機能する。

なお、本変形例では半導体素子２の主面２１ａを基準とする部分７ｄの頂部の高さと部分７ｅの頂部の高さとは略等しく、また、複数のボンディングワイヤ７Ａ間において、部分７ｄ同士の頂部の高さは互いに略等しく、部分７ｅ同士の頂部の高さも互いに略等しい。但し、部分７ｄの頂部の高さと部分７ｅの頂部の高さとは互いに異なってもよく、複数のボンディングワイヤ７Ａのうち少なくとも２つのボンディングワイヤ７Ａ間において、部分７ｄ同士の頂部の高さ、及び部分７ｅ同士の頂部の高さは互いに異なってもよい。部分７ｄ，７ｅの頂部の高さとボンディングワイヤ５，６の頂部の高さとの関係は、上記実施形態と同様である。

本変形例においても、上記実施形態と同様に、ボンディングワイヤ５とボンディングワイヤ６とが互いに同数（８本）設けられている。そして、ボンディングワイヤ５，６は互いに一対一で対応しており、互いに対応するボンディングワイヤ５，６が方向Ｄ１に沿って並んでいる。すなわち、高さ方向から見て、互いに対応するボンディングワイヤ５，６は、方向Ｄ１に沿って延在する架空の軸線上に配置されている。そして、複数の部分７ｄは、計８本存在する架空の軸線のうち半分（４本）の軸線を跨ぐように、該架空の軸線と交差する方向に延びている。複数の部分７ｅは、計８本存在する架空の軸線のうち残り半分（４本）の軸線を跨ぐように、該架空の軸線と交差する方向に延びている。

部分７ｄの両端は、グランドパッド２２ａ，２４ａそれぞれから斜め上方に引き出されている。部分７ｄの両端部と半導体素子２の主面２１ａとの成す角θ１は、例えば４５°である。同様に、部分７ｅの両端は、グランドパッド２３ａ，２４ａそれぞれから斜め上方に引き出されている。部分７ｅの両端部と半導体素子２の主面２１ａとの成す角θ２は、例えば４５°である。また、部分７ｄ，７ｅの頂部は尖っており、主面２１ａと略平行に延びる部分は設けられていない。このように、ボンディングワイヤの両端の間隔、及び両端部と主面２１ａとの成す角によっては、主面２１ａと略平行に延びる部分をボンディングワイヤが含まなくてもよい。

このように、半導体素子２Ａは３つ以上（本変形例では３つ）のグランドパッド２２ａ〜２４ａを主面２１ａに有し、ボンディングワイヤ７Ａは、互いに隣り合うグランドパッドを相互に接続してもよい。通常、ボンディングワイヤの頂部が高くなるほどボンディングワイヤの機械的強度が低下し、半導体装置の信頼性が低下する。本変形例のように半導体素子のグランドパッドの数を増すことにより、ボンディングワイヤ７Ａのグランドパッドとの接合部間の距離を短くすることができる。従って、ボンディングワイヤ７Ａの頂部を高くした場合であっても、ボンディングワイヤ７Ａの機械的強度の低下を抑制することができる。

（第３変形例）
図１２は、上記実施形態の第３変形例に係る半導体装置１Ｄの外観を示す斜視図である。図１３は、半導体装置１Ｄの側面図であって、出力側回路基板４及びボンディングワイヤ６の図示を省略している。本変形例の半導体装置１Ｄは、上記実施形態の複数のボンディングワイヤ７に代えて、複数のボンディングワイヤ７Ｂを備える。また、本変形例の半導体装置１Ｄは、一対の配線ブロック２５，２６を更に備える。本変形例のその他の点については上記実施形態と同様なので、詳細な説明を省略する。

配線ブロック２５，２６は、例えば直方体状といった外観を有し、パッケージの底面８上に設けられ、方向Ｄ２に並んで配置されている。半導体素子２は、方向Ｄ２において配線ブロック２５，２６の間に位置する。配線ブロック２５，２６と半導体素子２との間には、間隙が設けられている。配線ブロック２５，２６は、平坦な上面及び裏面を有する。配線ブロック２５，２６の裏面は、パッケージの底面８に接合されている。配線ブロック２５の上面には、基準電位線としてのグランドパッド２５ａが設けられている。配線ブロック２６の上面には、基準電位線としてのグランドパッド２６ａが設けられている。グランドパッド２５ａ，２６ａは、配線ブロック２５，２６が導電性材料からなる場合は配線ブロック２５，２６を介して、また、配線ブロック２５，２６が誘電体材料からなる場合は配線ブロック２５，２６の側面若しくは内部に設けられた配線を介して、パッケージの底面８と電気的に導通している。

底面８を基準とする配線ブロック２５の上面の高さＨ４、及び配線ブロック２６の上面の高さＨ５は、底面８を基準とする半導体素子２の主面２１ａの高さＨ６よりも高い。すなわち、配線ブロック２５，２６の各上面は、半導体素子２の主面２１ａよりも高い位置に設けられている。配線ブロック２５，２６の各上面の高さＨ５，Ｈ６は、互いに等しくてもよく、互いに異なってもよい。

複数のボンディングワイヤ７Ｂは、本変形例における第１のボンディングワイヤである。複数のボンディングワイヤ７Ｂは、それぞれ方向Ｄ２を長手方向として延在しており、方向Ｄ１に沿って一列に並んでいる。各ボンディングワイヤ７Ｂは、グランドパッド２５ａ，２６ａを相互に接続しており、基準電位に規定されている。具体的には、各ボンディングワイヤ７Ｂは、グランドパッド２５ａとグランドパッド２６ａとの間をアーチ状に架け渡されており、半導体素子２を跨いでいる。各ボンディングワイヤ７Ｂの一端はグランドパッド２５ａに固着しており、他端はグランドパッド２６ａに固着している。

本変形例では、半導体素子２の主面２１ａを基準とする複数のボンディングワイヤ７Ｂの頂部の高さＨ３は互いに略等しい。但し、第１変形例のように、複数のボンディングワイヤ７Ｂのうち少なくとも２つのボンディングワイヤ７Ｂの頂部の高さが互いに異なってもよい。ボンディングワイヤ７Ｂの頂部の高さとボンディングワイヤ５，６の頂部の高さとの関係は、上記実施形態と同様である。

本変形例のように、グランドパッド２５ａ，２６ａを上面に有し半導体素子２を挟む一対の配線ブロック２５，２６をパッケージの底面８上に設け、配線ブロック２５，２６の各上面を半導体素子２の主面２１ａよりも高い位置に設け、複数のボンディングワイヤ７Ｂによってグランドパッド２５ａ，２６ａを相互に接続してもよい。このような構成によれば、グランドパッドとの接合部を基準とするボンディングワイヤ７Ｂの頂部の高さを第１実施形態と比較して低くすることができる。故に、半導体素子２の主面２１ａからのボンディングワイヤ７Ｂの頂部の高さＨ３を確保しつつ、ボンディングワイヤ７Ｂの機械的強度の低下を抑制することができる。

なお、配線ブロック２５，２６の上面を階段状に形成し、複数のボンディングワイヤ７Ｂのグランドパッド２５ａ，２６ａとの接合部の高さを、複数のボンディングワイヤ７Ｂ間で互いに異ならせてもよい。この場合、グランドパッドとの接合部を基準とするボンディングワイヤ７Ｂの頂部の高さを均一としつつ、半導体素子２の主面２１ａを基準とする複数のボンディングワイヤ７Ｂの頂部の高さＨ３を互いに異ならせることができる。

本発明による半導体装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では、半導体素子に設けられたグランドパッドに第１のボンディングワイヤを接続し、上記第３変形例では、半導体素子の両側に配置された配線ブロックに第１のボンディングワイヤを接続しているが、方向Ｄ２において半導体素子の内蔵トランジスタを跨ぐ態様であれば、他の様々な基準電位線に第１のボンディングワイヤを接続することができる。

１Ａ，１Ｂ，１Ｃ，１Ｄ…半導体装置、２，２Ａ…半導体素子、３…入力側回路基板、４…出力側回路基板、５，６，７，７Ａ，７Ｂ…ボンディングワイヤ、７ａ，７ｂ，７ｃ…ボンディングワイヤ、７ｄ，７ｅ…部分、８…底面、２１ａ…主面、２１ｂ…裏面、２１ｃ，２１ｄ，２１ｅ，２１ｆ…側面、２２，２３，２４…基板ビア、２２ａ，２３ａ，２４ａ…グランドパッド、２５，２６…配線ブロック、２５ａ，２６ａ…グランドパッド、２７…ゲートパッド、２８…ドレインパッド、３１，４１…基板、３１ａ，４１ａ…主面、３１ｂ，４１ｂ…裏面、３１ｃ，３１ｄ，４１ｃ，４１ｄ…側面、Ｄ１，Ｄ２…方向、Ｅ１，Ｅ２，Ｅ３…間隔。

Claims

高周波信号を増幅する半導体装置であって、
入力側回路基板と、
前記入力側回路基板に対して第１方向に並ぶ出力側回路基板と、
前記第１方向において前記入力側回路基板と前記出力側回路基板との間に配置され、前記高周波信号を増幅するトランジスタを内蔵する半導体素子と、
前記第１方向に並ぶとともに前記第１方向と交差する第２方向にそれぞれ延びており、前記トランジスタを跨ぐ複数の第１のボンディングワイヤと、
を備え、
前記第１のボンディングワイヤは基準電位線に接続されており、
前記半導体素子は、前記入力側回路基板寄りに配置され前記第２方向に並ぶ複数のゲートパッドと、前記出力側回路基板寄りに配置され前記第２方向に並ぶ複数のドレインパッドと、を主面に有し、
前記入力側回路基板と前記複数のゲートパッドとは、前記第２方向に並ぶ複数の第２のボンディングワイヤを介して相互に接続されており、
前記出力側回路基板と前記複数のドレインパッドとは、前記第２方向に並ぶ複数の第３のボンディングワイヤを介して相互に接続されている、半導体装置。
前記半導体素子は、前記第２方向に並ぶ前記基準電位線としての少なくとも２つのグランドパッドを前記主面に更に有し、
前記複数の第１のボンディングワイヤは、前記少なくとも２つのグランドパッドを相互に接続する、請求項１に記載の半導体装置。
前記基準電位線としてのグランドパッドを上面に有し、前記第２方向に並んで配置された一対の配線ブロックを更に備え、
前記一対の配線ブロックの各上面は、前記半導体素子の前記主面よりも高い位置に設けられ、
前記半導体素子は前記一対の配線ブロックの間に位置し、
前記複数の第１のボンディングワイヤは、前記一対の配線ブロックの前記グランドパッドを相互に接続する、請求項１に記載の半導体装置。
前記複数の第１のボンディングワイヤのうち少なくとも２つの前記第１のボンディングワイヤの頂部の高さが互いに異なる、請求項１〜３のいずれか１項に記載の半導体装置。
前記半導体素子の前記主面を基準とする前記複数の第１のボンディングワイヤの頂部の高さの平均値は、前記主面を基準とする前記第２及び第３のボンディングワイヤの頂部の高さの平均値の０．５倍以上４倍以下である、請求項１〜４のいずれか１項に記載の半導体装置。