JP2019526316A5 - - Google Patents

Claims (31)

1. 超音波装置用の時間利得補償（ＴＧＣ）回路であって、
   第１の蓄積コンデンサを有する第１の増幅器と、
   前記第１の蓄積コンデンサの蓄積時間を制御するＴＧＣ制御信号を生成することにより、前記第１の増幅器の利得を制御するように構成された制御回路であって、前記蓄積時間は、入力信号が前記第１の増幅器から隔離される前に前記入力信号が前記第１の増幅器に結合される時間の量を有する、制御回路と、
   を有するＴＧＣ回路。
2. 前記第１の増幅器は、差動増幅器を有する請求項１に記載のＴＧＣ回路。
3. 前記差動増幅器は、アナログ−デジタルコンバータ（ＡＤＣ）ドライバを有する請求項２に記載のＴＧＣ回路。
4. 前記制御回路は、
   フィードバックコンデンサを有する第２の増幅器であって、前記第２の増幅器は、比較器回路として構成されており、前記制御回路は、前記第２の増幅器の出力電圧と可変利得制御入力信号の値によって判定される閾値電圧との間の比較により、前記ＴＧＣ制御信号を生成する、第２の増幅器、
   を更に有する請求項１に記載のＴＧＣ回路。
5. 前記第２の増幅器は、演算増幅器を有する請求項４に記載のＴＧＣ回路。
6. 前記ＴＧＣ制御信号によって制御される前記蓄積時間は、前記制御回路のＲＣ時定数及び前記可変利得制御入力信号の電圧に依存している請求項４に記載のＴＧＣ回路。
7. 前記第１の増幅器の出力利得は、前記制御回路の抵抗及び静電容量値と前記第１の増幅器の抵抗及び静電容量値との間の比率に比例している請求項６に記載のＴＧＣ回路。
8. 前記比率は、約５である請求項７に記載のＴＧＣ回路。
9. 前記第１の蓄積コンデンサは、アナログ−デジタルコンバータ（ＡＤＣ）のサンプル及び保持コンデンサをも有する請求項１に記載のＴＧＣ回路。
10. 前記第１の増幅器に対する前記入力信号と関連するオフセット電圧を保存及びキャンセルすると共に前記第１の増幅器自体と関連するオフセット電圧を保存及びキャンセルするように構成されたオフセット電圧コンデンサを更に有する請求項９に記載のＴＧＣ回路。
11. 超音波装置用のアナログ−デジタルコンバータ（ＡＤＣ）ドライバ回路であって、
    フィードバック構成における第１及び第２の蓄積コンデンサを有する第１の増幅器と、
    前記第１及び第２の蓄積コンデンサの蓄積時間を制御する時間利得補償（ＴＧＣ）制御信号を生成することにより、前記第１の増幅器の利得を制御することによって時間利得補償を提供するように構成された制御回路であって、前記蓄積時間は、入力信号が前記第１の増幅器から隔離される前に前記入力信号が前記第１の増幅器に結合される時間の量を有する、制御回路と、
    を有するＡＤＣドライバ回路。
12. 前記第１の増幅器は、差動増幅器を有する請求項１１に記載のＡＤＣドライバ回路。
13. 前記差動増幅器の出力端子に選択的に結合されるＡＤＣサンプル及び保持コンデンサのペアを更に有する請求項１２に記載のＡＤＣドライバ回路。
14. 前記差動増幅器の入力端子に結合されたオフセット電圧コンデンサのペアを更に有する請求項１３に記載のＡＤＣドライバ回路。
15. リセット動作モードにおいて前記第１及び第２の蓄積コンデンサを放電するように構成されたスイッチの第１のペアと、
    前記リセット動作モードに後続して、前記入力信号を前記差動増幅器に結合し、且つ、その後に、前記ＴＧＣ制御信号に従って前記入力信号を前記差動増幅器から隔離するように構成されたスイッチの第２のペアであって、オフセットキャンセル動作モードにおいて前記入力信号を前記オフセット電圧コンデンサに結合するように更に構成されているスイッチの第２のペアと、
    前記オフセットキャンセルモードにおいて前記差動増幅器の前記入力及び出力端子をエコライズするように構成されたスイッチの第３のペアと、
    サンプル動作モードにおいて前記差動増幅器の前記出力端子を前記ＡＤＣサンプル及び保持コンデンサに結合するように構成されたスイッチの第４のペアと、
    を更に有する請求項１４に記載のＡＤＣドライバ回路。
16. 前記制御回路は、
    フィードバックコンデンサを有する第２の増幅器であって、比較器回路として構成された第２の増幅器、
    を更に有し、
    前記ＴＧＣ制御信号は、前記第２の増幅器の出力電圧と可変利得制御入力信号の値によって判定される閾値電圧との間の比較によって生成される請求項１１に記載のＡＤＣドライバ回路。
17. 前記第２の増幅器は、演算増幅器を有する請求項１６に記載のＡＤＣドライバ回路。
18. 前記ＴＧＣ制御信号によって制御される前記蓄積時間は、ＲＣ時定数及び前記可変利得制御入力信号の電圧に依存している請求項１７に記載のＡＤＣドライバ回路。
19. 前記制御回路の前記フィードバックコンデンサは、前記演算増幅器の前記出力電圧が、前記可変利得制御入力信号によって判定される前記閾値電圧を超過したら、前記ＴＧＣ制御信号の状態が変化するように、一定の電流によって充電される請求項１８に記載のＡＤＣドライバ。
20. 前記フィードバックコンデンサを選択的に放電させるように構成されたスイッチを更に有する請求項１９に記載のＡＤＣドライバ。
21. 超音波システムであって、
    超音波トランスデューサから電気信号を受け取るように構成された受信チャネルと、
    前記受信チャネルに結合された入力及びアナログ−デジタルコンバータ（ＡＤＣ）に結合された出力を有するアナログ回路ブロックであって、
    フィードバック構成における第１及び第２の蓄積コンデンサを有する差動増幅器を含むＡＤＣドライバ回路、及び、
    前記第１及び第２の蓄積コンデンサの蓄積時間を制御する時間利得補償（ＴＧＣ）制御信号を生成することによって時間利得補償を提供するように構成された制御回路であって、前記蓄積時間は、入力信号が前記差動増幅器から隔離される前に前記入力信号が前記差動増幅器に結合される時間の量を有する、制御回路、
    を更に有するアナログ回路ブロックと、
    を有する超音波システム。
22. 前記ＡＤＣドライバ回路は、
    前記差動増幅器の出力端子に選択的に結合されるＡＤＣサンプル及び保持コンデンサのペアと、
    前記差動増幅器の入力端子に結合されたオフセット電圧コンデンサのペアと、
    リセット動作モードにおいて前記第１及び第２の蓄積コンデンサを放電させるように構成されたスイッチの第１のペアと、
    前記リセット動作モードに後続して、前記入力信号を前記差動増幅器に結合し、且つ、その後に、前記ＴＧＣ制御信号に従って前記入力信号を前記差動増幅器から隔離するように構成されたスイッチの第２のペアであって、オフセットキャンセル動作モードにおいて前記入力信号を前記オフセット電圧コンデンサに結合するようにも構成されているスイッチの第２のペアと、
    前記オフセットキャンセルモードにおいて前記差動増幅器の前記入力及び出力端子をエコライズするように構成されたスイッチの第３のペアと、
    サンプル動作モードにおいて前記差動増幅器の前記出力端子をＡＤＣサンプル及び保持コンデンサに結合するように構成されたスイッチの第４のペアと、
    を更に有する請求項２１に記載の超音波システム。
23. 前記制御回路は、
    フィードバックコンデンサを有する演算増幅器であって、比較器回路として構成された演算増幅器、
    を更に有し、
    前記ＴＧＣ制御信号は、前記演算増幅器の出力電圧と可変利得制御入力信号の値によって判定される閾値電圧との間の比較によって生成される請求項２２に記載の超音波システム。
24. 前記ＴＧＣ制御信号によって制御される前記蓄積時間は、前記フィードバックコンデンサの静電容量及び前記可変利得制御入力信号の電圧に依存している請求項２３に記載の超音波システム。
25. 前記制御回路の前記フィードバックコンデンサは、前記演算増幅器の前記出力電圧が、前記可変利得制御入力信号によって判定される前記閾値電圧を超過したら、前記ＴＧＣ制御信号の状態が変化するように、一定の電流によって充電される請求項２４に記載の超音波システム。
26. 前記制御回路は、前記フィードバックコンデンサを選択的に放電させるように構成されたスイッチを更に有する請求項２５に記載の超音波システム。
27. 前記第１及び第２の蓄積コンデンサは、ＡＤＣサンプル及び保持コンデンサのペアとしても機能している請求項２１に記載の超音波システム。
28. リセット動作モードにおいて前記第１及び第２の蓄積コンデンサを放電させるように構成されたスイッチの第１のペアと、
    前記リセット動作モードに後続して前記入力信号を前記差動増幅器に結合し、且つ、その後に、前記ＴＧＣ制御信号に従って前記入力信号を前記差動増幅器から隔離するように構成されたスイッチの第２のペアと、
    前記リセット動作モードにおいて共通モード電圧を前記差動増幅器の入力及び出力端子に結合するように構成されたスイッチの第３のペアと、
    を更に有する請求項２７に記載の超音波システム。
29. リセット動作モードにおいて前記第１の蓄積コンデンサを放電させるように構成されたスイッチの第１のペアと、
    前記リセット動作モードにおいて前記第２の蓄積コンデンサを放電させるように構成されたスイッチの第２のペアと、
    前記リセット動作モードにおいて前記差動増幅器の前記入力及び出力端子をエコライズするように構成されたスイッチの第３のペアと、
    前記リセット動作モードに後続して、前記第１の蓄積コンデンサを前記差動増幅器の前記入力及び出力端子に結合するように構成されたスイッチの第４のペアと、
    を更に有する請求項２７に記載の超音波システム。
30. 前記制御回路は、
    フィードバックコンデンサを有する演算増幅器であって、比較器回路として構成された演算増幅器、
    を更に有し、
    前記ＴＧＣ制御信号は、前記演算増幅器の出力電圧と可変利得制御入力信号の値によって判定される閾値電圧との間の比較によって生成される請求項２７に記載の超音波システム。
31. 前記ＴＧＣ制御信号によって制御される前記蓄積時間は、前記制御回路のＲＣ時定数及び前記可変利得制御入力信号の電圧に依存している請求項３０に記載の超音波システム。