JP2019525481A

JP2019525481A - 回路板およびその形成方法

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Publication number: JP2019525481A
Application number: JP2019506491A
Authority: JP
Inventors: マイケルジラルディ，
Original assignee: ハニーウェルフェデラルマニファクチャリングアンドテクノロジーズ，エルエルシー
Priority date: 2016-08-19
Filing date: 2017-07-11
Publication date: 2019-09-05
Anticipated expiration: 2037-07-11
Also published as: JP7042797B2; KR20190033627A; US10785878B2; US20180054899A1; US20190274223A1; US10426043B2; WO2018034747A1; KR102392282B1; DE112017004155T5

Abstract

回路板は、基板と、回路トレースを有する。基板は、表面の粗さが増大するように、回路領域にわたってイオンミリングによってエッチングされる表面を含む。回路トレースは、電子回路の一部を形成し、また、回路領域内の表面上に堆積される導電性薄膜から作製されてもよい。回路トレースは、基板粗面により強く接着し、これにより、回路トレースが基板の表面から剥がれたり、あるいは剥離することを防ぐ。【選択図】図１

Description

背景
プリント回路板（ＰＣＢ）は、複雑な回路を形成するためによく使用されている。回路用の回路パスは、コンピュータソフトウェアによって容易に設計することができ、その後、ウェハボード等のＰＣＢ基板上に印刷または堆積され、回路トレースを形成する。その後、抵抗器、コンデンサ、トランジスタおよび他の素子等の電気部品を、回路トレースに容易にはんだ付けあるいは接続することができる。しかしながら、回路トレースはしばしば、基板から剥がれ落ち、あるいは剥離し、その結果、回路性能が低下し、あるいは回路故障にもつながる。

概要
本発明の実施形態は、上述の課題を解決し、回路基板の分野において明確な進歩を提供する。より具体的には、本発明は、剥がれない、あるいは剥離しない回路板を提供する。

本発明の実施形態は、基板と、回路トレースとを有する回路板である。基板は、表面の粗さが増大するように、回路領域にわたってイオンミリングすることによってエッチングされる表面を含む。回路トレースは、電子回路の一部を形成し、また、回路領域内の表面上に堆積される導電性薄膜から作製されてもよい。回路トレースは、基板粗面に接着し、これにより、回路トレースが基板の表面から剥がれたり、あるいは剥離することを防ぐ。

本発明の別の実施形態は、薄膜接着用の回路板基板を前処理する方法である。該方法は、基板の表面との接着性を向上させるために回路領域の粗さを増大させるように、回路領域全体にわたって基板の表面をイオンミリングする工程を有する。イオンミリングは、主にアルミナ、またはアルミナのみ、あるいは他の粒子が残るように、基板の表面からガラス相粒子を優先的に除去することで表面領域を粗くしてもよい。

本概要は、以下の詳細な説明においてさらに説明する選択された概念を簡素化した形で紹介するために提供されている。この概要は、クレームされる主題の主な特徴または必要不可欠な特徴を特定するものではなく、クレームされる主題の範囲を限定するために使用されるように意図されたものではない。本発明のその他の側面や有利な点は、以下の種々の実施形態の詳細な説明と添付される図面から明らかになるであろう。

図面の簡単な説明
以下に、添付の図面を参照し、本発明の実施形態を詳細に説明する。
図１は、本発明の実施形態に従って構築された回路板の斜視図である。図２は、図１の回路板の縦断面図である。図３は、図１の回路板の基板のアルミナ相およびガラス相の顕微鏡図である。図４は、形成される図１の回路板の回路トレースの縦断面図である。図５は、図１の回路板を作製する方法のフロー図である。図６は、ネガマスクを介して形成される回路トレースの縦断面図である。図７は、ネガマスクを介して回路トレースを形成するフロー図である。これらの図面は、本明細書で開示され記載される特定の実施形態に本発明を限定するものではない。これらの図面は必ずしも寸法どおりではないが、その代わりに本発明の原理を明確に例示することに重点が置かれている。

実施形態の詳細な説明
以下の本発明の詳細な説明は、本発明を実施することができる特定の実施形態を示す添付の図面を参照する。本実施形態は、当業者が本発明を実施できるように本発明の側面を十分に詳細に説明するように意図されている。本発明の特許請求の範囲から逸脱することなく、他の実施形態を利用することができ、変更を行うことができる。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではない。本発明の範囲は、そのような特許請求の範囲が権利を有する均等物の全範囲を伴った、添付された請求項によってのみ定義される。

本説明において、「一実施形態」、「実施形態」、または「種々の実施形態」への言及は、言及される一つまたは複数の特徴が本技術の少なくとも一つの実施形態に含まれることを意味する。本説明において、「一実施形態」、「実施形態」、あるいは「種々の実施形態」と個別に言及することは、必ずしも同じ実施形態に言及しているわけではなく、そのように明記しない限り、および/または本説明から当業者が容易に明らかになるものを除き、互いに相容れないものではない。例えば、一実施形態において説明される特徴、構造、動作等は、他の実施形態にも含まれてもよいが、必ずしも含まれる必要はない。したがって、本技術は、本明細書に記載された種々の実施形態の様々な組み合わせおよび/または統合を含むことができる。

ここで図１〜図３を見てみると、本発明の実施形態に従って構築された回路板１０が示されている。回路板１０は、大別して、基板１２と、いくつかの回路トレース１４とを有する。その後、抵抗器、コンデンサ、トランジスタ、および／または他の回路を回路トレース１４に接続して回路部品を形成してもよい。

基板１２は、その上に回路トレース１４を支持し、また、ガラス相１８（例えば、シリカ粒子あるいはＳｉＯ_２粒子）と、アルミナ相２０（例えば、アルミナ粒子あるいはＡｌ_２Ｏ_３粒子）とを有する表面１６を含む。アルミナ相２０は、焼成工程中にアルミナを濡らすために、ガラス流れにより、ガラス相１８に囲まれていてもよい。表面１６は、前処理が行われ、かつ回路機構が形成される回路領域２２を規定する。

基板１２は、可撓性または非可撓性プラスチック、ポリエステル、無機材料、有機材料、材料の組み合わせ、あるいは他の適切な材料で形成されてもよく、また、任意の適切な大きさおよび形状であってもよい。例えば、材料１２は、マイラ、カプトン、ポリイミド、ポリエーテルエーテルケトン、あるいは類似の材料で形成されてもよく、また、長方形あるいはカスタム型ボードであってもよい。基板１２はまた、低温同時焼成セラミック（ＬＴＣＣ）、高温同時焼成セラミック（ＨＴＣＣ）、セラミックおよび／または高分子複合体（例えば、ロジャース材料）、あるいは他の適切な基板であってもよい。

回路トレース１４は、電気導管を形成し、また、重要なことは、以下でより詳細に説明するように、表面１６が前処理中にイオンミリングされた結果作製される強い結合によって、表面１６に接着する。回路トレース１４は、チタン、銅、白金、金、または他の適切な材料等の金属材料、あるいはそれらの組み合わせによって形成されてもよい。一実施形態においては、回路トレース１４は、チタン−銅−白金−金（ＴｉＣｕＰｔＡｕ）スタックを形成する。回路トレース１４は、任意の厚さおよび幅を有してもよく、一実施形態においては、０．１μｍ〜６μｍの厚さであり、かつ７５μｍ〜２５００μｍの幅である。別の実施形態においては、回路トレース１４は、０．１μｍ〜１０μｍの厚さであり、かつ１００μｍより大きい幅である。

ここで図５を見てみると、図２〜４を参照して、回路板１０の形成をここでより詳細に説明する。まず、図４のブロック１００に示すように、回路領域２２全体あるいはその一部にわたって、基板の表面１６をイオンミリングしてもよい。より具体的には、ワイドビームイオン源は、基板の表面１６を０．１μｍ〜５μｍ除去するように、基板の表面１６にアルゴンあるいは他の適切なガスを加速させてもよい。そのため、アルミナ相２０の大部分あるいは全てが残る一方で、アルミナ相２０を囲んでいるガラス相１８の一部を優先的に除去してもよい。基板の表面１６は、最大６０分の時間イオンミリングされてもよく、これは、真空中あるいは減圧下で行われてもよい。一実施形態において、基板の表面１６は、１０分〜１５分の間でイオンミリングを行ってもよい。このようにして、イオンミリングは、導電性薄膜との接着性を向上させるために、基板の表面１６の粗さを増大させる。

ブロック１０２に示すように、その後、導電性材料の薄膜２４は、物理蒸着（ＰＶＤ）、スパッタリング、あるいは薄膜堆積の他の適切な形式によって、回路領域２２全体あるいはその一部にわたって基板の表面１６上に堆積されてもよい。一実施形態において、薄膜２４は、少なくとも４種類の金属で形成される金属スタックであってもよい。例えば、薄膜２４は、チタン−銅−白金−金（ＴｉＣｕＰｔＡｕ）スタックであってもよい。重要なことは、薄膜２４は、基板粗面１６によって強い結合を形成することによって、基板の表面１６に接着することである。

ブロック１０４に示すように、その後、高分子フォトレジスト２６は、フォトリソグラフィに備えて、薄膜２４上に積層されてもよい。フォトレジスト２６は、加熱されたローラによって圧力が加えられた薄膜２４上に堆積される１．５ｍｍの厚さのポリマーであってもよい。つまり、フォトレジスト２６は、上昇温度および上昇圧力下で、薄膜２４に接着する。

ブロック１０６に示すように、その後、マスク２８（回路ネガパターン）は、フォトレジスト２６がマスク部分３０および非マスク部分３２を含むように、フォトレジスト２６上に重ねられてもよい。マスク２８は、フォトレジスト２８上に印刷されてもよく、あるいは精密な堆積により、フォトレジスト２６上に堆積されてもよい。

ブロック１０８に示すように、その後、フォトレジスト２６の非マスク部分３２は、現像液に耐性をもつように、ＵＶ光に露光されてもよい。露光時間およびＵＶ光照射の光強度は、フォトレジスト２６の種類、フォトレジスト２６の厚さ、非マスク部分２６の幅および他の要因に応じて変更されてもよい。

ブロック１１０に示すように、その後、マスク部分３０は、非マスク部分３２が残るように、脱イオン水と共に炭酸ナトリウム溶液等の現像液によって現像（例えば、溶解）されてもよい。つまり、薄膜２４は、フォトレジスト２６のマスク部分３０を現像した結果、非露光部分３４および露光部分３６を有するであろう。現像液は、フォトレジスト２６上に散布されるか、あるいはその上に堆積されてもよい。散布または現像工程の時間、温度、および圧力は、マスク部分３０が完全に除去されることを確実にするために、必要に応じて変更されてもよい。ブロック１１０の完了時には、フォトレジスト２６は、マスク２８に応じてパターン化される。

ブロック１１２に示すように、その後、基板１２は、フォトレジスト２６を硬化させるために、オーブン焼成され、あるいは加熱されてもよい。この工程の時間、温度および圧力もまた、非マスク部分が硬化されることを確実にするために、必要に応じて変更されてもよい。

ブロック１１４に示すように、その後、薄膜２４の露光部分３６は、イオンミリングされてもよい。より具体的には、例えば、ワイドビームイオン源は、露光部分３６が除去され、薄膜２４の非露光部分３４が残るように、薄膜２４の露光部分３６に向かってアルゴンあるいは他の適切な気体を加速させてもよい。

ブロック１１６に示すように、その後、フォトレジストのマスク部分３４が現像された後でも残っているフォトレジスト２６の非マスク部分３２は、ＫＯＨ溶液あるいは類似の溶液によって剥離（例えば溶解）されてもよい。これにより、回路板１０の所望の回路トレース１４として、薄膜２４の（今は露出された）非露光部分２４を残すことができる。ブロック１１８に示すように、その後、回路板１０は、アセトンリンスあるいは他の類似のクリーナによってＫＯＨ溶液残留物を除去することによって洗浄されてもよい。

図７を見てみると、図６を参照して、回路トレース１４は、また、以下のように形成されてもよい。まず、ブロック３００に示すように、マスク２００は、基板の表面１６が、露出部分２０２と、非露出部分２０４とを含むように、前にイオンミリングされた基板の表面１６上に印刷または堆積されてもよい。マスク２００は、金属マスクあるいは他の適切なマスクであってもよい。

ブロック３０２に示すように、その後、薄膜２４は、基板の表面１６の露出部分２０２に接着するように堆積されてもよい。薄膜２４の一部は、マスク２００に重なってもよく、あるいはマスク２００を覆ってもよい。

ブロック３０４に示すように、その後、マスク２００は、薄膜２４が残るように除去されることで、回路トレース１４を形成してもよい。薄膜２４の望まない部分もまた、マスク２００と共に除去してもよい。

その後、抵抗器、コンデンサ、トランジスタ、および／または他の回路を回路トレース１４に接続して、回路部品を形成してもよい。例えば、抵抗回路を形成するために、抵抗器を隣接する回路トレース１４のリードにはんだ付けしてもよい。回路トレース１４はまた、マルチ回路板回路を形成するために、配線あるいは他のコネクタを介して他の回路板の回路トレースに接続されてもよい。

上記の回路板１０および回路板の形成方法は、従来の回路板に対していくつかの利点を提供する。例えば、基板粗面１６は、基板１２と回路トレース１４との間の接着性を向上させる。これにより、回路トレース１４の剥がれおよび／または剥離（小規模の剥離および大規模の剥離の両方）を防ぐ。イオンミリングによって基板１２をエッチングすることは、焼成、プラズマ洗浄、その場での高周波エッチングおよび精密研磨よりも高速でより正確なドライプロセスである。回路トレース１４は、また、複雑かつ多層の回路トレースを形成するために複雑な形状および正確な深さ変化、縁部、および境界を有するように、フォトリソグラフィおよびイオンミリングによって容易に形成され得る。

本発明は、添付された図面に記載された実施形態により説明されてきたが、請求項に記載した本発明の範囲から逸脱することなく、均等物を採用することができ、また本発明の置換形態を作製できることに留意されたい。

このように本発明の種々の実施形態を説明したが、新規なものとして特許請求され、特許証によって保護されることが望まれるものは、以下を含む。

連邦政府による資金提供を受けた研究開発の記載
本発明は、米国エネルギー省によって授与された契約番号ＤＥ−ＮＡ００００６２２に基づく政府支援によりなされた。政府は、本発明において一定の権利を有する。
背景
プリント回路板（ＰＣＢ）は、複雑な回路を形成するためによく使用されている。回路用の回路パスは、コンピュータソフトウェアによって容易に設計することができ、その後、ウェハボード等のＰＣＢ基板上に印刷または堆積され、回路トレースを形成する。その後、抵抗器、コンデンサ、トランジスタおよび他の素子等の電気部品を、回路トレースに容易にはんだ付けあるいは接続することができる。しかしながら、回路トレースはしばしば、基板から剥がれ落ち、あるいは剥離し、その結果、回路性能が低下し、あるいは回路故障にもつながる。

Claims

回路領域を規定する表面を有する基板を提供する工程と、
前記基板の前記表面に対する薄膜接着性を向上させるために前記回路領域の粗さを増大させるように、前記回路領域全体にわたって前記基板の前記表面をイオンミリングする工程とを有する、薄膜接着用基板の前処理方法。
前記基板は、低温同時焼成セラミック材料である請求項１に記載の方法。
前記基板の前記表面をイオンミリングする前記工程は、表面材料の約０．１μｍ〜５μｍを除去する工程を含む請求項２に記載の方法。
前記基板は、少なくとも部分的に有機物である請求項１に記載の方法。
前記基板の前記表面をイオンミリングする前記工程は、表面材料の約０．１μｍ〜７５μｍを除去する工程を含む請求項４に記載の方法。
前記表面をイオンミリングする前記工程は、ワイドビームイオン源から前記基板の前記表面に気体を加速させる工程を含む請求項１に記載の方法。
前記気体は、アルゴンである請求項６に記載の方法。
イオンミリングする前記工程は、真空で行われる請求項１に記載の方法。
ＳｉＯ_２ガラス相は、前記イオンミリング工程を介して除去される請求項１に記載の方法。
前記イオンミリングは、約１０分〜約６０分間行われる請求項１に記載の方法。
回路領域を規定する表面を有する基板を提供する工程と、
前記基板の前記表面に対する薄膜接着性を向上するために前記回路領域の粗さを増大させるように、前記回路領域全体にわたって前記基板の前記表面をイオンミリングする工程と、
前記回路領域全体にわたって前記イオンミリングされた表面上に導電性材料の薄膜を堆積させる工程と、
前記薄膜の残部が回路トレースを形成するように、前記薄膜の一部を除去する工程とを有する、回路板の形成方法。
前記薄膜を堆積させる前記工程は、物理蒸着によって行われる請求項１１に記載の方法。
前記薄膜を堆積させる前記工程は、スパッタリングによって行われる請求項１１に記載の方法。
前記薄膜の一部を除去する前記工程は、前記薄膜にフォトリソグラフィを適用する工程を含む請求項１１に記載の方法。
前記薄膜の一部を除去する前記工程は、除去される前記薄膜の一部をイオンミリングする工程を含む請求項１１に記載の方法。
前記基板は、ＳｉＯ_２ガラス相を有する低温同時焼成セラミック材料であり、前記薄膜は、少なくとも４種類の金属で形成された金属スタックであり、前記基板の前記表面をイオンミリングする前記工程は、表面材料の約０．１μｍ〜５μｍを除去するように、ワイドビームイオン源から前記基板の前記表面に気体を加速させる工程を含み、前記薄膜の一部を除去する前記工程は、
前記薄膜上に高分子フォトレジストを積層させる工程と、
前記フォトレジストの一部がマスクされ、前記フォトレジストの一部がマスクされないように、前記フォトレジスト上にマスクを重ねる工程と、
マスクされていないフォトレジスト部分をＵＶ光で露光する工程と、
前記薄膜の一部が露光されるように、現像液によって前記フォトレジストのマスクされた部分を除去する工程と、
加熱によって前記フォトレジストの前記マスクされていない部分を硬化させる工程と、
前記薄膜の非露光部分が回路トレースを形成するように、前記薄膜の露光部分をイオンミリングする工程と、
ＫＯＨ溶液によってフォトレジストの前記マスクされていない部分を剥す工程と、
ＫＯＨ残留物を除去する工程と、を含む請求項１１に記載の方法。
回路領域を規定する表面を有する基板を提供する工程と、
前記基板の前記表面に対する薄膜接着性を向上させるために前記回路領域の粗さを増大させるように、前記回路領域全体にわたって前記基板の前記表面をイオンミリングする工程と、
前記基板の前記表面の第２の領域がマスクされないままとなるように、マスクにより前記基板の前記表面の第１の領域をマスクする工程と、
前記薄膜の一部が前記基板の前記表面の前記第２の領域に接着するように導電性材料の薄膜を堆積させる工程と、
前記基板の前記表面の前記第２の領域に接着する薄膜の一部が回路トレースを形成するように、前記マスクを除去する工程と、を有する回路板の形成方法。
前記薄膜を堆積させる前記工程は、物理蒸着によって行われる請求項１７に記載の方法。
前記薄膜を堆積させる前記工程は、スパッタリングによって行われる請求項１７に記載の方法。
前記基板は、ＳｉＯ_２ガラス相を有する低温同時焼成セラミック材料であり、前記薄膜は、少なくとも４種類の金属で形成された金属スタックであり、前記マスクは、金属マスクであり、前記基板の前記表面をイオンミリングする前記工程は、表面材料の約０．１μｍ〜５μｍを除去するように、ワイドビームイオン源から前記基板の前記表面に気体を加速させる工程を含み、前記薄膜を堆積させる前記工程は、物理蒸着によって行われる請求項１７に記載の方法。