KR20190033627A - 회로 기판 및 그 형성 방법 - Google Patents

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미쉘 기라르디
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하니웰 페드럴 매뉴팩처링 ＆ 테크놀로지스, 엘엘시
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Abstract

기판과 회로 트레이스를 포함하는 회로 기판. 상기 기판은 표면이 거칠기가 증가되도록 회로 영역 위에 이온 밀링(ion milling)을 통해 에칭된 표면을 포함한다. 상기 회로 트레이스는 전자 회로의 일부를 형성하고 회로 영역 내의 표면 상에 증착된 얇은 전도성 필름으로부터 생성될 수 있다. 상기 회로 트레이스는 거칠어진 기판 표면에 보다 강하게 밀착되어, 회로 트레이스가 기판 표면으로부터 필링(peeling) 또는 박리되는 것을 방지시킨다.

Description

회로 기판 및 그 형성 방법
연방 후원 연구 또는 개발에 관한 진술
본 발명은 에너지 부(Department of Energy)에 의해 수여된 계약 번호 DE-NA0000622에 따른 정부의 지원으로 이루어진 것이다. 정부는 본 발명에 대해 일정 권리를 가지고 있다.
인쇄 회로 기판(PCB)은 종종 복잡한 회로를 형성하는 데 사용된다. 회로의 회로 경로는 컴퓨터 소프트웨어를 통해 쉽게 설계될 수 있으며 회로 트레이스를 형성하기 위해 웨이퍼 기판과 같은 PCB 기판에 인쇄되거나 증착될 수 있다. 레지스터, 커패시터, 트랜지스터 및 기타 요소와 같은 전기 부품은 회로 트레이스에 쉽게 납땜되거나 연결될 수 있다. 그러나 회로 트레이스가 기판에서 벗겨지거나 박리되는 경우가 많아 회로 성능이 저하되거나 회로 오류가 발생할 수 있다.
본 발명의 실시 예는 전술한 문제점을 해결하고 회로 기판 기술 분야에서 뚜렷한 장점을 제공한다. 특히, 본 발명은 박리되지 않는 회로 기판을 제공한다.
본 발명의 실시 예는 기판 및 회로 트레이스를 포함하는 회로 기판이다. 상기 기판은 표면이 거칠기가 증가되도록 회로 영역 위에 이온 밀링(ion milling)을 통해 에칭된 표면을 포함한다. 상기 회로 트레이스는 전자 회로의 일부를 형성하고 회로 영역 내의 표면상에 증착된 얇은 전도성 필름으로부터 생성될 수 있다. 상기 회로 트레이스는 거칠어진 기판 표면에 보다 강하게 밀착되어, 회로 트레이스가 기판 표면으로부터 필링(peeling) 또는 박리 되는 것을 방지시킨다.
본 발명의 다른 실시 예는 박막 접착을 위해 회로 보드 기판을 사전처리하는 방법이다. 상기 방법은 전체 회로 영역에 걸쳐서 기판의 표면을 이온 밀링하여 회로 영역의 거칠기가 증가되어 그에 대한 접착력을 증가시키도록 한다. 이온 밀링은 기판 표면으로부터 유리 상 입자를 우선적으로 제거함으로써 표면 영역을 거칠게 하여 대부분 또는 단지 알루미나 또는 다른 입자가 남아 있도록 한다.
이 같은 상기 요약은 상세한 설명에서 더 자세히 설명되는 개념의 선택을 단순화된 형태로 소개하기 위해 제공된다. 상기 요약은 청구된 주제의 주요 특징 또는 필수 기능을 식별하기 위한 것이 아니며 청구된 주제의 범위를 제한하는 데 사용되지도 않는다. 본 발명의 다른 양태 및 이점은 실시 예 및 첨부 도면의 다음의 상세한 설명으로부터 명백해질 것이다.
본 발명의 실시 예가 첨부 도면을 참조하여 이하에서 상세히 설명된다.
도 1은 본 발명의 일 실시 예에 따라 구성된 회로 기판의 사시도.
도 2는 도 1의 회로 기판의 수직 단면도.
도 3은 도 1의 회로기판의 기판의 알루미나 상 및 유리 상의 마이크로 스코픽 도면.
도 4는 도 1의 회로 기판의 회로 트레이스의 수직 단면도.
도 5는 도 1의 회로 기판을 생성하는 방법의 흐름도.
도 6은 네거티브 마스크를 통해 형성된 회로 트레이스의 수직 단면도.
도 7은 네거티브 마스크를 통해 회로 트레이스를 형성하는 흐름도.
첨부 도면은 본 발명을 본원 명세서에 개시되고 기술된 특정 실시 예로 제한하지 않는다. 본원 발명은 첨부 도면의 축적과 반드시 동일한 것은 아니며, 본 발명의 작용을 명확하게 설명하는 것에 중점을 둔 것이다.
본 발명의 다음의 상세한 설명은 본 발명이 실시 될 수 있는 특정 실시 예를 도시하는 첨부 도면을 참조한다. 실시 예는 당업자가 본 발명을 실시 할 수 있도록 충분히 상세하게 본 발명의 특징을 설명하고자 한다. 본 발명의 범위를 벗어나지 않는 한 다른 실시 예들이 이용 될 수 있고 변경이 이루어질 수 있다. 따라서, 다음의 상세한 설명은 제한적인 의미로 해석되어서는 안된다. 본 발명의 범위는 첨부 된 청구 범위와 그와 같은 청구 범위에 부여되는 등가물의 전체 범위에 의해서만 정해진다.
본원 명세서 설명에서, "일 실시 예", "실시 예" 또는 "실시 예들"에 대한 언급은 언급된 특징 또는 특징들이 본 발명 기술의 적어도 하나의 실시 예에 포함됨을 의미한다. 본 명세서에서의 "일 실시 예", "실시 예"또는 "실시 예들"에 대한 별도의 언급은 반드시 동일한 실시 예를 지칭하지 않으며, 그렇게 언급되지 않는 한 및/또는 당업자가 쉽게 알 수 있는 경우를 제외하고는 상호 배타적이지 않다. 예를 들어, 일 실시 예에서 설명된 특징, 구조, 동작 등은 다른 실시 예에도 포함될 수 있지만 반드시 포함되는 것은 아니다. 따라서, 현재의 기술은 본원 명세서에 설명된 실시 예들의 다양한 조합 및/또는 통합을 포함 할 수 있다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 예에 따라 구성된 회로 기판(10)이 도시되어 있다. 회로 기판(10)은 기판(12) 및 다수의 회로 트레이스(14)를 광범위하게 포함한다. 저항, 캐패시터, 트랜지스터 및/또는 다른 회로가 나중에 회로 트레이스(14)에 연결되어 회로 컴포넌트를 형성하도록 한다.
기판(12)은 그 위에 배치된 회로 트레이스(14)를 지지하고, 유리 상(18)(예를 들어, 실리카 입자 또는 SiO2 입자) 및 알루미나 상(20)(예컨대, 알루미나 입자 또는 Al2O3 입자)을 포함하는 표면(16)을 포함한다. 알루미나 상(20)은 소성 공정 중에 알루미나를 습윤시키기 위해 유리가 유동하기 때문에 유리상(18)으로 둘러싸 일 수 있다. 표면(16)은 전처리가 수행되고 회로 특징이 형성되는 회로 영역(22)을 규정한다.
기판(12)은 가요성 또는 비 유연성 플라스틱, 폴리 에스테르, 무기 재료, 유기 재료, 재료의 조합, 또는 임의의 다른 적절한 재료로 형성될 수 있으며, 임의의 적합한 크기 및 형상 일 수 있다. 예를 들어, 기판(12)은 마일라(Mylar), 카톤 (Kapton), 폴리이미드(polyimide), 폴리 에테르 에테르 케톤(polyether ether ketone) 또는 이와 유사한 재료로 형성 될 수 있으며, 직사각형 또는 맞춤형 기판일 수 있다. 기판(12)은 또한 저온 동시 소성된 세라믹(LTCC), 고온 동시 소성된 세라믹(HTCC), 세라믹 및/또는 폴리머 복합체(예를 들어, 로저스 재료), 또는 임의의 다른 적절한 기판 일 수 있다.
회로 트레이스(14)는 전기 도관을 형성하고 중요하게는 표면(16)이 후술하는 바와 같이 사전처리 동안 이온 밀링되어 표면 걸과로서 생성된 강한 결합을 통해 표면(16)에 접착된다. 회로 트레이스(14)는 티타늄, 구리, 백금, 금 또는 임의의 다른 적절한 재료 또는 이들의 임의의 조합과 같은 금속 재료로 형성될 수 있다. 일 실시 예에서, 회로 트레이스(14)는 티타늄 - 구리 - 백금 - 금(TiCuPtAu) 스택을 형성한다. 회로 트레이스(14)는 임의의 두께 및 폭을 가질 수 있고, 일 실시 예에서 0.1 내지 6 마이크로 미터 두께 및 75 마이크로 미터와 2500 마이크로 미터 사이 폭을 갖는다. 다른 실시 예에서, 회로 트레이스(14)는 0.1 마이크로 미터와 10 마이크로 미터 사이의 두께와 100 마이크로 미터보다 큰 폭을 갖는다.
이제 도 2 내지 도 4를 참조하여, 도 5를 설명한다. 회로 기판(10)의 형성이 보다 상세하게 설명 될 것이다. 먼저, 도 4의 블록(100)에 도시된 바와 같이, 기판 표면(16)은 전체 회로 영역(22) 또는 그 일부분에 걸쳐 이온 밀링 될 수 있다. 특히, 넓은 빔 이온 소스는 0.1 내지 5 미크론의 기판 표면(16)을 제거하기 위해 기판 표면(16)으로 아르곤 또는 다른 적절한 가스를 가속시킬 수 있다. 이를 위해, 알루미나 상(20)을 둘러싸는 유리 표면(18)은 알루미나 상(20) 전부 또는 상당 부분이 남아있는 동안 우선적으로 제거 될 수 있다. 기판 표면(16)은 진공 또는 감압에서 수행될 수 있는 최대 60분의 시간 동안 이온 밀링 될 수 있다. 일 실시 예에서, 기판 표면(16)은 10분 내지 15분 동안 이온 밀링 될 수 있다. 이러한 방식으로, 이온 밀링은 기판 표면(16)의 거칠기를 증가시켜 그에 대한 전도성 박막의 접착성을 향상시킬 수 있도록 한다.
블록(102)에 도시 된 바와 같이, 전도성 물질의 박막(24)은 물리 증착(PVD), 스퍼터링, 또는 임의의 다른 적절한 형태의 박막 증착을 통해 전체 회로 영역(22) 또는 그 일부분 위에서 기판 표면(16)상에서 증착될 수 있다. 일 실시 예에서, 박막 (24)은 적어도 4개의 금속으로 형성된 금속 스택 일 수있다. 예를 들어, 박막(24)은 티타늄 - 구리 - 백금 - 금 (TiCuPtAu) 스택 일 수 있다. 중요하게는, 박막 (24)은 거친 기판 표면(16)과 강한 결합을 형성함으로써 기판 표면(16)에 접착될 수 있다.
폴리머 포토 레지스트(26)는 블록(104)에서 도시된 바와 같이, 포토 리토그라피를 준비하기 위해 박막상에 라미네이트 될 수 있다. 포토 레지스트(26)는 가열된 롤러를 통해 압력이 가해지는 박막(24) 상에 증착된 1.5 밀(mil) 두께의 폴리머 일 수있다. 즉, 포토 레지스트(26)는 증가된 고온 및 고압 하에서 박막(24)에 부착된다.
블록(106)에 도시된 바와 같이, 포토 레지스트(26)가 마스크된 부분(30) 및 마스크되지 않은 부분(32)을 포함하도록 마스크(28)(회로 네거티브 패턴)가 포토 레지스트(26) 위에 겹쳐질 수 있다. 상기 마스크(28)는 포토 레지스트(26) 상에 인쇄되거나 그렇지 않으면 정밀 증착(precise deposition)을 통하여 포토 레지스트(26) 상에 증착된다.
포토 레지스트(26)의 마스크되지 않은 부분(32)은 이제 블록(108)에 도시된 바와 같이 포토 레지스트(26)의 마스킹되지 않은 부분(32)이 현상액에 대하여 내성을 갖도록 자외선에 노출될 수 있다. UV 노출의 노출 시간 및 광 강도는 포토 레지스트(26)의 유형, 포토 레지스트(26)의 두께, 마스킹 되지 않은 부분(32)의 폭, 및 다른 요인에 따라 달라질 수 있다.
그리고 마스킹된 부분(30)은 블록(110)에 도시된 바와 같이 마스킹되지 않은 부분 (32)이 남도록 탈 이온수를 갖는 탄산나트륨 용액과 같은 현상액을 통해 현상(예를 들어, 용해)될 수 있다. 즉, 박막(24)은 포토 레지스트(26)의 마스킹된 부분(30)을 현상한 결과로서 노출되지 않은 부분(34) 및 노출된 부분(34)을 가질 것이다. 현상액은 포토 레지스트(26) 위로 스프레이될 수 있으며, 그렇지 않으면 포토 레지스트 상에 증착될 것이다. 스프레이 또는 현상 단계의 지속 시간, 온도 및 압력은 마스킹된 부분(30)이 완전히 제거되도록 필요에 따라 변경될 수 있다. 블록(110)의 완료시, 포토 레지스트(26)는 마스크(28)에 따라 패터닝 된다.
블록(112)에 도시된 바와 같이, 기판(12)은 오븐 베이킹되거나 그렇지 않으면 가열되어 포토 레지스트(26)를 경화시키도록 한다. 이 같은 단계의 지속 시간, 온도 및 압력은 마스킹되지 않은 부분이 경화되도록 보장하기 위해 필요에 따라 변경될 수 있다.
상기 박막(24)의 노출된 부분(36)은 블록(114)으로 도시된다. 보다 구체적으로는, 예를 들어, 넓은 빔 이온 소스가 박막(24)의 노출된 부분(36)을 향하여 아르곤 또는 다른 적절한 가스를 가속시킬 수 있으므로 상기 노출된 부분(36)이 제거되도록 하며, 박막(24)의 노출되지 않은 부분(34)이 남도록 한다.
포토 레지스트의 마스킹된 부분(34)이 현상된 후에 여전히 남아있는 포토 레지스트(26)의 마스킹 되지 않은 부분(32)은 블록(116)에 도시된 바와 같이 KOH 용액 또는 유사한 용액을 통해 스트리핑(예를 들면, 용해)될 수 있다. 이와 같이 하여 회로 기판(10)의 원하는 회로 트레이스(14)로서 박막(24)의 노출되지 않은 부분(24)이 남아있도록 한다. 다음으로, 회로 기판(10)은 블록(118)에 도시된 바와 같이 아세톤 린스 또는 다른 유사한 클리너를 통해 KOH 용액 잔류물을 제거함으로써 세정 될 수 있다.
이제 도 7을 참조하면, 도 6에 도시된 바와 같이, 회로 트레이스(14)는 대안적으로 다음과 같이 형성될 수 있다. 먼저, 블록(300)에 도시된 바와 같이, 기판 표면(16)이 노출된 부분(202) 및 노출되지 않은 부분(204)을 포함하도록 앞서서 이온 밀링된 기판 표면(16) 상에 마스크(200)가 인쇄되거나 그렇지 않으면 증착될 수 있다. 마스크(200)는 금속 마스크 또는 다른 적합한 마스크일 수 있다.
다음에는 박막(24)이 블록(302)에 도시된 바와 같이 기판 표면(16)의 노출된 부분 (202)에 부착되도록 증착될 수 있다. 박막(24)의 일부는 마스크(200)와 졉쳐지거나 마스크(200)를 덮을 수도 있다.
그런 다음, 마스크(200)는 제거되어 박막(24)이 남아있도록 하며, 블록(304)에 도시된 바와 같이 회로 트레이스(14)를 형성한다. 박막(24)의 원하지 않는 부분들은 또한 마스크(200)로 제거될 수 있다.
레지스터, 캐패시터, 트랜지스터 및/또는 다른 회로는 회로 트레이스(14)에 연결되어 회로 부품을 형성할 수 있다. 예를 들어, 레지스터들은 인접한 회로 트레이스 (14)의 리드에 납땜되어 이들 사이에서 저항 회로를 형성하도록 한다. 회로 트레이스(14)는 또한 다중 - 회로 기판 회로를 형성하기 위한 와이어 또는 다른 커넥터를 통해 다른 회로 기판의 회로 트레이스에 연결될 수 있다.
상기 설명된 회로 기판(10) 및 회로 기판을 형성하는 방법은 종래의 회로 기판에 비해 몇 가지 이점을 제공한다. 예를 들어, 거친 기판 표면(16)은 기판(12)과 회로 트레이스(14) 사이의 접착력을 증가시킨다. 이는 회로 트레이스(14)의 박리 및/또는 박리(작은 스케일 박리 및 대규모 박리 모두)를 방지한다. 이온 밀링을 통해 기판(12)을 에칭하는 것은 베이킹, 플라즈마 세정, 원위치 무선 주파수 에칭 및 미세 연마보다 빠르고 정밀한 건조 공정이다. 회로 트레이스(14)는 또한 복잡한 형상 및 정밀한 깊이 변화, 에지 및 복잡한 그리고 다층 회로 트레이스를 형성하기 위한 경계를 갖도록 포토 리소그래피 및 이온 밀링을 통해 용이하게 형성될 수 있다.
본 발명은 첨부된 도면에 도시된 실시 예를 참조하여 설명되었지만, 특허 청구 범위에 기재된 본 발명의 범위를 벗어나지 않으면서 등가물을 채용할 수 있다.
이와 같이 본 발명의 다양한 실시 예를 설명하였지만, 신규한 것으로 청구되고 특허권에 의해 보호받기 원하는 것은 다음을 포함 한다.

Claims (20)

  1. 박막 접착을 위해 기판을 사전 처리하는 방법에 있어서,
    회로 영역을 한정하는 표면을 갖는 기판을 제공하는 단계; 그리고
    회로 영역의 거칠기가 증가되어 그에 대한 박막 부착을 개선시키도록, 전체 회로 영역에 걸쳐 기판의 표면을 이온 밀링하는 단계를 포함하는, 기판을 사전 처리하는 방법.
  2. 제1항에 있어서, 상기 기판은 저온 동시 소성 세라믹 재료인 것을 특징으로하는 방법.
  3. 제2항에 있어서, 상기 기판의 표면을 이온 밀링하는 단계는 0.1 마이크로 미터 내지 5 마이크로 미터의 표면 물질을 제거하는 단계를 포함하는 방법.
  4. 제1항에 있어서, 상기 기판은 적어도 부분적으로 유기재인 것을 특징으로하는 방법.
  5. 제4항에 있어서, 상기 기판 표면을 이온 밀링하는 단계는 0.1 마이크로 미터 내지 75 마이크로 미터의 표면 물질을 제거하는 단계를 포함함을 특징으로하는 방법.
  6. 제1항에 있어서, 상기 표면을 이온 밀링하는 단계는 와이드 빔 이온 소스로부터 가스를 기판의 표면으로 가속시키는 단계를 포함하는 것을 특징으로하는 방법.
  7. 제6항에 있어서, 가스는 아르곤임을 특징으로하는 방법.
  8. 제1항에 있어서, 상기 이온 밀링 단계는 진공에서 수행되는 것임을 특징으로하는 방법.
  9. 제1항에 있어서, 이온 밀링 단계를 통해 SiO2 유리 상이 제거됨을 특징으로하는 방법.
  10. 제1항에 있어서, 이온 밀링이 10 분 내지 60 분 동안 수행됨을 특징으로하는 방법.
  11. 회로 기판을 형성하는 방법에 있어서,
    회로 영역을 한정하는 표면을 갖는 기판을 제공하는 단계,
    회로 영역의 거칠기가 증가되어 그에 대한 박막 부착을 개선시키도록, 전체 회로 영역에 걸쳐 기판의 표면을 이온 밀링하는 단계,
    전체 회로 영역에 걸쳐 이온 밀링된 표면 상에 도전성 물질의 박막을 증착하는 단계; 그리고
    박막의 나머지 부분이 회로 트레이스를 형성하도록 박막의 일부분을 제거하는 단계를 포함하는 회로 기판 형성 방법.
  12. 제11항에 있어서, 상기 박막을 증착하는 단계는 물리적 기상 증착을 통해 수행됨을 특징으로하는 회로 기판 형성 방법.
  13. 제11항에 있어서, 상기 박막을 증착하는 단계는 스퍼터링을 통해 수행됨을 특징으로하는 회로 기판 형성 방법.
  14. 제11항에 있어서, 상기 박막의 일부를 제거하는 단계는 상기 박막에 포토 리소그래피를 적용함을 포함함을 특징으로하는 회로 기판 형성 방법.
  15. 제11항에 있어서, 상기 박막의 일부를 제거하는 단계는 제거되는 박막의 부분을 이온 밀링함을 포함함을 특징으로하는 회로 기판 형성 방법.
  16. 제11항에 있어서, 상기 기판은 SiO2 유리 상을 갖는 저온 동시 소성 세라믹 재료이고, 상기 박막은 4개 이상의 금속으로 형성된 금속 스택이고, 상기 기판의 표면을 이온 밀링하는 단계는 넓은 빔 이온 소스로부터 기판 표면 내로 가스를 가속시키어서 0.1 마이크로 미터 내지 5 마이크로 미터의 표면 물질을 제거하도록 하는 단계를 포함하며, 그리고
    상기 박막의 일부를 제거하는 단계는,
    박막 상에 중합체 포토 레지스트를 적층하는 단계;
    포토 레지스트의 일부가 마스킹되고 포토 레지스트의 일부가 마스킹되지 않도록 포토 레지스트 상에 마스크를 오버레이하는 단계;
    마스킹되지 않은 포토 레지스트 부분을 UV 광에 노출시키는 단계;
    박막의 일부가 노출되도록 현상액을 통해 포토 레지스트의 마스크된 부분을 제거하는 단계;
    가열을 통해 포토 레지스트의 마스킹되지 않은 부분을 경화시키는 단계;
    박막의 노출되지 않은 부분이 회로 트레이스를 형성하도록 박막의 노출된 부분을 이온 밀링하는 단계;
    KOH 용액을 통해 포토 레지스트의 마스킹되지 않은 부분을 스트리핑하는 단계; 그리고
    KOH 잔류 물을 제거하는 단계를 포함함을 특징으로 하는 회로 기판 형성 방법.
  17. 회로 기판을 형성하는 방법에있어서,
    회로 영역을 한정하는 표면을 갖는 기판을 제공하는 단계;
    회로 영역의 거칠기가 증가되어 그에 대한 박막 부착을 개선시키도록, 전체 회로 영역에 걸쳐 기판의 표면을 이온 밀링하는 단계;
    상기 기판 표면의 제 2 영역이 마스킹되지 않도록 마스크로 상기 기판 표면의 제 1 영역을 마스킹하는 단계;
    상기 박막의 일부가 상기 기판 표면의 상기 제 2 영역에 부착되도록 전도성 물질의 박막을 증착하는 단계; 그리고
    상기 기판 표면의 상기 제 2 영역에 부착되는 상기 박막의 부분이 회로 트레이스를 형성하도록 상기 마스크를 제거하는 단계를 포함하는 회로 기판 형성 방법.
  18. 제17항에 있어서, 상기 박막을 증착하는 단계는 물리적 기상 증착을 통해 수행됨을 특징으로하는 박막 증착 방법.
  19. 제17항에 있어서, 상기 박막을 증착하는 단계는 스퍼터링을 통해 수행됨을 특징으로하는 박막 형성 방법.
  20. 제17항에 있어서, 상기 기판은 SiO2 유리 상을 갖는 저온 동시 소성 세라믹 재료이고, 상기 박막은 4개 이상의 금속으로 형성된 금속 스택이고, 상기 마스크는 금속 마스크이며, 상기 기판의 표면을 이온 밀링하는 단계는 넓은 빔 이온 소스로부터 기판 표면 내로 가스를 가속시키어서 0.1 마이크로 미터 내지 5 마이크로 미터의 표면 물질을 제거하도록 하는 단계를 포함하며, 그리고 박막을 증착하는 단계는 물리적 기상 층착을 통해 수행됨을 특징으로하는 박막 형성 방법.
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