JP2019511844A - オプトエレクトロニクス半導体チップ - Google Patents

オプトエレクトロニクス半導体チップ Download PDF

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Abstract

【課題】本発明は、オプトエレクトロニクス半導体チップ（１）であって、ｎ型領域（３０１）、ｐ型領域（３０２）、および、ｎ型領域（３０１）とｐ型領域（３０２）との間の活性領域（３０３）、を有する半導体ボディ（３０）と、第１の金属層（１０１）を含む第１のミラー（１０）と、第２のミラーを形成することができかつ第２の金属層（２０１）を含むｐ−メタライズ部（２０）と、を備えており、オプトエレクトロニクス半導体チップ（１）の動作時、第１のミラー（１０）がｐ型領域（３０２）と同じ電位を有さず、オプトエレクトロニクス半導体チップの動作時、ｐ−メタライズ部（２０）がｐ型領域（３０２）と同じ電位を有し、第１のミラー（１０）が少なくとも１つの開口部を有し、開口部を介してｐ−メタライズ部（２０）がｐ型領域（３０２）に導電接続されている、オプトエレクトロニクス半導体チップ（１）、に関する。【選択図】図６

Description

オプトエレクトロニクス半導体チップを開示する。
解決すべき１つの目的は、特に、改善された経年劣化挙動および／または改善された効率を有するオプトエレクトロニクス半導体チップを開示することである。
本オプトエレクトロニクス半導体チップは、例えば、放射を放出するオプトエレクトロニクス半導体チップである。例えば、本半導体チップは、発光ダイオードチップまたはレーザチップとすることができる。本オプトエレクトロニクス半導体チップは、動作時に光を生成することができる。特に、本オプトエレクトロニクス半導体チップは、紫外線から赤外線までのスペクトル領域の光、特に可視光、を生成することが可能である。これに代えて、本オプトエレクトロニクス半導体チップは、放射を検出する半導体チップ（例えばフォトダイオード）であることが可能である。
少なくとも一実施形態によれば、オプトエレクトロニクス半導体チップは、ｎ型導電領域と、ｐ型導電領域と、ｎ型導電領域とｐ型導電領域との間の活性領域と、を有する半導体ボディ、を備えている。半導体ボディは、ｎ型領域、ｐ型領域、および活性領域の積層方向に直角である主延在面を有する。この場合、半導体ボディは、例えば、窒化物化合物半導体材料系（例えばＡｌＧａＩｎＮ）、またはリン化物化合物半導体材料系（例えばＩｎＧａＡｌＰ）とすることができる。
「窒化物化合物半導体材料」は、本明細書において使用されているとき、半導体ボディまたは少なくともその一部分、より好ましくは少なくとも活性領域が、窒化物化合物半導体材料、好ましくはＡｌｎＧａｍＩｎ１−ｎ−ｍＮ（０≦ｎ≦１、０≦ｍ≦１、ｎ＋ｍ＜１）を含む、またはこのような材料からなることを意味する。この材料は、必ずしも上の化学式に従った数学的に正確な組成を有する必要はない。むしろ、この材料は、例えば１種類または複数種類のドーパントおよび追加の構成成分を有することができる。しかしながら簡潔さを目的として、上の化学式は、結晶格子の本質的な構成成分（すなわちＡｌ、Ｇａ、Ｉｎ、Ｎ）のみを含んでおり、ただしこれらの構成成分は、その一部分を少量のさらなる物質によって置き換える、および／または補うことができる。
半導体ボディのｎ型導電領域は、少なくとも１種類のｎ型ドーパント（例えばシリコン）によってドープされている。ｐ型導電領域においては、半導体ボディは、少なくとも１種類のｐ型ドーパント（例えばマグネシウム）によってドープされている。
ｐ型導電領域とｎ型導電領域との間に、活性領域が配置されている。活性領域は、例えば、多重量子井戸構造として形成することができる。本オプトエレクトロニクス半導体チップの動作時、例えば、活性領域において電磁放射が生成される。電磁放射は、多重量子井戸構造の中で起こる電荷キャリアの再結合によって生成される。これに代えて、活性領域において、電荷キャリアの対の発生によって電磁放射の検出を行うことができる。
少なくとも一実施形態によれば、本オプトエレクトロニクス半導体チップは、第１の金属層を含む第１のミラーを有する。第１のミラーは、導電性金属層を備えていることができ、この金属層は、金属または金属化合物から形成する、または金属積層体として形成することができる。第１のミラーは、例えば、半導体ボディの成長方向に直角に延びている主延在面を有する。
第１のミラーは、本オプトエレクトロニクス半導体チップの動作時に生成される電磁放射に対する高い反射率を有する。例えば、４５０ｎｍおよび／または５５０ｎｍの波長における第１のミラーの反射率は、少なくとも７５％、特に、少なくとも８５％、例えば少なくとも９０％である。
少なくとも一実施形態によれば、本オプトエレクトロニクス半導体チップは、ｐ−メタライズ部（p-metallization）を備えている。ｐ−メタライズ部は、本オプトエレクトロニクス半導体チップの動作時に生成される電磁放射に対する高い反射率を有することができる。例えば、４５０ｎｍの波長におけるｐ−メタライズ部の反射率は、少なくとも５０％、特に、少なくとも６５％、例えば少なくとも８０％である。ｐ−メタライズ部は、特に、第２のミラーを形成することができる。一例として、ｐ−メタライズ部は、本オプトエレクトロニクス半導体チップの動作時に生成される電磁放射の少なくとも一部を反射することができる。
ｐ−メタライズ部は、導電性の第２の金属層を備えていることができ、この第２の金属層は、金属もしくは金属化合物、または金属積層体から形成することができる。
少なくとも一実施形態によれば、本半導体チップの動作時、第１のミラーは、ｐ型導電領域と同じ電位にない。本半導体チップの動作時、ｐ型導電領域は、ｎ型導電領域とは異なる電位に設定される。例えば、動作時、第１のミラーとｎ型導電領域との電位差は、第１のミラーとｐ型導電領域との電位差より小さい。特に、第１のミラーの導電領域（例えば第１のミラーの第１の金属層）とｎ型導電領域が、同じ電位にあることができる。この文脈において、「同じ電位にある」とは、電位差が、第１のミラーとｎ型導電領域との間の接触抵抗のみによって生じうることを意味する。したがって、第１のミラーを、半導体ボディのｎ型導電領域に導電接続することができる。すなわちこの場合、第１のミラーの導電性領域が、半導体ボディに導電接続されている。
少なくとも一実施形態によれば、本半導体チップの動作時、ｐ−メタライズ部がｐ型導電領域と同じ電位を有する。すなわち、導電性領域（例えばｐ−メタライズ部の第２の金属層が、半導体ボディのｐ型導電領域に導電接続されている。特に、ｐ型導電領域は、ｐ−メタライズ部を介して導通状態に接触される。この文脈において、「同じ電位にある」とは、電位差が、ｐ−メタライズ部とｐ型導電領域との間の接触抵抗のみによって生じうることを意味する。
少なくとも一実施形態によれば、第１のミラーは、少なくとも１つの開口部を有し、この開口部を通じてｐ−メタライズ部がｐ型導電領域に導通状態に接続されている。この場合、第１のミラーにおける開口部は、第１のミラーの主延在面を横切るように、または垂直に、ミラーを完全に貫いている凹部とすることができる。第１のミラーの開口部の中には、ｐ−メタライズ部の一部が配置されている。ｐ−メタライズ部のこの部分を、ｐ型導電領域に電気的かつ機械的に直接接続することができる。これに代えて、ｐ−メタライズ部のこの部分を、さらなる導電性構造（特に、電流拡散層）によって、ｐ型導電領域に導電接続することができる。
ｐ−メタライズ部は、第１のミラーの主延在面に本質的に平行に延びる領域を有することができる。これに加えてｐ−メタライズ部は、さらなる領域を有することができ、この領域においては第２のミラーが第１のミラーの主延在面に垂直である、または横切る方向である。後者のさらなる領域においては、ｐ−メタライズ部の導電材料が、第１のミラーの開口部を通過しており、この領域において半導体ボディのｐ型導電領域に導通状態に接続されている。
特に、ｐ型導電領域とｐ−メタライズ部との間の接触領域は、反射性であるように設計されている。ｐ−メタライズ部の導電性部分は、第１のミラーの導電性部分に物理的に直接接触していない。第１のミラーの導電性部分とｐ−メタライズ部の導電性部分は、例えば第１のミラーの第１の誘電体によって、またはｐ−メタライズ部に接触している第２の誘電体によって、互いに隔てられている。すなわち、第１のミラーの第１の誘電体は、ｐ−メタライズ部に物理的に直接接触していることができる。第２の誘電体は、特に、第１のミラーの導電性部分に物理的に直接接触していることができる。
少なくとも一実施形態によれば、本オプトエレクトロニクス半導体チップは、ｎ型導電領域と、ｐ型導電領域と、ｎ型導電領域とｐ型導電領域との間に配置されている活性領域と、を有する半導体ボディ、を備えている。本オプトエレクトロニクス半導体チップは、第１の金属層を含む第１のミラーと、第２の金属層を含むｐ−メタライズ部とをさらに備えており、本半導体チップの動作時、第１のミラーはｐ型導電領域と同じ電位にない。本オプトエレクトロニクス半導体チップの動作時、ｐ−メタライズ部はｐ型導電領域と同じ電位を有する。第１のミラーは、少なくとも１つの開口部を有し、この開口部を通じてｐ−メタライズ部がｐ型導電領域に導電接続されている。
本明細書に記載されているオプトエレクトロニクス半導体チップは、特に、以下の考察に基づいている。オプトエレクトロニクス半導体チップ（例えば発光ダイオードチップ）の場合、金属層を有するミラーを使用することが可能である。金属層は、半導体ボディのできる限り近くに配置されており、かつ、好ましくは半導体チップにおいて生成される電磁放射に対する高い反射率を有する材料を含むことが有利である。この材料は、電界中で、特に湿気に接触したときにイオンを形成する傾向にある材料であることがあり、これらのイオンが電界中で移動する傾向にある。特に、陽イオンは移動する傾向にあり、したがって電気的分路の原因となることがあり、電気的分路は部品の効率を低下させる、あるいは部品の故障につながる。
本明細書に記載されている半導体チップは、特に、金属層を備えた第１のミラーが、ｐ型導電領域の電位に一致しない電位に設定されるという着想を利用する。第１のミラーの第１の金属層の材料は、ｐ型導電領域と異なる電位にあるとき、移動の傾向が大きく低下するため、湿気による影響が大幅に小さい。
この配置構造によって、陽イオンが形成される危険性を減少させることができ、これによってオプトエレクトロニクス半導体チップの信頼性が改善し、耐湿性が改善され、これは有利である。これに加えて、陽イオンが形成される危険性が減少するため、第１のミラーを半導体ボディの特に近くに配置することができ、その結果として、半導体チップにおいて生成される電磁放射を効率的に反射させた後に取り出すことができる。
少なくとも一実施形態によれば、本オプトエレクトロニクス半導体チップの第１のミラーは、ｎ型導電領域と同じ電位にある。すなわち、第１のミラーとｎ型導電領域との間の電位差は、第１のミラーとｎ型導電領域との間の接触抵抗のみによって生じる。この場合、第１のミラーの導電性部分（特に、第１の金属層）を、第１のビアを介して半導体ボディのｎ型導電領域に導通状態に接続し、かつ物理的に直接接触させることができる。第１のビアは、半導体ボディを少なくとも部分的に貫いている。特に、ｐ型導電領域と活性領域が第１のビアによって貫かれている。第１のビアは、半導体ボディの主延在面に平行に、例えば円形、楕円形、または多角形の輪郭を有する。
半導体ボディのｎ型導電領域には、第１のミラーを介して導通状態に接触して動作させることができる。第１の金属層がｎ型導電領域と同じ電位にあることによって、陽イオンが形成される危険性が大幅に減少し、これは有利である。
少なくとも一実施形態によれば、第１の金属層は、次の元素、すなわち、Ａｇ（銀）、Ａｌ（アルミニウム）、Ｒｈ（ロジウム）、Ａｕ（金）、のうちの１種類またはこれらの組合せを含む、またはこのような元素もしくはその組合せからなる。上に挙げた元素は、第１の金属層中に化合物として存在する、または元素の形で存在することができる。ロジウムの第１の金属層は、都合よく特に不活性であり、したがって高い化学的安定性を有する。第１の金属層は銀によって形成されていることが好ましく、銀は、可視波長範囲（特に、青色光の波長範囲）の光に対する特に高い反射率を有利に有する。驚くべきことに、銀は、ｎ型導電領域と同じ電位にあるとき、陽イオンを形成する傾向にないことが示され、したがって陽イオンが移動する危険性が小さい。
少なくとも一実施形態によれば、活性領域の側の第１のミラーの表面部分は、活性領域の側のｐ−メタライズ部の表面部分より大きい。活性領域の側の第１のミラーの表面部分またはｐ−メタライズ部の表面部分は、特に、活性領域の主延在面に平行に延びていることができる。さらには、第１のミラーの一部またはｐ−メタライズ部の一部が、活性領域を貫いていることができる。すなわち活性領域は、第１のミラーまたはｐ−メタライズ部が通る開口部を有することができる。
第１のミラーは、活性領域において生成される電磁放射に対する特に高い反射率を有する。したがって、活性領域の側の第１のミラーの大きな表面部分によって、活性領域において生成される電磁放射が特に効率的に反射され、これは有利である。
少なくとも一実施形態によれば、第１のミラーは、ｐ−メタライズ部の反射率より高い反射率を有する。特に、活性領域の側の第１のミラーの面は、活性領域の側のｐ−メタライズ部の面より高い反射率を有する。例えば、第１の金属層を、第２の金属層の材料より高い反射率を有する材料から形成することができる。第１のミラーの高い反射率によって、オプトエレクトロニクス半導体チップの効率が改善され、これは有利である。この場合、第１の金属層を、電界中で移動する傾向が高い材料によって形成することが可能である。例えば、第１の金属層は銀またはアルミニウムからなる。この場合、ｐ−メタライズ部の第２の金属層は、電界中で移動する傾向が低いロジウムなどの金属によって形成される。
少なくとも一実施形態によれば、第１のミラーの主延在面は、半導体ボディとｐ−メタライズ部との間に配置されている。
言い換えれば、第１のミラーは、その全体または大部分が、ｐ−メタライズ部と半導体ボディとの間に配置されている。「大部分が」とは、第１のミラーの材料の少なくとも５０％、好ましくは少なくとも６５％、例えば少なくとも８０％が、ｐ−メタライズ部と半導体ボディとの間に配置されていることを意味する。第１のミラーの主延在面と、半導体ボディと、ｐ−メタライズ部のこの配置構造によって、生成された光のより多くの部分が、ｐ−メタライズ部よりも第１のミラーに当たり、これは有利である。特に、生成された光の少なくとも２５％、好ましくは少なくとも３０％、例えば少なくとも４０％が、第１のミラーに当たる。第１のミラーが、生成される光に対する特に高い反射率を有するため、この配置構造は、本部品の特に高い効率につながる。
少なくとも一実施形態によれば、第１のミラーが開口部を有し、ｐ−メタライズ部が、少なくとも部分的に、第１のミラーのこの開口部の中に配置されている。第１のミラーの開口部は、半導体ボディの側の面から、半導体ボディとは反対側の面の方向に、ミラーを完全に貫いている。この開口部の中に少なくとも第２の金属層が配置されている。第１のミラーの導電性部分は、開口部の領域におけるｐ−メタライズ部の導電性部分に直接接触していない。開口部の領域には、横方向において第１のミラーの導電性部分とｐ−メタライズ部の導電性部分との間に誘電体（すなわち電気絶縁材料）が配置されている。
第１のミラーにおける開口部と、開口部の中に配置されている材料は、例えば第２のビアを形成しており、この第２のビアによって、ｐ型導電領域とｐ−メタライズ部とが導電接続されている。第１のミラーにおける開口部は、第１のミラーの主延在面において、例えば円形、楕円形、または多角形の輪郭を有する。この場合にｐ−メタライズ部は、第１のミラーの開口部の中で、第１のミラーの主延在面に平行に円形、楕円形、または多角形の輪郭を有し、第２の金属層の輪郭の横方向範囲（例えば半径）は、第１の金属層における開口部の輪郭の横方向範囲より小さい。第１のミラーにおける開口部を通じて、ｐ型導電領域と第２の金属層とが互いに導電接続されている。
半導体チップにおいては、特に、第１のビアの数が第２のビアの数より小さい。例えば、第２のビアの数は、第１のビアの数の３倍〜５倍多い。生成された電磁放射は、第１のミラーの開口部の領域内のｐ−メタライズ部に当たり、これは有利である。したがって、第２のビアの領域においても電磁放射が反射され、これにより半導体チップの効率が高まる。
少なくとも一実施形態によれば、第１の金属層は、活性領域の側の面において、第１の誘電体によって覆われている。第１の誘電体は、第１の金属層に物理的に直接接触しており、第１の金属層を、活性領域の側の表面において、少なくとも部分的に（特に、半導体ボディとの接触面まで完全に）覆っている。さらに、第１の誘電体は、第１の金属層のさらなる面を覆っていることができる。
第１の誘電体は、４５０ｎｍの波長において最大で１．５の屈折率を有する低屈折率材料（例えば酸化シリコン（ＳｉＯ２））である。全反射の臨界角より大きい角度で第１の誘電体に入射する電磁放射は、極めて小さい損失で反射される。全反射の臨界角より小さい角度で第１の誘電体に入射する電磁放射のみが、第１の金属層に当たる。
これに代えて、複数の異なる層からブラッグミラーが形成されるように、第１の誘電体を、異なる屈折率を有する複数の層から形成することができる。この場合、例えば、一方の層が二酸化シリコンを含み、他方の層が二酸化チタンを含む。
同様に、第２の金属層を、活性領域の側の面において、少なくとも部分的に第２の誘電体によって覆うことができる。第２の誘電体は、第２の金属層に物理的に直接接触しており、第２の金属層を、活性領域の側の面において、少なくとも部分的に（特に、半導体ボディとの接触面を除いて）覆っている。さらに、第２の誘電体は、第２の金属層のさらなる面を覆っていることができる。第２の誘電体は、低い屈折率を有する材料（例えば酸化シリコン（ＳｉＯ２））とすることができる。
第２の誘電体は、異なる屈折率を有する異なる材料のいくつかの層からなることができ、したがってブラッグミラーを形成する。
第１の誘電体は、部分的に第２の金属層に物理的に直接接触していることができる。第２の誘電体は、部分的に第１の金属層に物理的に直接接触していることができる。特に、第１のミラーを貫いているビアまたはｐ−メタライズ部の領域において、第１のミラーの導電性部分が、第２の誘電体（特に、ｐ−メタライズ層（p-metallization layer））に物理的に直接接触していることができる。第１のミラーを貫いているビアまたはｐ−メタライズ部の領域において、ｐ−メタライズ部の導電性部分が第１の誘電体に物理的に直接接触していることができる。この場合、第１の誘電体または第２の誘電体は、第１の金属層と第２の金属層との間の電気絶縁層の役割を果たす。
これに加えて、第１の誘電体および第２の誘電体は、特に高い気密性を有することができる。したがって、第１の誘電体または第２の誘電体が第１の金属層または第２の金属層を覆っている領域においては、第１の金属層または第２の金属層への湿気の侵入が減少する。特に、電界中の移動の影響を受けやすい材料（例えば銀（Ａｇ）またはアルミニウム（Ａｌ））を使用して第１の金属層および／または第２の金属層を形成することが、第１の誘電体および／または第２の誘電体によって可能になる。
第１のミラーおよび／またはｐ−メタライズ部の反射率を、第１の誘電体および／または第２の誘電体によって高めることができ、これは有利である。金属ミラー（特にｐ−メタライズ部）の手前に、低屈折率の誘電体（例えば酸化シリコン）が配置されている場合、これによって電磁放射が大きい入射角のときに全反射され、誘電体の裏側に位置する金属ミラーとの組合せにおいて有利であり得る。誘電体が、複数の異なる誘電体の積層体として形成されてブラッグミラーを形成している場合、第１のミラーおよび／またはｐ−メタライズ部の反射率をさらに高めることができる。これに加えてブラッグミラーは、第１のミラーおよび／または第２のミラーに小さい角度で入射する電磁放射に対する高い反射率を有利に有する。
少なくとも一実施形態によれば、第１のミラーは、横方向において半導体ボディを超えて突き出している。第１のミラーは、半導体ボディの主延在面に実質的に平行に延びている。半導体ボディの成長方向には、第１のミラーは少なくとも部分的に半導体ボディによって覆われていない。特に、第１の金属層は、第１のミラーの主延在面に垂直な方向には半導体ボディによって完全に覆われていない。
第１の金属層が半導体ボディによって覆われていない領域においては、第１の金属層に湿気が侵入する高い危険性が存在する。第１の金属層は、陽イオン（特にＡｇ＋イオン）を形成する傾向にはなく、したがって、半導体ボディによって覆われていない領域にも第１の金属層を配置することができ、これは有利である。結果として、反射性の表面が増大し、オプトエレクトロニクス半導体チップの効率が改善される。一例として、反射性の表面は、半導体ボディの主延在面に平行な半導体ボディの表面より５％〜１０％大きい。
例えば、薄膜ＬＥＤは、少なくとも１つの第１のコンタクト構造を有することができ、この第１のコンタクト構造には、半導体ボディの側のオプトエレクトロニクス半導体チップの面からアクセスすることができ、第１のコンタクト構造は横方向において半導体ボディの隣に配置されている。この場合、第１の金属層は、横方向において半導体ボディを超えて突き出していることができる。したがって、第１のコンタクト構造（第１の金属層によってｎ型導電領域に導電接続されている）を、第１の金属層に直接接続することができる。この配置構造によって、第１のコンタクト構造を第１の金属層に電気的に接続する目的でさらなる導電性構造が必要なく、これは有利である。
第１のミラーがｎ型導電領域に電気的に接触していることにより、第１のミラーの表面部分を増大させ得ることが判明した。銀（Ａｇ）によって形成されているミラーを半導体積層体によって完全に覆う必要がなく、なぜならＡｇ＋イオンが形成される危険性が減少しているためである。このことが特に可能であるのは、半導体チップの動作時に第１のミラーがｐ型導電領域と同じ電位にないためである。
第１のミラーの表面がより大きいことによって、オプトエレクトロニクス半導体チップの反射率が高まり、これはオプトエレクトロニクス半導体チップの効率に対してプラスに影響する。
少なくとも一実施形態によれば、ｐ−メタライズ部は、少なくとも部分的に、第１のミラーと同じ材料から形成されている。特に、第２の金属層は、部分的に、第１の金属層と同じ材料から形成されている。第２の金属層は、個別の工程ステップにおいて堆積される複数の金属材料を含むことができる。この場合、第２の金属層の１つの金属材料を、第１の金属層の少なくとも一部と同じ工程ステップにおいて堆積させることができる。特に、第２の金属層のうち、第２のビアの領域において第１の金属層の開口部の中に配置されている部分は、第１の金属層と同じ材料から形成されている。同じ材料から形成されている、第１のミラーの金属層とｐ−メタライズ部は、互いに導電接続されていない。
例えば、第１の金属層と第２の金属層は、凹部によって互いに隔てられており、この凹部は、主延在面に平行に環状の輪郭または枠状の輪郭を有し、電気絶縁材料によって満たされている。電気絶縁材料は、特に、第１の誘電体および／または第２の誘電体によって形成することができる。
第１の金属層は、局部的に第２の金属層の機能を担うため、第１の誘電体および第２の誘電体における凹部の形成を、２つの個別の工程ステップにおいて有利に行うことができる。結果として、第１の誘電体および第２の誘電体に要求されるエッチング深さが減少する。したがってエッチング工程の同じアスペクト比を使用して、横方向におけるサイズが減少した凹部を達成することが可能である。
少なくとも一実施形態によれば、第１のミラーおよびｎ型導電領域は、第３のビアによって互いに導電接続されており、この場合、第３のビアは、半導体ボディの主延在面に垂直に、または横切るように、半導体ボディを完全に貫いている。
第３のビアは、ｐ型領域、ｎ型領域、および活性領域を完全に貫いている。この場合、第３のビアホール（第１のミラーの側の半導体ボディの面を、第１のミラーとは反対側の半導体ボディの面に結合している）の側面は、電気絶縁材料によって完全に覆われている。第３のビアに導電性材料が配置されており、この場合、導電性材料は、第３のビアの側面に物理的に直接接触していない。導電性材料は、ｎ型導電領域と第１のミラーとを互いに導通状態に接続している。この場合、ｎ型導電領域は、第１のミラーとは反対側の活性領域の面に配置されている。第１のミラーは、第１のミラーとは反対側のｎ型導電領域の面に、導電性材料を介して導電接続されている。
少なくとも一実施形態によれば、ｐ−メタライズ部は第４のビアを有し、この第４のビアを導電性の第１のコンタクト構造が貫いている。この場合、第１のコンタクト構造は、第１のミラーに導電接続されている。ｐ−メタライズ部における第４のビアは、ｐ−メタライズ部の主延在面に平行に、円形、楕円形、または多角形の輪郭を有することができる。第１のコンタクト構造（ｐ−メタライズ部の開口部の中を導かれている）は、第１のミラーに導電接続されており、したがって、第１のコンタクト構造によって第１の金属層に電気的に接触することができる。すなわち第１のコンタクト構造は、外側に露出した表面を有することができ、この表面を通じて第１の金属層に電気的に接触することができる。第１のコンタクト構造は、例えば金属（特に金）、またははんだから形成することができる。
第１のコンタクト構造は、すべての側面において、第４のビアの領域における誘電体によって囲まれており、したがって、第１のコンタクト構造と第２の金属層との間に物理的な直接接触は存在しない。
特に、第４のビアによってフリップチップ構造が可能となり、フリップチップ構造では、ｎ型導電領域のための第１のコンタクト構造と、ｐ型導電領域のための第２のコンタクト構造とが、発光面とは反対側の裏面に配置される。
第１の金属層は、外側に露出した表面を有さず、これによって第１の金属層が、環境の影響に対して特に良好に保護され、これにより半導体チップの信頼性が改善され、これは有利である。
少なくとも一実施形態によれば、活性領域は、横方向において第１のミラーによって完全に囲まれている。例えば、第１の金属層によって形成されている第１のビアが、横方向において活性領域を完全に囲むことができる。特に、第１のビアは、半導体ボディの主延在面に平行に、格子状の構造を有することができる。すなわち第１のビアは、半導体チップの活性領域を複数の部分領域（ピクセルとも称する）に分割しており、これらの部分領域それぞれが横方向において第１の金属層によって完全に囲まれている。同様に、ｐ型導電領域は、第１のビアによって、複数の部分領域に分割されており、これらの部分領域それぞれが横方向において第１の金属層によって完全に囲まれている。
例えば、ｎ型導電領域に第１の金属層によって電気的に接触することができ、第１の金属層は、物理的に直接接触していない複数の活性領域に導電接続されている。活性領域を互いに個別に動作させることができるように、個々の活性領域のｐ型導電領域に個別に接触して通電することができる。半導体チップの第１のコンタクト構造および第２のコンタクト構造の総数は、個別に制御可能な活性領域の総数より少なくとも１つ多い。第１のコンタクト構造および第２のコンタクト構造は、個々のピクセルを駆動する駆動回路に電気的に結合されている。特に、個別に制御可能なピクセルを有するオプトエレクトロニクス半導体チップにおいては、成長基板を除去することができる。これによりピクセル間のコントラストが高まり、これは有利である。
活性領域が横方向において第１のミラーによって完全に囲まれている場合、半導体チップから横方向に出射する電磁放射の割合が減少し、これは有利である。さらなる利点として、第１のビアを格子状に配置することによって、個別に動作可能な活性領域を有するピクセル化された半導体チップが可能になる。
少なくとも一実施形態によれば、第１の金属層は、すべての面において電気絶縁材料によって覆われている。この場合、第１のミラーは、電気絶縁材料のみに物理的に直接接触している。すなわち第１の金属層は、ｎ型導電領域またはｐ型導電領域に電気的に接続されていない。
第１の金属層は、第１の誘電体および／または第２の誘電体のみに物理的に直接接触していることができる。すなわち、第１の金属層の外面全体が、第１の誘電体および／または第２の誘電体によって完全に覆われている。特に、第１の金属層は、活性領域の側の面において第１の誘電体に直接接触しており、活性領域とは反対側の面において第１の誘電体および／または第２の誘電体に直接接触している。この実施形態においては、第１の金属層が特に良好に封止され、したがって第１のミラーの材料が湿気から保護され、これは有利である。
少なくとも一実施形態によれば、第２の金属層は銀を含まない。第２の金属層は、例えばロジウム（Ｒｈ）および／またはアルミニウム（Ａｌ）を含む。特に、第２の金属層は、化学的に不活性である材料のみを含み、したがってイオンが形成される危険性が減少する。
半導体チップの動作時、ｐ型導電領域とｐ−メタライズ部は同じ電位にあることができる。経験によると、第２の金属層が銀を含むときには、半導体チップの動作時にＡｇ＋イオンが形成されうることが示されている。Ａｇ＋イオンはエレクトロマイグレーションの傾向にあり、エレクトロマイグレーションは半導体チップにおける分路の原因となりうる。ｐ型導電領域と同じ電位にある金属材料に銀が含まれないときには、半導体チップは湿気に対して特に堅牢であり、高い信頼性で動作する。
以下では、ここまでに記載したオプトエレクトロニクス半導体チップについて、例示的な実施形態および関連する図面に基づいてさらに詳しく説明する。
本明細書に記載されているオプトエレクトロニクス半導体チップの例示的な実施形態を概略断面図で示している。 本明細書に記載されているオプトエレクトロニクス半導体チップの例示的な実施形態を概略断面図で示している。 本明細書に記載されているオプトエレクトロニクス半導体チップの例示的な実施形態を概略断面図で示している。 本明細書に記載されているオプトエレクトロニクス半導体チップの例示的な実施形態を概略断面図で示している。 本明細書に記載されているオプトエレクトロニクス半導体チップの例示的な実施形態を概略断面図で示している。 本明細書に記載されているオプトエレクトロニクス半導体チップの例示的な実施形態を概略断面図で示している。 本明細書に記載されているオプトエレクトロニクス半導体チップの例示的な実施形態を概略断面図で示している。 本明細書に記載されているオプトエレクトロニクス半導体チップの例示的な実施形態を概略断面図で示している。 本明細書に記載されているオプトエレクトロニクス半導体チップの例示的な実施形態を概略断面図で示している。
同じ要素、類似する要素、または等価の要素には、図面において同じ参照数字を付してある。図面と、図面に示した要素の互いの比率は、正しい縮尺ではないものとみなされたい。むしろ、図を見やすくする、または深く理解できるようにする目的で、個々の要素を、誇張した大きさで示してあることがある。
図１Ａは、第１の例示的な実施形態に係る、本明細書に記載されているオプトエレクトロニクス半導体チップ１の概略断面図を示している。オプトエレクトロニクス半導体チップ１は、半導体ボディ３０を備えている。半導体ボディ３０は、ｎ型導電領域３０１と、ｐ型導電領域３０２と、活性領域３０３とを備えている。図示したｎ型導電領域３０１は、ｎ型にドープされた窒化物化合物半導体材料からなる。図示したｐ型導電領域３０２は、ｐ型窒化物化合物半導体材料から形成されている。ｎ型導電領域とｐ型導電領域との間に、活性領域３０３が配置されている。活性領域３０３は、半導体チップ１の通常の動作時に、可視波長範囲の電磁放射を生成するように構成されている。
さらに、オプトエレクトロニクス半導体チップ１は、第１のミラー１０およびｐ−メタライズ部２０を備えている。第１のミラー１０は、第１の金属層１０１および第１の誘電体１０２を備えている。第１のミラー１０の第１の金属層１０１は、例えば、銀、アルミニウム、またはロジウムを含む。特に、第１の金属層１０１は銀からなる。活性領域の側の第１の金属層１０１の面に、第１の誘電体１０２が配置されている。第１の誘電体１０２は、湿気に対する特に低い浸透性を有し、例えば酸化シリコン（ＳｉＯ２）から形成することができる。これに加えて、オプトエレクトロニクス半導体チップ１は、ｐ−メタライズ部２０を備えており、ｐ−メタライズ部２０は第２の金属層２０１を備えている、または第２の金属層２０１からなる。ｐ−メタライズ部に隣接して、第２の誘電体２０２が配置されており、第２の誘電体２０２は、特に、ｐ−メタライズ部と一緒に第２のミラーを形成することができる。
第２の金属層２０１は、例えば、ロジウムまたはアルミニウムから形成されている。第２の誘電体は、湿気に対する特に低い浸透性を有し、例えば、酸化シリコン、窒化珪素、または二酸化アルミニウムから形成されている。第１のミラー１０およびｐ−メタライズ部２０の両方は、製造公差の範囲内で半導体ボディ３０の主延在面に平行に延びている。第１のミラー１０は、活性領域３０３とは反対のｐ型導電領域３０２の側に配置されている。ｐ−メタライズ部２０は、半導体ボディ３０とは反対の第１のミラー１０の側に配置されている。第１の金属層１０１と第２の金属層２０１は、互いに電気的に直接接続されていない。第１の誘電体１０２は、第２の金属層２０１および／または第２の誘電体２０２に物理的に直接接触していることができる。第２の誘電体２０２は、第１の誘電体１０２および／または第１の金属層１０１に物理的に直接接触していることができる。
半導体ボディ３０は第１のビア６１を有し、第１のビア６１によって第１の金属層１０１がｎ型導電領域３０１に導通状態に接続されている。第１のビア６１は、半導体ボディ３０の主延在面に平行に円形の輪郭を有する。特に、ｎ型導電領域３０１と第１の金属層１０１との間の第１のビア６１の導電接続部は、第１の金属層１０１と同じ材料から形成することができる。これに加えて、第１の金属層１０１とｎ型導電領域３０１の接触領域に、さらなる導電性材料を配置することができる。第１の金属層１０１は、第１の誘電体１０２によって、半導体ボディ３０のｐ型導電領域３０２および活性領域３０３から電気的に絶縁されている。
これに加えて、ｐ−メタライズ部２０は、第２のビア６２によってｐ型導電領域３０２に導電接続されている。すなわち、第１のミラー１０は少なくとも１つの開口部を有し、この開口部を通じてｐ−メタライズ部２０が半導体ボディ３０のｐ型導電領域３０２に導電接続されている。ｐ型導電領域３０２と第２の金属層２０１との間の導電接続部は、特に、第２の金属層２０１の材料から形成することができる。
第２の金属層２０１とｐ型導電領域３０２との間の接触領域には、第２の電流拡散層４３２が配置されている。第２の電流拡散層４３２は、半導体ボディ３０の主延在面に平行に、高い横方向導電率を特徴とする。第２の電流拡散層４３２は、特に、透明導電性酸化物（例えばＩＴＯ）などの透明材料から形成されており、透明導電性酸化物は、活性領域３０３において生成される電磁放射の吸収または反射が特に小さい。第２のビア６２は、第１のミラー１０の主延在面に沿って例えば円形の輪郭を有する。
ｐ−メタライズ部２０は、はんだ層４０に物理的に直接接触している。はんだ層４０は、ｐ−メタライズ部を、第１のミラーとは反対側の面において完全に覆っている。はんだ層４０は、第２の金属層２０１に電気的に接触する役割と、第２の金属層２０１を封止する役割の両方を果たす。特に、はんだ層４０は、湿気に対する特に低い浸透性を有する。ｐ−メタライズ部２０とは反対側のはんだ層４０の面に、キャリア４１が配置されている。キャリア４１は、はんだ層４０に物理的に直接接触している。キャリア４１は、オプトエレクトロニクス半導体チップに少なくとも部分的に機械的安定性をもたらす。半導体ボディ３０のｐ型導電領域３０２は、キャリア４１によって導通状態に接触されている。すなわち半導体チップ１の動作時、キャリア４１はｐ型導電領域３０２と実質的に同じ電位にある。キャリアは、例えばシリコン、ゲルマニウム、または金属によって形成することができる。
第１のミラー１０とｐ−メタライズ部２０との間の領域に、導電性の第１の電流拡散層４３１を配置することができる。導電性の第１の電流拡散層４３１は、特に、第１の金属層１０１および第１のコンタクト構造４２１に物理的に直接接触している。第１の金属層１０１には、第１のコンタクト構造４２１によって外側から導通状態に接触可能である。第１のコンタクト構造４２１は、例えば金属（特に金）から形成されている。オプトエレクトロニクス半導体チップ１の動作時、半導体ボディ３０は、第１のコンタクト構造４２１およびはんだ層４０によって接触されて動作する。
図１Ａに示した実施形態においては、第１の金属層１０１は、半導体ボディ３０の主延在方向に垂直な方向には、半導体ボディ３０によって完全には覆われていない。すなわち第１の金属層１０１は、少なくとも１つの横方向において半導体ボディ３０を超えて突き出している。
図１Ｂは、第２の例示的な実施形態に係る、本明細書に記載されているオプトエレクトロニクス半導体チップ１の概略断面図を示している。この第２の実施形態は、第１の実施形態（図１Ａを参照）と比較して、第１の金属層１０１に直接接触している第１の電流拡散層４３１の代替形態を示している。この場合、第１の電流拡散層４３１は、垂直方向において半導体ボディ３０が第１の電流拡散層４３１と完全には重ならないように配置されている。したがって第１の金属層１０１の厚さが、第１の実施形態と比較して増しており、これにより第１の金属層１０１における横方向導電率が高まる。
図１Ｃは、第３の例示的な実施形態に係る、本明細書に記載されているオプトエレクトロニクス半導体チップの概略断面図を示している。第２の例示的な実施形態（図１Ｂを参照）とは異なり、第３の例示的な実施形態においては、第１のコンタクト構造４２１と第１の金属層との間に第１の電流拡散層４３１が配置されていない。この場合、第１の金属層は、すべての横方向において半導体ボディを超えて突き出している。
図２は、第４の例示的な実施形態に係る、本明細書に記載されているオプトエレクトロニクス半導体チップ１の概略断面図を示している。第４の実施形態は、第２のビア６２の構造において第１の実施形態と異なり、第２のビア６２は、第２の金属層２０１と、ｐ型導電領域３０２に配置されている第２の電流拡散層４３２とを導電接続している。第１の金属層１０１は、第２のビア６２の領域において凹部を有し、この凹部は、第１の金属層１０１の主延在方向に平行に環状の輪郭を有する。凹部は、第１の金属層１０１の主延在方向に垂直に、第１の金属層１０１を完全に貫いている。環状の凹部の中央に導電性材料が配置されており、この導電性材料は、第１の金属層と同じ材料からなる。環状の凹部の中央に配置されている材料は、第２の金属層２０１と第２の電流拡散層４３２とに物理的に直接接触している。環状の凹部の中央に配置されている材料は、特に、形成されている第１の金属層と同じ材料からなり、同じ工程ステップにおいて堆積されたものである。
この導電性材料は、環状の凹部による自己調整プロセス（self-adjusting process）において第２のビア６２の中央に配置されており、これは有利である。すなわち、第１の金属層１０１に対する、横方向における第２の金属層２０１の位置決め精度の許容差が、第１の実施形態（図１Ａを参照）より大きい。結果として、半導体チップの製造工程が簡略化される。
図３は、第５の例示的な実施形態に係る、本明細書に記載されているオプトエレクトロニクス半導体チップ１の概略断面図を示している。この第５の実施形態は、キャリア４１を備えたオプトエレクトロニクス半導体チップ１を示している。キャリア４１には、主面に第２の金属層２０１が配置されている。第２の金属層２０１は、はんだ材料、金、ロジウム、アルミニウム、または銀から形成することができる。キャリア４１とは反対側の第２の金属層２０１の面には、第２の誘電体２０２が配置されている。第２の誘電体２０２は、第２の金属層２０１に物理的に直接接触している。
第２の金属層２０１とは反対側の第２の誘電体２０２の面には、第１の金属層１０１が配置されている。第１の金属層１０１は、アルミニウムまたは銀から形成されている。第２の誘電体２０２とは反対側の第１の金属層１０１の面には、第１の誘電体１０２が配置されている。第１の誘電体１０２は、第１の金属層１０１を、第２の金属層２０１とは反対側の面において覆っている。
第１の誘電体１０２は、例えば酸化シリコンから形成することができる。第１の金属層１０１とは反対側の第１の誘電体１０２の面には、半導体ボディ３０が配置されている。半導体ボディ３０は、ｎ型導電領域３０１と、ｐ型導電領域３０２と、活性領域３０３とを備えている。半導体ボディ３０の主延在面は、キャリア４１の主延在面に平行に延びている。活性領域３０３はｎ型導電領域３０１とｐ型導電領域３０２との間に位置しており、この場合、ｐ型導電領域３０２は第１の誘電体１０２に物理的に直接接触している。
半導体ボディ３０は第３のビア６３を有し、第３のビア６３は、半導体ボディ３０の主延在面に直角な垂直方向に、半導体ボディ３０を完全に貫いている。さらに第３のビア６３は、垂直方向に第１の誘電体１０２も完全に貫いている。第３のビア６３は、第１の金属層１０１を半導体ボディ３０のｎ型導電領域３０１に導電接続している。第３のビア６３は、半導体ボディ３０の主延在面において円形の輪郭を有することが好ましい。
第３のビア６３の側面は、キャリア４１とは反対側の半導体ボディ３０の面を、キャリア４１の側の半導体ボディ３０の面に結合している面である。これらの側面は、電気絶縁材料によって被覆されている。第３のビア６３の領域には導電性材料が配置されており、この導電性材料は、第１の金属層１０１とｎ型導電領域３０１を導通状態に接続している。この場合、導電性材料は、第３のビア６３の側面に物理的に直接接触していない。すなわち側面は、電気絶縁材料にのみ直接接触している。
この第５の例示的な実施形態（図３を参照）によれば、オプトエレクトロニクス半導体チップは第２のビア６２を有する。第２のビア６２は、第１の誘電体１０２と、第１の金属層１０１と、第２の誘電体２０２とを、垂直に貫いている。第２のビア６２は、導電性材料から形成されており、ｐ型導電領域３０２を第２の金属層２０１に電気的に接続している。第２のビア６２は、キャリア４１の主延在面に平行に、円形の輪郭を有する。第２のビア６２の導電性材料は、例えば、ロジウム、金、アルミニウム、または銀を含むことができる。特に、第２のビア６２の導電性材料は、白金、金、またはインジウムスズ酸化物を含むことができる。
さらに、第５の例示的な実施形態に係るオプトエレクトロニクス半導体チップは、第１のコンタクト構造４２１を有する。第１のコンタクト構造４２１は、外側に露出した表面を有し、第１の金属層１０１に導電接続されている。オプトエレクトロニクス半導体チップ１の動作時、第１のコンタクト構造４２１およびキャリア４１を介して半導体ボディに電気的に接触して通電する。
これに加えて、半導体ボディ３０の表面のうち、第３のビア６３によって形成されていないかまたは第２のビア６２もしくは第１の誘電体１０２に直接接触していない表面は、第３の誘電体４０２によって覆われている。第３の誘電体４０２は、湿気などの環境の影響から半導体ボディ３０を保護し、これは有利である。
図４は、第６の例示的な実施形態に係る、本明細書に記載されているオプトエレクトロニクス半導体チップ１の概略断面図を示している。オプトエレクトロニクス半導体チップ１はキャリア４１を備えており、キャリア４１の表面に半導体ボディ３０が配置されている。キャリア４１は、特に、半導体ボディ３０が上にエピタキシャル成長している成長基板とすることができる。半導体ボディ３０は、ｎ型導電領域３０１と、ｐ型導電領域３０２と、活性領域３０３とを備えている。ｎ型導電領域３０１は、キャリア４１の主面に配置されており、このｎ型導電領域とキャリアは物理的に直接接触している。キャリアとは反対側のｎ型導電領域３０１の面に活性領域３０３が配置されており、ｎ型導電領域３０１とは反対側の活性領域３０３の面にｐ型導電領域３０２が配置されている。活性領域３０３とは反対側のｐ型導電領域３０２の面には、第２の電流拡散層４３２が配置されており、第２の電流拡散層４３２を通じて半導体ボディのｐ型導電領域３０２が電気的に接触される。
キャリア４１とは反対側の半導体ボディ３０の面には、第１のミラー１０が配置されている。第１のミラー１０は、第１の金属層１０１および第１の誘電体１０２を備えている。第１の金属層１０１は、ｎ型導電領域３０１に導電接続されている。この場合、第１の金属層１０１は、ｎ型導電領域３０１に物理的に直接接触している。第１のビア６１の領域においては、第１の金属層１０１とｎ型導電領域３０１との間の接触領域に、さらなる導電性材料５０が配置されている。さらなる導電性材料５０は、例えば透明導電性酸化物（特にインジウムスズ酸化物）である。さらなる導電性材料５０は、第１の金属層１０１とｎ型導電領域３０１との間の電気的接触抵抗を下げ、これは有利である。
第２の電流拡散層４３２と、ｐ型導電領域３０２と、活性領域３０３は、その主延在方向に対して角度をなして、第１のビア６１によって完全に貫かれている。第１のビア６１の側面は、第１の誘電体１０２によって完全に覆われている。第１の金属層１０１は、第１のビア６１によってｎ型導電領域３０１に導電接続されている。ｎ型導電領域３０１を第１の金属層１０１に導電接続している材料は、第１の金属層１０１の材料と同じ材料である。
ｎ型導電領域３０１は、横方向において活性領域３０３およびｐ型導電領域３０２を超えて突き出している。この場合、ｐ型導電領域３０２の側面と活性領域３０３の側面に、第１の金属層１０１および第１の誘電体１０２が配置されている。したがって第１のビア６１の外側のさらなる領域において、第１の金属層１０１がｎ型導電領域３０１に追加的に導電接続されている。すなわち第１のミラー１０は、横方向においてｐ型導電領域３０２および活性領域３０３を超えて突き出している。この場合、活性領域３０３の側の第１の金属層１０１のすべての面が、第１の誘電体１０２によって覆われている。特に、活性領域３０３は、横方向において第１のミラー１０によって完全に囲まれており、第１の金属層１０１は、ｎ型導電領域３０１と同じ電位にある。
半導体ボディ３０とは反対の第１のミラー１０の側には、ｐ−メタライズ部２０が配置されている。ｐ−メタライズ部２０は、第２の金属層２０１を含む。さらには、第２の誘電体２０２をｐ−メタライズ部に接触した状態で配置することができる。第２の誘電体２０２は、第１の金属層１０１に物理的に直接接触している。ｐ−メタライズ部２０の主延在面は、第１のミラー１０の主延在面および半導体ボディ３０の主延在面に実質的に平行に延びている。
第１のミラー１０は第２のビア６２を有し、第２のビア６２は、第１のミラー１０を垂直方向に完全に貫いている。第２のビア６２によって、第２の金属層２０１が第２の電流拡散層４３２に導電接続されている。第２の金属層２０１と第２の電流拡散層４３２との間の導電接続部は、第２の金属層２０１と同じ材料から形成することができる。第２の金属層２０１と第２の電流拡散層４３２との間の導電接続部の側面は、第１の誘電体１０２と第２の誘電体２０２をそれぞれ完全に貫いている。ｐ型導電領域３０２は第２の金属層２０１によって導通状態に接触されており、ｎ型導電領域３０１は第１の金属層１０１によって導通状態に接触されており、したがって、第１の金属層１０１および第２の金属層２０１を介して半導体ボディ３０に通電することができる。第１の金属層１０１と第２の金属層２０１は、互いに電気的に直接接続されていない。
ｎ型導電領域３０１の横方向導電率は、第２の電流拡散層４３２の横方向導電率より大きくすることができる。動作時、活性領域３０３における電流密度が一様であることが有利である。多数の第２のビア６２によって、活性領域３０３への一様な電流注入が可能である。特に、第２のビア６２の数は、第１のビア６１の数より大きい。
第１のミラーとは反対側のｐ−メタライズ部２０の面には、第３の誘電体４０２が配置されている。第３の誘電体４０２は、半導体ボディ３０とは反対側の第２の誘電体２０２の表面を覆っている。ｐ−メタライズ部とは反対側の第３の誘電体４０２の面には、第１のコンタクト構造４２１および第２のコンタクト構造４２２が配置されている。第３の誘電体４０２は少なくとも１つの開口部を有し、この開口部は第２のコンタクト構造４２２によって完全に貫かれており、したがって第２のコンタクト構造４２２が第２の金属層２０１に導通状態に接続されている。
これに加えて、オプトエレクトロニクス半導体チップ１は第４のビア６４を有し、第４のビア６４は、第３の誘電体４０２と、第２の誘電体２０２と、第２の金属層２０１とを、その主延在方向に対して角度をなして、完全に貫いている。第４のビア６４を通じて、第１のコンタクト構造４２１が第１の金属層１０１に導電接続されている。第１のコンタクト構造４２１と第１の金属層１０１との間の導電接続部の側面は、第２の誘電体２０２および／または第３の誘電体４０２によって完全に覆われている。すなわち第２の金属層２０１は、ビア６４に電気的に接続されていない。
図４に示した実施形態によれば、第１の金属層１０１および第２の金属層２０１は、外側に露出した表面を有さない。すなわち、第１の金属層１０１および第２の金属層２０１のすべての表面は、半導体ボディ３０、電流拡散層４３２、誘電体１０２，２０２，４０２、またはビア６１，６２，６４の導電性材料のいずれかに、直接接触している。第１のビア６１、第２のビア６２、および第４のビア６４は、半導体ボディの主延在面に平行に円形の輪郭を有する。
図５Ａは、第７の例示的な実施形態に係る、本明細書に記載されているオプトエレクトロニクス半導体チップ１の概略断面図を示している。図４における第６の例示的な実施形態に示した構造とは異なり、第１のビア６１（第１の金属領域１０１をｎ型導電領域３０１に導電接続している）が、半導体ボディの主延在面に平行に、線状の輪郭または格子状の輪郭を有する。
すなわち、オプトエレクトロニクス半導体チップ１は少なくとも１つの活性領域３０３を有し、活性領域３０３は横方向において第１のビア６１の導電性材料によって完全に囲まれている。したがって、活性領域３０３（横方向において第１のビア６１によって完全に囲まれている）は、ピクセル化されたオプトエレクトロニクス半導体チップ１の１個のピクセルに相当する。この場合、ｎ型導電領域３０１は、活性領域３０３の複数のピクセルに直接接触している。ｐ型導電領域３０２は、活性領域３０３のただ１つのピクセルに物理的に直接接触している。この配置構造によって、ｐ型導電領域３０２の側から活性領域３０３の個々のピクセルに個別に通電することができる。
図４に示した実施形態とは異なり、図５Ａでは、キャリア４１が半導体ボディ３０に直接接触していない。特に、キャリア４１は成長基板ではない。この第７の実施形態は、さらなるはんだ層４０を有し、はんだ層４０は、第３の誘電体４０２とは反対側の第１のコンタクト構造４２１および第２のコンタクト構造４２２の面に配置されている。はんだ層４０を通じて、第１のコンタクト構造４２１および第２のコンタクト構造４２２がキャリア４１に導電接続されている。キャリア４１は、電気的構造として、それを介してオプトエレクトロニクス半導体チップ１の個々のピクセルを駆動して動作させることのできる電気的構造を有することができる。
オプトエレクトロニクス半導体チップ１は、その側面に、第１の金属層１０１の、外側に露出した表面を有する。これらの露出した表面は、ピクセル化されたオプトエレクトロニクス半導体チップ１を個片化するときに生じうる。
図５Ｂは、第８の例示的な実施形態に係る、本明細書に記載されているオプトエレクトロニクス半導体チップ１の概略断面図を示している。図５Ａに示した第７の例示的な実施形態とは異なり、第１のミラー１０とは反対側のｐ−メタライズ部２０の面に、第３の誘電体４０２が配置されていない。この実施形態における第２の金属層は、特に、イオンを形成する傾向にない反射性材料（例えばロジウム）を含む。
第１のミラー１０とは反対側の第２の金属層２０１の面に、第２のコンタクト構造４２２が直接配置されている。第２のコンタクト構造４２２は、はんだ層４０によってキャリア４１に導電接続されている。第１のコンタクト構造４２１は、第４のビア６４の上に配置されている。第４のビア６４は、第１のコンタクト構造４２１を第１の金属層１０１に電気的に接続している。第４のビア６４は、特に、第２の金属層２０１と同じ材料から形成されている。
図６は、第９の例示的な実施形態に係る、本明細書に記載されているオプトエレクトロニクス半導体チップ１の概略断面図を示している。オプトエレクトロニクス半導体チップ１は半導体ボディ３０を備えており、半導体ボディ３０は、ｎ型導電領域３０１と、ｐ型導電領域３０２と、活性領域３０３とから形成されている。活性領域３０３は、半導体ボディ３０の主延在面に垂直な方向においてｐ型導電領域３０２とｎ型導電領域３０１との間に配置されている。活性領域とは反対側のｐ型導電領域３０２の面には、第２の電流拡散層４３２が配置されている。第２の電流拡散層４３２は、ｐ型導電領域３０２に直接接触しており、ｎ型導電領域３０１とは反対側のｐ型導電領域３０２の面を完全に覆っている。
ｐ型導電領域３０２とは反対側のｎ型導電領域３０１の面には、ｎ型導電領域３０１に電気的に接触するための第１のコンタクト構造４２１が形成されている。ｎ型導電領域３０１とは反対のｐ型導電領域３０２の側には、第１の金属層１０１および第１の誘電体１０２を備えた第１のミラー１０が配置されている。半導体ボディ３０とは反対の第１のミラー１０の側には、ｐ−メタライズ部２０が配置されている。ｐ−メタライズ部２０は、第２の金属層２０１を備えている。特に、第２の金属層２０１の横のｐ−メタライズ部２０は、さらなる金属層および非金属層を備えていることができる。第２の誘電体２０２を、第２の金属層２０１に接触した状態で配置することができる。第２の誘電体２０２は、第１の金属層１０１の側の第２の金属層２０１の面を完全に覆っている。すなわち、第１の金属層１０１と第２の金属層２０１は、物理的に直接接触していない。第２の誘電体２０２によって覆われていない第１の金属層１０１のすべての表面は、第１の誘電体１０２によって覆われており、第１の誘電体１０２に物理的に直接接触している。
半導体ボディ３０は少なくとも１つの凹部６５を有し、この凹部６５は、半導体ボディ３０の主延在面に対して角度をなして（特に垂直に）、第２の電流拡散層４３２を貫いてｎ型導電領域３０１内に達している。凹部の中には、第２の電流拡散層４３２の側面と、ｐ型導電領域３０２の側面と、オプションとしてｎ型導電領域の側面とに沿って、第１のミラー１０が延びている。凹部は、半導体ボディの主延在面に平行に、線状の輪郭または格子状の輪郭を有する。すなわち、オプトエレクトロニクス半導体チップ１は少なくとも１つの活性領域３０３を有し、活性領域３０３は横方向において第１のミラー１０によって完全に囲まれている。したがって、活性領域３０３（横方向において第１のビア６１によって完全に囲まれている）は、ピクセル化されたオプトエレクトロニクス半導体チップ１の１個のピクセルに相当する。ｎ型導電領域３０１は、活性領域３０３の複数のピクセルに直接接触している。ｐ型導電領域３０２は、活性領域３０３のただ１つのピクセルに物理的に直接接触している。この配置構造によって、ｐ型導電領域３０２の側から活性領域３０３の個々のピクセルに個別に通電することができる。
凹部６５の領域においては、第１の金属層１０１が、第１の誘電体１０２の材料または第２の誘電体２０２の材料によって垂直方向に完全に貫かれている。すなわち、活性領域３０３のピクセルを横方向において囲んでいる第１の金属層１０１は、その活性領域の隣のピクセルを横方向において完全に囲んでいる第１の金属層１０１の領域に、物理的に直接接触していない。したがって、活性領域３０３の個々のピクセルを、まっすぐな平面に沿って互いに機械的に分離することができ、個片化の後に第１の金属層１０１は、外側に露出した表面を有さない。すなわち、第１の金属層のすべての表面が、第１の誘電体１０２または第２の誘電体２０２のいずれかによって覆われている。
さらには、第１のミラーは第２のビア６２を有し、第２のビア６２によって金属層２０１が第２の電流拡散層４３２に導通状態に接続されている。第２の電流拡散層４３２と第２の金属層２０１との間の導電接続部は、第２の金属層２０１の材料から形成されている。第２のビア６２の側面は、第１の誘電体１０２および／または第２の誘電体２０２の材料によって覆われている、または形成されている。第２のビアの領域においては、第１の金属層１０１が第２の金属層２０１から電気的に分離されている。
第１のミラー１０とは反対側の第２の金属層２０１の面には、はんだ層４０が配置されている。はんだ層は、第２の金属層２０１およびしたがってｐ型導電領域３０２に電気的に接触する役割と、第２の金属層２０１を湿気から保護する目的で第２の金属層２０１を封止する役割の両方を果たす。
第２の金属層２０１とは反対側のはんだ層４０の面には、キャリア４１が配置されている。キャリアは、機械的安定化要素としての役割を果たし、また、ｐ型導電領域への電気的接触を可能にする。動作時、ｎ型導電領域３０１は第１のコンタクト構造４２１を介して電気的に接触され、ｐ型導電領域３０２はキャリア４１を介して電気的に接触される。特に、個々のピクセルのｐ型導電領域３０２に、キャリア４１によって互いに個別に接触して通電することができる。
本発明は、その実施形態に基づく説明によって制限されない。むしろ本発明は、任意の新規の特徴および特徴の任意の組合せ（特に特許請求項における特徴の任意の組合せを含む）を包含しており、これらの特徴または特徴の組合せは、それ自体が特許請求項あるいは例示的な実施形態に明示的に記載されていない場合であっても、本発明に含まれる。
本特許出願は、独国特許出願第１０２０１６１０６８３１．４号の優先権を主張し、この文書の開示内容は参照により本明細書に組み込まれている。
１ 半導体チップ
１０ 第１のミラー
１０１ 第１の金属層
１０２ 第１の誘電体
２０ ｐ−メタライズ部
２０１ 第２の金属層
２０２ 第２の誘電体
３０ 半導体ボディ
３０１ ｎ型導電領域
３０２ ｐ型導電領域
３０３ 活性領域
４０ はんだ領域
４１ キャリア
４０２ 第３の誘電体
４２１ 第１のコンタクト構造
４２２ 第２のコンタクト構造
４３１ 第１の電流拡散層
４３２ 第２の電流拡散層
６１ 第１のビア
６２ 第２のビア
６３ 第３のビア
６４ 第４のビア
６５ 凹部

Claims (15)

  1. オプトエレクトロニクス半導体チップ（１）であって、
    ｎ型導電領域（３０１）と、ｐ型導電領域（３０２）と、前記ｎ型導電領域（３０１）と前記ｐ型導電領域（３０２）との間の活性領域（３０３）と、を有する半導体ボディ（３０）と、
    第１の金属層（１０１）を含む第１のミラー（１０）と、
    第２の金属層（２０１）を含むｐ−メタライズ部（２０）と、
    を備えており、
    前記半導体チップ（１）の動作時、前記第１のミラー（１０）が前記ｐ型導電領域（３０２）と同じ電位になく、
    前記半導体チップの動作時、前記ｐ−メタライズ部（２０）が前記ｐ型導電領域（３０２）と同じ電位にあり、
    前記第１のミラー（１０）が少なくとも１つの開口部を有し、前記開口部を介して前記ｐ−メタライズ部（２０）が前記ｐ型導電領域（３０２）に導電接続されている、
    オプトエレクトロニクス半導体チップ（１）。
  2. 前記第１の金属層（１０１）が、前記ｎ型導電領域（３０１）と同じ電位にある、
    請求項１に記載のオプトエレクトロニクス半導体チップ（１）。
  3. 前記第１の金属層（１０１）が、次の元素、すなわち、Ａｇ（銀）、Ａｌ（アルミニウム）、Ｒｈ（ロジウム）、Ａｕ（金）、のうちの１種類を含む、または１種類からなる、
    請求項１または請求項２のいずれか１項に記載のオプトエレクトロニクス半導体チップ（１）。
  4. 前記活性領域（３０３）の側の前記第１のミラー（１０）の表面部分が、前記活性領域（３０３）の側の前記ｐ−メタライズ部（２０）の表面部分より大きい、
    請求項１から請求項３のいずれか１項に記載のオプトエレクトロニクス半導体チップ（１）。
  5. 前記第１のミラー（１０）が、前記ｐ−メタライズ部（２０）の反射率より大きい反射率を有する、
    請求項１から請求項４のいずれか１項に記載のオプトエレクトロニクス半導体チップ（１）。
  6. 前記第１のミラー（１０）の主延在面が、前記半導体ボディ（３０）と前記ｐ−メタライズ部（２０）との間に配置されている、
    請求項１から請求項５のいずれか１項に記載のオプトエレクトロニクス半導体チップ（１）。
  7. 前記第１のミラー（１０）が開口部を有し、前記ｐ−メタライズ部（２０）が、少なくとも部分的に、前記第１のミラー（１０）の前記開口部の中に配置されている、
    請求項１から請求項６のいずれか１項に記載のオプトエレクトロニクス半導体チップ（１）。
  8. 前記第１の金属層（１０１）が、前記活性領域（３０３）の側の面において第１の誘電体（１０２）によって覆われている、
    請求項１から請求項７のいずれか１項に記載のオプトエレクトロニクス半導体チップ（１）。
  9. 前記第１のミラー（１０）が、横方向において前記半導体ボディ（３０）を超えて突き出している、
    請求項１から請求項８のいずれか１項に記載のオプトエレクトロニクス半導体チップ（１）。
  10. 前記ｐ−メタライズ部（２０）が、少なくとも部分的に、前記第１のミラー（１０）と同じ材料から形成されている、
    請求項１から請求項９のいずれか１項に記載のオプトエレクトロニクス半導体チップ（１）。
  11. 前記第１のミラー（１０）と前記ｎ型導電領域（３０１）とが、第３のビア（６３）によって互いに導電接続されており、前記ビアが、前記半導体ボディ（３０）の主延在面に垂直に、または横切るように、前記半導体ボディを完全に貫いている、
    請求項１から請求項１０のいずれか１項に記載のオプトエレクトロニクス半導体チップ（１）。
  12. 前記ｐ−メタライズ部（２０）が、第１のコンタクト構造（４２１）が中を貫いている第４のビア（６４）、を有し、
    前記第１のコンタクト構造（４２１）が前記第１のミラー（１０）に導電接続されている、
    請求項１から請求項１１のいずれか１項に記載のオプトエレクトロニクス半導体チップ（１）。
  13. 前記活性領域（３０３）が、横方向において前記第１のミラー（１０）によって完全に囲まれている、
    請求項１から請求項１２のいずれか１項に記載のオプトエレクトロニクス半導体チップ（１）。
  14. 前記第１の金属層（１０１）が、すべての側面において電気絶縁材料によって覆われている、
    請求項１から請求項１３のいずれか１項に記載のオプトエレクトロニクス半導体チップ（１）。
  15. 前記第２の金属層（２０１）が銀を含まない、
    請求項１から請求項１４のいずれか１項に記載のオプトエレクトロニクス半導体チップ（１）。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018111168A1 (de) * 2018-05-09 2019-11-14 Osram Opto Semiconductors Gmbh Optoelektronisches halbleiterbauelement mit einer ersten und einer zweiten stromverteilungsstruktur
DE102018125281A1 (de) * 2018-10-12 2020-04-16 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauteil
US20220384395A1 (en) * 2021-05-27 2022-12-01 Meta Platforms Technologies, Llc High reflectivity wide bonding pad electrodes

Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150298A (ja) * 1997-11-14 1999-06-02 Nichia Chem Ind Ltd 窒化ガリウム系半導体発光素子と受光素子
JPH11340514A (ja) * 1998-05-22 1999-12-10 Nichia Chem Ind Ltd フリップチップ型光半導体素子
JP2005302747A (ja) * 2004-03-29 2005-10-27 Stanley Electric Co Ltd 半導体発光素子
JP2007287849A (ja) * 2006-04-14 2007-11-01 Nichia Chem Ind Ltd 半導体発光素子
JP2009043934A (ja) * 2007-08-08 2009-02-26 Toyoda Gosei Co Ltd フリップチップ型発光素子
JP2009164423A (ja) * 2008-01-08 2009-07-23 Nichia Corp 発光素子
JP2009295611A (ja) * 2008-06-02 2009-12-17 Sharp Corp 半導体発光素子及びその製造方法
JP2011507234A (ja) * 2007-12-06 2011-03-03 ブリッジラックス・インク 改善されたｌｅｄ構造
JP2012069909A (ja) * 2010-08-27 2012-04-05 Toyoda Gosei Co Ltd 発光素子
JP2012212848A (ja) * 2011-03-24 2012-11-01 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子の製造方法
JP2012212849A (ja) * 2011-03-23 2012-11-01 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子
JP2013021175A (ja) * 2011-07-12 2013-01-31 Toshiba Corp 半導体発光素子
JP2013065773A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体発光素子
JP2014044971A (ja) * 2011-08-31 2014-03-13 Nichia Chem Ind Ltd 半導体発光素子
JP2014067894A (ja) * 2012-09-26 2014-04-17 Sharp Corp 半導体発光素子及びその製造方法
US20140117399A1 (en) * 2010-07-12 2014-05-01 Lg Innotek Co., Ltd. Light emitting device
JP2014135490A (ja) * 2013-01-14 2014-07-24 Lg Innotek Co Ltd 発光素子
JP2014175427A (ja) * 2013-03-07 2014-09-22 Toshiba Corp 半導体発光素子及びその製造方法
JP2014527313A (ja) * 2011-09-16 2014-10-09 ソウル バイオシス カンパニー リミテッド 発光ダイオード及びそれを製造する方法
US20140374784A1 (en) * 2013-06-24 2014-12-25 Lg Innotek Co., Ltd. Light emitting device and light emitting device package
JP2015119063A (ja) * 2013-12-19 2015-06-25 日亜化学工業株式会社 発光素子
JP2016503232A (ja) * 2012-12-07 2016-02-01 マイクロン テクノロジー， インク． 垂直ソリッドステート変換器および埋め込み接点を有する高電圧ソリッドステート変換器ならびに関連システムおよび方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007022947B4 (de) * 2007-04-26 2022-05-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterkörper und Verfahren zur Herstellung eines solchen
DE102008032318A1 (de) * 2008-03-31 2009-10-01 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines solchen
DE102008024327A1 (de) 2008-05-20 2009-11-26 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip mit einer reflektierenden Schicht
DE102008051050A1 (de) * 2008-10-09 2010-04-15 Osram Opto Semiconductors Gmbh Modul mit optoelektronischen Halbleiterelementen
DE102011012924A1 (de) * 2011-03-03 2012-09-06 Osram Opto Semiconductors Gmbh Träger für eine optoelektronische Struktur und optoelektronischer Halbleiterchip mit solch einem Träger
DE102011015821B4 (de) 2011-04-01 2023-04-20 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip
DE102011016302A1 (de) * 2011-04-07 2012-10-11 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
DE102012108763B4 (de) * 2012-09-18 2023-02-09 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer halbleiterchip und lichtquelle mit dem optoelektronischen halbleiterchip
JP6013931B2 (ja) * 2013-02-08 2016-10-25 株式会社東芝 半導体発光素子
DE102013103409A1 (de) * 2013-04-05 2014-10-09 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und optoelektronisches Modul
DE102014102029A1 (de) 2014-02-18 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Halbleiterbauelementen und Halbleiterbauelement
DE102014108373A1 (de) 2014-06-13 2015-12-17 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
DE102015108532A1 (de) 2015-05-29 2016-12-01 Osram Opto Semiconductors Gmbh Anzeigevorrichtung mit einer Mehrzahl getrennt voneinander betreibbarer Bildpunkte
DE102015108545A1 (de) 2015-05-29 2016-12-01 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zur Herstellung eines optoelektronischen Bauelements
CN205092266U (zh) * 2015-09-16 2016-03-16 聚灿光电科技股份有限公司 一种倒装led芯片

Patent Citations (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150298A (ja) * 1997-11-14 1999-06-02 Nichia Chem Ind Ltd 窒化ガリウム系半導体発光素子と受光素子
JPH11340514A (ja) * 1998-05-22 1999-12-10 Nichia Chem Ind Ltd フリップチップ型光半導体素子
JP2005302747A (ja) * 2004-03-29 2005-10-27 Stanley Electric Co Ltd 半導体発光素子
JP2007287849A (ja) * 2006-04-14 2007-11-01 Nichia Chem Ind Ltd 半導体発光素子
JP2009043934A (ja) * 2007-08-08 2009-02-26 Toyoda Gosei Co Ltd フリップチップ型発光素子
JP2011507234A (ja) * 2007-12-06 2011-03-03 ブリッジラックス・インク 改善されたｌｅｄ構造
JP2009164423A (ja) * 2008-01-08 2009-07-23 Nichia Corp 発光素子
JP2009295611A (ja) * 2008-06-02 2009-12-17 Sharp Corp 半導体発光素子及びその製造方法
US20140117399A1 (en) * 2010-07-12 2014-05-01 Lg Innotek Co., Ltd. Light emitting device
JP2012069909A (ja) * 2010-08-27 2012-04-05 Toyoda Gosei Co Ltd 発光素子
JP2012212849A (ja) * 2011-03-23 2012-11-01 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子
JP2012212848A (ja) * 2011-03-24 2012-11-01 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体発光素子の製造方法
JP2013021175A (ja) * 2011-07-12 2013-01-31 Toshiba Corp 半導体発光素子
JP2014044971A (ja) * 2011-08-31 2014-03-13 Nichia Chem Ind Ltd 半導体発光素子
JP2014527313A (ja) * 2011-09-16 2014-10-09 ソウル バイオシス カンパニー リミテッド 発光ダイオード及びそれを製造する方法
JP2013065773A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体発光素子
JP2014067894A (ja) * 2012-09-26 2014-04-17 Sharp Corp 半導体発光素子及びその製造方法
JP2016503232A (ja) * 2012-12-07 2016-02-01 マイクロン テクノロジー， インク． 垂直ソリッドステート変換器および埋め込み接点を有する高電圧ソリッドステート変換器ならびに関連システムおよび方法
JP2014135490A (ja) * 2013-01-14 2014-07-24 Lg Innotek Co Ltd 発光素子
JP2014175427A (ja) * 2013-03-07 2014-09-22 Toshiba Corp 半導体発光素子及びその製造方法
US20140374784A1 (en) * 2013-06-24 2014-12-25 Lg Innotek Co., Ltd. Light emitting device and light emitting device package
JP2015119063A (ja) * 2013-12-19 2015-06-25 日亜化学工業株式会社 発光素子

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