JP2019057772A - Ｐｌｌ回路及びそれを備えた測定装置並びにｐｌｌ回路の制御方法 - Google Patents

Abstract

【課題】ＶＣＯのチューニング電圧の切替幅が比較的大きい場合でも、従来よりも短時間でチューニング電圧を収束させることができるＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路１０は、所定周波数の信号を生成する基準信号生成部１１と、所定電圧範囲内の入力電圧に応じた発振周波数の信号を出力するＶＣＯ１４と、基準信号生成部１１及びＶＣＯ１４の各出力信号を比較して位相誤差信号を出力するＰＦＤ１２と、位相誤差信号を平滑化してＶＣＯ１４に出力するループフィルタ１３と、ＶＣＯ１４の発振周波数を予め調整するプリチューン電圧を生成するプリチューン電圧生成部３１と、ＶＣＯ１４の発振周波数を切り替える指示を受けて所定電圧範囲外の入力電圧をＶＣＯ１４に印加する電圧印加部４０と、電圧印加部４０による印加に続いてプリチューン電圧をＶＣＯ１４に印加するスイッチ３３と、を備える。
【選択図】図１

Description

本発明は、ＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法に関する。

従来、この種の回路としては、特許文献１に記載された位相同期ループ回路が知られている。

特許文献１に記載されたものは、ＶＣＯ（電圧制御発振器）を有するＰＬＬ部と、ＶＣＯから出力される信号の周波数をＶＣＯの同調周波数帯域に高速に引き込むためのプリチューン信号を生成するプリチューン信号生成部と、を備えている。

プリチューン信号生成部は、ＶＣＯから出力される信号の周波数をカウントするカウンタと、このカウンタでカウントされた信号の周波数とプリチューン周波数との誤差を示す誤差値が所定の閾値よりも小であるか否かを判定する誤差判定部と、この誤差判定部の判定によって誤差値が所定の閾値よりも小となるときのＶＣＯに与えられるプリチューン信号を記憶するメモリと、を備える。

この構成により、位相同期ループ回路は、早期に所望の周波数を有する信号を出力することができると特許文献１には記載されている。

特開２００８−６０６８８号公報

しかしながら、特許文献１に記載されたものでは、プリチューン信号をメモリに予め記憶していたとしても、ＶＣＯの入力電圧（チューニング電圧）の切替幅が比較的大きい場合には、チューニング電圧が収束すべき許容範囲が相対的に狭くなるので、短時間でチューニング電圧を収束させることができないという課題があった。

本発明は、従来の課題を解決するためになされたものであり、ＶＣＯのチューニング電圧の切替幅が比較的大きい場合でも、従来よりも短時間でチューニング電圧を収束させることができるＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法を提供することを目的とする。

本発明の請求項１に係るＰＬＬ回路は、予め定められた周波数の信号を生成する信号生成手段（１１）と、第１の入力電圧から該第１の入力電圧よりも大きい第２の入力電圧までの電圧範囲内の入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（１４）と、前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相周波数比較器（１２）と、前記位相誤差信号を平滑化して前記電圧制御発振器に出力する平滑化手段（１３）と、前記電圧制御発振器の前記発振周波数を予め調整するプリチューン電圧を生成するプリチューン電圧生成手段（３１）と、前記電圧制御発振器の発振周波数を第１の発振周波数から第２の発振周波数に切り替える指示を受けて前記電圧範囲外の入力電圧を前記電圧制御発振器に印加する入力電圧印加手段（４０）と、前記入力電圧印加手段による印加に続いて前記プリチューン電圧を前記電圧制御発振器に印加するプリチューン電圧印加手段（３３）と、を備え、前記入力電圧印加手段は、前記第２の発振周波数に対応する第２の電圧が前記第１の発振周波数に対応する第１の電圧よりも小さいことを条件に、前記第１の入力電圧よりも小さい第３の入力電圧を前記電圧制御発振器に印加する第１の印加手段（６０）と、前記第２の電圧が前記第１の電圧よりも大きいことを条件に、前記第２の入力電圧よりも大きい第４の入力電圧を前記電圧制御発振器に印加する第２の印加手段（５０）と、を備えた構成を有している。

この構成により、本発明の請求項１に係るＰＬＬ回路は、第１の入力電圧から該第１の入力電圧よりも大きい第２の入力電圧までの電圧範囲内の入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（ＶＣＯ）の出力周波数を第１の発振周波数から第２の発振周波数に切り替える際に、第１の入力電圧よりも小さい電圧、又は第２の入力電圧よりも大きい電圧を電圧制御発振器に印加した後に続いてプリチューン電圧を電圧制御発振器に印加するので、ＶＣＯのチューニング電圧の切替幅が比較的大きい場合でも、従来よりも短時間でチューニング電圧を収束させることができる。

本発明の請求項２に係るＰＬＬ回路は、前記入力電圧印加手段による前記電圧範囲外の入力電圧の印加の開始後、前記電圧制御発振器の入力電圧が所定電圧と等しくなったことを条件に、前記電圧範囲外の入力電圧の印加から前記プリチューン電圧の印加に切り替える電圧印加切替手段（３２）をさらに備えた構成を有している。

この構成により、本発明の請求項２に係るＰＬＬ回路は、入力電圧印加手段による入力電圧の印加からプリチューン電圧の印加に自動的に切り替えることができる。

本発明の請求項３に係るＰＬＬ回路は、前記所定電圧は、前記プリチューン電圧であることが好ましい。

本発明の請求項４に係る測定装置は、請求項１から請求項３までのいずれか１項に記載のＰＬＬ回路を備えた構成が好ましい。

本発明の請求項５に係る測定装置は、前記ＰＬＬ回路は、予め定められた局部発振周波数の局部発振信号を生成するものである構成を有している。

この構成により、本発明の請求項５に係る測定装置は、ＶＣＯのチューニング電圧の切替幅が比較的大きい場合でも、従来よりも短時間でチューニング電圧を収束させることができるＰＬＬ回路により局部発振信号を生成できるので、従来よりも短時間で周波数の切り替えが可能となる。

本発明の請求項６に係るＰＬＬ回路の制御方法は、請求項１から請求項３までのいずれか１項に記載のＰＬＬ回路の制御方法であって、予め定められた周波数の信号を生成する信号生成ステップ（Ｓ１５）と、第１の入力電圧から該第１の入力電圧よりも大きい第２の入力電圧までの電圧範囲内の入力電圧に応じた発振周波数の信号を出力する周波数信号出力ステップ（Ｓ１８）と、前記信号生成ステップ及び前記周波数信号出力ステップの各出力信号を比較して位相誤差信号を出力する位相周波数比較ステップ（Ｓ１６）と、前記位相誤差信号を平滑化して前記電圧制御発振器に出力する平滑化ステップ（Ｓ１７）と、前記電圧制御発振器の前記発振周波数を予め調整するプリチューン電圧を生成するプリチューン電圧生成ステップ（Ｓ１４）と、前記電圧制御発振器の発振周波数を第１の発振周波数から第２の発振周波数に切り替える指示を受けて前記電圧範囲外の入力電圧を前記電圧制御発振器に印加する入力電圧印加ステップ（Ｓ３０）と、前記入力電圧印加ステップにおける印加に続いて前記プリチューン電圧を前記電圧制御発振器に印加するプリチューン電圧印加ステップ（Ｓ２１）と、を含み、前記入力電圧印加ステップは、前記第２の発振周波数に対応する第２の電圧が前記第１の発振周波数に対応する第１の電圧よりも小さいことを条件に、前記第１の入力電圧よりも小さい第３の入力電圧を前記電圧制御発振器に印加する第１の印加ステップ（Ｓ３４）と、前記第２の電圧が前記第１の電圧よりも大きいことを条件に、前記第２の入力電圧よりも大きい第４の入力電圧を前記電圧制御発振器に印加する第２の印加ステップ（Ｓ３７）と、を含む構成を有している。

この構成により、本発明の請求項６に係るＰＬＬ回路の制御方法は、第１の入力電圧から該第１の入力電圧よりも大きい第２の入力電圧までの電圧範囲内の入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（ＶＣＯ）の出力周波数を第１の発振周波数から第２の発振周波数に切り替える際に、第１の入力電圧よりも小さい電圧、又は第２の入力電圧よりも大きい電圧を電圧制御発振器に印加した後に続いてプリチューン電圧を電圧制御発振器に印加するので、ＶＣＯのチューニング電圧の切替幅が比較的大きい場合でも、従来よりも短時間でチューニング電圧を収束させることができる。

本発明は、ＶＣＯのチューニング電圧の切替幅が比較的大きい場合でも、従来よりも短時間でチューニング電圧を収束させることができるという効果を有するＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法を提供することができるものである。

本発明の第１実施形態としてのＰＬＬ回路の構成図である。 従来のＰＬＬ回路の構成図である。 従来のＰＬＬ回路におけるＶＣＯの入力電圧の変化例を示す図である。 本発明の第１実施形態におけるＶＣＯの入力電圧の変化例を示す図である。 本発明の第１実施形態におけるＰＬＬ回路の制御方法を説明するためのフローチャートである。 本発明の第１実施形態におけるＰＬＬ回路の電圧印加処理を説明するためのフローチャートである。 本発明の第２実施形態としての信号分析装置のブロック構成図である。 本発明の第３実施形態としての信号発生装置のブロック構成図である。

以下、本発明に係るＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法の実施形態について、図面を用いて説明する。

（第１実施形態）
まず、本発明の第１実施形態としてのＰＬＬ回路の構成について説明する。

図１に示すように、本実施形態におけるＰＬＬ回路１０は、基準信号生成部１１、位相周波数比較器（Phase Frequency Detector：ＰＦＤ）１２、ループフィルタ（ＬＦ）１３、積分回路２０、電圧制御発振器（Voltage Controlled Oscillator：ＶＣＯ）１４、帰還回路１５、周波数切替指示部１６、プリチューン回路３０、電圧印加部４０を備えている。

基準信号生成部１１は、予め定められた周波数の基準信号を生成し、ＰＦＤ１２に出力するようになっている。この基準信号生成部１１は、信号生成手段の一例である。

ＰＦＤ１２は、基準信号生成部１１の出力信号と帰還回路１５の出力信号とを比較して位相誤差信号をＬＦ１３に出力するようになっている。このＰＦＤ１２は、位相周波数比較器の一例である。

ＬＦ１３は、ＰＦＤ１２が出力した位相誤差信号を平滑化して積分回路２０に出力するようになっている。このＬＦ１３は、平滑化手段の一例である。

積分回路２０は、ＬＦ１３によって平滑化された信号を積分し、ＶＣＯ１４に出力するようになっている。この積分回路２０は、抵抗２１、コンデンサ２２及び抵抗２３を有している。抵抗２１は、ＬＦ１３とＶＣＯ１４との間に直列に接続されている。抵抗２１のＶＣＯ１４側の端子は、コンデンサ２２及び抵抗２３を介して接地されている。

ＶＣＯ１４は、積分回路２０からの入力電圧に応じた発振周波数の信号を帰還回路１５に出力するとともに、ＰＬＬ回路１０の出力信号Ｌとして出力するようになっている。このＶＣＯ１４は、電圧制御発振器の一例である。本実施形態では、ＶＣＯ１４は、０Ｖ（第１の入力電圧）から２０Ｖ（第２の入力電圧）までの電圧範囲内の入力電圧に応じた発振周波数の信号を出力するものとする。

帰還回路１５は、ＰＦＤ１２に入力される比較周波数を生成する手段として、例えば、入力周波数をＮ分周する分周器、又は、周波数変換を行うミキサ等を含むものである。なお、帰還回路１５は、ＶＣＯ１４の出力信号をＰＦＤ１２に直接フィードバックするものであってもよい。

周波数切替指示部１６は、ユーザが指定した周波数の情報を基準信号生成部１１、プリチューン回路３０、電圧印加部４０に通知し、周波数の切り替えを指示するものである。

プリチューン回路３０は、プリチューン電圧生成部３１、電位差検出回路３２、スイッチ（ＳＷ）３３、抵抗３４を備えている。

プリチューン電圧生成部３１は、例えばＤＡＣで構成され、ＶＣＯ１４の発振周波数を予め調整するためのプリチューン電圧を生成するようになっている。このプリチューン電圧生成部３１は、プリチューン電圧生成手段の一例である。

電位差検出回路３２は、２つの入力端子３２ａ及び３２ｂと、１つの出力端子３２ｃと、を備え、２入力の電位差が０Ｖの場合に出力端子３２ｃからハイレベルの信号（以下「ハイ信号」）を出力し、２入力の電位差が０Ｖではない場合に出力端子３２ｃからローレベルの信号（以下「ロー信号」）を出力するようになっている。この電位差検出回路３２は、例えばコンパレータ回路を用いた簡易な構成で実現可能である。なお、電位差検出回路３２は、電圧印加切替手段の一例である。

本実施形態では、電位差検出回路３２の入力端子３２ａはＶＣＯ１４の入力端子に接続され、入力端子３２ｂはプリチューン電圧生成部３１の出力端子に接続されている。また、電位差検出回路３２の出力端子３２ｃはＳＷ３３の制御端子に接続されている。

この構成により、電位差検出回路３２は、ＶＣＯ１４の入力電圧であるチューニング電圧とプリチューン電圧とを比較し、両電圧が等しい場合にはＳＷ３３の制御端子にハイ信号を出力し、両電圧が等しくない場合にはロー信号を出力するようになっている。

ＳＷ３３は、２つの端子及び制御端子を有し、制御端子が、ハイ信号を入力すると２つの端子間が閉じた状態（オン）になり、ロー信号を入力すると２つの端子間が開いた状態（オフ）になる動作を行うものである。ＳＷ３３の一端はプリチューン電圧生成部３１に接続され、ＳＷ３３の他端は抵抗３４の一端に接続されている。抵抗３４の他端はＶＣＯ１４の入力端子に接続されている。なお、ＳＷ３３は、プリチューン電圧印加手段の一例である。

この構成により、ＳＷ３３がオンになると、プリチューン電圧生成部３１からのプリチューン電圧が抵抗３４を介してＶＣＯ１４の入力端子に印加されることとなる。

電圧印加部４０は、ＶＣＯ情報記憶部４１、ＣＰＵ４２、抵抗４３、上昇電圧印加部５０、下降電圧印加部６０を備え、ＶＣＯ１４のチューニング電圧を所定期間急速に上昇させ、又は急速に下降させることができるようになっている。この電圧印加部４０は、入力電圧印加手段の一例である。

ＶＣＯ情報記憶部４１は、ＶＣＯ１４の入力電圧と発振周波数との関係を示すＶＣＯ情報を記憶している。

ＣＰＵ４２は、ＶＣＯ情報記憶部４１からＶＣＯ情報を読み出し、周波数切替指示部１６から取得した周波数の情報に基づいて、上昇電圧印加部５０及び下降電圧印加部６０のいずれか一方を動作させるようになっている。

具体的には、例えば、ＶＣＯ１４が、入力電圧Ｖ１で発振周波数Ｆ１、入力電圧Ｖ２（＜Ｖ１）で発振周波数Ｆ２（＜Ｆ１）を出力するものであって、周波数切替指示部１６から発振周波数をＦ１からＦ２に切り替える指示があった場合には、ＶＣＯ１４の入力電圧を下げる方向なので、ＣＰＵ４２は、下降電圧印加部６０にハイ信号を出力することにより下降電圧印加部６０を選択して動作させるようになっている。なお、発振周波数Ｆ１及びＦ２は、それぞれ、第１及び第２の発振周波数の一例である。

一方、上記とは逆に、発振周波数を低い周波数から高い周波数に切り替える指示が周波数切替指示部１６からあった場合には、ＶＣＯ１４の入力電圧を上げる方向なので、ＣＰＵ４２は、上昇電圧印加部５０にハイ信号を出力することにより上昇電圧印加部５０を選択して動作させるようになっている。

上昇電圧印加部５０は、ＡＮＤ回路５１、ＳＷ５２、コンデンサ５３を備えている。この上昇電圧印加部５０は、第２の印加手段の一例である。

ＡＮＤ回路５１は、２つの入力端子と、１つの出力端子と、を有している。一方の入力端子は、ＣＰＵ４１からの信号を入力し、他方の入力端子は、電位差検出回路３２の出力端子３２ｃからの信号を反転して入力する。出力端子は、ＣＰＵ４１からハイ信号、電位差検出回路３２の出力端子３２ｃからロー信号を入力するとＳＷ５２の制御端子にハイ信号を出力する。

ＳＷ５２は、２つの端子及び制御端子を有し、制御端子が、ハイ信号を入力するとオンになり、ロー信号を入力するとオフになる動作を行うものである。ＳＷ５２の一端は＋３０Ｖ（第４の入力電圧）の電源及びコンデンサ５３の一端に接続され、ＳＷ５２の他端は抵抗４３の一端に接続されている。コンデンサ５３の他端は接地されている。抵抗４３の他端はＶＣＯ１４の入力端子に接続されている。

下降電圧印加部６０は、ＡＮＤ回路６１、ＳＷ６２、コンデンサ６３を備えている。この下降電圧印加部６０は、第１の印加手段の一例である。

ＡＮＤ回路６１は、２つの入力端子と、１つの出力端子と、を有している。一方の入力端子は、ＣＰＵ４１からの信号を入力し、他方の入力端子は、電位差検出回路３２の出力端子３２ｃからの信号を反転して入力する。出力端子は、ＣＰＵ４１からハイ信号、電位差検出回路３２の出力端子３２ｃからロー信号を入力するとＳＷ６２の制御端子にハイ信号を出力する。

ＳＷ６２は、２つの端子及び制御端子を有し、制御端子が、ハイ信号を入力するとオンになり、ロー信号を入力するとオフになる動作を行うものである。ＳＷ６２の一端は−１０Ｖ（第３の入力電圧）の電源及びコンデンサ６３の一端に接続され、ＳＷ６２の他端は抵抗４３の一端に接続されている。コンデンサ６３の他端は接地されている。

次に、周波数切替時の動作について、従来のＰＬＬ回路と、本実施形態のＰＬＬ回路１０とを比較して説明する。

まず、従来のＰＬＬ回路の構成を図２に示す。図２に示すように、従来のＰＬＬ回路１は、本実施形態におけるプリチューン回路３０及び電圧印加部４０（図１参照）に代わる構成として、ＣＰＵ２、プリチューン電圧生成部３１、ＳＷ３３、抵抗３４を備えている。

ＣＰＵ２は、プリチューンの開始時にＳＷ３３をオンにし、プリチューンの終了時にＳＷ３３をオフにするようになっている。なお、従来のＰＬＬ回路１のその他の構成は、本実施形態と同じとしている。

次に、周波数切替時におけるＶＣＯ１４の入力電圧の変化について、図３（従来のＰＬＬ回路１）及び図４（本実施形態のＰＬＬ回路１０）を用いて比較説明する。図３及び図４は、周波数切替時における各実験データを模式的に表したものである。図３及び図４では、時刻ｔ１で周波数の切り替えを開始し、周波数切替前の入力電圧を＋１５Ｖ、切替目標の入力電圧である目標電圧を＋５Ｖとしている。

図３に示すように、従来のＰＬＬ回路１では、時刻ｔ１において周波数切替とともに、ＣＰＵ２によってＳＷ３３がオンにされて、ＶＣＯ１４に対するプリチューン電圧の印加が開始され、ＶＣＯ１４の入力電圧は、時間の経過とともに目標電圧＋５Ｖに向かって低下する。ＶＣＯ１４の入力電圧は、時刻ｔ２において目標電圧範囲に入り、時刻ｔ２から予め定められた時間経過した時刻ｔ３において、ＣＰＵ２によってＳＷ３３がオフにされて、ＶＣＯ１４に対するプリチューン電圧の印加が停止される。なお、目標電圧範囲は、ＰＬＬ回路１が位相ロック状態に維持可能な電圧範囲であり、入力電圧がこの範囲に入ると、ＰＬＬ回路１があと何秒で位相ロックするかが既知の電圧範囲である。

以上のように、従来のＰＬＬ回路１では、周波数の切り替えに要する切替時間は時刻ｔ１からｔ３までの時間である。

これに対し、図４に示すように、本実施形態のＰＬＬ回路１０では、ＶＣＯ１４の入力電圧は、次のように変化する。なお、プリチューン電圧生成部３１が出力するプリチューン電圧は＋６Ｖ、目標電圧範囲は＋５Ｖ±１Ｖとする。

まず、ＣＰＵ４２は、周波数切替前の入力電圧が目標電圧よりも高いことから、下降電圧印加部６０を選択し、時刻ｔ１からｔ４までの期間ではＳＷ６２がオンになってＶＣＯ１４に−１０Ｖが印加される。

時刻ｔ４において、プリチューン電圧生成部３１の出力電圧と、ＶＣＯ１４の入力電圧とが等しくなるため、電位差検出回路３２はハイレベルの信号を出力する。その結果、ＡＮＤ回路６１の出力はローレベルとなってＳＷ６２がオフとなるとともに、ＳＷ３３はオンになって時刻ｔ４にプリチューン電圧がＶＣＯ１４に印加開始される。目標電圧範囲外になった電圧が再び目標電圧範囲に入った時刻ｔ５においてＳＷ３３をオフにすることにより、電圧印加を停止することができる。

以上のように、本実施形態におけるＰＬＬ回路１０では、周波数の切り替えに要する切替時間は時刻ｔ１からｔ５までの時間である。図３及び図４から明らかなように、本実施形態におけるＰＬＬ回路１０は、周波数の切り替えに要する切替時間を従来よりも大幅に短縮することができる。

次に、本実施形態におけるＰＬＬ回路１０の動作について図５及び図６を用いて説明する。なお、ＰＬＬ回路１０が周波数Ｆ１からＦ２（＜Ｆ１）に切り替える際の動作例を説明する（図４において＋１５Ｖから＋５Ｖへの切替相当とする）。また、帰還回路１５は、ＶＣＯ１４の出力信号をＰＦＤ１２に直接フィードバックするものとする。

前述のように、周波数切替前では、ＶＣＯ１４は、周波数Ｆ１の信号を出力しているものとする（ステップＳ１１）。

周波数切替指示部１６は、ユーザによって周波数Ｆ１からＦ２への切替指示がされたか否かを判断し（ステップＳ１２）、周波数Ｆ１からＦ２への切替指示がされたと判断しなかった場合には、ステップＳ１１の処理に戻る。

ステップＳ１２において、周波数Ｆ１からＦ２への切替指示がされたと判断した場合には、周波数切替指示部１６は、ユーザが指定した周波数の情報を基準信号生成部１１、プリチューン回路３０、電圧印加部４０に通知し、周波数をＦ１からＦ２に切り替える指示をする（ステップＳ１３）。

プリチューン回路３０のプリチューン電圧生成部３１は、周波数Ｆ２に応じたプリチューン電圧Ｖｐを生成する（ステップＳ１４）。

基準信号生成部１１は、周波数切替指示部１６からの周波数切替指示に基づき、ＶＣＯ１４が周波数Ｆ２の信号を出力するための予め定められた周波数の基準信号を生成し、ＰＦＤ１２に出力する（ステップＳ１５）。

ＰＦＤ１２は、基準信号生成部１１の出力信号と帰還回路１５の出力信号とを比較して位相誤差信号をＬＦ１３に出力する（ステップＳ１６）。

ＬＦ１３は、ＰＦＤ１２が出力した位相誤差信号を平滑化して（ステップＳ１７）、積分回路２０に出力する。積分回路２０は、ＬＦ１３によって平滑化された信号を積分し、ＶＣＯ１４に出力する。

ＶＣＯ１４は、積分回路２０からの入力電圧に応じた発振周波数の信号を帰還回路１５に出力するとともに、ＰＬＬ回路１０の出力信号Ｌとして出力する（ステップＳ１８）。

電圧印加部４０は、電圧印加処理を行う（ステップＳ３０）。この電圧印加処理について図３を用いて説明する。

電圧印加部４０のＣＰＵ４２は、ＶＣＯ１４において周波数Ｆ１に対応する入力電圧Ｖ１よりも、周波数Ｆ２に対応する入力電圧Ｖ２が小さいか否かを判断する（ステップＳ３１）。

ステップＳ３１において、Ｖ２＜Ｖ１の場合（本実施形態の場合）には、ＣＰＵ４２は、上昇電圧印加部５０のＡＮＤ回路５１の一端にはロー信号を出力し、下降電圧印加部６０のＡＮＤ回路６１の一端にはハイ信号を出力することにより、下降電圧印加部６０を選択する（ステップＳ３２）。

ここで、プリチューン回路３０の電位差検出回路３２は、ＶＣＯ１４のチューニング電圧Ｖｉｎとプリチューン電圧Ｖｐとを比較し、周波数切替後の所定期間ではＶｉｎ≠ＶｐであるのでＡＮＤ回路６１の他端にロー信号を出力する。

その結果、ＡＮＤ回路６１はハイ信号をＳＷ６２に出力し、ＳＷ６２はオンとなり（ステップＳ３３）下降電圧印加部６０は、下降電圧をＶＣＯ１４に印加する（ステップＳ３４）。

一方、ステップＳ３１において、Ｖ２＞Ｖ１の場合には、ＣＰＵ４２は、上昇電圧印加部５０のＡＮＤ回路５１の一端にはハイ信号を出力し、下降電圧印加部６０のＡＮＤ回路６１の一端にはロー信号を出力することにより、上昇電圧印加部５０を選択する（ステップＳ３５）。

ここで、プリチューン回路３０の電位差検出回路３２は、ＶＣＯ１４のチューニング電圧Ｖｉｎとプリチューン電圧Ｖｐとを比較し、周波数切替後の所定期間ではＶｉｎ≠ＶｐであるのでＡＮＤ回路５１の他端にロー信号を出力する。

その結果、ＡＮＤ回路５１はハイ信号をＳＷ５２に出力し、ＳＷ５２はオンとなり（ステップＳ３６）上昇電圧印加部５０は、上昇電圧をＶＣＯ１４に印加する（ステップＳ３７）。

図５に戻り、電位差検出回路３２は、ＶＣＯ１４のチューニング電圧Ｖｉｎとプリチューン電圧Ｖｐとを比較し、両電圧が等しいか否かが検出される（ステップＳ１９）。

ステップＳ１９において、両電圧が等しいと検出されなかった場合には、ステップＳ３０の処理に戻る。

一方、ステップＳ１９において、両電圧が等しいと検出された場合には、電位差検出回路３２は、ＡＮＤ回路６１の他端及びＳＷ３３にハイ信号を出力する。その結果、ＳＷ６２がオフ、ＳＷ３３がオンとなる（ステップＳ２０）。

ＳＷ３３がオンとなったことにより、プリチューン電圧生成部３１が生成したプリチューン電圧ＶｐがＶＣＯ１４に印加される（ステップＳ２１）。

電位差検出回路３２は、チューニング電圧Ｖｉｎが目標電圧範囲内になったか否かを検出する（ステップＳ２２）。

チューニング電圧Ｖｉｎが目標電圧範囲内にない場合にはステップＳ２１の処理に戻り、目標電圧範囲内になった場合には、電位差検出回路３２は、ロー信号をＳＷ３３に出力してＳＷ３３がオフとなる（ステップＳ２３）。

以上のように、本実施形態におけるＰＬＬ回路１０は、０Ｖから＋２０Ｖまでの電圧範囲内の入力電圧に応じた発振周波数の信号を出力するＶＣＯ１４の出力周波数を第１の発振周波数から第２の発振周波数に切り替える際に、０Ｖよりも小さい電圧−１０Ｖ、又は＋２０Ｖよりも大きい＋３０ＶをＶＣＯ１４に印加した後に続いてプリチューン電圧をＶＣＯ１４に印加するので、ＶＣＯ１４のチューニング電圧の切替幅が比較的大きい場合でも、従来よりも短時間でチューニング電圧を収束させることができる。

（第２実施形態）
次に、本発明の第２実施形態としての信号分析装置８０について、図７を用いて説明する。なお、信号分析装置８０は、測定装置の一例である。

図７に示すように、本実施形態の信号分析装置８０は、周波数掃引が可能な局部発振信号Ｌを、局部発振信号発生器を構成する第１実施形態のＰＬＬ回路１０により生成して入力信号Ｓ_ＩＮとともにミキサ８２に与え、ミキサ８２の出力から所定の中間周波数帯の信号Ｍをフィルタ８３で抽出する周波数変換部８１を備えている。

また、信号分析装置８０は、入力信号Ｓ_ＩＮのうち、指定された観測帯域の信号成分が周波数変換部８１のフィルタ８３から時系列に出力されるように、ＰＬＬ回路１０の局部発振信号Ｌの周波数掃引制御を行う掃引制御部８４と、周波数変換部８１の出力信号をサンプリングしてデジタルの信号列に変換するＡＤＣ８５と、局部発振信号Ｌの周波数掃引中にＡＤＣ８５から出力される信号列Ｄｍを記憶し、周波数対信号強度のスペクトラム特性を求める信号解析部８６と、信号解析部８６で得られたスペクトラム特性を波形表示する表示部８７と、を備えている。

すなわち、入力信号Ｓ_ＩＮは、周波数変換部８１のミキサ８２に入力され、ＰＬＬ回路１０からの局部発振信号Ｌとミキシングされ、その差又は和（以下の説明では差とする）の周波数成分のうち、所定の中間周波帯の信号成分Ｍがフィルタ８３によって抽出される。

ここで、フィルタ８３の通過中心周波数をＦ_ＩＦ、局部発振信号Ｌの周波数をＦ_Ｌとし、中間周波帯に変換しようとする解析対象信号の周波数Ｆ_ＩＮよりローカル周波数Ｆ_Ｌが高い上側ヘテロダインでミキシングすると仮定すると、Ｆ_Ｌ−Ｆ_ＩＦ＝Ｆ_ＩＮの関係が成り立つ。

例えば、Ｆ_ＩＦ＝８ＧＨｚとし、ローカル周波数Ｆ_Ｌを８．１ＧＨｚから９ＧＨｚまで掃引すれば、解析対象信号の周波数Ｆ_ＩＮは、１００ＭＨｚから１ＧＨｚまで変化することになる。つまり、フィルタ８３からは、入力信号Ｓ_ＩＮのうち１００ＭＨｚから１ＧＨｚまでの信号成分がその元の周波数順に時系列に抽出されることになる。

なお、ここでは周波数変換を１回行う回路例を示しているが、実際には周波数変換部８１内で複数回の周波数変換処理（一般的には固定周波数の局部発振信号による）を行って、より低い周波数帯に変換している。

ＰＬＬ回路１０は、所定の周波数の局部発振信号Ｌを出力できるようになっており、その局部発振信号Ｌの周波数掃引は掃引制御部８４から入力される周波数データを順次更新することで行われる。

掃引制御部８４は、操作部８８によって指定された基準周波数（スタート周波数あるいはセンタ周波数）、掃引幅（スパン）、取得サンプル数等に応じて、局部発振信号Ｌの周波数を所定ステップで掃引させるとともに、その各周波数の情報ｆを信号解析部８６に与える。

一方、周波数変換部８１から出力された信号Ｍは、ＡＤＣ８５により所定のサンプリング周期（フィルタ８３の通過帯域の上限の２倍以上の周波数）でサンプリングされ、そのサンプリングで得られたデジタルの信号列Ｄｍが信号解析部８６に入力される。

信号解析部８６は、周波数掃引によって得られたデジタルの信号列Ｄｍと周波数情報ｆとを対応付けて受信して図示しないメモリに格納し、指定された帯域制限処理等を行って観測帯域内における周波数対信号強度Ｓ（ｆ）の特性、すなわちスペクトラム特性を求める。表示部８７は、信号解析部８６が求めたスペクトラム特性の波形を画面に表示する。

以上のように、本実施形態の信号分析装置８０は、ＶＣＯのチューニング電圧の切替幅が比較的大きい場合でも、従来よりも短時間でチューニング電圧を収束させることができるＰＬＬ回路１０により局部発振信号発生器を構成しているので、従来よりも短時間で周波数の切り替えが可能となる。その結果、本実施形態の信号分析装置８０は、信号分析時間の短縮化を図ることができる。

（第３実施形態）
次に、本発明の第３実施形態としての信号発生装置９０について、図８を用いて説明する。なお、信号発生装置９０は、測定装置の一例である。

図８に示すように、本実施形態の信号発生装置９０は、波形データ記憶部９１、ＤＡＣ９２及び９３、直交変調器９４、局部発振信号発生器を構成する第１実施形態のＰＬＬ回路１０、自動レベル制御回路（ＡＬＣ）９５、操作部９６、設定部９７、ステップアッテネータ（ステップＡＴＴ）９８を備えている。

波形データ記憶部９１は、被試験装置を試験するための複数の試験信号データとして、デジタル値のベースバンドの波形データを記憶している。試験者は、操作部９６を操作し、設定部９７を介して、波形データ記憶部９１に記憶された試験信号データを選択して出力できるようになっている。試験信号データは、Ｉ相成分（同相成分）及びＱ相成分（直交成分）のベースバンドの波形データを含む。波形データは、例えば、図示しないＤＳＰ（Digital Signal Processor）によって生成される。

ＤＡＣ９２及び９３は、それぞれ、波形データ記憶部９１が出力するＩ相成分及びＱ相成分のデジタル値のベースバンド信号波形データをアナログ値に変換して直交変調器９４に出力するようになっている。

ＰＬＬ回路１０は、設定部９７からの設定信号に基づいた局部発振周波数の局部発振信号Ｌを生成し、直交変調器９４に出力するようになっている。

直交変調器９４は、ＤＡＣ９２からのＩ相成分及びＤＡＣ９３からのＱ相成分と、ＰＬＬ回路１０から入力した局部発振信号Ｌとを乗算することにより直交変調及び周波数変換を行って無線周波数の信号（ＲＦ信号）を生成してＡＬＣ９５に出力するようになっている。

ＡＬＣ９５は、直交変調器９４の出力信号の電力レベルを所定の電力レベルに調整してステップＡＴＴ９８に出力するようになっている。ＡＬＣ９５が設定する電力レベルは、設定部９７からの設定信号によって設定されるようになっている。ＡＬＣ９５は、出力信号レベルを例えば０．１ｄＢ単位で調整できるものである。

操作部９６は、試験者が試験条件及び試験手順に関する設定等を行うために操作するものであり、例えば、キーボード、ダイヤル又はマウスのような入力デバイス、これらを制御する制御回路等で構成される。試験者が設定する試験条件としては、例えば、波形データ記憶部９１に記憶された波形データ、ステップＡＴＴ９８が出力するＲＦ試験信号の出力レベル及び無線周波数等がある。

設定部９７は、例えばマイクロコンピュータによって構成されており、装置全体の制御を行うようになっている。また、設定部９７は、試験者が操作部９６を操作して設定した各試験条件に基づき、各試験条件を設定する設定信号を波形データ記憶部９１、ＰＬＬ回路１０、ＡＬＣ９５、ステップＡＴＴ９８にそれぞれ出力し、各試験条件を設定するようになっている。

ここで、ＡＬＣ９５に対する設定としては、例えば、ユーザが信号発生装置９０の出力レベルを−４０．２ｄＢｍに設定した場合、設定部９７は、ステップＡＴＴ９８の減衰量を３０ｄＢに設定し、ＡＬＣ９５に対し、出力信号レベルを−１０．２ｄＢｍに設定するための制御信号を出力する。

ステップＡＴＴ９８は、各々の減衰量が予め定められた複数のアッテネータセクションを備え、各アッテネータセクションの減衰量の組み合わせにより、入力したＲＦ信号のレベルを所定の減衰量のステップで減衰することができるＡＴＴである。このステップＡＴＴ９８は、設定部９７からの設定信号によって設定された減衰量で入力信号を減衰し、試験者が所望する電力レベルのＲＦ試験信号を出力するようになっている。

以上のように構成された本実施形態の信号発生装置９０は、ＶＣＯのチューニング電圧の切替幅が比較的大きい場合でも、従来よりも短時間でチューニング電圧を収束させることができるＰＬＬ回路１０により局部発振信号発生器を構成しているので、従来よりも短時間で周波数の切り替えが可能となる。その結果、本実施形態の信号発生装置９０は、周波数切替時間の短縮化を図ることができる。

以上のように、本発明に係るＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法は、ＶＣＯのチューニング電圧の切替幅が比較的大きい場合でも、従来よりも短時間でチューニング電圧を収束させることができるという効果を有し、信号分析装置や信号発生装置に用いられるＰＬＬ回路及びその制御方法等として有用である。

１０ ＰＬＬ回路
１１ 基準信号生成部（信号生成手段）
１２ ＰＦＤ（位相周波数比較器）
１３ ＬＦ（平滑化手段）
１４ ＶＣＯ（電圧制御発振器）
３０ プリチューン回路
３１ プリチューン電圧生成部（プリチューン電圧生成手段）
３２ 電位差検出回路（電圧印加切替手段）
３３ ＳＷ（プリチューン電圧印加手段）
４０ 電圧印加部（入力電圧印加手段）
５０ 上昇電圧印加部（第２の印加手段）
６０ 下降電圧印加部（第１の印加手段）
８０ 信号分析装置（測定装置）
９０ 信号発生装置（測定装置）

Claims (6)

1. 予め定められた周波数の信号を生成する信号生成手段（１１）と、
   第１の入力電圧から該第１の入力電圧よりも大きい第２の入力電圧までの電圧範囲内の入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（１４）と、
   前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相周波数比較器（１２）と、
   前記位相誤差信号を平滑化して前記電圧制御発振器に出力する平滑化手段（１３）と、
   前記電圧制御発振器の前記発振周波数を予め調整するプリチューン電圧を生成するプリチューン電圧生成手段（３１）と、
   前記電圧制御発振器の発振周波数を第１の発振周波数から第２の発振周波数に切り替える指示を受けて前記電圧範囲外の入力電圧を前記電圧制御発振器に印加する入力電圧印加手段（４０）と、
   前記入力電圧印加手段による印加に続いて前記プリチューン電圧を前記電圧制御発振器に印加するプリチューン電圧印加手段（３３）と、
   を備え、
   前記入力電圧印加手段は、
   前記第２の発振周波数に対応する第２の電圧が前記第１の発振周波数に対応する第１の電圧よりも小さいことを条件に、前記第１の入力電圧よりも小さい第３の入力電圧を前記電圧制御発振器に印加する第１の印加手段（６０）と、
   前記第２の電圧が前記第１の電圧よりも大きいことを条件に、前記第２の入力電圧よりも大きい第４の入力電圧を前記電圧制御発振器に印加する第２の印加手段（５０）と、
   を備えたことを特徴とするＰＬＬ回路。
2. 前記入力電圧印加手段による前記電圧範囲外の入力電圧の印加の開始後、前記電圧制御発振器の入力電圧が所定電圧と等しくなったことを条件に、前記電圧範囲外の入力電圧の印加から前記プリチューン電圧の印加に切り替える電圧印加切替手段（３２）をさらに備えたことを特徴とする請求項１に記載のＰＬＬ回路。
3. 前記所定電圧は、前記プリチューン電圧であることを特徴とする請求項２に記載のＰＬＬ回路。
4. 請求項１から請求項３までのいずれか１項に記載のＰＬＬ回路を備えたことを特徴とする測定装置（８０、９０）。
5. 前記ＰＬＬ回路は、予め定められた局部発振周波数の局部発振信号を生成するものであることを特徴とする請求項４に記載の測定装置。
6. 請求項１から請求項３までのいずれか１項に記載のＰＬＬ回路の制御方法であって、
   予め定められた周波数の信号を生成する信号生成ステップ（Ｓ１５）と、
   第１の入力電圧から該第１の入力電圧よりも大きい第２の入力電圧までの電圧範囲内の入力電圧に応じた発振周波数の信号を出力する周波数信号出力ステップ（Ｓ１８）と、
   前記信号生成ステップ及び前記周波数信号出力ステップの各出力信号を比較して位相誤差信号を出力する位相周波数比較ステップ（Ｓ１６）と、
   前記位相誤差信号を平滑化して前記電圧制御発振器に出力する平滑化ステップ（Ｓ１７）と、
   前記電圧制御発振器の前記発振周波数を予め調整するプリチューン電圧を生成するプリチューン電圧生成ステップ（Ｓ１４）と、
   前記電圧制御発振器の発振周波数を第１の発振周波数から第２の発振周波数に切り替える指示を受けて前記電圧範囲外の入力電圧を前記電圧制御発振器に印加する入力電圧印加ステップ（Ｓ３０）と、
   前記入力電圧印加ステップにおける印加に続いて前記プリチューン電圧を前記電圧制御発振器に印加するプリチューン電圧印加ステップ（Ｓ２１）と、
   を含み、
   前記入力電圧印加ステップは、
   前記第２の発振周波数に対応する第２の電圧が前記第１の発振周波数に対応する第１の電圧よりも小さいことを条件に、前記第１の入力電圧よりも小さい第３の入力電圧を前記電圧制御発振器に印加する第１の印加ステップ（Ｓ３４）と、
   前記第２の電圧が前記第１の電圧よりも大きいことを条件に、前記第２の入力電圧よりも大きい第４の入力電圧を前記電圧制御発振器に印加する第２の印加ステップ（Ｓ３７）と、
   を含むことを特徴とするＰＬＬ回路の制御方法。

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