JP2019047471A - Ｐｌｌロック検出回路、それを備えたｐｌｌ回路及び測定装置並びにｐｌｌロック検出方法 - Google Patents

Abstract

【課題】簡易な構成でＰＬＬロック状態を検出することができるＰＬＬロック検出回路、それを備えたＰＬＬ回路及び測定装置並びにＰＬＬロック検出方法を提供する。【解決手段】ＰＬＬロック検出回路は、予め定められた周波数の信号を生成する基準信号生成部１１と、入力電圧に応じた発振周波数の信号を出力するＶＣＯ１３と、基準信号生成部１１及びＶＣＯ１３の各出力信号を比較して位相誤差信号を出力するＰＦＤ１２と、を有するＰＬＬ回路１０のロック状態を検出するものであって、ＰＦＤ１２とＶＣＯ１３との間に直列に接続された抵抗３１と、抵抗３１の両端の電位差が０Ｖを含む予め定められた電圧範囲内にあることを条件にＰＬＬ回路１０のロック状態を検出するＰＬＬロック検出部４０と、を備える。【選択図】図１

Description

本発明は、ＰＬＬロック検出回路、それを備えたＰＬＬ回路及び測定装置並びにＰＬＬロック検出方法に関する。

従来、この種の回路としては、特許文献１に記載されたＰＬＬロック検出回路が知られている。

特許文献１に記載されたものは、ＰＬＬロック状態が所定時間連続して継続しているかどうかを検出するＰＬＬロック連続性検出部と、ＰＬＬアンロック状態が所定時間連続して継続しているかどうかを検出するＰＬＬアンロック連続性検出部と、を備えている。

この構成により、特許文献１に記載されたものは、ＰＬＬロック状態及びＰＬＬアンロック状態の検出の両方を同時に行うことにより、確実なロック判定を行うことができるようになっている。

特開２００８−１３１３５３号公報

しかしながら、特許文献１に記載されたものでは、ＰＬＬロック状態及びＰＬＬアンロック状態の検出の両方を同時に行うために煩雑な処理が必要であった。そのため、簡易な構成でＰＬＬロック状態を検出できるものが望まれていた。

本発明は、前述のような事情に鑑みてなされたものであり、簡易な構成でＰＬＬロック状態を検出することができるＰＬＬロック検出回路、それを備えたＰＬＬ回路及び測定装置並びにＰＬＬロック検出方法を提供することを目的とする。

本発明の請求項１に係るＰＬＬロック検出回路は、予め定められた周波数の信号を生成する信号生成手段（１１）と、入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（１３）と、前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相周波数比較器（１２）と、を有するＰＬＬ回路（１０）のロック状態を検出するＰＬＬロック検出回路であって、前記位相周波数比較器と前記電圧制御発振器との間に直列に接続された抵抗（３１）と、前記抵抗の両端の電位差が０Ｖを含む予め定められた電圧範囲内にあることを条件に前記ＰＬＬ回路のロック状態を検出するＰＬＬロック検出手段（４０）と、を備えた構成を有している。

この構成により、本発明の請求項１に係るＰＬＬロック検出回路は、抵抗の両端の電位差に基づいてＰＬＬ回路のロック状態を検出するので、従来のように、煩雑な処理を行う必要がなく、簡易な構成でＰＬＬ回路のロック状態を検出することができる。

本発明の請求項２に係るＰＬＬロック検出回路は、前記位相誤差信号を積分する積分手段（３０）をさらに備え、前記積分手段は、前記抵抗を含む構成を有している。

この構成により、本発明の請求項２に係るＰＬＬロック検出回路は、積分手段が有する抵抗の両端の電位差に基づいてＰＬＬ回路のロック状態を検出するので、従来のように、煩雑な処理を行う必要がなく、簡易な構成でＰＬＬ回路のロック状態を検出することができる。

本発明の請求項３に係るＰＬＬ回路は、請求項１又は請求項２に記載のＰＬＬロック検出回路を備えた構成を有している。

この構成により、本発明の請求項３に係るＰＬＬ回路は、抵抗の両端の電位差に基づいてＰＬＬ回路のロック状態を検出するので、従来のように、煩雑な処理を行う必要がなく、簡易な構成でＰＬＬ回路のロック状態を検出することができる。

本発明の請求項４に係る測定装置は、請求項３に記載のＰＬＬ回路を備えた構成が好ましい。

本発明の請求項５に係る測定装置は、前記ＰＬＬ回路は、予め定められた局部発振周波数の局部発振信号を生成するものである構成を有している。

この構成により、本発明の請求項５に係る測定装置は、簡易な構成でＰＬＬ回路のロック状態を検出することができるＰＬＬ回路により局部発振信号を生成することができる。

本発明の請求項６に係るＰＬＬロック検出方法は、請求項１又は請求項２に記載のＰＬＬロック検出回路を用いたＰＬＬロック検出方法であって、前記抵抗の両端の電位差が０Ｖを含む予め定められた電圧範囲内にあることを条件に前記ＰＬＬ回路のロック状態を検出するＰＬＬロック検出ステップ（Ｓ１５）を含む構成を有している。

この構成により、本発明の請求項６に係るＰＬＬロック検出方法は、抵抗の両端の電位差に基づいてＰＬＬ回路のロック状態を検出するので、従来のように、煩雑な処理を行う必要がなく、簡易な構成でＰＬＬ回路のロック状態を検出することができる。

本発明は、簡易な構成でＰＬＬロック状態を検出することができるという効果を有するＰＬＬロック検出回路、それを備えたＰＬＬ回路及び測定装置並びにＰＬＬロック検出方法を提供することができるものである。

本発明の第１実施形態としてのＰＬＬ回路の構成図である。 本発明の第１実施形態におけるＰＬＬロックの検出機能の説明図である。 本発明の第１実施形態におけるＰＬＬロック検出方法を説明するためのフローチャートである。 本発明の第１実施形態の変形例における積分回路の一例を示す図である。 本発明の第２実施形態としての信号分析装置のブロック構成図である。 本発明の第３実施形態としての信号発生装置のブロック構成図である。

以下、本発明に係るＰＬＬロック検出回路、それを備えたＰＬＬ回路及び測定装置並びにＰＬＬロック検出方法の実施形態について、図面を用いて説明する。

（第１実施形態）
まず、本発明に係るＰＬＬ回路の第１実施形態における構成について説明する。

図１に示すように、本実施形態におけるＰＬＬ回路１０は、基準信号生成部１１、位相周波数比較器（Phase Frequency Detector：ＰＦＤ）１２、電圧制御発振器（Voltage Controlled Oscillator：ＶＣＯ）１３、帰還回路１４、第１の積分回路２０、第２の積分回路３０、ＰＬＬロック検出部４０を備えている。

基準信号生成部１１は、予め定められた周波数の基準信号を生成し、ＰＦＤ１２に出力するようになっている。この基準信号生成部１１は、信号生成手段の一例である。

ＰＦＤ１２は、基準信号生成部１１の出力信号と帰還回路１４の出力信号とを比較して位相誤差信号を第１の積分回路２０に出力するようになっている。このＰＦＤ１２は、位相周波数比較器の一例である。

第１の積分回路２０は、ＰＦＤ１２が出力した位相誤差信号を積分し、第１の積分信号として第２の積分回路３０に出力するようになっている。この第１の積分回路２０は、例えば、ループフィルタで構成され、オペアンプ（演算増幅器）２１、コンデンサ２２、抵抗２３を有している。

第２の積分回路３０は、第１の積分回路２０が出力した第１の積分信号を積分し、第２の積分信号としてＶＣＯ１３に出力するようになっている。この第２の積分回路３０は、抵抗３１、コンデンサ３２及び抵抗３３を有している。抵抗３１は、ＰＦＤ１２とＶＣＯ１３との間に直列に接続されている。抵抗３１のＶＣＯ１３側の端子は、コンデンサ３２及び抵抗３３を介して接地されている。なお、第２の積分回路３０は、積分手段の一例である。

ＶＣＯ１３は、第２の積分回路３０からの入力電圧に応じた発振周波数の信号を帰還回路１４に出力するとともに、ＰＬＬ回路１０の出力信号Ｌとして出力するようになっている。このＶＣＯ１３は、電圧制御発振器の一例である。

帰還回路１４は、ＰＦＤ１２に入力される比較周波数を生成する手段として、例えば、入力周波数をＮ分周する分周器、又は、周波数変換を行うミキサ等を含むものである。なお、帰還回路１４は、ＶＣＯ１３の出力信号をＰＦＤ１２に直接フィードバックするものであってもよい。

ＰＬＬロック検出部４０は、電位差検出回路４１、抵抗４２、コンデンサ４３を備えている。このＰＬＬロック検出部４０は、ＰＬＬロック検出手段の一例である。また、ＰＬＬロック検出部４０及び第２の積分回路３０の抵抗３１は、ＰＬＬロック検出回路の一例である。

電位差検出回路４１は、第２の積分回路３０が有する抵抗３１の両端の電位差を検出するようになっている。この電位差検出回路４１は、抵抗３１の両端の電位差が０Ｖのときにハイレベルの信号を出力するものであり、例えばコンパレータ回路を用いた簡易な構成で実現可能である。

電位差検出回路４１の出力側には抵抗４２の一端が接続され、抵抗４２の他端は、コンデンサ４３を介して接地されている。この構成により、ＰＬＬロック検出部４０は、抵抗３１の両端の電位差が０Ｖとなった場合には、ＰＬＬロックを検出したことを示すＰＬＬロック検出信号Ｄを出力することができる。

本実施形態において、抵抗３１の両端の電位差が０Ｖとなった場合とは、電位差が０Ｖと完全に一致した場合のみを意味するのではなく、ＶＣＯ１３のチューニング電圧が収束したとみなしても実用上問題のない電位差であればよい。すなわち、ＰＬＬロック検出部４０は、抵抗３１の両端の電位差が０Ｖを含む予め定められた電圧範囲内にあることを条件にＰＬＬ回路のロック状態を検出するものである。

なお、電位差検出回路４１が、抵抗３１の両端の電位差が０Ｖのときに出力するハイレベルの信号は、コンデンサ４３の充電時間を経て出力される。そのため、抵抗３１の両端の電位差が瞬間的に０Ｖとなった場合ではコンデンサ４３が満充電されず、ＰＬＬロック検出部４０はＰＬＬロック検出信号Ｄを出力しない。

抵抗３１の両端の電位差は、第１の積分回路２０の出力電圧Ｖ１と、第２の積分回路３０の出力電圧Ｖ２との差である。この電位差は、ＶＣＯ１３に対するチャージ電流又はディスチャージ電流によって発生する。出力信号Ｌの周波数を設定変更してからＶＣＯ１３のチューニング電圧（入力電圧）が収束するまでは、Ｖ１＜Ｖ２の期間とＶ１＞Ｖ２の期間とが交互に現れる。ＶＣＯ１３のチューニング電圧が収束するとＶ１＝Ｖ２となり、抵抗３１の両端の電位差は０Ｖになる。

次に、図２を用いてＰＬＬロックの検出機能について説明する。図２は、ＰＬＬロックの検出動作時における第１の積分回路２０及び第２の積分回路３０の出力電圧について、本実施形態のＰＬＬ回路１０の実験データを模式的に表したものである。図２では、時刻ｔ＝０で周波数設定変更を開始し、第１の積分回路２０及び第２の積分回路３０の出力電圧をそれぞれＶ１及びＶ２、目標電圧をＶｔ、Ｖ１及びＶ２の初期値をＶ０で示しＶｔ＜Ｖ０としている。

図２に示すように、第１の積分回路２０の出力電圧Ｖ１は、時間の経過とともに、目標電圧Ｖｔに対して上下に変動しながら収束していく。一方、第２の積分回路３０の出力電圧Ｖ２は、時間の経過とともに、目標電圧Ｖｔに向かって第１の積分回路２０の出力電圧Ｖ１よりも緩やかに低下し、目標電圧Ｖｔ以下になった後に目標電圧Ｖｔに収束していく。

図２において、第１の積分回路２０の出力電圧Ｖ１及び第２の積分回路３０の出力電圧Ｖ２が目標電圧Ｖｔと一致した時点を時刻ｔ１で示している。この時刻ｔ１では抵抗３１の両端の電位差が０Ｖとなり、電位差検出回路４１はＰＬＬロック検出信号Ｄを出力するので、ＰＬＬ回路１０のＰＬＬロック状態が検出される。

次に、本実施形態におけるＰＬＬ回路１０の動作について、図３を用いて説明する。図３は、本実施形態におけるＰＬＬロック検出方法を説明するためのフローチャートである。

基準信号生成部１１は、予め定められた周波数の基準信号を生成し（ステップＳ１１）、ＰＦＤ１２に出力する。

ＰＦＤ１２は、基準信号生成部１１及び帰還回路１４の各出力信号の位相を比較して位相差を求め、位相差に応じた信号レベルの信号を第１の積分回路２０に出力する（ステップＳ１２）。

第１の積分回路２０は、ＰＦＤ１２が出力した位相誤差信号を積分し、第１の積分信号（Ｖ１）として第２の積分回路３０に出力する（ステップＳ１３）。

第２の積分回路３０は、第１の積分回路２０が出力した第１の積分信号を積分し、第２の積分信号（Ｖ２）としてＶＣＯ１３に出力する（ステップＳ１４）。

電位差検出回路４１は、第２の積分回路３０が有する抵抗３１の両端の電位差を検出し（ステップＳ１５）、その電位差が０Ｖではない場合には、ステップＳ１２の処理に戻る。

一方、ステップＳ１５において、抵抗３１の両端の電位差が０Ｖの場合には、電位差検出回路４１は、ＰＬＬロック検出信号Ｄを出力する（ステップＳ１６）。

以上のように、本実施形態におけるＰＬＬロック検出回路（ＰＬＬロック検出部４０及び抵抗３１）は、抵抗３１の両端の電位差に基づいてＰＬＬ回路１０のロック状態を検出するので、従来のように、煩雑な処理を行う必要がなく、簡易な構成でＰＬＬ回路のロック状態を検出することができる。

（変形例）
図４は、第２の積分回路３０（図１参照）に代わる積分回路３０ａを示している。積分回路３０ａは、第２の積分回路３０の抵抗３１を複数個、例えば任意の２つの抵抗値に分割した２個の抵抗３１ａ及び３１ｂを有する。この構成においても、抵抗３１ａ又は３１ｂの両端の電位差を電位差検出回路４１によって検出すれば、前述と同様の効果が得られる。

（第２実施形態）
次に、本発明の第２実施形態としての信号分析装置５０について、図５を用いて説明する。なお、信号分析装置５０は、測定装置の一例である。

図５に示すように、本実施形態の信号分析装置５０は、周波数掃引が可能な局部発振信号Ｌを、局部発振信号発生器を構成する第１実施形態のＰＬＬ回路１０により生成して入力信号Ｓ_ＩＮとともにミキサ５２に与え、ミキサ５２の出力から所定の中間周波数帯の信号Ｍをフィルタ５３で抽出する周波数変換部５１を備えている。

また、信号分析装置５０は、入力信号Ｓ_ＩＮのうち、指定された観測帯域の信号成分が周波数変換部５１のフィルタ５３から時系列に出力されるように、ＰＬＬ回路１０の局部発振信号Ｌの周波数掃引制御を行う掃引制御部５４と、周波数変換部５１の出力信号をサンプリングしてデジタルの信号列に変換するＡＤＣ５５と、局部発振信号Ｌの周波数掃引中にＡＤＣ５５から出力される信号列Ｄｍを記憶し、周波数対信号強度のスペクトラム特性を求める信号解析部５６と、信号解析部５６で得られたスペクトラム特性を波形表示する表示部５７と、を備えている。

すなわち、入力信号Ｓ_ＩＮは、周波数変換部５１のミキサ５２に入力され、ＰＬＬ回路１０からの局部発振信号Ｌとミキシングされ、その差又は和（以下の説明では差とする）の周波数成分のうち、所定の中間周波帯の信号成分Ｍがフィルタ５３によって抽出される。

ここで、フィルタ５３の通過中心周波数をＦ_ＩＦ、局部発振信号Ｌの周波数をＦ_Ｌとし、中間周波帯に変換しようとする解析対象信号の周波数Ｆ_ＩＮよりローカル周波数Ｆ_Ｌが高い上側ヘテロダインでミキシングすると仮定すると、Ｆ_Ｌ−Ｆ_ＩＦ＝Ｆ_ＩＮの関係が成り立つ。

例えば、Ｆ_ＩＦ＝５ＧＨｚとし、ローカル周波数Ｆ_Ｌを５．１ＧＨｚから９ＧＨｚまで掃引すれば、解析対象信号の周波数Ｆ_ＩＮは、１００ＭＨｚから１ＧＨｚまで変化することになる。つまり、フィルタ５３からは、入力信号Ｓ_ＩＮのうち１００ＭＨｚから１ＧＨｚまでの信号成分がその元の周波数順に時系列に抽出されることになる。

なお、ここでは周波数変換を１回行う回路例を示しているが、実際には周波数変換部５１内で複数回の周波数変換処理（一般的には固定周波数の局部発振信号による）を行って、より低い周波数帯に変換している。

ＰＬＬ回路１０は、所定の周波数の局部発振信号Ｌを出力できるように構成されており、その局部発振信号Ｌの周波数掃引は掃引制御部５４から入力される周波数データを順次更新することで行われる。また、ＰＬＬ回路１０は、周波数の切り替え後にＰＬＬロックを検出した場合には、ＰＬＬロック検出信号Ｄを掃引制御部５４に出力するようになっている。

掃引制御部５４は、操作部５８によって指定された基準周波数（スタート周波数あるいはセンタ周波数）、掃引幅（スパン）、取得サンプル数等に応じて、局部発振信号Ｌの周波数を所定ステップで掃引させるとともに、その各周波数の情報ｆ及び掃引状態を示す情報を信号解析部５６に与える。また、掃引制御部５４は、ＰＬＬ回路１０が基準周波数にロックしたことをＰＬＬロック検出信号Ｄにより検知すると掃引を開始し、測定データの取得が開始される。なお、ゼロスパンのように掃引を必要としない場合もある。

一方、周波数変換部５１から出力された信号Ｍは、ＡＤＣ５５により所定のサンプリング周期（フィルタ５３の通過帯域の上限の２倍以上の周波数）でサンプリングされ、そのサンプリングで得られたデジタルの信号列Ｄｍが信号解析部５６に入力される。

信号解析部５６は、周波数掃引によって得られたデジタルの信号列Ｄｍと周波数情報ｆとを対応付けて受信して図示しないメモリに格納し、指定された帯域制限処理等を行って観測帯域内における周波数対信号強度Ｓ（ｆ）の特性、すなわちスペクトラム特性を求める。表示部５７は、信号解析部５６が求めたスペクトラム特性の波形を画面に表示する。

以上のように構成された本実施形態の信号分析装置５０は、簡易な構成でＰＬＬロック状態を検出することができるＰＬＬ回路１０を備えているので、従来よりも簡易な構成で局部発振信号発生器を実現することができる。

また、本実施形態の信号分析装置５０は、簡易な構成でＰＬＬロック状態を検出することができるＰＬＬ回路１０を備えているので、周波数の切り替えがあった場合には、ＰＬＬロック状態が得られた後に信号分析を行うことができ、信頼性の高い解析データを得ることができる。

（第３実施形態）
次に、本発明の第３実施形態としての信号発生装置６０について、図６を用いて説明する。なお、信号発生装置６０は、測定装置の一例である。

図６に示すように、本実施形態の信号発生装置６０は、波形データ記憶部６１、ＤＡＣ６２及び６３、直交変調器６４、局部発振装置を構成する第１実施形態のＰＬＬ回路１０、自動レベル制御回路（ＡＬＣ）６５、操作部６６、設定部６７、ステップアッテネータ（ステップＡＴＴ）６８、トリガ出力部６９、表示部７０を備えている。

波形データ記憶部６１は、被試験装置を試験するための複数の試験信号データとして、デジタル値のベースバンドの波形データを記憶している。試験者は、操作部６６を操作し、設定部６７を介して、波形データ記憶部６１に記憶された試験信号データを選択して出力できるようになっている。試験信号データは、Ｉ相成分（同相成分）及びＱ相成分（直交成分）のベースバンドの波形データを含む。波形データは、例えば、図示しないＤＳＰ（Digital Signal Processor）によって生成される。

ＤＡＣ６２及び６３は、それぞれ、波形データ記憶部６１が出力するＩ相成分及びＱ相成分のデジタル値のベースバンド信号波形データをアナログ値に変換して直交変調器６４に出力するようになっている。

ＰＬＬ回路１０は、設定部６７からの設定信号に基づいた局部発振周波数の局部発振信号Ｌを生成し、直交変調器６４に出力するように構成されている。また、ＰＬＬ回路１０は、周波数の切り替え後にＰＬＬロックを検出した場合には、ＰＬＬロック検出信号Ｄを設定部６７に出力するようになっている。

直交変調器６４は、ＤＡＣ６２からのＩ相成分及びＤＡＣ６３からのＱ相成分と、ＰＬＬ回路１０から入力した局部発振信号Ｌとを乗算することにより直交変調及び周波数変換を行って無線周波数の信号（ＲＦ信号）を生成してＡＬＣ６５に出力するようになっている。

ＡＬＣ６５は、直交変調器６４の出力信号の電力レベルを所定の電力レベルに調整してステップＡＴＴ６８に出力するようになっている。ＡＬＣ６５が設定する電力レベルは、設定部６７からの設定信号によって設定されるようになっている。ＡＬＣ６５は、出力信号レベルを例えば０．１ｄＢ単位で調整できるものである。

操作部６６は、試験者が試験条件及び試験手順に関する設定等を行うために操作するものであり、例えば、キーボード、ダイヤル又はマウスのような入力デバイス、これらを制御する制御回路等で構成される。試験者が設定する試験条件としては、例えば、波形データ記憶部６１に記憶された波形データ、ステップＡＴＴ６８が出力するＲＦ試験信号の出力レベル及び無線周波数等がある。

設定部６７は、例えばマイクロコンピュータによって構成されており、装置全体の制御を行うようになっている。また、設定部６７は、試験者が操作部６６を操作して設定した各試験条件に基づき、各試験条件を設定する設定信号を波形データ記憶部６１、ＰＬＬ回路１０、ＡＬＣ６５、ステップＡＴＴ６８にそれぞれ出力し、各試験条件を設定するようになっている。また、設定部６７は、周波数設定やレベル設定の完了を示す信号をトリガ出力部６９及び表示部７０に出力するようになっている。また、設定部６７は、ＰＬＬ回路１０が基準周波数にロックしたことをＰＬＬロック検出信号Ｄにより検知すると、設定した各試験条件に基づいた信号を発生するよう装置全体を制御するようになっている。

ここで、ＡＬＣ６５に対する設定としては、例えば、ユーザが信号発生装置６０の出力レベルを−４０．２ｄＢｍに設定した場合、設定部６７は、ステップＡＴＴ６８の減衰量を３０ｄＢに設定し、ＡＬＣ６５に対し、出力信号レベルを−１０．２ｄＢｍに設定するための制御信号を出力する。

ステップＡＴＴ６８は、各々の減衰量が予め定められた複数のアッテネータセクションを備え、各アッテネータセクションの減衰量の組み合わせにより、入力したＲＦ信号のレベルを所定の減衰量のステップで減衰することができるＡＴＴである。このステップＡＴＴ６８は、設定部６７からの設定信号によって設定された減衰量で入力信号を減衰し、試験者が所望する電力レベルのＲＦ試験信号を出力するようになっている。

トリガ出力部６９は、設定部６７から周波数設定やレベル設定の完了を示す信号を入力すると、信号発生装置６０の設定が完了したことを示すトリガを外部の装置に出力可能に構成されている。

表示部７０は、設定部６７から周波数設定やレベル設定の完了を示す信号を入力すると、その旨を示す情報を表示するようになっている。

以上のように構成された本実施形態の信号発生装置６０は、簡易な構成でＰＬＬロック状態を検出することができるＰＬＬ回路１０を備えているので、従来よりも簡易な構成で局部発振信号発生器を実現することができる。

また、本実施形態の信号発生装置６０は、簡易な構成でＰＬＬロック状態を検出することができるＰＬＬ回路１０を備えているので、周波数の切り替えがあった場合には、ＰＬＬロック状態が得られた後に信号発生を行うことができ、高精度の周波数信号を発生することができる。

以上のように、本発明に係るＰＬＬロック検出回路、それを備えたＰＬＬ回路及び測定装置並びにＰＬＬロック検出方法は、簡易な構成でＰＬＬロック状態を検出することができるという効果を有し、スペクトラムアナライザや信号発生器等の測定装置のＰＬＬロック検出回路及びそれを備えたＰＬＬ回路として有用である。

１０ ＰＬＬ回路
１１ 基準信号生成部（信号生成手段）
１２ ＰＦＤ（位相周波数比較器）
１３ ＶＣＯ（電圧制御発振器）
１４ 帰還回路
２０ 第１の積分回路
３０ 第２の積分回路（積分手段）
３１ 抵抗（ＰＬＬロック検出回路）
４０ ＰＬＬロック検出部（ＰＬＬロック検出手段、ＰＬＬロック検出回路）
４１ 電位差検出回路
４２ 抵抗
４３ コンデンサ
５０ 信号分析装置（測定装置）
６０ 信号発生装置（測定装置）

Claims (6)

1. 予め定められた周波数の信号を生成する信号生成手段（１１）と、
   入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（１３）と、
   前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相周波数比較器（１２）と、
   を有するＰＬＬ回路（１０）のロック状態を検出するＰＬＬロック検出回路であって、
   前記位相周波数比較器と前記電圧制御発振器との間に直列に接続された抵抗（３１）と、
   前記抵抗の両端の電位差が０Ｖを含む予め定められた電圧範囲内にあることを条件に前記ＰＬＬ回路のロック状態を検出するＰＬＬロック検出手段（４０）と、
   を備えたことを特徴とするＰＬＬロック検出回路。
2. 前記位相誤差信号を積分する積分手段（３０）をさらに備え、
   前記積分手段は、前記抵抗を含むことを特徴とする請求項１に記載のＰＬＬロック検出回路。
3. 請求項１又は請求項２に記載のＰＬＬロック検出回路を備えたことを特徴とするＰＬＬ回路。
4. 請求項３に記載のＰＬＬ回路を備えたことを特徴とする測定装置（５０、６０）。
5. 前記ＰＬＬ回路は、予め定められた局部発振周波数の局部発振信号を生成するものであることを特徴とする請求項４に記載の測定装置。
6. 請求項１又は請求項２に記載のＰＬＬロック検出回路を用いたＰＬＬロック検出方法であって、
   前記抵抗の両端の電位差が０Ｖを含む予め定められた電圧範囲内にあることを条件に前記ＰＬＬ回路のロック状態を検出するＰＬＬロック検出ステップ（Ｓ１５）を含むことを特徴とするＰＬＬロック検出方法。

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