JP2019087910A - Ｐｌｌ回路及びそれを備えた測定装置並びにｐｌｌ回路の制御方法 - Google Patents

Abstract

【課題】ＰＬＬ回路の出力周波数の切替時にミキサへの入力周波数が基準周波数に対して大きくずれても、従来よりも容易に位相ロック状態を得ることができるＰＬＬ回路を提供する。【解決手段】ＰＬＬ回路１は、予め定められた周波数の信号を生成する基準信号生成部１１と、入力電圧に応じた発振周波数の信号を出力するＶＣＯ１４と、基準信号生成部１１及びＶＣＯ１４の各出力信号を比較して位相誤差信号を出力するＰＦＤ１２と、ＶＣＯ１４の出力信号をＰＦＤ１２に帰還する帰還回路３０と、を有し、帰還回路３０は、局部発振信号を生成する局部発振器３１と、ＶＣＯ１４からの信号を参照信号とし該参照信号と局部発振信号とを混合して周波数変換した信号をＰＦＤ１２に出力するミキサ３２と、を有し、参照信号の周波数が予め定められた周波数範囲外となったときにＰＬＬ回路１の極性を反転させる極性制御部４０を備える。【選択図】図１

Description

本発明は、ＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法に関する。

従来、この種の回路としては、特許文献１に記載されたＰＬＬ周波数シンセサイザが知られている。

特許文献１に記載された従来のものは、入力電圧に応じた発振周波数を生成するＶＣＯと、ＶＣＯから帰還された帰還周波数と基準周波数とを位相比較する位相比較器と、プリチューン電圧を印加するＤ／Ａ変換器と、を備え、ＶＣＯから位相比較器に向かう帰還回路にはミキサ及びローカル信号発生器が設けられている。

この構成において、従来のものは、ローカル信号発生器の発振周波数Ｆｍｉｘ及びＶＣＯの発振周波数Ｆｖｃｏがミキサに入力され、ミキサから出力される差成分（Ｆｍｉｘ−Ｆｖｃｏ）に応じて同期引き込みが行われる。

特開２０００−４０９５９号公報

しかしながら、従来のものでは、ＰＬＬ回路の出力周波数の切替時において、ＶＣＯからミキサに入力される入力周波数が基準周波数に対して大きくずれるとＰＬＬ回路の極性が切り替わって位相ロック状態が得られなくなってしまうという課題があった。

具体的には、従来のものは、例えばミキサへの入力周波数が基準周波数の２倍以上ずれるとＰＬＬの極性が切り替わりミスロックしてしまう。これを防ぐため、ＶＣＯの発振周波数を予め調整するプリチューンを実施してＶＣＯの発振周波数をミスロックが起きない帯域まで調整するが、プリチューン電圧をより正確に設定する必要があり、多くの場合、位相ロック状態を得るのは困難であった。

本発明は、前述の事情に鑑みてなされたものであり、ＰＬＬ回路の出力周波数の切替時にミキサへの入力周波数が基準周波数に対して大きくずれても、従来よりも容易に位相ロック状態を得ることができるＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法を提供することを目的とする。

本発明の請求項１に係るＰＬＬ回路は、予め定められた周波数の信号を生成する信号生成手段（１１）と、入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（１４）と、前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相周波数比較器（１２）と、前記電圧制御発振器の出力信号を前記位相周波数比較器に帰還する帰還手段（３０）と、を有するＰＬＬ回路（１）であって、前記帰還手段は、局部発振信号を生成する局部発振信号生成手段（３１）と、前記電圧制御発振器からの信号を参照信号とし該参照信号と前記局部発振信号とを混合して周波数変換した信号を前記位相周波数比較器に出力する周波数変換手段（３２）と、を有し、前記ＰＬＬ回路の出力周波数の切替時に前記参照信号の周波数が予め定められた周波数範囲外となったときに前記ＰＬＬ回路の極性を反転させる極性反転手段（４０）を備えた構成を有している。

この構成により、本発明の請求項１に係るＰＬＬ回路は、局部発振信号と混合される参照信号の周波数が予め定められた周波数範囲外となったときにＰＬＬ回路の極性を反転させるので、ＰＬＬ回路の極性が切り替わって位相ロック状態が得られなくなるのを防止することができる。

したがって、本発明の請求項１に係るＰＬＬ回路は、出力周波数の切替時に周波数変換手段（ミキサ）への入力周波数が基準周波数に対して大きくずれても、従来よりも容易に位相ロック状態を得ることができる。

本発明の請求項２に係るＰＬＬ回路は、前記極性反転手段は、前記参照信号の周波数が前記周波数範囲外となった後に再び前記周波数範囲内となったときに前記ＰＬＬ回路の極性を反転させて元の極性に戻すものである構成を有している。

この構成により、本発明の請求項２に係るＰＬＬ回路は、参照信号の周波数が周波数範囲外となる前の通常の制御状態に戻すことができる。

本発明の請求項３に係るＰＬＬ回路は、前記極性反転手段は、前記参照信号の周波数を判定するための判定基準信号を生成する判定基準信号生成手段（４１）と、前記判定基準信号と前記参照信号との位相差に応じた位相差信号を出力する位相差信号出力手段（５０）と、前記位相差信号に基づいて前記ＰＬＬ回路の極性を反転させる極性反転手段（４２）と、を備えた構成を有している。

この構成により、本発明の請求項３に係るＰＬＬ回路は、判定基準信号と参照信号との位相差に応じた位相差信号に基づいてＰＬＬ回路の極性を反転させることができる。

本発明の請求項４に係るＰＬＬ回路は、前記位相差信号出力手段は、前記位相差信号を出力する回路をワンチップに集積したＰＬＬ集積回路である構成を有している。

この構成により、本発明の請求項４に係るＰＬＬ回路は、汎用のＰＬＬ集積回路を用いて容易にＰＬＬ回路の極性を反転させることができる。

本発明の請求項５に係るＰＬＬ回路は、予め定められた周波数の信号を生成する信号生成手段（１１）と、入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（１４）と、前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相周波数比較器（１２）と、前記電圧制御発振器の出力信号を前記位相周波数比較器に帰還する帰還手段（３０）と、を有するＰＬＬ回路（２）であって、前記帰還手段は、局部発振信号を生成する局部発振信号生成手段（３１）と、前記電圧制御発振器からの信号を参照信号とし該参照信号と前記局部発振信号とを混合して周波数変換した信号を前記位相周波数比較器に出力する周波数変換手段（３２）と、を有し、前記ＰＬＬ回路の出力周波数の切替時に前記参照信号の周波数が予め定められた周波数範囲外となったことにより前記ＰＬＬ回路の極性が反転する電圧である予め定められた極性反転電圧を出力する極性反転電圧出力手段（７１）と、前記電圧制御発振器の入力電圧が前記極性反転電圧に基づいて予め定められた電圧範囲外となったときに前記ＰＬＬ回路の極性を反転させる極性反転手段（７２）と、を備えた構成を有している。

この構成により、本発明の請求項５に係るＰＬＬ回路は、電圧制御発振器の入力電圧が極性反転電圧に基づいて予め定められた電圧範囲外となったときにＰＬＬ回路の極性を反転させるので、ＰＬＬ回路の極性が切り替わって位相ロック状態が得られなくなるのを防止することができる。

したがって、本発明の請求項５に係るＰＬＬ回路は、出力周波数の切替時に周波数変換手段（ミキサ）への入力周波数が基準周波数に対して大きくずれても、従来よりも容易に位相ロック状態を得ることができる。

本発明の請求項６に係るＰＬＬ回路は、前記極性反転手段は、前記電圧制御発振器の入力電圧が前記電圧範囲外となった後に再び前記電圧範囲内となったときに前記ＰＬＬ回路の極性を反転させて元の極性に戻すものである構成を有している。

この構成により、本発明の請求項６に係るＰＬＬ回路は、電圧制御発振器の入力電圧が電圧範囲外となる前の通常の制御状態に戻すことができる。

本発明の請求項７に係るＰＬＬ回路は、前記極性反転手段は、前記ＰＬＬ回路の極性を切り替える制御信号を出力するものであって、前記位相周波数比較器は、前記位相誤差信号の極性を前記制御信号に基づいて切り替えるものである構成を有している。

この構成により、本発明の請求項７に係るＰＬＬ回路は、位相周波数比較器により極性を制御することができる。

本発明の請求項８に係る測定装置は、請求項１から請求項７までのいずれか１項に記載のＰＬＬ回路を備えた構成が好ましい。

本発明の請求項９に係る測定装置は、前記ＰＬＬ回路は、予め定められた局部発振周波数の局部発振信号を生成するものである構成を有している。

この構成により、本発明の請求項９に係る測定装置は、出力周波数の切替時に周波数変換手段（ミキサ）への入力周波数が基準周波数に対して大きくずれても、従来よりも容易に位相ロック状態を得ることができるＰＬＬ回路により局部発振信号を生成できるので、従来よりも短時間で確実に周波数の切り替えが可能となる。

本発明の請求項１０に係るＰＬＬ回路の制御方法は、予め定められた周波数の信号を生成する信号生成手段（１１）と、入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（１４）と、前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相周波数比較器（１２）と、前記電圧制御発振器の出力信号を前記位相周波数比較器に帰還する帰還手段（３０）と、を有するＰＬＬ回路（１）の制御方法であって、前記帰還手段は、局部発振信号を生成する局部発振信号生成手段（３１）と、前記電圧制御発振器からの信号を参照信号とし該参照信号と前記局部発振信号とを混合して周波数変換した信号を前記位相周波数比較器に出力する周波数変換手段（３２）と、を有し、前記ＰＬＬ回路の出力周波数の切替時に前記参照信号の周波数が予め定められた周波数範囲外となったときに前記ＰＬＬ回路の極性を反転させる極性反転ステップ（Ｓ３８）を含む構成を有している。

この構成により、本発明の請求項１０に係るＰＬＬ回路の制御方法は、局部発振信号と混合される参照信号の周波数が予め定められた周波数範囲外となったときにＰＬＬ回路の極性を反転させるので、ＰＬＬ回路の極性が切り替わって位相ロック状態が得られなくなるのを防止することができる。

したがって、本発明の請求項１０に係るＰＬＬ回路の制御方法は、出力周波数の切替時に周波数変換手段（ミキサ）への入力周波数が基準周波数に対して大きくずれても、従来よりも容易に位相ロック状態を得ることができる。

本発明の請求項１１に係るＰＬＬ回路の制御方法は、予め定められた周波数の信号を生成する信号生成手段（１１）と、入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（１４）と、前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相周波数比較器（１２）と、前記電圧制御発振器の出力信号を前記位相周波数比較器に帰還する帰還手段（３０）と、を有するＰＬＬ回路（２）の制御方法であって、前記帰還手段は、局部発振信号を生成する局部発振信号生成手段（３１）と、前記電圧制御発振器からの信号を参照信号とし該参照信号と前記局部発振信号とを混合して周波数変換した信号を前記位相周波数比較器に出力する周波数変換手段（３２）と、を有し、前記ＰＬＬ回路の出力周波数の切替時に前記参照信号の周波数が予め定められた周波数範囲外となったことにより前記ＰＬＬ回路の極性が反転する電圧である予め定められた極性反転電圧を出力する極性反転電圧出力ステップ（Ｓ５１）と、前記電圧制御発振器の入力電圧が前記極性反転電圧に基づいて予め定められた電圧範囲外となったときに前記ＰＬＬ回路の極性を反転させる極性反転ステップ（Ｓ３８）と、を含む構成を有している。

この構成により、本発明の請求項１１に係るＰＬＬ回路の制御方法は、電圧制御発振器の入力電圧が極性反転電圧に基づいて予め定められた電圧範囲外となったときにＰＬＬ回路の極性を反転させるので、ＰＬＬ回路の極性が切り替わって位相ロック状態が得られなくなるのを防止することができる。

したがって、本発明の請求項１１に係るＰＬＬ回路の制御方法は、出力周波数の切替時に周波数変換手段（ミキサ）への入力周波数が基準周波数に対して大きくずれても、従来よりも容易に位相ロック状態を得ることができる。

本発明は、ＰＬＬ回路の出力周波数の切替時にミキサへの入力周波数が基準周波数に対して大きくずれても、従来よりも容易に位相ロック状態を得ることができるという効果を有するＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法を提供することができるものである。

本発明の第１実施形態としてのＰＬＬ回路の構成図である。 本発明の第１実施形態におけるＰＬＬ回路の極性制御部の機能説明図である。 本発明の第１実施形態におけるＰＬＬ回路の制御方法を説明するためのフローチャートである。 本発明の第１実施形態における極性制御処理を説明するためのフローチャートである。 本発明の第２実施形態としてのＰＬＬ回路の構成図である。 本発明の第２実施形態におけるＰＬＬ回路の制御方法を説明するためのフローチャートである。 本発明の第２実施形態における極性制御処理を説明するためのフローチャートである。 本発明の第３実施形態としての信号分析装置のブロック構成図である。 本発明の第４実施形態としての信号発生装置のブロック構成図である。

以下、本発明に係るＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法の実施形態について、図面を用いて説明する。

（第１実施形態）
まず、本発明の第１実施形態としてのＰＬＬ回路の構成について説明する。

図１に示すように、本実施形態におけるＰＬＬ回路１は、基準信号生成部１１、位相周波数比較器（Phase Frequency Detector：ＰＦＤ）１２、ループフィルタ（ＬＦ）１３、積分回路２０、電圧制御発振器（Voltage Controlled Oscillator：ＶＣＯ）１４、プリチューン電圧生成部１５、スイッチ（ＳＷ）１６、制御部１７、帰還回路３０、極性制御部４０を備えている。このＰＬＬ回路１は、マルチループ方式と呼ばれるＰＬＬ回路であり、位相雑音性能に優れるという特徴を有する。

基準信号生成部１１は、予め定められた周波数の基準信号を生成し、ＰＦＤ１２に出力するようになっている。この基準信号生成部１１は、信号生成手段の一例である。

ＰＦＤ１２は、基準信号生成部１１からの基準信号ａと帰還回路３０からの帰還信号ｂとを比較して位相誤差信号をＬＦ１３に出力するようになっている。また、ＰＦＤ１２は、極性制御端子を有し、極性制御端子に入力される制御信号ｃ（後述）のレベルに基づいた極性の位相誤差信号を出力することにより、ＰＬＬ回路１の極性を切替可能に構成されている。なお、ＰＦＤ１２は、位相周波数比較器の一例である。

ＬＦ１３は、ＰＦＤ１２が出力した位相誤差信号を平滑化して積分回路２０に出力するようになっている。

積分回路２０は、ＬＦ１３によって平滑化された信号を積分し、ＶＣＯ１４に出力するようになっている。この積分回路２０は、抵抗２１、コンデンサ２２及び抵抗２３を有している。抵抗２１は、ＬＦ１３とＶＣＯ１４との間に直列に接続されている。抵抗２１のＶＣＯ１４側の端子は、コンデンサ２２及び抵抗２３を介して接地されている。

ＶＣＯ１４は、積分回路２０からの入力電圧に応じた発振周波数の信号を帰還回路３０に出力するとともに、ＰＬＬ回路１の出力信号Ｌとして出力するようになっている。このＶＣＯ１４は、電圧制御発振器の一例である。

プリチューン電圧生成部１５は、例えばＤＡＣ（デジタルアナログコンバータ）で構成され、ＶＣＯ１４の発振周波数を予め調整するためのプリチューン電圧を生成するようになっている。

ＳＷ１６は、２つの端子及び制御端子を有し、制御部１７の制御に従って、２つの端子間が閉じた状態（オン）又は２つの端子間が開いた状態（オフ）になる動作を行うものである。２つの端子の一端はプリチューン電圧生成部１５に接続され、他端はＶＣＯ１４の入力端子に接続されている。

制御部１７は、ＰＬＬ回路１の出力周波数の切替時においてＶＣＯ１４に対し、プリチューン電圧の印加を開始する場合にはＳＷ１６をオンにし、プリチューン電圧が目標電圧の所定範囲内になる予め定められた所定時間が経過するとプリチューン電圧の印加を停止するためＳＷ１６をオフにする動作を行うようになっている。

帰還回路３０は、ＰＦＤ１２において基準信号ａと比較される帰還信号ｂを生成する手段として構成され、局部発振器３１、ミキサ３２を備えている。この帰還回路３０は、帰還手段の一例である。なお、帰還回路３０は、ＶＣＯ１４とミキサ３２との間に、例えば分周器を備える構成であってもよい。

局部発振器３１は、ＶＣＯ１４の出力信号をダウンコンバート（周波数変換）するための局部発振周波数を有する局部発振信号を生成し、ミキサ３２に出力するようになっている。この局部発振器３１は、局部発振信号生成手段の一例である。

ミキサ３２は、ＶＣＯ１４の出力信号と、局部発振器３１からの局部発振信号とを混合することにより、ＶＣＯ１４の出力信号をダウンコンバートしてＰＦＤ１２に出力するようになっている。このミキサ３２は、周波数変換手段の一例である。以下、ＶＣＯ１４の出力信号（ミキサ３２の入力信号）を参照信号と呼び、その周波数を参照周波数ｆ_ＲＦで表す。

極性制御部４０は、判定基準信号生成部４１、ＰＬＬ＿ＩＣ５０、積分回路６０、判定器４２を備えている。

判定基準信号生成部４１は、後述する閾値周波数に対して参照周波数ｆ_ＲＦの高低を判定するための、予め定められた周波数を有する判定基準信号を生成するようになっている。

ＰＬＬ＿ＩＣ５０は、Ｎ分周器５１、Ｒ分周器５２、ＰＦＤ５３、チャージポンプ（ＣＰ）５４を備えている。

Ｎ分周器５１は、ミキサ３２に入力される参照信号の参照周波数ｆ_ＲＦを１／Ｎ倍にしてＰＦＤ５３に出力するようになっている。なお、Ｎ分周器５１の出力周波数をｆｎで表す。

Ｒ分周器５２は、判定基準信号生成部４１が生成した判定基準信号の周波数を１／Ｒ倍にしてＰＦＤ５３に出力するようになっている。なお、Ｒ分周器５２の出力周波数をｆｒで表す。

ＰＦＤ５３は、Ｎ分周器５１及びＲ分周器５２の各出力信号を比較して位相誤差信号をＣＰ５４に出力するようになっている。

ＣＰ５４は、位相誤差信号の位相差に比例したパルス幅の電圧信号（位相差信号）を積分回路６０に出力するようになっている。

積分回路６０は、ＣＰ５４からの電圧信号を平滑化し、判定器４２に出力するようになっている。この積分回路６０は、抵抗６１及びコンデンサ６２を有している。抵抗６１は、ＣＰ５４と判定器４２との間に直列に接続されている。抵抗６１の判定器４２側の端子は、コンデンサ６２を介して接地されている。

判定器４２は、積分回路６０の出力信号のレベルに基づいて、換言すれば、ＰＦＤ５３によるＮ分周器５１及びＲ分周器５２の各出力信号の位相差に基づいて、ハイレベルの制御信号ｃ（以下「ハイ信号」）又はローレベルの制御信号ｃ（以下「ロー信号」）を生成してＰＦＤ１２の極性制御端子に出力するようになっている。

具体的には、本実施形態では、判定器４２は、Ｎ分周器５１の出力周波数ｆｎがＲ分周器５２の出力周波数ｆｒ以上（ｆｎ≧ｆｒ）の場合にはハイ信号をＰＦＤ１２に出力し、Ｎ分周器５１の出力周波数ｆｎがＲ分周器５２の出力周波数ｆｒ未満（ｆｎ＜ｆｒ）の場合にはロー信号をＰＦＤ１２に出力するものである。

次に、極性制御部４０の機能について、図１及び図２を用いて説明する。この機能説明において、ＰＬＬ回路１の出力周波数が、ある周波数から３０００ＭＨｚ（＝ｆ_ＲＦ）の周波数に切り替えられる場合を例に挙げ、図１に示した各条件を用いる。

具体的には、図１に示したように、基準信号生成部１１が出力する基準信号の基準周波数を５０ＭＨｚ、局部発振器３１が出力する局部発振信号の周波数を２９５０ＭＨｚ、判定基準信号生成部４１が出力する判定基準信号の周波数を１００ＭＨｚとする。

また、ＰＬＬ回路１は、ｆ_ＲＦ≧２９００ＭＨｚ（予め定められた周波数範囲）の場合には３０００ＭＨｚで位相ロック状態を得る制御が可能であるとする。また、ｆ_ＲＦ＝３０００ＭＨから１００ＭＨｚ（基準周波数５０ＭＨｚの２倍）を超えて低下したｆ_ＲＦ＜２９００ＭＨｚの場合（予め定められた周波数範囲外となった場合）にはミスロックの状態になるものとする。そのため、Ｎ分周器５１のＮ＝２９０、Ｒ分周器５２のＲ＝１０とする。この場合、ｆ_ＲＦ＝２９００ＭＨｚでＮ分周器５１の出力周波数ｆｎ＝１０ＭＨｚとなり、ｆｎ＝ｆｒとなる。なお、周波数２９００ＭＨｚを以下「閾値周波数」という。

また、判定器４２は、ＰＦＤ１２に対して、ｆ_ＲＦ≧２９００ＭＨｚの場合にはハイ信号を出力し、ｆ_ＲＦ＜２９００ＭＨｚの場合にはロー信号を出力するよう設定されているものとする。

図２の上段は、横軸を時間、縦軸を電圧とし、時刻ｔ０で周波数切替及びプリチューン電圧の印加を開始した場合において、ＬＦ１３の出力電圧Ｖ１及びＶＣＯ１４の入力電圧Ｖ２の時間的変化を模式的に示す実験データである。

図２の上段に示すように、時刻ｔ０からｔ３までのＶ１＜Ｖ２の領域では、Ｖ２は時間の経過とともに下降する。Ｖ２が目標周波数３０００ＭＨｚに対応する目標電圧Ｖ_Ｔ近傍になった時刻ｔ１において制御部１７によりプリチューン電圧の印加がオフにされ、時刻ｔ１以降もＶ２は下降していくが、ｆ_ＲＦ＝２９００ＭＨｚに対応する電圧Ｖ_Ｂ未満となる時刻ｔ２以降において、従来と本実施形態とでは動作が異なる。なお、電圧Ｖ_Ｂを以下「閾値電圧」という。

従来のＰＬＬ回路では、時刻ｔ２において、ｆ_ＲＦ＝２９００ＭＨｚ未満となったためＰＬＬ回路の極性が切り替わり、Ｖ１は下降しＶ２の制御が不能となり、Ｖ２はＶ_Ｔから遠ざかって位相ロック状態には戻れないミスロックの状態となる。

これに対し、本実施形態における極性制御部４０は、次のように動作する。まず、時刻ｔ２より前の期間は、Ｎ分周器５１の出力周波数ｆｎは１０ＭＨｚ以上となるのでｆｎ≧ｆｒであり、判定器４２はハイ信号を出力する。時刻ｔ２においてＮ分周器５１の出力周波数ｆｎは１０ＭＨｚ未満となるのでｆｎ＜ｆｒとなり、判定器４２はハイ信号に代えてロー信号をＰＦＤ１２に出力する。その結果、ＰＬＬ回路１の極性が反転して元の極性に戻ることによりＶ２は制御可能となって押し戻され、図示のように、Ｖ２は、Ｖ１とＶ２とが一致した時刻ｔ３からｔ５までのＶ１＞Ｖ２の領域では上昇し、時刻ｔ５以降はＶ_Ｔに収束していく。ここで、時刻ｔ４において、Ｎ分周器５１の出力周波数ｆｎは再び１０ＭＨｚ以上となるのでｆｎ≧ｆｒとなり、判定器４２はロー信号に代えてハイ信号をＰＦＤ１２に出力する。

図２の下段は、判定器４２が出力する制御信号ｃの時間的変化を示している。図示のように、制御信号ｃは、ｆ_ＲＦ≧２９００ＭＨｚである時刻ｔ０からｔ２までの領域及びｔ４以降の領域ではハイレベル、ｆ_ＲＦ＜２９００ＭＨｚである時刻ｔ２からｔ４までの領域ではローレベルとなる。すなわち、極性制御部４０は、参照信号の参照周波数ｆ_ＲＦが予め定められた周波数範囲外となったときにＰＬＬ回路１の極性を反転させるものである。

次に、本実施形態におけるＰＬＬ回路１の動作について、図３及び図４を用いて説明する。図３は、ＰＬＬ回路１の制御方法の一例を説明するフローチャートである。図４は、ＰＬＬ回路１の極性制御処理の一例を説明するフローチャートである。以下の説明では、図２に示した時刻ｔ０で周波数切替が行われた以降の動作について説明する。また、極性制御部４０の判定器４２は、初期状態ではＰＦＤ１２にハイ信号を出力しているものとする。

制御部１７は、ＶＣＯ１４の入力電圧Ｖ２が閾値周波数（又は閾値電圧）を下回ったことを示す変数ｉに０を代入しｉを初期化する（ステップＳ１１）。

プリチューン電圧生成部１５は、ＶＣＯ１４の発振周波数を予め調整するために予め定められたプリチューン電圧Ｖｐを生成する（ステップＳ１２）。

制御部１７は、プリチューン電圧Ｖｐの印加を開始するため、ＳＷ１６をオンにする（ステップＳ１３）。

基準信号生成部１１は、予め定められた周波数の基準信号をＰＦＤ１２に出力する（ステップＳ１４）。

ＰＦＤ１２は、基準信号生成部１１からの基準信号ａと帰還回路３０からの帰還信号ｂとを比較して位相誤差信号をＬＦ１３に出力する（ステップＳ１５）。

ＬＦ１３は、ＰＦＤ１２が出力した位相誤差信号を平滑化して積分回路２０に出力する（ステップＳ１６）。

積分回路２０は、ＬＦ１３によって平滑化された信号を積分してＶＣＯ１４に出力する（ステップＳ１７）。

制御部１７は、ＳＷ１６をオンにしてから予め定められた所定時間が経過するまで待機する（ステップＳ１８）。

制御部１７は、所定時間が経過するとプリチューン電圧Ｖｐの印加を停止するためＳＷ１６をオフにする（ステップＳ１９）。

ＶＣＯ１４は、入力電圧Ｖ２に応じた発振周波数の信号を出力する（ステップＳ２０）。

極性制御部４０は、極性制御処理を実行する（ステップＳ３０）。この極性制御処理について、図４を用いて説明する。

Ｎ分周器５１は、ミキサ３２に入力される参照信号の参照周波数ｆ_ＲＦを１／Ｎ倍にしてＰＦＤ５３に出力する（ステップＳ３１）。

Ｒ分周器５２は、判定基準信号生成部４１が生成した判定基準信号の周波数を１／Ｒ倍にしてＰＦＤ５３に出力する（ステップＳ３２）。

ＰＦＤ５３は、Ｎ分周器５１及びＲ分周器５２の各出力信号を比較して位相誤差信号をＣＰ５４に出力する（ステップＳ３３）。

ＣＰ５４は、位相誤差信号の位相差に比例したパルス幅の電圧信号を積分回路６０に出力する（ステップＳ３４）。

積分回路６０は、ＣＰ５４からの電圧信号を平滑化して判定器４２に出力する（ステップＳ３５）。

制御部１７は、変数ｉ＝０であるか否かを判断する（ステップＳ３６）。

ステップＳ３６において、変数ｉ＝０と判断された場合において、判定器４２は、ｆ_ＲＦ＜２９００ＭＨｚか否か（Ｖ２＜Ｖ_Ｂか否か）を判断する（ステップＳ３７）。

ステップＳ３７において、ｆ_ＲＦ＜２９００ＭＨｚと判断された場合（Ｖ２＜Ｖ_Ｂの場合）には、判定器４２がロー信号をＰＦＤ１２に出力することによりＰＬＬ回路１の極性を反転する（ステップＳ３８）。次に、制御部１７は、変数ｉに１を代入する（ステップＳ３９）。このステップＳ３９の処理後、又はステップＳ３７において、ｆ_ＲＦ＜２９００ＭＨｚと判断されなかった場合（Ｖ２≧Ｖ_Ｂの場合）には、メインフローの処理に戻る。

一方、ステップＳ３６において、変数ｉ＝０と判断されなかった場合において、判定器４２は、ｆ_ＲＦ≧２９００ＭＨｚか否か（Ｖ２≧Ｖ_Ｂか否か）を判断する（ステップＳ４０）。すなわち、判定器４２は、ｆ_ＲＦ＜２９００ＭＨｚとなった後にｆ_ＲＦ≧２９００ＭＨｚとなったか否かを判断する。

ステップＳ４０において、ｆ_ＲＦ≧２９００ＭＨｚと判断された場合（Ｖ２≧Ｖ_Ｂの場合）には、判定器４２がハイ信号をＰＦＤ１２に出力することによりＰＬＬ回路１の極性を反転する（ステップＳ４１）。次に、制御部１７は、変数ｉに０を代入する（ステップＳ４２）。このステップＳ４２の処理後、又はステップＳ４０において、ｆ_ＲＦ≧２９００ＭＨｚと判断されなかった場合（Ｖ２＜Ｖ_Ｂの場合）には、メインフローの処理に戻る。

以上のように、本実施形態におけるＰＬＬ回路１は、出力周波数の切替時において、局部発振信号と混合される参照信号の参照周波数ｆ_ＲＦが予め定められた周波数範囲外となったときにＰＬＬ回路１の極性を反転させるので、ＰＬＬ回路１の極性が切り替わって位相ロック状態が得られなくなるのを防止することができる。

したがって、本実施形態におけるＰＬＬ回路１は、出力周波数の切替時にミキサ３２への入力周波数が基準周波数に対して大きくずれても、従来よりも容易に位相ロック状態を得ることができる。

なお、前述の実施形態において、制御信号ｃのレベルに基づいてＰＦＤの極性が切り替わるもの（ＰＦＤ１２）を例を挙げて説明したが、本発明はこれに限定されず、例えば、制御信号ｃのレベルに基づいてＰＬＬ回路１の極性を反転する回路をＰＦＤの後段に設ける構成としても同様の効果が得られる。

（第２実施形態）
まず、本発明の第２実施形態としてのＰＬＬ回路の構成について説明する。

図５に示すように、本実施形態におけるＰＬＬ回路２は、第１実施形態における極性制御部４０（図１参照）に代えて極性制御部７０を備えている。なお、図１で説明した構成と同様な構成には同一の符号を付して、その説明を省略する。

極性制御部７０は、閾値電圧出力部７１、コンパレータ７２を備えている。

閾値電圧出力部７１は、例えばＤＡＣで構成され、図２を用いて説明したように、目標電圧Ｖ_Ｔに対してＰＬＬ回路２の極性が反転する極性反転電圧である閾値電圧Ｖ_Ｂ（図２参照）を目標電圧Ｖ_Ｔごとに予め記憶している。そして、閾値電圧出力部７１は、周波数切替指示を受けると目標電圧に対応する閾値電圧Ｖ_Ｂをコンパレータ７２に出力するようになっている。

コンパレータ７２は、反転入力端子（−入力端子）及び非反転入力端子（＋入力端子）を備えている。反転入力端子には、ＶＣＯ１４の入力電圧Ｖ２が印加される。非反転入力端子には、閾値電圧出力部７１からの閾値電圧Ｖ_Ｂが印加される。コンパレータ７２は、ＶＣＯ１４の入力電圧Ｖ２と閾値電圧Ｖ_Ｂとを比較して、ハイ信号又はロー信号を生成してＰＦＤ１２の極性制御端子に出力するようになっている。

具体的には、コンパレータ７２は、ＶＣＯ１４の入力電圧Ｖ２が閾値電圧Ｖ_Ｂ以上（Ｖ２≧Ｖ_Ｂ）の場合にはハイ信号をＰＦＤ１２に出力し、ＶＣＯ１４の入力電圧Ｖ２が閾値電圧Ｖ_Ｂ未満（Ｖ２＜Ｖ_Ｂ）の場合にはロー信号をＰＦＤ１２に出力するものである。

この構成により、極性制御部７０は、図２に示した極性制御部４０の機能と同様な機能を有し、入力電圧Ｖ２が閾値電圧Ｖ_Ｂ未満となってＰＬＬ回路２の極性が反転した場合でも元の極性に戻してＶ２を制御可能とすることができる。

次に、本実施形態におけるＰＬＬ回路２の動作について、図６及び図７を用いて説明する。図６は、ＰＬＬ回路２の制御方法の一例を説明するフローチャートである。図７は、ＰＬＬ回路２の極性制御処理の一例を説明するフローチャートである。なお、図６及び図７において、第１実施形態と同様な動作には同一の符号を付して、その説明を省略する場合がある。

図６に示すように、本実施形態では、例えばステップＳ１３の処理後に、閾値電圧出力部７１が閾値電圧Ｖ_Ｂを出力する点が第１実施形態と異なっている（ステップＳ５１）。

次に、ＰＬＬ回路２の極性制御処理について説明する。図７に示すように、制御部１７は、変数ｉ＝０であるか否かを判断する（ステップＳ３６）。

ステップＳ３６において、変数ｉ＝０と判断された場合において、コンパレータ７２は、Ｖ２＜Ｖ_Ｂか否か（ｆ_ＲＦ＜２９００ＭＨｚか否か）を判断する（ステップＳ５２）。

ステップＳ５２において、Ｖ２＜Ｖ_Ｂと判断された場合（ｆ_ＲＦ＜２９００ＭＨｚの場合）には、コンパレータ７２がロー信号をＰＦＤ１２に出力することによりＰＬＬ回路１の極性を反転する（ステップＳ３８）。次に、制御部１７は、変数ｉに１を代入する（ステップＳ３９）。このステップＳ３９の処理後、又はステップＳ５２において、Ｖ２＜Ｖ_Ｂと判断されなかった場合（ｆ_ＲＦ≧２９００ＭＨｚの場合）には、メインフローの処理に戻る。

一方、ステップＳ３６において、変数ｉ＝０と判断されなかった場合において、コンパレータ７２は、Ｖ２≧Ｖ_Ｂか否か（ｆ_ＲＦ≧２９００ＭＨｚか否か）を判断する（ステップＳ５３）。すなわち、コンパレータ７２は、Ｖ２＜Ｖ_Ｂ（ｆ_ＲＦ＜２９００ＭＨｚ）となった後にＶ２≧Ｖ_Ｂ（ｆ_ＲＦ≧２９００ＭＨｚ）となったか否かを判断する。

ステップＳ５３において、Ｖ２≧Ｖ_Ｂと判断された場合（ｆ_ＲＦ≧２９００ＭＨｚの場合）には、コンパレータ７２がハイ信号をＰＦＤ１２に出力することによりＰＬＬ回路１の極性を反転する（ステップＳ４１）。次に、制御部１７は、変数ｉに０を代入する（ステップＳ４２）。このステップＳ４２の処理後、又はステップＳ４０において、Ｖ２≧Ｖ_Ｂと判断されなかった場合（ｆ_ＲＦ＜２９００ＭＨｚの場合）には、メインフローの処理に戻る。

以上のように、本実施形態におけるＰＬＬ回路２は、ＶＣＯ１４の入力電圧が閾値電圧に基づいて予め定められた電圧範囲外となったときにＰＬＬ回路２の極性を反転させるので、ＰＬＬ回路２の極性が切り替わって位相ロック状態が得られなくなるのを防止することができる。

したがって、本実施形態におけるＰＬＬ回路２は、出力周波数の切替時にミキサ３２への入力周波数が基準周波数に対して大きくずれても、従来よりも容易に位相ロック状態を得ることができる。

（第３実施形態）
次に、本発明の第３実施形態としての信号分析装置８０について、図８を用いて説明する。なお、信号分析装置８０は、測定装置の一例である。

図８に示すように、本実施形態の信号分析装置８０は、周波数掃引が可能な局部発振信号Ｌを、局部発振信号発生器を構成する第１実施形態のＰＬＬ回路１により生成して入力信号Ｓ_ＩＮとともにミキサ８２に与え、ミキサ８２の出力から所定の中間周波数帯の信号Ｍをフィルタ８３で抽出する周波数変換部８１を備えている。

また、信号分析装置８０は、入力信号Ｓ_ＩＮのうち、指定された観測帯域の信号成分が周波数変換部８１のフィルタ８３から時系列に出力されるように、ＰＬＬ回路１の局部発振信号Ｌの周波数掃引制御を行う掃引制御部８４と、周波数変換部８１の出力信号をサンプリングしてデジタルの信号列に変換するＡＤＣ８５と、局部発振信号Ｌの周波数掃引中にＡＤＣ８５から出力される信号列Ｄｍを記憶し、周波数対信号強度のスペクトラム特性を求める信号解析部８６と、信号解析部８６で得られたスペクトラム特性を波形表示する表示部８７と、を備えている。

すなわち、入力信号Ｓ_ＩＮは、周波数変換部８１のミキサ８２に入力され、ＰＬＬ回路１からの局部発振信号Ｌとミキシングされ、その差又は和（以下の説明では差とする）の周波数成分のうち、所定の中間周波帯の信号成分Ｍがフィルタ８３によって抽出される。

ここで、フィルタ８３の通過中心周波数をＦ_ＩＦ、局部発振信号Ｌの周波数をＦ_Ｌとし、中間周波帯に変換しようとする解析対象信号の周波数Ｆ_ＩＮよりローカル周波数Ｆ_Ｌが高い上側ヘテロダインでミキシングすると仮定すると、Ｆ_Ｌ−Ｆ_ＩＦ＝Ｆ_ＩＮの関係が成り立つ。

例えば、Ｆ_ＩＦ＝８ＧＨｚとし、ローカル周波数Ｆ_Ｌを８．１ＧＨｚから９ＧＨｚまで掃引すれば、解析対象信号の周波数Ｆ_ＩＮは、１００ＭＨｚから１ＧＨｚまで変化することになる。つまり、フィルタ８３からは、入力信号Ｓ_ＩＮのうち１００ＭＨｚから１ＧＨｚまでの信号成分がその元の周波数順に時系列に抽出されることになる。

なお、ここでは周波数変換を１回行う回路例を示しているが、実際には周波数変換部８１内で複数回の周波数変換処理（一般的には固定周波数の局部発振信号による）を行って、より低い周波数帯に変換している。

ＰＬＬ回路１は、所定の周波数の局部発振信号Ｌを出力できるようになっており、その局部発振信号Ｌの周波数掃引は掃引制御部８４から入力される周波数データを順次更新することで行われる。

掃引制御部８４は、操作部８８によって指定された基準周波数（スタート周波数あるいはセンタ周波数）、掃引幅（スパン）、取得サンプル数等に応じて、局部発振信号Ｌの周波数を所定ステップで掃引させるとともに、その各周波数の情報ｆを信号解析部８６に与える。

一方、周波数変換部８１から出力された信号Ｍは、ＡＤＣ８５により所定のサンプリング周期（フィルタ８３の通過帯域の上限の２倍以上の周波数）でサンプリングされ、そのサンプリングで得られたデジタルの信号列Ｄｍが信号解析部８６に入力される。

信号解析部８６は、周波数掃引によって得られたデジタルの信号列Ｄｍと周波数情報ｆとを対応付けて受信して図示しないメモリに格納し、指定された帯域制限処理等を行って観測帯域内における周波数対信号強度Ｓ（ｆ）の特性、すなわちスペクトラム特性を求める。表示部８７は、信号解析部８６が求めたスペクトラム特性の波形を画面に表示する。

以上のように、本実施形態の信号分析装置８０は、出力周波数の切替時にミキサ３２への入力周波数が基準周波数に対して大きくずれても、従来よりも容易に位相ロック状態を得ることができるＰＬＬ回路１により局部発振信号発生器を構成しているので、従来よりも短時間で確実に周波数の切り替えが可能となる。その結果、本実施形態の信号分析装置８０は、信号分析時間の短縮化を図ることができる。

なお、前述の実施形態では、信号分析装置８０が、第１実施形態のＰＬＬ回路１を備える構成を例に挙げて説明したが、これに代えて第２実施形態のＰＬＬ回路２を備える構成としても同様な効果が得られる。

（第４実施形態）
次に、本発明の第４実施形態としての信号発生装置９０について、図９を用いて説明する。なお、信号発生装置９０は、測定装置の一例である。

図９に示すように、本実施形態の信号発生装置９０は、波形データ記憶部９１、ＤＡＣ９２及び９３、直交変調器９４、局部発振信号発生器を構成する第１実施形態のＰＬＬ回路１、自動レベル制御回路（ＡＬＣ）９５、操作部９６、設定部９７、ステップアッテネータ（ステップＡＴＴ）９８を備えている。

波形データ記憶部９１は、被試験装置を試験するための複数の試験信号データとして、デジタル値のベースバンドの波形データを記憶している。試験者は、操作部９６を操作し、設定部９７を介して、波形データ記憶部９１に記憶された試験信号データを選択して出力できるようになっている。試験信号データは、Ｉ相成分（同相成分）及びＱ相成分（直交成分）のベースバンドの波形データを含む。波形データは、例えば、図示しないＤＳＰ（Digital Signal Processor）によって生成される。

ＤＡＣ９２及び９３は、それぞれ、波形データ記憶部９１が出力するＩ相成分及びＱ相成分のデジタル値のベースバンド信号波形データをアナログ値に変換して直交変調器９４に出力するようになっている。

ＰＬＬ回路１は、設定部９７からの設定信号に基づいた局部発振周波数の局部発振信号Ｌを生成し、直交変調器９４に出力するようになっている。

直交変調器９４は、ＤＡＣ９２からのＩ相成分及びＤＡＣ９３からのＱ相成分と、ＰＬＬ回路１から入力した局部発振信号Ｌとを乗算することにより直交変調及び周波数変換を行って無線周波数の信号（ＲＦ信号）を生成してＡＬＣ９５に出力するようになっている。

ＡＬＣ９５は、直交変調器９４の出力信号の電力レベルを所定の電力レベルに調整してステップＡＴＴ９８に出力するようになっている。ＡＬＣ９５が設定する電力レベルは、設定部９７からの設定信号によって設定されるようになっている。ＡＬＣ９５は、出力信号レベルを例えば０．１ｄＢ単位で調整できるものである。

操作部９６は、試験者が試験条件及び試験手順に関する設定等を行うために操作するものであり、例えば、キーボード、ダイヤル又はマウスのような入力デバイス、これらを制御する制御回路等で構成される。試験者が設定する試験条件としては、例えば、波形データ記憶部９１に記憶された波形データ、ステップＡＴＴ９８が出力するＲＦ試験信号の出力レベル及び無線周波数等がある。

設定部９７は、例えばマイクロコンピュータによって構成されており、装置全体の制御を行うようになっている。また、設定部９７は、試験者が操作部９６を操作して設定した各試験条件に基づき、各試験条件を設定する設定信号を波形データ記憶部９１、ＰＬＬ回路１、ＡＬＣ９５、ステップＡＴＴ９８にそれぞれ出力し、各試験条件を設定するようになっている。

ここで、ＡＬＣ９５に対する設定としては、例えば、ユーザが信号発生装置９０の出力レベルを−４０．２ｄＢｍに設定した場合、設定部９７は、ステップＡＴＴ９８の減衰量を３０ｄＢに設定し、ＡＬＣ９５に対し、出力信号レベルを−１０．２ｄＢｍに設定するための制御信号を出力する。

ステップＡＴＴ９８は、各々の減衰量が予め定められた複数のアッテネータセクションを備え、各アッテネータセクションの減衰量の組み合わせにより、入力したＲＦ信号のレベルを所定の減衰量のステップで減衰することができるＡＴＴである。このステップＡＴＴ９８は、設定部９７からの設定信号によって設定された減衰量で入力信号を減衰し、試験者が所望する電力レベルのＲＦ試験信号を出力するようになっている。

以上のように構成された本実施形態の信号発生装置９０は、出力周波数の切替時にミキサ３２への入力周波数が基準周波数に対して大きくずれても、従来よりも容易に位相ロック状態を得ることができるＰＬＬ回路１により局部発振信号発生器を構成しているので、従来よりも短時間で確実に周波数の切り替えが可能となる。その結果、本実施形態の信号発生装置９０は、周波数切替時間の短縮化を図ることができる。

なお、前述の実施形態では、信号発生装置９０が、第１実施形態のＰＬＬ回路１を備える構成を例に挙げて説明したが、これに代えて第２実施形態のＰＬＬ回路２を備える構成としても同様な効果が得られる。

以上のように、本発明に係るＰＬＬ回路及びそれを備えた測定装置並びにＰＬＬ回路の制御方法は、出力周波数の切替時にミキサへの入力周波数が基準周波数に対して大きくずれても、従来よりも容易に位相ロック状態を得ることができるという効果を有し、スペクトラムアナライザや信号発生器等の測定装置のＰＬＬ回路及びその制御方法として有用である。

１、２ ＰＬＬ回路
１１ 基準信号生成部（信号生成手段）
１２ ＰＦＤ（位相周波数比較器）
１４ ＶＣＯ（電圧制御発振器）
１５ プリチューン電圧生成部
３０ 帰還回路（帰還手段）
３１ 局部発振器（局部発振信号生成手段）
３２ ミキサ（周波数変換手段）
４０ 極性制御部（極性反転手段）
４１ 判定基準信号生成部（判定基準信号生成手段）
４２ 判定器（極性反転手段）
５０ ＰＬＬ＿ＩＣ（位相差信号出力手段）
７０ 極性制御部
７１ 閾値電圧出力部（極性反転電圧出力手段）
７２ コンパレータ（極性反転手段）
８０ 信号分析装置（測定装置）
９０ 信号発生装置（測定装置）

Claims (11)

1. 予め定められた周波数の信号を生成する信号生成手段（１１）と、
   入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（１４）と、
   前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相周波数比較器（１２）と、
   前記電圧制御発振器の出力信号を前記位相周波数比較器に帰還する帰還手段（３０）と、
   を有するＰＬＬ回路（１）であって、
   前記帰還手段は、
   局部発振信号を生成する局部発振信号生成手段（３１）と、
   前記電圧制御発振器からの信号を参照信号とし該参照信号と前記局部発振信号とを混合して周波数変換した信号を前記位相周波数比較器に出力する周波数変換手段（３２）と、
   を有し、
   前記ＰＬＬ回路の出力周波数の切替時に前記参照信号の周波数が予め定められた周波数範囲外となったときに前記ＰＬＬ回路の極性を反転させる極性反転手段（４０）を備えたことを特徴とするＰＬＬ回路。
2. 前記極性反転手段は、前記参照信号の周波数が前記周波数範囲外となった後に再び前記周波数範囲内となったときに前記ＰＬＬ回路の極性を反転させて元の極性に戻すものであることを特徴とする請求項１に記載のＰＬＬ回路。
3. 前記極性反転手段は、
   前記参照信号の周波数を判定するための判定基準信号を生成する判定基準信号生成手段（４１）と、
   前記判定基準信号と前記参照信号との位相差に応じた位相差信号を出力する位相差信号出力手段（５０）と、
   前記位相差信号に基づいて前記ＰＬＬ回路の極性を反転させる極性反転手段（４２）と、
   を備えたことを特徴とする請求項１又は請求項２記載のＰＬＬ回路。
4. 前記位相差信号出力手段は、前記位相差信号を出力する回路をワンチップに集積したＰＬＬ集積回路であることを特徴とする請求項３に記載のＰＬＬ回路。
5. 予め定められた周波数の信号を生成する信号生成手段（１１）と、
   入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（１４）と、
   前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相周波数比較器（１２）と、
   前記電圧制御発振器の出力信号を前記位相周波数比較器に帰還する帰還手段（３０）と、
   を有するＰＬＬ回路（２）であって、
   前記帰還手段は、
   局部発振信号を生成する局部発振信号生成手段（３１）と、
   前記電圧制御発振器からの信号を参照信号とし該参照信号と前記局部発振信号とを混合して周波数変換した信号を前記位相周波数比較器に出力する周波数変換手段（３２）と、
   を有し、
   前記ＰＬＬ回路の出力周波数の切替時に前記参照信号の周波数が予め定められた周波数範囲外となったことにより前記ＰＬＬ回路の極性が反転する電圧である予め定められた極性反転電圧を出力する極性反転電圧出力手段（７１）と、
   前記電圧制御発振器の入力電圧が前記極性反転電圧に基づいて予め定められた電圧範囲外となったときに前記ＰＬＬ回路の極性を反転させる極性反転手段（７２）と、
   を備えたことを特徴とするＰＬＬ回路。
6. 前記極性反転手段は、前記電圧制御発振器の入力電圧が前記電圧範囲外となった後に再び前記電圧範囲内となったときに前記ＰＬＬ回路の極性を反転させて元の極性に戻すものであることを特徴とする請求項５に記載のＰＬＬ回路。
7. 前記極性反転手段は、前記ＰＬＬ回路の極性を切り替える制御信号を出力するものであって、
   前記位相周波数比較器は、前記位相誤差信号の極性を前記制御信号に基づいて切り替えるものであることを特徴とする請求項１から請求項６までのいずれか１項に記載のＰＬＬ回路。
8. 請求項１から請求項７までのいずれか１項に記載のＰＬＬ回路を備えたことを特徴とする測定装置（８０、９０）。
9. 前記ＰＬＬ回路は、予め定められた局部発振周波数の局部発振信号を生成するものであることを特徴とする請求項８に記載の測定装置。
10. 予め定められた周波数の信号を生成する信号生成手段（１１）と、
    入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（１４）と、
    前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相周波数比較器（１２）と、
    前記電圧制御発振器の出力信号を前記位相周波数比較器に帰還する帰還手段（３０）と、
    を有するＰＬＬ回路（１）の制御方法であって、
    前記帰還手段は、
    局部発振信号を生成する局部発振信号生成手段（３１）と、
    前記電圧制御発振器からの信号を参照信号とし該参照信号と前記局部発振信号とを混合して周波数変換した信号を前記位相周波数比較器に出力する周波数変換手段（３２）と、
    を有し、
    前記ＰＬＬ回路の出力周波数の切替時に前記参照信号の周波数が予め定められた周波数範囲外となったときに前記ＰＬＬ回路の極性を反転させる極性反転ステップ（Ｓ３８）を含むことを特徴とするＰＬＬ回路の制御方法。
11. 予め定められた周波数の信号を生成する信号生成手段（１１）と、
    入力電圧に応じた発振周波数の信号を出力する電圧制御発振器（１４）と、
    前記信号生成手段及び前記電圧制御発振器の各出力信号を比較して位相誤差信号を出力する位相周波数比較器（１２）と、
    前記電圧制御発振器の出力信号を前記位相周波数比較器に帰還する帰還手段（３０）と、
    を有するＰＬＬ回路（２）の制御方法であって、
    前記帰還手段は、
    局部発振信号を生成する局部発振信号生成手段（３１）と、
    前記電圧制御発振器からの信号を参照信号とし該参照信号と前記局部発振信号とを混合して周波数変換した信号を前記位相周波数比較器に出力する周波数変換手段（３２）と、
    を有し、
    前記ＰＬＬ回路の出力周波数の切替時に前記参照信号の周波数が予め定められた周波数範囲外となったことにより前記ＰＬＬ回路の極性が反転する電圧である予め定められた極性反転電圧を出力する極性反転電圧出力ステップ（Ｓ５１）と、
    前記電圧制御発振器の入力電圧が前記極性反転電圧に基づいて予め定められた電圧範囲外となったときに前記ＰＬＬ回路の極性を反転させる極性反転ステップ（Ｓ３８）と、
    を含むことを特徴とするＰＬＬ回路の制御方法。

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