JP2018512731A - ハロゲン系前駆体から金属配線を保護するための方法及び装置 - Google Patents

ハロゲン系前駆体から金属配線を保護するための方法及び装置 Download PDF

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Abstract

基板上に配線を形成する方法及び装置が提供される。保護層が、基板上に、且つ、基板上に形成されたビア内に形成される。保護層はハロゲン含有材料に対して耐性がある。バリア層が保護層の上部に形成される。バリア層はハロゲン含有材料を含む。金属層がバリア層の上に堆積される。別の実施形態では、保護層がビア内に選択的に堆積される。【選択図】図1

Description

本開示は、概して、集積回路及びその他の電子デバイスの製造において配線及び他の導電性フィーチャを形成するための方法及び装置に関する。特に、本開示は、ハロゲン系前駆体に耐性のある保護層を形成するために方法及び装置に関する。
集積回路(IC)装置の構造的寸法がサブクォータミクロン規模に縮小するにつれて、電気抵抗及び電流密度が懸念及び改善の対象となってきた。マルチレベルの配線技術によって、IC装置全体にわたって導電経路が設けられ、コンタクト、プラグ、ビア、ライン、ワイヤ、及びその他のフィーチャを含む高アスペクト比フィーチャで形成される。基板上で配線を形成する典型的な方法は、1つ又は複数の層を堆積することと、層のうちの少なくとも1つをエッチングして、1つ又は複数のフィーチャを形成することと、フィーチャ内にバリア層を堆積することと、1つ又は複数の層を堆積して、フィーチャを充填することとを含む。典型的に、フィーチャは、下部導電層と上部導電層との間に配置された誘電材料内に形成される。配線は、上部導電層と下部導電層とをリンクするためにフィーチャ内に形成される。このような配線フィーチャを確実に形成することが、回路を生成し、個々の基板の回路密度及び品質を高めるよう継続的に努力する上で重要である。
銅は、サブミクロン規模の高アスペクト比の配線フィーチャを充填するには最適な金属である。なぜなら、銅及びその合金はアルミニウムよりも抵抗が低いからである。しかしながら、銅は周囲の材料により容易に拡散し、隣接する層の電子デバイス特徴を変えてしまう恐れがある。拡散した銅は、層間の導電経路を形成することによって回路全体の信頼性を低下させる恐れがあり、デバイスの不具合をもたらすことさえある。それ故に、銅原子の拡散を防止又は阻止するために、銅メタライゼーションの前にバリア層が堆積される。一般的に、バリア層は、タングステン、チタン、タンタル、及びそれらの窒化物などの耐熱金属であり、これらはすべて銅より密度が高い。
非ハロゲン系前駆体に比べて、塩素やフッ素などのハロゲン系前駆体は、均一なバリア層の堆積に役立つ。しかしながら、ハロゲン系前駆体は、高アスペクト比の配線を充填する銅を腐食させる恐れがある。これにより、揮発性が低いために基板から除去することが難しい様々な銅化合物が形成されてしまう。したがって、銅が腐食する恐れがあり、結果的に信頼性が低下して歩留り損失につながる。
したがって、ハロゲン系前駆体と配線を含む銅材料との間の有害反応を防止する必要性がある。
一実施形態では、基板上に配線を形成する方法が本明細書に開示されている。保護層が、基板上に、且つ、基板上に形成されたビア内に形成される。保護層はハロゲン含有材料に対して耐性がある。バリア層が保護層上に形成される。バリア層はハロゲン含有材料を含む。ブランケット金属(blanket metal)がバリア層の上に堆積される。
別の実施形態では、基板上に配線を形成する方法が本明細書に開示されている。保護層が、基板上に形成されたビア内に選択的に形成される。保護層は、ハロゲン含有材料に対して耐性がある。バリア層が保護層上に形成される。バリア層は、ハロゲン含有材料を含む。ブランケット金属層がバリア層の上に堆積される。
別の実施形態では、基板上に配線を形成する方法が本明細書に開示されている。保護層が、基板上に形成されたビア上に形成される。保護層はルテニウムから形成される。バリア層は、塩素前駆体を用いて保護層上に形成される。ライナ層がバリア層上に形成される。ブランケット銅層が、ライナ層の上に堆積され、ビアを充填する。
本開示の上述の特徴を詳細に理解することができるように、上記で簡単に要約された本開示のより具体的な説明は、実施形態を参照することによって、得ることができる。そのうちの幾つかの実施形態は添付の図面で例示されている。しかし、本開示は他の等しく有効な実施形態も許容し得ることから、付随する図面はこの開示の典型的な実施形態のみを例示しており、したがって、本開示の範囲を限定すると見なすべきではないことに、留意されたい。
基板上に金属配線を形成する方法の一実施形態を示す。 図1の方法の種々の段階における基板の断面図を示す。 基板上に金属配線を形成する方法の一実施形態を示す。 図3の方法の種々の段階における基板の断面図を示す。 図1及び図3の方法を実行するように構成された処理システムの一実施形態の概略図を示す。 一実施形態に係る、基板上の金属配線の断面図を示す。
明確にするために、適用可能である場合には、図に共通する同一の要素を示すのに同一の参照番号を使用した。さらに、一実施形態の要素を、本明細書に記載された他の実施形態で利用するために有利に適合させてもよい。
図1は、基板上に金属配線を形成する方法100の一実施形態を示す。図2A−2Gは、図1の方法の種々の段階における基板の断面図を示す。図2Aは、基板200上に形成された金属層202を有する基板200を示す。方法100は、ブロック102で開始し、図2Bで示されるように、基板200の上に形成された金属層202上に誘電材料204が堆積される。誘電材料204は、例えば、酸化ケイ素、フッ素ドープ酸化ケイ素、又はフッ化炭素などの低誘電率材料から作製され得る。ブロック104では、図2Bで示されるように、誘電材料204を通してビア206が形成される。ビア206は、誘電材料204の上面205から金属層202の上面207まで延在し、金属層202を露出させる。残りの誘電材料204の上面205は、基板200のフィールド209を画定する。
ブロック106では、図2Cで示されるように、保護層208が、誘電材料204の表面の上に、且つ、ビア206内に形成される。保護層208は、物理的気相堆積(PVD)プロセス、原子層堆積(ALD)プロセス、化学気相堆積(CVD)プロセス、又はその他の適切なプロセスを用いて堆積され得る。保護層208は、ハロゲン含有材料に対して耐性のある材料から作製される。このような適切な材料は、限定されないが、ルテニウム(Ru)、窒化チタン(TiN)、窒化タンタル(TaN)、又は窒化ルテニウムチタン(ruthenium titanium nitride)(RuTiN)を含む。保護層208は、ハロゲン含有材料と下方の金属層202との間の反応を防止するためのバリアとして作用する。
ブロック108では、図2Dで示されるように、バリア層210が、保護層208の表面の上に堆積される。バリア層210は、PVD、ALD、CVD、又はその他の適切なプロセスを用いて堆積され得る。バリア層210は、塩素含有前駆体又はフッ素含有前駆体などのハロゲン含有前駆体を用いて堆積され得る。ハロゲン含有前駆体は、限定されないが、タンタル(Ta)、TaN、又は合金系Ta(例えば、TiTa、TaAl)などのバリア層210を堆積するために用いられる。バリア層210は、金属が周囲の誘電材料204内へ拡散することを防ぐ。バリア層210は、金属が堆積され得る周囲の誘電材料204上に接着層をさらに設ける。
ブロック110では、図2Eで示されるように、任意選択的なライナ層212が、バリア層210の表面の上に堆積され得る。ライナ層212は、PVD、ALD、CVD、又はその他の適切なプロセスを用いて堆積され得る。さらに、ライナ層212は、バリア層210と同じチャンバ内で堆積され得る。ライナ層212は、銅、ルテニウム、又は任意の他の適切な材料であってもよい。
ブロック112では、図2Fで示されるように、ビア206は金属214で充填される。金属214は、PVD、ALD、CVD、又はその他の適切なプロセスによって、ビア206内に堆積され得る。金属214は、限定されないが、銅(Cu)又はコバルト(Co)などの導電性材料であり得る。
ブロック114では、基板200のフィールド209の上に形成された金属214の一部は、図2Gで示されているように、化学機械研磨を用いて除去され得る。金属214を誘電材料204の上のフィールド209から除去した後、金属で充填されたビア206は、金属214と金属層202との間に形成されたライナ層212、バリア層210、及び保護層208と共に残る。
図3は、基板上に金属配線を形成する方法300の別の実施形態を示す。図4A−4Gは、図3の方法の種々の段階における基板の断面図を示す。図4Aは、基板400上に形成された金属層402を有する基板400を示す。方法300は、ブロック302で開始し、図4Bで示されるように、基板400の上に形成された金属層402上に誘電材料404が堆積される。誘電材料404は、例えば、カリフォルニア州サンタクララのApplied Materials, Inc.から入手可能なBlack Diamond(登録商標)及びBlack Diamond(登録商標)IIのような炭素含有酸化ケイ素(SiOC)などの低誘電率材料から作製され得る。ブロック304では、図4Bで示されるように、誘電材料404を通してビア406が形成される。ビア406は、誘電材料404の上面405から金属層402の上面407まで延在し、金属層402を露出させる。残りの誘電材料404の上面405は、基板400のフィールド409を画定する。
ブロック306では、図4Cで示されるように、保護層408が、ビア406内で金属層402の表面の上に選択的に堆積される。保護層408は、CVD、ALD、又はその他の適切なプロセスを用いて堆積され得る。一実施形態では、保護層408は、ハロゲン含有材料に対して耐性のある材料から作製され得る。このような適切な材料は、限定されないが、Ru、TiN、TaN、又はRuTiNを含む。保護層408は、ハロゲン含有材料と下方の金属層402との間の反応を防止するためのバリアとして作用する。
ブロック308では、図4Dで示されるように、バリア層410が、保護層408の表面の上に、且つ、誘電材料404の表面の上に堆積される。バリア層410は、PVD、ALD、CVD、又はその他の適切なプロセスを用いて堆積され得る。バリア層410は、塩素含有前駆体又はフッ素含有前駆体などのハロゲン含有前駆体を用いて堆積され得る。ハロゲン含有前駆体を用いて堆積されたバリア層410は、限定されないが、Ta、TaN、又は合金系Ta(例えば、TiTa、TaAl)などの材料を含み得る。バリア層410は、金属が周囲の誘電材料404内へ拡散することを防ぐ。バリア層410は、金属が堆積され得る周囲の誘電材料404上に接着層をさらに設ける。
ブロック310では、図4Eで示されるように、任意選択的なライナ層412が、バリア層410の表面の上に堆積され得る。ライナ層412は、PVD、ALD、CVD、又はその他の適切なプロセスを用いて堆積され得る。さらに、ライナ層412は、バリア層410と同じチャンバ内で堆積され得る。ライナ層412は、銅、ルテニウム、又は任意の他の適切な材料であってもよい。
ブロック312では、図4Fで示されるように、ビア406は金属414で充填される。金属414は、PVD、ALD、CVD、ECD、又はその他の適切なプロセスによって、ビア406内に堆積され得る。金属414は、限定されないが、銅(Cu)又はコバルト(Co)などの導電性材料であり得る。
ブロック314では、基板400のフィールド409の上に形成された金属414の一部は、図4Gで示されているように、化学機械研磨を用いて除去され得る。金属414を誘電材料404の上のフィールドから除去した後、金属で充填されたビア406は、金属414と金属層402との間に形成されたライナ層412、バリア層410、及び保護層408と共に残る。
図5は、マルチチャンバ処理システム500を示す。処理システム500は、ロードロックチャンバ502、504、ロボット506、移送チャンバ508、処理チャンバ510、512、514、516、518、528、及びコントローラ520を含み得る。ロードロックチャンバ502、504は、処理システム500内外への基板(図示せず)の移送を可能にする。ロードロックチャンバ502、504は、処理システム500内に導入された基板をポンプダウンし、真空密封を維持することができる。ロボット506は、ロードロックチャンバ502、504と処理チャンバ510、512、514、516、518、及び528との間で基板を移送することができる。ロボット506は、ロードロックチャンバ502、504と移送チャンバ508との間でも基板を移送することができる。
各処理チャンバ512、514、516、518、及び528は、ALD、CVD、PVD、エッチング、予洗浄、ガス抜き、加熱、配向、及びその他の基板処理のような、数々の基板操作を実行するように整備され得る。さらに、各処理チャンバ512、514、516、518、及び528は、それぞれ、保護層、バリア層、ライナ層、及び金属層を堆積するように整備され得る。
コントローラ520は、図1及び図3で開示された方法のような処理システム500のすべての態様を操作するように使用され得る。例えば、コントローラ520は、基板上に金属配線を形成する方法を制御するように構成され得る。コントローラ520は、基板処理の制御を容易にするように処理システム500の様々なコンポーネントに連結された、電源、クロック、キャッシュ、入力/出力(I/O)回路等の、メモリ524及び大容量記憶デバイス、入力制御ユニット、並びにディスプレイユニット(図示せず)と共に動作可能なプログラム可能中央処理装置(CPU)522を含む。コントローラ520は、前駆体、処理ガス、及びパージガス流をモニターするセンサを含む、処理システム500内のセンサを通して基板処理をモニターするハードウェアをさらに含む。基板温度、チャンバ内気圧などのシステムパラメータを測定する他のセンサもコントローラ520に情報を提供し得る。
上述の処理システム500の制御を容易にするため、CPU522は、様々なチャンバ及びサブプロセッサを制御するように、プログラム可能なロジックコントローラ(PLC)などの産業用設定で使用できる任意の形態の汎用コンピュータプロセッサの1つであり得る。メモリ524はCPU522に接続されている。メモリ524は、非一時的であり、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、フロッピーディスクドライブ、ハードディスク、又は任意の他の形態のローカル若しくは遠隔のデジタルストレージなど、容易に利用可能なメモリのうちの1つ又は複数であり得る。支持回路526は、従来の方式でプロセッサを支持するためにCPU522に連結される。荷電種の生成、加熱、及びその他の処理は、典型的にソフトウェアルーチンとしてメモリ524内に記憶される。ソフトウェアルーチンは、さらに、CPU522によって制御されているハードウェアから遠隔に位置する第2のCPU(図示せず)によって記憶且つ/又は実行することができる。
メモリ524は、指令を含むコンピュータ可読記憶媒体の形態をとっており、CPU522によって実行された際に処理システム500の操作を促進させる。メモリ524内の指令は、本開示の方法を実装するプログラムなどのプログラム製品の形態をとっている。プログラムコードは、数々の異なるプログラミング言語のうちの任意の1つに適合し得る。一実施例では、本開示は、コンピュータシステムにおいて使用するためのコンピュータ可読記憶媒体上に記憶されたプログラム製品として実装され得る。プログラム製品の1つ又は複数のプログラムは、実施形態の機能(本明細書に記載された方法を含む)を規定する。例示的なコンピュータ可読記憶媒体は、限定されないが、(i)情報が永久的に記憶される書込み不能な記憶媒体(例えば、CD−ROMドライブ、フラッシュメモリ、ROMチップ、又は任意の種類のソリッドステート不揮発性半導体メモリによって読み出し可能なCD−ROMディスクなどのコンピュータ内の読出し専用メモリデバイス)、及び(ii)変更可能な情報が記憶される書き込み可能な記憶媒体(例えば、ディスケットドライブ又はハードディスクドライブ内のフロッピーディスク或いは任意の種類のソリッドステートランダムアクセス半導体メモリ)を含む。このようなコンピュータ可読記憶媒体は、本明細書に記載された方法の機能を方向付けるコンピュータ可読指令を運ぶ際には、本開示の実施形態である。
実施例1
図5に記載された処理チャンバを用いて、以下の実施例が実行され得る。導電層の上に形成された炭素含有酸化ケイ素層を有する基板が、一実施形態に係る配線を形成するために使用される。この実施例における導電層は、銅から作製される。炭素含有酸化ケイ素層の上面から銅層の上面まで、炭素含有酸化ケイ素層を通してビアがエッチングされ、銅層が露出させられる。ロボットは、ガス抜きのために基板をロードロックチャンバから第1の処理チャンバへと動かす。ガス抜き処理の後、ロボットは、予洗浄処理のために基板をガス抜きチャンバから第2の処理チャンバへと動かす。ガス抜き及び予洗浄処理は、基板を任意の自然酸化物から確実に自由にする。
ロボットは、保護層を堆積するために基板を第2の処理チャンバに搬送する。保護層処理チャンバでは、ルテニウム層が誘電体層の表面上に、且つ、ビア内に形成される。ルテニウム層は、塩素前駆体(バリア層の堆積に使用される)が下方の銅金属と反応することを防止する保護層として作用する。ルテニウムは塩素との反応に対して耐性があるので、ルテニウム層はこのような望ましくない反応を防ぐ。ルテニウム層は、CVDプロセスを使用して堆積される。ルテニウム層の厚さは、1nmと5nmの間であり得る。
ルテニウム保護層の堆積が完了した後に、ロボットは、基板を保護層処理チャンバからバリア層処理チャンバへと動かす。バリア層は、CVDプロセスを使用して、ルテニウム保護層の表面の上に堆積される。バリア層の堆積のために塩素前駆体ガスが使用される。バリア層は、Ta膜である。ライナ層をバリア層の上面に堆積するために、基板はバリア層処理チャンバ内に留まってもよい。
ロボットは、基板をバリア層処理チャンバから銅シードの堆積のための処理チャンバへと動かし得る。CVDプロセスを用いて、ビアを充填するように銅を堆積することができる。誘電材料の上部のライナ層の上面は、さらに銅材料で積層され得る。
基板を化学機械研磨システム内に動かして、銅層をライナ層に戻し、ライナ層をバリア層に戻し、バリア層を保護層に戻し、且つ保護層を誘電材料に戻すように平坦化することができる。
実施例2
図5に記載された処理チャンバを用いて、以下の実施例が実行され得る。導電層の上に形成された炭素含有酸化ケイ素層を有する基板が、一実施形態に係る配線を形成するために使用される。この実施例における導電層は、銅から作製される。炭素含有酸化ケイ素層の上面から銅層の上面まで、炭素含有酸化ケイ素層を通してビアがエッチングされ、銅層が露出させられる。ロボットは、ガス抜きのために基板をロードロックチャンバから第1の処理チャンバへと動かす。ガス抜き処理が完了した後、ロボットは、予洗浄処理のために基板をガス抜きチャンバから第2の処理チャンバへと動かす。ガス抜き及び予洗浄処理は、基板を任意の自然酸化物から確実に自由にする。
ロボットは、保護層を堆積するために基板を第2の処理チャンバに搬送する。保護層処理チャンバでは、窒化チタン(TiN)層が、誘電体層の表面上に、且つ、ビア内に堆積される。TiN層は、フッ素前駆体(バリア層の堆積に使用される)が下方の銅金属と反応することを防止する保護層として作用する。TiNは、フッ素との反応に対して耐性があるので、TiN層はこのような望ましくない反応を防ぐ。TiN層は、CVDプロセスを使用して基板上に堆積される。TiN層の厚さは、1nmと5nmの間であり得る。
TiN保護層の堆積が完了した後に、ロボットは、基板を保護層処理チャンバからバリア層処理チャンバへと動かす。バリア層は、CVDプロセスを使用して、TiN保護層の表面の上に堆積される。バリア層の堆積のためにフッ素前駆体ガスが使用される。バリア層は、Ta膜である。ライナ層をバリア層の上面に堆積するために、基板はバリア層処理チャンバ内に留まってもよい。
ロボットは、基板をバリア層処理チャンバから銅シードの堆積のための処理チャンバへと動かし得る。CVDプロセスを用いて、ビアを充填するように銅を堆積することができる。誘電材料の上部のライナ層の上面は、さらに銅材料で積層され得る。
基板を化学機械研磨システム内に動かして、銅層をライナ層に戻し、ライナ層をバリア層に戻し、バリア層を保護層に戻し、且つ保護層を誘電材料に戻すように平坦化することができる。
実施例3
図5に記載された処理チャンバを用いて、以下の実施例が実行され得る。導電層の上に形成された炭素含有酸化ケイ素層を有する基板が、一実施形態に係る配線を形成するために使用される。この実施例における導電層は、コバルトから作製される。炭素含有酸化ケイ素層の上面からコバルト層の上面まで、炭素含有酸化ケイ素層を通してビアがエッチングされ、コバルト層が露出させられる。ロボットは、ガス抜きのために基板をロードロックチャンバから第1の処理チャンバへと動かす。ガス抜き処理が完了した後、ロボットは、予洗浄処理のために基板をガス抜きチャンバから第2の処理チャンバへと動かす。ガス抜き及び予洗浄処理は、基板を任意の自然酸化物から確実に自由にする。
ロボットは、保護層を堆積するために基板を第2の処理チャンバに搬送する。保護層処理チャンバでは、ルテニウム層が、ビア内で、且つ、コバルト層の表面上で選択的に堆積される。ルテニウム層は、塩素前駆体(バリア層の堆積に使用される)が下方のコバルト金属と反応することを防止する保護層として作用する。ルテニウムは塩素との反応に対して耐性があるので、ルテニウム層はこのような望ましくない反応を防ぐ。選択的な堆積はコバルトの体積を増やす。なぜなら、選択的堆積を通してビアの側壁上の保護材料が減少するからである。ルテニウム層は、CVDプロセスを使用して基板上に堆積される。ルテニウム層の厚さは、1nmと5nmの間であり得る。
ルテニウム保護層の堆積が完了した後、ロボットは、基板を保護層処理チャンバからバリア層処理チャンバへと動かす。バリア層は、CVDプロセスを用いて、ルテニウム保護層の表面の上に、且つ、誘電材料の表面の上に堆積される。バリア層の堆積のために塩素前駆体ガスが使用される。バリア層は、Ta膜である。ライナ層をバリア層の上面に堆積するために、基板はバリア層処理チャンバ内に留まってもよい。
ロボットは、基板をバリア層処理チャンバからコバルトシードの堆積のための処理チャンバへと動かし得る。CVDプロセスを用いて、ビアを充填するようにコバルトを堆積することができる。誘電材料の上部のライナ層の上面は、さらにコバルト材料で積層され得る。
基板を化学機械研磨システム内に動かして、コバルト層をライナ層に戻し、ライナ層をバリア層に戻し、バリア層を保護層に戻し、且つ保護層を誘電材料に戻すように平坦化することができる。
実施例4
図5に記載された処理チャンバを用いて、以下の実施例が実行され得る。導電層の上に形成された炭素含有酸化ケイ素層を有する基板が、一実施形態に係る配線を形成するために使用される。この実施例における導電層は、銅である。炭素含有酸化ケイ素層の上面から銅層の上面まで、炭素含有酸化ケイ素層を通してビアがエッチングされ、銅層が露出させられる。ロボットは、ガス抜きのために基板をロードロックチャンバから第1の処理チャンバへと動かす。ガス抜き処理が完了した後、ロボットは、予洗浄処理のために基板をガス抜きチャンバから第2の処理チャンバへと動かす。ガス抜き及び予洗浄処理は、基板を任意の自然酸化物から確実に自由にする。
ロボットは、保護層を堆積するために基板を第2の処理チャンバに搬送する。保護層処理チャンバでは、ルテニウム層が、露出された銅金属層の表面上のビア内で選択的に堆積される。ルテニウム層は、塩素前駆体(バリア層の堆積に使用される)が下方の銅金属と反応することを防止する保護層として作用する。ルテニウムは塩素との反応に対して耐性があるので、ルテニウム層はこのような望ましくない反応を防ぐ。ルテニウム層は、PVDプロセスを使用して堆積される。ルテニウムを露出された銅表面上に選択的に堆積することができるように、コリメータがPVDチャンバ内に配置される。したがって、ビアの側壁上の保護材料が減少するので、銅の体積が増える。ルテニウム層の厚さは、1nmと5nmの間であり得る。
ルテニウム保護層の堆積が完了した際に、ロボットは、基板を保護層処理チャンバからバリア層処理チャンバへと動かす。バリア層は、CVDプロセスを用いて、ルテニウム保護層の表面の上に、且つ、誘電材料の表面の上に堆積される。バリア層の堆積のために塩素前駆体ガスが使用される。バリア層は、Ta膜である。ライナ層をバリア層の上面に堆積するために、基板はバリア層処理チャンバ内に留まってもよい。
ロボットは、基板をバリア層処理チャンバから銅シードの堆積のための処理チャンバへと動かし得る。CVDプロセスを用いて、ビアを充填するように銅を堆積することができる。誘電材料の上部のライナ層の上面は、さらに銅材料で積層され得る。
基板を化学機械研磨システム内に動かして、銅層をライナ層に戻し、ライナ層をバリア層に戻し、バリア層を保護層に戻し、且つ保護層を誘電材料に戻すように平坦化することができる。
実施例5
図5に記載された処理チャンバを用いて、以下の実施例が実行され得る。導電層の上に形成された炭素含有酸化ケイ素層を有する基板が、一実施形態に係る配線を形成するために使用される。この実施例における導電層は、銅である。炭素含有酸化ケイ素層の上面から銅層の上面まで、炭素含有酸化ケイ素層を通してビアがエッチングされ、銅層が露出させられる。ロボットは、ガス抜きのために基板をロードロックチャンバから第1の処理チャンバへと動かす。ガス抜き処理が完了した後、ロボットは、予洗浄処理のために基板をガス抜きチャンバから第2の処理チャンバへと動かす。ガス抜き及び予洗浄処理は、基板を任意の自然酸化物から確実に自由にする。
ロボットは、保護層を堆積するために基板を第2の処理チャンバに搬送する。保護層処理チャンバでは、ルテニウム層が、露出された銅金属層の表面上のビア内で選択的に堆積される。ルテニウム層は、塩素前駆体(バリア層の堆積に使用される)が下方の銅金属と反応することを防止する保護層として作用する。ルテニウムは塩素との反応に対して耐性があるので、ルテニウム層はこのような望ましくない反応を防ぐ。ルテニウム層は、PVDプロセスを使用して堆積される。銅を露出された銅表面上に選択的に堆積することができるように、コリメータがPVDチャンバ内に配置される。したがって、ビアの側壁上の保護材料が減少するので、銅の体積が増える。ルテニウム層の厚さは、1nmと5nmの間であり得る。
ルテニウム保護層の堆積が完了した際に、ロボットは、基板を保護層処理チャンバからバリア層処理チャンバへと動かす。バリア層は、CVDプロセスを用いて、ルテニウム保護層の表面の上に、且つ、誘電材料の表面の上に堆積される。バリア層の堆積のために塩素前駆体ガスが使用される。バリア層は、Ta膜である。ライナ層をバリア層の上面に堆積するために、基板はバリア層処理チャンバ内に留まってもよい。
ロボットは、基板をバリア層処理チャンバからコバルトシードの堆積のための処理チャンバへと動かし得る。CVDプロセスを用いて、ビアを充填するようにコバルトを堆積することができる。誘電材料の上部のライナ層の上面は、さらにコバルト材料で積層され得る。
基板を化学機械研磨システム内に動かして、コバルトをライナ層に戻し、ライナ層をバリア層に戻し、バリア層を保護層に戻し、且つ保護層を誘電材料に戻すように平坦化することができる。
実施例6
図5に記載された処理チャンバを用いて、以下の実施例が実行され得る。導電層の上に形成された炭素含有酸化ケイ素層を有する基板が、一実施形態に係る配線を形成するために使用される。この実施例における導電層は、コバルトである。炭素含有酸化ケイ素層の上面からコバルト層の上面まで、炭素含有酸化ケイ素層を通してビアがエッチングされ、コバルト層が露出させられる。ロボットは、ガス抜きのために基板をロードロックチャンバから第1の処理チャンバへと動かす。ガス抜き処理が完了した後、ロボットは、予洗浄処理のために基板をガス抜きチャンバから第2の処理チャンバへと動かす。ガス抜き及び予洗浄処理は、基板を任意の自然酸化物から確実に自由にする。
ロボットは、保護層を堆積するために基板を第2の処理チャンバに搬送する。保護層処理チャンバでは、ルテニウム層が、露出された銅金属層の表面上のビア内で選択的に堆積される。ルテニウム層は、塩素前駆体(バリア層の堆積に使用される)が下方のコバルト金属と反応することを防止する保護層として作用する。ルテニウムは塩素との反応に対して耐性があるので、ルテニウム層はこのような望ましくない反応を防ぐ。ルテニウム層は、PVDプロセスを使用して堆積される。ルテニウムを露出されたコバルト表面上に選択的に堆積することができるように、コリメータがPVDチャンバ内に配置される。したがって、ビアの側壁上の保護材料が減少するので、コバルトの体積が増える。ルテニウム層の厚さは、1nmと5nmの間であり得る。
ルテニウム保護層の堆積が完了した際に、ロボットは、基板を保護層処理チャンバからバリア層処理チャンバへと動かす。バリア層は、CVDプロセスを用いて、ルテニウム保護層の表面の上に、且つ、誘電材料の表面の上に堆積される。バリア層の堆積のために塩素前駆体ガスが使用される。バリア層は、Ta膜である。ライナ層をバリア層の上面に堆積するために、基板はバリア層処理チャンバ内に留まってもよい。
ロボットは、基板をバリア層処理チャンバから銅シードの堆積のための処理チャンバへと動かし得る。CVDプロセスを用いて、ビアを充填するように銅を堆積することができる。誘電材料の上部のライナ層の上面は、さらに銅材料で積層され得る。
基板を化学機械研磨システム内に動かして、銅層をライナ層に戻し、ライナ層をバリア層に戻し、バリア層を保護層に戻し、且つ保護層を誘電材料に戻すように平坦化することができる。
上述の実施形態は、シングルダマシン構造を実装するプロセスの流れを示す。単一のプロセスの流れは、デュアルダマシン構造のために実装され得ることも考えられる。図6は、デュアルダマシン構造の一実施形態を示す。
デュアルダマシン構造により、ビア606及び/又はトレンチ616が誘電材料604内にエッチングされるプロセスが実装される。誘電材料604は、金属層602上に堆積される。金属層602が、基板600上に形成される。保護層608が、誘電材料604の上に、且つ、金属層602の上面607のビア606及びトレンチ616内に堆積され得る。バリア層610が保護層608の上に堆積され得る。任意選択的なライナ層612がバリア層610の上に堆積され得る。金属層が任意選択的なライナ層612の上に堆積され得る。金属層614は、ビア606及びトレンチ616を充填するように用いられる。層608〜614は、化学機械プロセスを用いて、誘電材料604の上面605、ビア606、及びトレンチ616から除去され得る。
これまでの記述は、特定の実施形態を対象としているが、その基本的な範囲から逸脱しなければ他の実施形態及びさらなる実施形態が考案されてよく、その範囲は、下記の特許請求の範囲によって定められる。

Claims (15)

  1. 基板上の配線であって、
    誘電材料を通して露出された第1の金属層上に形成された保護層であって、前記保護層が、前記誘電材料上に形成され、ハロゲン系前駆体に対して耐性がある、保護層、
    前記保護層上に形成されたバリア層、及び
    前記バリア層の上に堆積された第2の金属層
    を含む配線。
  2. 前記保護層上に形成されたライナ層をさらに含む、請求項1に記載の配線。
  3. 前記保護層がルテニウムを含む、請求項1に記載の配線。
  4. 前記第2の金属層がトレンチ又はビアを充填する、請求項3に記載の配線。
  5. 前記保護層が窒化チタンを含む、請求項1に記載の配線。
  6. 前記第2の金属層がトレンチ又はビアを充填する、請求項5に記載の配線。
  7. 前記保護層が、ルテニウム、窒化チタン、窒化タンタル、又は窒化ルテニウムチタンのうちの1つを含む、請求項1に記載の配線。
  8. 基板上に配線を形成する方法であって、
    誘電材料を通して露出された第1の金属層上に保護層を形成することであって、前記保護層が、前記誘電材料上に形成され、ハロゲン系前駆体に対して耐性がある、形成することと、
    前記保護層上にバリア層を形成することと、
    前記バリア層の上に第2の金属層を堆積することと
    を含む方法。
  9. 基板上に配線を形成する方法であって、
    誘電材料を通して露出された第1の金属層上に保護層を選択的に形成することであって、前記保護層が、ハロゲン系前駆体に対して耐性がある、選択的に形成することと、
    前記保護層上にバリア層を形成することと、
    前記バリア層の上に第2の金属層を堆積することと
    を含む方法。
  10. 前記バリア層の上にライナ層を堆積することをさらに含む、請求項8又は9に記載の方法。
  11. 前記保護層がルテニウムを含む、請求項10に記載の方法。
  12. 前記バリア層が、塩素系前駆体を用いて堆積される、請求項11に記載の方法。
  13. 前記保護層が窒化チタンを含む、請求項8又は9に記載の方法。
  14. 前記バリア層が、フッ素系前駆体を用いて堆積される、請求項13に記載の方法。
  15. 前記保護層が、ルテニウム、窒化チタン、窒化タンタル、又は窒化ルテニウムチタンのうちの1つから作製される、請求項8又は9に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047864A (ja) * 2018-09-20 2020-03-26 東京エレクトロン株式会社 埋め込み方法及び処理システム
JP2023516543A (ja) * 2020-05-06 2023-04-20 アプライド マテリアルズ インコーポレイテッド 金属バリア層のドーピング

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI809712B (zh) 2017-01-24 2023-07-21 美商應用材料股份有限公司 用於在基板上形成鈷層的方法
US10332787B2 (en) * 2017-06-27 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Formation method of interconnection structure of semiconductor device
US10847463B2 (en) * 2017-08-22 2020-11-24 Applied Materials, Inc. Seed layers for copper interconnects
US10170322B1 (en) * 2017-11-16 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Atomic layer deposition based process for contact barrier layer
JP2019106538A (ja) * 2017-12-07 2019-06-27 マイクロマテリアルズ エルエルシー 制御可能な金属およびバリアライナー凹部のための方法
US20190348369A1 (en) * 2018-05-10 2019-11-14 Mehul B. Naik Method and apparatus for protecting metal interconnect from halogen based precursors
US11371138B2 (en) * 2018-11-08 2022-06-28 Entegris, Inc. Chemical vapor deposition processes using ruthenium precursor and reducing gas
US11282745B2 (en) * 2019-04-28 2022-03-22 Applied Materials, Inc. Methods for filling features with ruthenium
JP7278164B2 (ja) * 2019-07-11 2023-05-19 東京エレクトロン株式会社 ルテニウム膜の形成方法及び基板処理システム
US20210125862A1 (en) * 2019-10-25 2021-04-29 Qualcomm Incorporated Super via integration in integrated circuits
US20220108917A1 (en) * 2020-10-06 2022-04-07 Applied Materials, Inc. Low resistance and high reliability metallization module

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000082741A (ja) * 1998-08-11 2000-03-21 Internatl Business Mach Corp <Ibm> フッ素含有誘電体を集積するための方法および材料
WO2004112114A1 (ja) * 2003-06-16 2004-12-23 Tokyo Electron Limited 成膜方法、半導体装置の製造方法、半導体装置および成膜装置
JP2010199601A (ja) * 2006-07-21 2010-09-09 Toshiba Corp 半導体装置
JP2010539698A (ja) * 2007-09-11 2010-12-16 東京エレクトロン株式会社 ルテニウムの選択堆積を半導体デバイスの作製に統合する方法
JP2011001568A (ja) * 2009-06-16 2011-01-06 Tokyo Electron Ltd バリヤ層、成膜方法及び処理システム
JP2013004539A (ja) * 2011-06-10 2013-01-07 Toshiba Corp 半導体装置、金属膜の製造方法及び半導体装置の製造方法
JP2013058565A (ja) * 2011-09-07 2013-03-28 Ulvac Japan Ltd バリアメタル層の形成方法、及び、バリアメタル層の形成装置
US20130093089A1 (en) * 2011-10-18 2013-04-18 International Business Machines Corporation Interconnect Structure With An Electromigration and Stress Migration Enhancement Liner
JP2014535159A (ja) * 2011-09-29 2014-12-25 インテル・コーポレーション 半導体用途のための陽性金属含有層

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6153519A (en) * 1997-03-31 2000-11-28 Motorola, Inc. Method of forming a barrier layer
KR100274603B1 (ko) * 1997-10-01 2001-01-15 윤종용 반도체장치의제조방법및그의제조장치
US6372633B1 (en) 1998-07-08 2002-04-16 Applied Materials, Inc. Method and apparatus for forming metal interconnects
US6133136A (en) * 1999-05-19 2000-10-17 International Business Machines Corporation Robust interconnect structure
US20030027427A1 (en) * 2001-08-06 2003-02-06 Applied Materials, Inc. Integrated system for oxide etching and metal liner deposition
US6576543B2 (en) * 2001-08-20 2003-06-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for selectively depositing diffusion barriers
US7049226B2 (en) 2001-09-26 2006-05-23 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
KR100440261B1 (ko) 2001-12-22 2004-07-15 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
US6661098B2 (en) * 2002-01-18 2003-12-09 International Business Machines Corporation High density area array solder microjoining interconnect structure and fabrication method
WO2004113585A2 (en) * 2003-06-18 2004-12-29 Applied Materials, Inc. Atomic layer deposition of barrier materials
US7208427B2 (en) * 2003-08-18 2007-04-24 Advanced Technology Materials, Inc. Precursor compositions and processes for MOCVD of barrier materials in semiconductor manufacturing
KR100571417B1 (ko) 2003-12-31 2006-04-14 동부아남반도체 주식회사 반도체 소자의 듀얼 다마신 배선 및 그 제조 방법
US7207096B2 (en) * 2004-01-22 2007-04-24 International Business Machines Corporation Method of manufacturing high performance copper inductors with bond pads
JP4945937B2 (ja) 2005-07-01 2012-06-06 東京エレクトロン株式会社 タングステン膜の形成方法、成膜装置及び記憶媒体
US7521379B2 (en) * 2006-10-09 2009-04-21 Applied Materials, Inc. Deposition and densification process for titanium nitride barrier layers
US8287647B2 (en) * 2007-04-17 2012-10-16 Lam Research Corporation Apparatus and method for atomic layer deposition
KR100939773B1 (ko) * 2007-06-29 2010-01-29 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그의 형성방법
US8022543B2 (en) * 2008-03-25 2011-09-20 International Business Machines Corporation Underbump metallurgy for enhanced electromigration resistance
US20100151676A1 (en) * 2008-12-16 2010-06-17 Applied Materials, Inc. Densification process for titanium nitride layer for submicron applications
US20100244252A1 (en) 2009-03-31 2010-09-30 Jezewski Christopher J Self Forming Metal Fluoride Barriers for Fluorinated Low-K Dielectrics

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000082741A (ja) * 1998-08-11 2000-03-21 Internatl Business Mach Corp <Ibm> フッ素含有誘電体を集積するための方法および材料
WO2004112114A1 (ja) * 2003-06-16 2004-12-23 Tokyo Electron Limited 成膜方法、半導体装置の製造方法、半導体装置および成膜装置
JP2010199601A (ja) * 2006-07-21 2010-09-09 Toshiba Corp 半導体装置
JP2010539698A (ja) * 2007-09-11 2010-12-16 東京エレクトロン株式会社 ルテニウムの選択堆積を半導体デバイスの作製に統合する方法
JP2011001568A (ja) * 2009-06-16 2011-01-06 Tokyo Electron Ltd バリヤ層、成膜方法及び処理システム
JP2013004539A (ja) * 2011-06-10 2013-01-07 Toshiba Corp 半導体装置、金属膜の製造方法及び半導体装置の製造方法
JP2013058565A (ja) * 2011-09-07 2013-03-28 Ulvac Japan Ltd バリアメタル層の形成方法、及び、バリアメタル層の形成装置
JP2014535159A (ja) * 2011-09-29 2014-12-25 インテル・コーポレーション 半導体用途のための陽性金属含有層
US20130093089A1 (en) * 2011-10-18 2013-04-18 International Business Machines Corporation Interconnect Structure With An Electromigration and Stress Migration Enhancement Liner

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047864A (ja) * 2018-09-20 2020-03-26 東京エレクトロン株式会社 埋め込み方法及び処理システム
JP7182970B2 (ja) 2018-09-20 2022-12-05 東京エレクトロン株式会社 埋め込み方法及び処理システム
JP2023516543A (ja) * 2020-05-06 2023-04-20 アプライド マテリアルズ インコーポレイテッド 金属バリア層のドーピング

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