JP2018503112A - 分散メモリパネル - Google Patents

Abstract

パネル、パネル上のピクセルの発光素子、およびパネル上の集積回路を含む分散メモリパネル。集積回路は、メモリを含み、メモリは、ピクセルの発光素子および発光素子を駆動するドライバと排他的に関連付けられる。

Description

関連出願の相互参照
本願は、２０１５年９月２５日に出願された米国特許出願第１４／８６６６２９号の出願日の利益を主張するものであり、米国特許出願第１４／８６６６２９号は参照によって本明細書に組み込まれ、米国特許出願第１４／８６６６２９号は、２０１４年１２月２３日に出願されたインド特許出願第６５１２／ＣＨＥ／２０１４号の出願日の利益を主張するものであり、インド特許出願第６５１２／ＣＨＥ／２０１４号は参照によって本明細書に組み込まれる。

本開示は、一般に、パネル上の画像ディスプレイに関する。より詳細には、本開示は、画像を表示するための、パネルのエネルギー効率および計算効率を向上させることに関する。

ディスプレイパネルは、コンピューティングシステム上の主要なインタフェースである。 ディスプレイパネルのパワーには、エネルギーが必要なタスクが主に２つあり、すなわちディスプレイパネル自体の照明、およびパネル電子回路によって達成される制御であり、パネル電子回路において、データソースからの入力データがディスプレイパネルの要件を満たすように時間変更され、次いで、このデータが、パネル上の個々のディスプレイセルを駆動するために使用されるドライバ集積回路へ送信される。

以下の詳細な記載は、開示された主題事項の多数の特徴の具体的な例を含んだ添付の図面を参照することによってよりよく理解され得る。

本明細書で考察される分散メモリパネル技術を実装するためのコンピューティングデバイス１００の一例を示す図である。

アナログ信号変換器を有する分散メモリパネルの一例の簡略ブロック図である。

分散メモリパネルを実装するための一例のシステムの簡略ブロック図である。

分散メモリパネルを実装する方法のプロセスフロー図である。

分散メモリパネル上に複数の集積回路を含む一構成例を示すブロック図である。

複数行上の複数の発光素子に対応する集積回路の一構成例を示すブロック図である。

スキャンフェーズ中のアナログ駆動の一例のタイミング図を示すブロック図である。

発光フェーズ中のアナログ駆動の一例のタイミング図を示すブロック図である。

スキャンフェーズ中のシリアルのデジタル駆動の一例のタイミング図を示すブロック図である。

スキャンフェーズ中のパラレルのデジタル駆動の一例のタイミング図を示すブロック図である。

シリアルとパラレル両方のデジタルデータ方式についてのデジタル微小発光ダイオード、パルス幅変調駆動の一例のタイミング図を示すブロック図である。

分散メモリパネルを実装するための有形の機械可読媒体の一例を示すブロック図である。

開示および図を通して、類似のコンポーネントおよび特徴を参照するために同じ番号が使用されている。１００番台の番号は、図１で最初に見つかる特徴を指し、２００番台の番号は、図２で最初に見つかる特徴を指している、などである。

ディスプレイ技術は、たとえ表示される画像が静止画像である場合であっても、スクリーン上にデータを表示しているときは、およそ６０Ｈｚの周波数でコンスタントなリフレッシュを元来必要とする、アナログバックプレーンを従来から組み込んできた。本来、主にアナログであるディスプレイパネルは、例えば、ディスプレイ画像の階調データを格納するために、コンデンサのような受動記憶素子と共に薄膜トランジスタを使用してきた。これらの記憶方法は、本来コンデンサからのリークがあるものであり、したがって、パネルに格納されたデータは、たとえ静止画像であっても周期的にリフレッシュする必要がある。

マイクロ・ピック・アンド・ボンド（ＭＰＢ）のような新たな製造技術が、異なる基板から得られ得るミクロンサイズの個々の非類似のコンポーネントの物質移動、およびさらに、ガラスまたはフレックスであり得る最終基板へのこれらのコンポーネントの実装の、両方を容易にしている。本開示は、一部、ストレージが各ピクセルまたは発光素子に分散している、デジタル版のストレージをパネル上に生成することに関与している。従来の方法とは対照的に、パネル自体の上にデジタルストレージを生成する能力によって、ＣＭＯＳ記憶素子を用いたいくつかのケースにおいて、本明細書で開示されるいくつかの技術が可能になる。

いくつかの例では、静止画像についてはＥｍｂｅｄｄｅｄ ＤｉｓｐｌａｙＰｏｒｔ（ｅＤＰ）のパネル・セルフ・リフレッシュ（ＰＳＲ）によってパワー・セービング・モードが使用され得、静止画像または部分静止画像については、いくつかの静止ピクセルについてデータをリフレッシュする必要がない場合には、タイミングコントローラ、パネル電子回路用のトランスミッタ、およびパネルレシーバをロー・パワー・モードにし得る。

いくつかの例では、メモリ素子に記憶されたデジタルデータは、デジタル・ツー・アナログ（Ｄ２Ａ）変換器またはパルス幅変調器（ＰＷＭ）、またはパルス密度変調器（ＰＤＭ）を駆動するために使用され得、次にこれらが、有機発光ダイオードまたは無機発光ダイオードなどの発光素子を駆動し得る。

いくつかの例では、画像用のデータはスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ラッチ、またはフリップフロップなどの記憶素子にデジタル形式で格納される。データがパネル上にデジタル形式で格納されるいくつかの例では、潜在的な任意の静止画像が、例えば６０Ｈｚの一定間隔のリフレッシュレートを有し得るが、デジタル形式で格納されたデータは、アナログストレージであり得るのと同じようにリークも劣化しないため、これはもはや必要とはされない。結果として、いくつかの例では、パネルがデータをデジタル形式で格納する場合に、パネル電子回路のかなりの部分をシャットダウンすることができ、見返りとして、大幅なパワーセーブを容易にする。

いくつかの例では、パネル電子回路ユニットのドライバ集積回路からデータをデジタル形式で駆動（ｄｒｉｖｅ）し、シリアルまたはパラレルのいずれかの方法が可能なメモリ素子にデータを格納するために、ある方法が使用され得る。いくつかの例では、デジタルの階調コードを、「オン時間」対「オフ時間」が階調コード入力に基づく、パルス幅変調（ＰＷＭ）信号へ変換するために、カウンタベースのデジタル回路も集積回路に含まれ得る。この変調の一例では、階調信号が０である場合、信号は、与えられた時間窓の間、常にオフ状態になる。同じく、階調信号が２５５である場合、信号は、与えられた時間窓の間、オンになる。この方法でデータを駆動することは、クロックを要請し得るが、普通ならデータがその意図する発光素子に最終的に到達する前に生じ得る複数のデジタル・ツー・アナログ（Ｄ２Ａ）およびアナログ・ツー・デジタル（Ａ２Ｄ）変換を、避けることもできる。

いくつかの例では、複数のピクセル、発光素子、およびピクセルの行にさえ共通の集積回路が使用され得る。このことにより、ディスプレイパネル上に製作する必要のある集積回路およびメモリの数の低減を可能にする。また、数個の発光素子またはピクセルがＡ２Ｄ変換器を共有し得るため、アナログ・ツー・デジタル（Ａ２Ｄ）変換器の数が低減され得る。

パネル上にピクセル単位で分散されたストレージも、部分的なスクリーン更新の際にパワーをセーブするのに役立ち得る。一例では、スクリーンおよびパネル電子回路コンポーネントの大部分がオフにされているかまたはロー・パワー・モードにされている状態で、小さな映像が再生され、映像が再生されているピクセルにおけるメモリ素子でのみ、ピクセルおよび発光素子を更新していることができる。

集積回路は、与えられたピクセルについて３つのアナログ階調のカラーデータ入力（赤＋緑＋青）の間で時分割多重され得る１つの共通のアナログ・ツー・デジタル（Ａ２Ｄ）変換器から構成され得る。Ａ２Ｄ変換は、面積、複雑さ、または他の類似する関心事を含む多くの要因に基づいて４ビットから１２ビットまでで処理される可能性がある。ただし、いくつかの例では、ビット幅が大きいほど、Ａ２Ｄ変換は正確であり得る。各ピクセルの発光素子用の変換された値は、それぞれのメモリバンクにデジタル形式で格納され得る。いくつかの例では、後続のデジタル・ツー・アナログ変換が、各発光素子の色について個々に生じ得、各ＬＥＤ／ＬＣＤが、集積回路上に位置するドライバによって個々に駆動されることを可能にする。

値が集積回路に格納された時点で、データはデジタルメモリに格納され得るため、データの周期的なリフレッシュの必要がなくなり得る。いくつかの例では、それぞれが誤差を付加して正確さを失わせる可能性を有する、デジタルとアナログとの間の複数の変換を避けるために、データは、ドライバ集積回路（ＩＣ）から、クロックに関してシリアルかまたはパラレルに、集積回路へデジタル形式で駆動され得る。いくつかの例では、画像用のデジタル値が集積回路によってラッチされた時点で、そのデジタル値はデジタルメモリ素子に格納され得、パルス幅変調（ＰＷＭ）の方法によって発光素子へ駆動され得る。いくつかの例について、一部、ＰＷＭは、メモリ素子に格納された各発光素子の階調値に基づいて、信号がオンの時間対信号がオフの時間を使用して、発光素子を駆動し得る。いくつかの例では、次のようなハイブリッドモードも実現可能である。アナログ取り込み（ピクセル集積回路上のＡ２Ｄ）、およびＰＷＭを介したＬＥＤのデジタル的駆動が使用され得る。また、ピクセル集積回路上でのデジタル取り込み、およびＤ２Ａを介したＬＥＤ駆動も、いくつかの例で使用され得る。

図１は、本明細書で考察される分散メモリパネル技術を実装するためのコンピューティングデバイス１００の一例を示す図である。コンピューティングデバイス１００は、例えば、とりわけ、ラップトップコンピュータ、デスクトップコンピュータ、ウルトラブック、タブレットコンピュータ、モバイルデバイス、またはサーバであり得る。コンピューティングデバイス１００は、格納された命令を実行するように構成された中央処理装置（ＣＰＵ）１０２、およびＣＰＵ１０２によって実行可能な命令を格納するメモリデバイス１０４を含み得る。ＣＰＵは、バス１０６によってメモリデバイス１０４へ連結され得る。さらに、ＣＰＵ１０２は、シングル・コア・プロセッサ、マルチ・コア・プロセッサ、コンピューティングクラスタ、または任意の数の他の構成とすることができる。また、コンピューティングデバイス１００は、２つ以上のＣＰＵ１０２を含み得る。

コンピューティングデバイス１００は、グラフィック処理ユニット（ＧＰＵ）１０８も含み得る。示すように、ＣＰＵ１０２は、バス１０６を介してＧＰＵ１０８へ連結され得る。ＧＰＵ１０８は、コンピューティングデバイス１００内で、任意の数のグラフィック機能およびアクションを実行するように構成され得る。例えば、ＧＰＵ１０８は、コンピューティングデバイス１００のユーザへ表示されるグラフィック画像、グラフィックスフレーム、映像などをレンダリングまたは操作するように構成し得る。

メモリデバイス１０４は、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、フラッシュメモリ、またはその他の適切なメモリシステムを含むことができる。例えば、メモリデバイス１０４は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を含み得る。コンピューティングデバイス１００は、画像取り込みメカニズム１１０を含んでいる。いくつかの例では、画像取り込みメカニズム１１０は、カメラ、ステレオカメラ、スキャナ、赤外線センサなどである。

ＣＰＵ１０２は、コンピューティングデバイス１００を１つまたは複数のディスプレイデバイス１１４へ接続するように構成されたディスプレイインタフェース１１２へ、バス１０６を介して結び付けられ得る。ディスプレイデバイス１１４は、コンピューティングデバイス１００の内蔵コンポーネントであるディスプレイスクリーンを含み得る。こうしたコンピューティングデバイスの例は、携帯電話、タブレット、ツー・イン・ワン・コンピュータ、ノートパソコンなどのモバイル・コンピューティング・デバイスを含み得る。ディスプレイデバイス１１４は、とりわけ、コンピューティングデバイス１００へ外部的に接続されるコンピュータモニタ、テレビ、またはプロジェクタを含み得る。場合によっては、ディスプレイデバイス１１４は、プロジェクション、デジタルディスプレイ、入射光のフィルタリングなどを介したディスプレイ能力を有するヘッドマウント・ディスプレイ・デバイスであり得る。

ＣＰＵ１０２は、コンピューティングデバイス１００を１つまたは複数のＩ／Ｏデバイス１１８へ接続するように構成された入出力（Ｉ／Ｏ）デバイスインタフェース１１６へも、バス１０６を介して接続され得る。Ｉ／Ｏデバイス１１８は、例えば、キーボードおよびポインティングデバイスを含み得、ポインティングデバイスは、とりわけ、タッチパッド、タッチスクリーンを含み得る。Ｉ／Ｏデバイス１１８は、コンピューティングデバイス１００の内蔵コンポーネントであり得るか、またはコンピューティングデバイス１００へ外部的に接続されるデバイスであり得る。場合によっては、Ｉ／Ｏデバイス１１８は、ディスプレイデバイス１１４のうち１つまたは複数などのディスプレイデバイス内に統合されたタッチスクリーンデバイスである。

コンピューティングデバイス１００は、ストレージデバイス１２０も含み得る。ストレージデバイス１２０は、ハードドライブ、光ドライブ、サムドライブ、ドライブのアレイ、またはそれらの任意の組合せなどの物理メモリである。ストレージデバイス１２０は、リモートストレージデバイスも含み得る。コンピューティングデバイス１００は、バス１０６を介してコンピューティングデバイス１００をネットワーク１２４へ接続するように構成し得るネットワーク・インタフェース・コントローラ（ＮＩＣ）１２２も含み得る。ネットワーク１２４は、とりわけ、ワイド・エリア・ネットワーク（ＷＡＮ）、ローカル・エリア・ネットワーク（ＬＡＮ）、またはインターネットであり得る。

コンピューティングデバイス１００、およびそのコンポーネントのそれぞれは、電源ユニット（ＰＳＵ）１２６によって電力が供給され得る。ＣＰＵ１０２は、ＣＰＵ１０２とＰＳＵ１２６との間で制御信号またはステータス信号をやりとりし得るバス１０６を介してＰＳＵへ連結され得る。ＰＳＵ１２６は、電源コネクタ１２８を介して電源１３０へさらに連結され得る。電源１３０は、電源コネクタ１２８を介してＰＳＵ１２６へ電流を供給する。電源コネクタは、導線、導電板、または電源からＰＳＵへ電力を送信するその他の手段を含むことができる。

コンピューティングデバイス１００は、パネル上にメモリを分布させるために、ディスプレイデバイス１１４上に位置する分散メモリパネル１３２も含み得る。いくつかの例では、分散メモリパネル１３２は、表示される画像データを格納し得、したがって、コンピューティングデバイス１００は、画像データをストレージ１２２またはメモリデバイス１０４へまさに格納する。

図１のブロック図は、コンピューティングデバイス１００が、図１に示されるコンポーネントのすべてを含むべきであることを示すことを目的とするものではない。また、コンピューティングデバイス１００は、具体的な実装の詳細に応じて、図１に示されていない任意の数の追加のコンポーネントを含み得る。

図２は、アナログ信号変換器を有する分散メモリパネル２００の一例の簡略ブロック図である。類似の番号が付された特徴は、図１に記載されたとおりである。パネル２０２は、画像、写真、またはその他のビジュアルデータを表示するために使用され得る。いくつかの実施形態では、パネルは、コンピュータスクリーンなどのコンピュータデバイスのディスプレイ、または携帯電話のディスプレイスクリーンである。

パネル２０２は、発光素子Ｒ２０４、発光素子Ｇ２０６、および発光素子Ｂ２０８を含む発光素子を用いて画像を表示し得る。この図では、各発光素子は、赤色を発光する発光素子Ｒ２０４など、特定の発光色を表し得る。ただし、文字の指定は便宜上のものであり、特定の発光素子Ｒ２０４、発光素子Ｇ２０６、または発光素子Ｂ２０８によって任意の色の光が発光され得ることが理解される。また、各発光素子２０４、２０６、および２０８は発光ダイオード（ＬＥＤ）であり得る一方で、液晶ディスプレイ技術、プラズマ発光光源、有機発光ダイオード（ＯＬＥＤ）、無機発光ダイオードまたはマイクロＬＥＤ、およびその他の適切な発光光源を含む他の発光光源を、発光素子２０４、２０６、２０８として使用し得る。これらの発光素子２０４、２０６、２０８は、発光素子の１つのグループとして発光素子２０４、２０６、２０８の数がピクセル２１０を形成するように、それぞれが異なる色を、異なるレベル、強度または輝度で発光し得る。ピクセル２１０は、画像データを処理するコントローラによって操作することができる任意の画素であり得る。いくつかの例では、ピクセル２１０は、Ｒ、Ｇ、Ｂの異なる色の３つの発光素子２０４、２０６、２０８それぞれを含み得る。いくつかの例は、赤、緑、青、および白の光用の発光素子を含み、一方で、他のピクセル２１０は、他の構成および発光色を有し得るため、ピクセル２１０は、３つの発光素子を有するように制限も要求もされない。本明細書で使用されるように、ピクセル２１０は、一般に、全ポイントアドレス可能なディスプレイデバイス１１４内のアドレス可能な最小のエレメントを指し得る。いくつかの例では、ピクセルは、パネル２０２上に表される画像の、制御可能な最小のエレメントであり得る。

開示されているパネル２０２は、発光素子２０４、２０６、および２０８に限定されておらず、集積回路２１２も含み得る。集積回路２１２は、シリコンで作成され得、マイクロ・ピック・アンド・ボンド（ＭＰＢ）などの製造技術を使用してガラスまたはフレックスなどのスクリーン基板に実装され得る。これらの技術は、異なる基板から得られ得るミクロンサイズの個々の比類似コンポーネントの物質移動を容易にし得、それらのコンポーネントをガラスまたはフレックスであり得る最終基板上に実装し得る。集積回路２１２は、各発光素子２０４、２０６、および２０８と関連付けられ得、それらと共に使用され得る。いくつかの例では、集積回路２１２は、メモリＲ２１４、メモリＧ２１６、およびメモリＢ２１８を含み得る。図２では、これらのメモリ素子は別々のエレメントとして示されているが、各メモリ２１４、２１６、および２１８はアドレス可能な単一の論理空間の一部であり得るか、またはデータのストレージのためのアドレス可能な別々の空間であり得る。各メモリＲ２１４は、発光素子Ｒ２０４用のデータを格納することと排他的に関連付けられ得る。同様に、各メモリＧ２１６は、発光素子Ｇ用のデータを格納することと排他的に関連付けられ得、各メモリＢ２１８は、発光素子２０８と排他的に関連付けられ得る。いくつかの例では、各メモリ２１４、２１６、および２１８は、発光素子２０４、２０６、および２０８用のデジタルデータを一式の相補型金属酸化膜半導体（ＣＭＯＳ）デジタル記憶素子に格納するために使用され得る。ＣＭＯＳデジタル記憶素子には、フリップフロップ、ラッチ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、またはＣＭＯＳ技術に基づくその他の任意の記憶素子が含まれ得る。メモリ２１４、２１６、および２１８は、発光素子２０４、２０６、または２０８用のデータを、４、６、８、１０、１２または色ごとの適切なビット数を含むデータブロックサイズに格納された当該の色用の数値に基づいて排他的に格納もし得る。

パネル２０２上の集積回路２１２は、ドライバ２２０も含み得る。パネル２０２の集積回路２１２上のドライバ２２０は、それぞれ発光素子の強度に関連付けられたデジタル値を変換し得る。ドライバは、メモリ２１４に格納されたこれらの値をアナログ信号に変換し得、この信号を、この信号に基づいて特定のレベルまたは強度で発光し得る発光素子２０４へ送信し得る。いくつかの例では、各発光素子２０４、２０６、および２０８用のデジタル値は、ドライバ２２０によって、各発光素子２０４、２０６、および２０８へ、パルス幅変調（ＰＷＭ）の方法によって駆動され、この方法では、アナログ信号がオンである時間対アナログ信号がオフである時間が、メモリ２１４、２１６、または２１８に格納された特定の発光素子２０４、２０６、または２０８用の階調値に基づいている。

また、各メモリ２１４、２１６、および２１８に格納されたこれらの値は、元々はアナログ信号変換器２２２から得られ得る。アナログ信号変換器２２２は、画像用のアナログデータまたはアナログ信号を受信し得、そのアナログデータまたはアナログ信号を、メモリ２１４、２１６、または２１８に格納され得るようにデジタルに変換し得る。

このパネル２０２の利益の一例は、アナログバックプレーンを有するパネルとは対照的に、本開示のパネル２０２が、静止画像または部分静止画像を表示する場合に、コンスタントなリフレッシュを必要としないということである。従来のアナログバックプレーンは、各発光素子用の値をパネル外に、リークを生じやすいコンデンサ内のストレージを含むアナログ的な手段を用いて格納していた。こうしたシステムでは、アナログ信号は、たとえ静止画像であっても、ディスプレイ画像を維持するために、６０Ｈｚまたはその他の周波数で、同一のコンデンサに対して繰り返して駆動される必要があるだろう。本開示のパネル２０２は、各発光素子２０４、２０６、２０８用の値は、パネル２０２上の集積回路２１２内のメモリ２１４、２１６、２１８にデジタル形式で格納され得ることを示している。いくつかの例では、値がメモリ２１４、２１６、または２０８にデジタル形式で格納された時点で、パネル２０２は、発光強度が変更される場合を除いて、特定の発光素子２０４、２０６、または２１０用のいかなる信号も受信する必要がなくなる。

いくつかの例では、パネル２０２が静止画像または部分静止画像を表示している場合、画像の静止部分を表示しているいずれの発光素子２０４、２０６、または２０８は、集積回路２１２から同じ値を受信し続け得、当該のメモリ２１４、２１６、または２１８が発光素子２０４、２０６、２０８と関連付けられない限り、いずれのメモリ２１４、２１６、２１８用にも、新たな信号が集積回路２１２へ送信され得ない。したがって、特に分散メモリパネル上で静止画像が一般的に閲覧される場合には、より少ない信号送信ですみ得るため、エネルギーが節約され得る。

図３は、分散メモリパネルを実装するための一例のシステム３００の簡略ブロック図である。類似の番号が付された特徴は、図２に記載されたとおりである。システム３００は、パネル電子回路を含むために、パネル電子回路ユニット３０２を含み得る。パネル電子回路は、フレームバッファ３０４、タイミングコントローラ、およびドライバ集積回路３０８を含み得る。フレームバッファ３０４は、表示される画像のフレームを格納し得る。タイミングコントローラ３０６は、それがフレームバッファ３０４に格納された画像のフレームを読み出すのに基づいて、水平および垂直のタイミングのパネル信号を生成し得る。ドライバ集積回路３０８は、タイミングコントローラ３０６によって供給される信号に基づいて、フレームバッファ３０４に格納された画像のフレームに対応するアナログ信号を送信し得る。

システム３００は、システム・オン・チップまたは上述のコンピューティングデバイス１００などのコンピュータ３１０を含み得る。システム・オン・チップは、コンピューティングデバイス１００またはその他の電子回路システムのすべてのコンポーネントを単一のチップに統合した集積回路であり得る。システム・オン・チップは、デジタル、アナログ、ミクスドシグナル、および多くの場合無線周波数の機能を（すべて単一のチップ基板上に）含み得る。コンピュータ３１０は、パネル２０２上に表示するためにデジタル画像、映像、またはその他の可視エレメントを含み得る。コンピュータ３１０は、パネルコントローラ３１２を用いて画像全体、または単一のフレームだけがパネル２０２上に表示されるように管理し得る。パネルコントローラ３１２は、画像、または画像の１つのフレームを、パネル電子回路ユニット３０２へ送信するようにトランスミッタ３１４に指示をすることを含み得る。トランスミッタ３１４は、アナログ・フロント・エンド送信、内蔵ディスプレイポート、またはＭＩＰＩ仕様に従った送信を含むデジタルまたはアナログ送信を使用して画像のフレームを送信し得る。画像のフレームはレシーバ３１６によって受信され得る。次いで、レシーバ３１６は、画像のフレームの信号をタイミングコントローラ３０６へ伝え得る。受信された信号に応じて、タイミングコントローラ３０６は、パネル２０２上に表示されるときまでそのフレームがフレームバッファに格納されるべきであることを決定し得る。タイミングコントローラ３０６は、フレーム、またはフレーム用の信号がパネル２０２へ即座に送信されるべきであることも決定し得る。これらの場合、タイミングコントローラ３０６は、パネル２０２へ送信するために、フレーム用の信号をドライバ集積回路３０８へ送信し得る。

ドライバ集積回路３０８が、画像のフレーム用の水平および垂直のタイミング信号を集積回路２１２へ送信する場合。集積回路は、ピクセル２１０固有のデータをメモリ３１８に格納し得る。メモリ３１８は、データをデジタル形式で格納し得、特定のピクセル２１０について画像が更新されない限り、データまたは信号のリフレッシュを必要としなくてもよい。集積回路２１２は、メモリ３１８に格納された値をピクセル２１０へ駆動するためのドライバ３２０も含み得る。ドライバ３２０を用いたデータの駆動は、アナログ信号をピクセル２１０の発光素子３２２へ送信するデジタル・ツー・アナログ信号変換を介して行われる。ドライバ３２０を用いたデータの駆動は、集積回路２１２が、ドライバ集積回路３０８から受信したデータをパルス幅変調信号に変換するカウンタベースのデジタル回路を含む場合にも行われ得る。いくつかの例では、ドライバ３２０は、パルス幅変調信号に基づいて、ピクセル２１０の発光素子３２２を駆動し得る。

いくつかの例では、メモリ３１８は、特定のピクセル２１０または特定の発光素子３２２と排他的に関連付けられたデータを格納する。これらの場合、ドライバ集積回路３０８は、パネル２０２上に表示される画像が当該の特定の発光素子３２２またはピクセル２１０用の値を変化させない限り、当該の特定の発光素子３２２またはピクセル２１０用の任意のデータまたは信号を一切送信する必要がない。したがって、静止画像が表示されている場合、ドライバ集積回路３０８は、少なくとも少しの間、機能を停止し得、電力を引き込むことも停止し得る。一部分だけが静止した画像がパネル２０２上に表示されている場合、ドライバ集積回路３０８は、更新を必要とするピクセル２１０に関する更新または信号だけを送信し得る。同様に、静止画像が表示されている場合、フレームバッファ３０４は、画像の更新されたフレームを受信し得ず、したがって、新たな画像がパネル２０２上に表示され得るまで、電力を引き込むことを停止し得る。同じく、タイミングコントローラ３０６は、画像が部分的にまたは完全に静止している場合、画像をリフレッシュすることを必要としなくてもよい。いくつかの例では、発光素子３２２用に送信される値は、パネル２０２上の集積回路２１２内のメモリ３１８のＣＭＯＳ記憶素子にデジタル形式で格納され得るため、リークしない。いくつかの例では、タイミングコントローラ３０６は、パネル２０２上に静止画像が表示されている間、機能を低下させ得るか、または完全に機能を停止し得る。

図４は、分散メモリパネルを実装する方法のプロセスフロー図である。ブロック４０２において、パネル２０２上の発光素子３２２用の信号を受信することによって方法が始まる。いくつかの例では、信号は、集積回路２１２によって受信され、集積回路２１２は、パネル２０２上に位置し得る。

ブロック４０４において、ブロック４０２で受信された信号が、パネル２０２上のメモリ３１８に格納される。いくつかの例では、メモリ３１８は、集積回路２１２内に位置している。メモリ３１８内の信号のストレージは、実質的にリークがないような、そして、パネル２０２上に表示される画像に基づいて、発光素子３２２用の値が変化するまで、または変化しない限り、パネル２０２が、発光素子３２２用の信号を再度受信する必要がないような、デジタルストレージであり得る。

ブロック４０６において、ドライバ３２０は、メモリ３１８に格納されたデータに基づいて発光素子３２２を駆動する。本ドライバ３２０は、メモリ３１８に格納されたデジタルデータを、発光素子３２２に影響し得るアナログ信号に変換していてもよい。

図５は、分散メモリパネル上に複数の集積回路を含む一構成例５００を示すブロック図である。類似のエレメントは、図２および図３に記載されたとおりである。列ドライバ５０２および行ドライバ５０４は、タイミングコントローラ３０６がフレームデータを、具体的に、水平および垂直信号に変換し得るさまざまな形態を強調するために示されている。これらの信号は、列ドライバ５０２および行ドライバ５０４によってそれぞれ集積回路２１２へ駆動される。列ドライバは、発光素子Ｒ２０４、発光素子Ｇ２０６、および発光素子Ｂ２０８用の階調データをそれぞれ含み得る複数の信号を送信するためにデジタル信号をアナログに変換し得る。これらの色が発光素子によって示されてはいるが、他の色および発光技術も使用され得る。

マルチプレクサ（ＭＵＸ）５０６は、列ドライバから複数の信号を受信し得、アナログデジタル変換器２２２とインタフェースしてアナログ信号をデジタル信号に変換し得、したがって、変換されたデジタル信号がデマルチプレクサ（ＤＥ−ＭＵＸ）５０８でデマルチプレクスされてメモリ３１８に格納され得るようにする。いくつかの例では、行ドライバ５０４から信号を受信し、ＤＥ−ＭＵＸがメモリ３１８の適当なメモリロケーションへ正しいデータを正しく格納するのを支援するために、制御５１０が集積回路２１２に含まれ得る。メモリ３１８に格納されたデータに基づいて発光素子２０４、２０６、２０８を駆動するために、デジタル・ツー・アナログ（Ｄ２Ａ）ドライバ５１２が集積回路２１２に含まれ得る。

図６は、複数行上の複数の発光素子に対応する集積回路６００の一構成例を示すブロック図である。類似のエレメントは、図２、図３および図５に記載されたとおりである。行＿スキャン１ ６０２は、複数行上の複数の発光素子に対応する集積回路６００に存在している複数の制御５１０によるスキャンステップをトリガするために使用され得る。同様に、行＿スキャン２ ６０４は、複数行上の複数の発光素子に対応する集積回路６００に存在している複数の制御５１０によるスキャンステップをトリガするために使用され得る。行＿スキャン１ ６０２は、行１の上の発光素子２０４、２０６、２０８用の信号についてスキャンし得る。行＿スキャン２ ６０４は、行２の上の発光素子２０４、２０６、２０８用の信号についてスキャンし得る。行＿スキャン６０２、６０４は、各発光素子のそれぞれ用の入力信号を制御するのを支援するため、具体的には、異なるピクセル２１０用の異なる行の上の複数の発光素子２０４、２０６、２０８に対して１つの制御および１つのアナログ信号変換器２２２しかないことを考慮して、ＭＵＸ５０６が、各信号を適切なメモリ３１８のロケーションに正しく格納することを確実にするために、各コラム用の制御を共有する。このようにして、パネル上の第２のピクセルの第２の発光素子は、制御５１０およびアナログ・ツー・デジタル信号変換器２２２を共有し得、アナログ・ツー・デジタル信号変換器２２２は、ピクセル用の発光素子と第２のピクセル用の第２の発光素子との両方のアナログ信号を変換する。それぞれ用に変換されたデータはメモリ３１８に格納される。

図７は、スキャンフェーズ中のアナログ駆動の一例のタイミング図７００を示すブロック図である。示されているタイミング図は、発光素子２０４、２０６、２０８用のアナログ信号を伝達するために使用され得るタイミングのほんの一例に過ぎない。示されているすべてのタイミングは、単なる例示に過ぎず、限定するものであると理解すべきではない。上半分は、行１および行２用のスキャン（Ｔｓｃａｎ）時間のタイミングを示しており、下半分は、Ｔｓｃａｎ時間の間隔の間に検出される、発光素子２０４、２０６、２０８用の例示的な色の値それぞれについての階調の拡大図を示している。このタイミング図７００は、集積回路２１２がアナログ信号を受信し、受信したアナログ信号を、メモリ３１８に格納されるデジタルデータに変換し得る、アナログ・ツー・デジタル・フェーズを表している。

図８は、発光フェーズ中のアナログ駆動の一例のタイミング図８００を示すブロック図である。示されているタイミング図８００は、メモリ３１８に格納されたデジタル値データに基づいて、発光素子２０４、２０６、２０８を駆動するために使用され得るタイミングのほんの一例に過ぎない。示されているすべてのタイミングは、単なる例示に過ぎず、限定するものであると理解すべきではない。上半分は、行１および行２用の発光フェーズ（Ｔｅｍｉｓｓｉｏｎ）時間のタイミングを示しており、下半分は、Ｔｓｃａｎ時間の間隔の間に検出される、発光素子２０４、２０６、２０８用の例示的な色の値それぞれについての階調値の拡大図を示している。このタイミング図８００は、発光素子２０４、２０６、２０８を駆動するためにメモリ３１８から読み出されているデジタルデータを示している。

図９は、スキャンフェーズ中のシリアルのデジタル駆動の一例のタイミング図を示すブロック図である。示されているタイミング図９００は、メモリ３１８に格納されたデジタル値データに基づいて、発光素子２０４、２０６、２０８を駆動するために使用され得るタイミングのほんの一例に過ぎない。示されているすべてのタイミングは、単なる例示に過ぎず、限定するものであると理解すべきではない。この図の上半分は、行１および行２用のスキャンフェーズ（Ｔｓｃａｎ）時間のタイミングを示しており、この図の下半分は、赤、緑、および青のデータ用のピクセル値のスキャンについての電圧および論理の拡大図を示している。この図は、集積回路がデジタル信号レシーバを含み、また、２つのピクセルを駆動していることも仮定している。追加のピクセルも駆動され得ることが理解される。この図では、１本のｃｏｌラインは、データ、例えば赤、緑、および青用のシリアル８ビット用に使用され得る。別のｃｏｌラインは、データが立ち上がりエッジと立ち下がりエッジの両方で有効であるクロック・ダブル・データ・レート（ＤＤＲ）信号用に使用され得る。与えられた行について、すべての集積回路が同時にデータをラッチしていてもよい。このデータは、集積回路上のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、またはラッチ、またはフリップフロップのデジタル記憶素子に格納され得る。

図１０は、スキャンフェーズ中のパラレルのデジタル駆動の一例のタイミング図を示すブロック図である。示されているタイミング図１０００は、メモリ３１８に格納されたデジタル値データに基づいて、発光素子２０４、２０６、２０８を駆動するために使用され得るタイミングのほんの一例に過ぎない。示されているすべてのタイミングは、単なる例示に過ぎず、限定するものであると理解すべきではない。上半分は、行１および行２用のスキャンフェーズ（Ｔｓｃａｎ）時間のタイミングを示しており、下半分は、Ｔｓｃａｎ時間の間隔の間に検出される、発光素子２０４、２０６、２０８用の例示的な色の値それぞれについての階調値の拡大図を示している。このタイミング図１０００は、発光素子２０４、２０６、２０８を駆動するためにメモリ３１８から読み出されているデジタルデータを示している。この図は、３つのピクセルを並行して駆動している集積回路を示し得る。いくつかの例では、パラレルデータ用に８本のｃｏｌラインが使用され得、別のｃｏｌラインは、クロック用に使用され得、データは立ち上がりエッジで有効である。いくつかの例では、与えられた行について、すべての集積回路が同時にデータをラッチしていてもよい。データは、集積回路２１２上のＳＲＡＭ、ラッチ、フリップフロップまたはその他の適切なデジタル記憶素子に格納され得る。

図１１は、シリアルとパラレル両方のデジタルデータ方式についてのデジタル微小発光ダイオード、パルス幅変調駆動の一例のタイミング図を示すブロック図である。示されているタイミング図１１００は、メモリ３１８に格納されたデジタル値データに基づいて、発光素子２０４、２０６、２０８を駆動するために使用され得るタイミングのほんの一例に過ぎない。示されているすべてのタイミングは、単なる例示に過ぎず、限定するものであると理解すべきではない。上半分は、行１および行２用の発光フェーズ（Ｔｅｍｉｓｓｉｏｎ）時間のタイミングを示しており、下半分は、Ｔｓｃａｎ時間の間隔の間に受信される、発光素子２０４、２０６、２０８用の例示的な色の値それぞれについてのパルス幅変調（ＰＷＭ）階調信号の拡大図を示している。この例では、同一の行のすべてのピクセルは、それぞれの階調値で並行して同時に駆動され得る。例では、３．５ボルトが供給され得、その供給からこれらの電流源がこれらの階調値を駆動する。

図１２は、分散メモリパネルを実装するための有形の機械可読媒体１２００の一例を示すブロック図である。機械可読媒体は、バス１２０４によってプロセス１２０２へ接続され得る。プロセッサ１２０２は、シングル・コア・プロセッサ、マルチ・コア・プロセッサ、コンピューティングクラスタ、または任意の数の他の構成であり得る。バス１２０４は、プロセッサ１２０２と機械可読媒体１２００との間をつなぎ、その間のデータの送信を可能にし得る。機械可読媒体１２００は、非一時的な機械可読媒体、実行可能な命令を格納するように構成されたストレージデバイス、またはそれらの任意の組合せであり得る。いずれにしても、機械可読媒体１２００は、波または信号として構成されない。

機械可読媒体１２００は、パネル上の発光素子用の信号を受信するために、信号レシーバモジュール１２０６を含み得る。信号レシーバモジュール１２０６は、機械可読媒体１２００上にも見られる集積回路の一部としても位置し得る。機械可読媒体は、パネル上のメモリの中のデータとして信号レシーバモジュール１２０６によって受信される信号を格納するために、信号格納モジュール１２０８も含み得る。信号格納モジュール１２０８は、特定の発光素子と関連付けられたメモリ上の当該特定の発光素子用のデータだけを格納し得る。機械可読媒体は、発光素子駆動モジュール１２１０も含み得る。発光素子駆動モジュール１２１０は、パネル上のメモリに格納されたデータに基づいて、発光素子をドライバで駆動する能力を含み得る。いくつかの例では、発光素子駆動モジュール１２１０は、パネル上にある集積回路に位置している。

ある実施形態は、ある実施態様または例である。本明細書において「ある実施形態」、「一実施形態」、「いくつかの実施形態」、「さまざまな実施形態」、または「他の実施形態」への参照は、実施形態に関連して記載されている特定の特徴、構造、または特性が、本技術の、必ずしもすべての実施形態ではなく、少なくともいくつかの実施形態に含まれていることを意味している。さまざまに登場する「ある実施形態」、「一実施形態」、または「いくつかの実施形態」が、必ずしもすべて同一の実施形態を参照しているわけではない。

プログラムコードは、例えば、ソリッド・ステート・メモリ、ハードドライブ、フロッピディスク、光ストレージ、テープ、フラッシュメモリ、メモリスティック、デジタル・ビデオ・ディスク、デジタル多用途ディスク（ＤＶＤ）などを含むストレージデバイスおよび／または関連する機械可読媒体もしくは機械アクセス可能媒体、ならびに機械アクセスが可能な生物学的状態保存ストレージ（ｂｉｏｌｏｇｉｃａｌ ｓｔａｔｅ ｐｒｅｓｅｒｖｉｎｇ ｓｔｏｒａｇｅ）などのよりエキゾチックな媒体などの揮発性および／または不揮発性のメモリに格納され得る。機械可読媒体は、アンテナ、光ファイバ、通信インタフェースなど、機械によって読み取り可能な形態の情報を格納、送信、または受信するための任意の有形のメカニズムを含み得る。プログラムコードは、パケット、シリアルデータ、パラレルデータなどの形態で送信され得、圧縮または暗号化されたフォーマットで使用され得る。

プログラムコードは、モバイルタイプもしくは据置き型のコンピュータ、携帯情報端末（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、セットトップボックス、携帯電話およびページャ、ならびにその他の電子デバイスなどで、それぞれがプロセッサ、プロセッサによって読み出し可能な揮発性および／または不揮発性のメモリ、少なくとも１つの入力デバイス、および／または、１つまたは複数の出力デバイスを含む、プログラム可能な機械の上で実行されるプログラムに実装され得る。当業者であれば、開示された主題事項の実施形態は、マルチプロセッサもしくはマルチコア・プロセッサ・システム、ミニコンピュータ、メインフレームコンピュータ、ならびに、実質的にいかなるデバイスにも内蔵され得るパーペイシブまたはミニチュアコンピュータもしくはプロセッサを含む、さまざまなコンピュータシステム構成によって実施可能であることを理解し得る。開示された主題事項の実施形態は、通信ネットワークを介してつながれているリモート処理デバイスによってタスクが実行され得る、分散コンピューティング環境でも実施することができる。

本明細書に記載または示されているすべてのコンポーネント、特徴、構造、特性などが、特定の実施形態に含まれているというわけではなくてもよい。例えば、本明細書で、コンポーネント、特徴、構造、または特性が、「含まれ得る（ｍａｙ）」、「含まれるかもしれない（ｍｉｇｈｔ）」、「含まれることができる（ｃａｎ）」または「含まれる可能性がある（ｃｏｕｌｄ）」と記載されている場合、当該特定のコンポーネント、特徴、構造、または特性は含まれている必要はない。本明細書または請求項が、（「ａ」ｏｒ「ａｎ」）エレメントを指す場合、これは、そのエレメントが１つだけあることを意味するのではない。本明細書または請求項が、「追加の」エレメントを指す場合、これは、２つ以上のさらなる追加のエレメントが存在することを排除するものではない。

いくつかの実施形態は、特定の実装態様を参照して記載されているが、いくつかの実施形態に応じて他の実装態様も可能であることに留意されたい。さらに、図に示された、および／または本明細書に記載された回路エレメントまたはその他の特徴の配置および／または順序は、示されている、および記載されている特定の方法で配置されなくてもよい。いくつかの実施形態に応じて多くの他の配置が可能である。

図に示される各システムにおいて、表されているエレメントが異なるおよび／または類似している可能性があることを示すために、場合によっては、エレメントそれぞれが同じ参照番号または異なる参照番号を有し得る。しかし、あるエレメントは、異なる実装態様を有し、また本明細書に示されているかまたは記載されているシステムの一部またはすべてと一緒に機能するのに十分な柔軟性を有し得る。図に示されているさまざまなエレメントは、同じであっても異なっていてもよい。どちらが第１のエレメントとして参照され、どちらが第２のエレメントと称されるのかは任意である。

上記の例における詳細は、１つまたは複数の実施形態のどこででも使用され得ることを理解されるべきである。例えば、上記のコンピューティングデバイスのすべてのオプションの特徴が、本明細書に記載の方法または機械可読媒体のいずれかに関して実装されてもよい。さらには、実施形態を記載するために、フロー図および／または状態図が本明細書で使用されていている場合があるが、技術が、これらの図または本明細書の対応する記載に限定されるものではない。例えば、フローは、それぞれの示されたボックスもしくは状態を通って、または本明細書に示されおよび記載されたのと正確に同じ順序で移行しなくてもよい。

本技術は、本明細書に挙げられた特定の詳細に制限されない。実際、本開示の利益を有する当業者は、前述の記載および図からの多くの他の変形例が、本技術の範囲内で作成され得ることを理解するだろう。したがって、本技術の範囲を規定するのは、一切の変更を含んで、以下の請求項である。

先の記載では、開示された主題事項のさまざまな態様を記載してきた。説明のために、主題事項を十分に理解できるようにするために具体的な数字、システムおよび構成を明記した。しかし、本開示の利益を有する当業者には、具体的な詳細がなくても主題事項が実施され得ることは明らかである。別の事例では、周知の特徴、コンポーネント、またはモジュールは、開示された主題事項を曖昧にしないために、省略し、簡略化し、組合せ、または分割した。

開示された主題事項のさまざまな実施形態は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの組合せで実装され得、命令、機能、手順、データ構造、論理、アプリケーションプログラム、設計のシミュレーション、エミュレーションおよび制作のための設計の表現またはフォーマット、などのプログラムコードを参照することによって、またはそれと関連して記載され得、プログラムコードは、機械によってアクセスされると、機械がタスクを実行し、要約データタイプもしくは低レベルハードウェアコンテクストを定義し、または結果を生み出すという結果をもたらす。また、動作を行うことまたは結果をもたらすこととして、何らかの形でソフトウェアのことをいうのは当該分野で周知のことである。こうした表現は、プロセッサに動作を実行させるかまたは結果を生み出させる、処理システムによるプログラムコードの実行を記述する簡略表記法に過ぎない。

プログラムコードは、例えば、ソリッド・ステート・メモリ、ハードドライブ、フロッピディスク、光ストレージ、テープ、フラッシュメモリ、メモリスティック、デジタル・ビデオ・ディスク、デジタル多用途ディスク（ＤＶＤ）などを含むストレージデバイスおよび／または関連する機械可読媒体もしくは機械アクセス可能媒体、ならびに機械アクセスが可能な生物学的状態保存ストレージ（ｂｉｏｌｏｇｉｃａｌ ｓｔａｔｅ ｐｒｅｓｅｒｖｉｎｇ ｓｔｏｒａｇｅ）などのよりエキゾチックな媒体などの揮発性および／または不揮発性のメモリに格納され得る。機械可読媒体は、アンテナ、光ファイバ、通信インタフェースなど、機械によって読み取り可能な形態の情報を格納、送信、または受信するための任意の有形のメカニズムを含み得る。プログラムコードは、パケット、シリアルデータ、パラレルデータなどの形態で送信され得、圧縮または暗号化されたフォーマットで使用され得る。

プログラムコードは、モバイルタイプもしくは据置き型のコンピュータ、携帯情報端末（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、セットトップボックス、携帯電話およびページャ、ならびにその他の電子デバイスなどで、それぞれがプロセッサ、プロセッサによって読み出し可能な揮発性および／または不揮発性のメモリ、少なくとも１つの入力デバイス、および／または、１つまたは複数の出力デバイスを含む、プログラム可能な機械の上で実行されるプログラムに実装され得る。当業者であれば、開示された主題事項の実施形態は、マルチプロセッサもしくはマルチコア・プロセッサ・システム、ミニコンピュータ、メインフレームコンピュータ、ならびに、実質的にいかなるデバイスにも内蔵され得るパーペイシブまたはミニチュアコンピュータもしくはプロセッサを含む、さまざまなコンピュータシステム構成によって実施可能であることを理解し得る。開示された主題事項の実施形態は、通信ネットワークを介してつながれているリモート処理デバイスによってタスクが実行され得る、分散コンピューティング環境でも実施することができる。

以下の記載および請求項において、「連結（ｃｏｕｐｌｅｄ）」および「接続（ｃｏｎｎｅｃｔｅｄ）」という用語およびそれらの派生語が使用される場合がある。これらの用語は、互いに同義語として意図されたものではないことが理解されるべきである。むしろ、特定の実施形態では、「接続（ｃｏｎｎｅｃｔｅｄ）」は、２つ以上のエレメントが互いに、直接物理的または電気的に接触していることを示すために使用され得る。「連結（ｃｏｕｐｌｅｄ）」は、２つ以上のエレメントが、直接物理的または電気的に接触していることを意味し得る。ただし、「連結（ｃｏｕｐｌｅｄ）」は、２つ以上のエレメントは互いに直接接触していないが、それでもなお、互いに連携または相互作用することができることも意味し得る。

いくつかの実施形態は、ハードウェア、ファームウェア、およびソフトウェアのいずれか１つ、またはこれらの組合せで実装され得る。いくつかの実施形態は、本明細書に記載された機能を実行するためにコンピューティングプラットフォームによって読み出しおよび実行され得る、機械可読媒体に格納された命令としても実装され得る。機械可読媒体は、機械、例えばコンピュータによって読み取り可能な形態で情報を格納また送信するための任意のメカニズムを含み得る。例えば、機械可読媒体は、とりわけ、リード・オンリ・メモリ（ＲＯＭ）、ランダム・アクセス・メモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスを含み得る。

ある実施形態は、ある実施態様または例である。本明細書において「ある実施形態」、「一実施形態」、「いくつかの実施形態」、「さまざまな実施形態」、または「他の実施形態」への参照は、実施形態に関連して記載されている特定の特徴、構造、または特性が、必ずしもすべての実施形態ではなく、少なくともいくつかの実施形態に含まれていることを意味している。さまざまに登場する「ある実施形態」、「一実施形態」、または「いくつかの実施形態」が、必ずしもすべて同一の実施形態を参照しているわけではない。ある実施形態のエレメントまたは態様は、別の実施形態のエレメントまたは態様と組み合わせることができる。

本明細書に記載または示されているすべてのコンポーネント、特徴、構造、特性などが、特定の実施形態に含まれている必要はない。例えば、本明細書で、コンポーネント、特徴、構造、または特性が、「含まれ得る（ｍａｙ）」、「含まれるかもしれない（ｍｉｇｈｔ）」、「含まれることができる（ｃａｎ）」または「含まれる可能性がある（ｃｏｕｌｄ）」と記載されている場合、当該特定のコンポーネント、特徴、構造、または特性は含まれている必要はない。本明細書または請求項が、（「ａ」ｏｒ「ａｎ」）エレメントを指す場合、これは、そのエレメントが１つだけあることを意味するのではない。本明細書または請求項が、「追加の」エレメントを指す場合、これは、２つ以上のさらなる追加のエレメントが存在することを排除するものではない。

いくつかの実施形態は、特定の実装態様を参照して記載されているが、いくつかの実施形態に応じて他の実装態様も可能であることに留意されたい。さらに、図に示された、および／または本明細書に記載された回路エレメントまたはその他の特徴の配置および／または順序は、示されている、および記載されている特定の方法で配置される必要はない。いくつかの実施形態に応じて多くの他の配置が可能である。

図に示される各システムにおいて、表されているエレメントが異なるおよび／または類似している可能性があることを示すために、場合によっては、エレメントそれぞれが同じ参照番号または異なる参照番号を有し得る。しかし、あるエレメントは、異なる実装態様を有し、また本明細書に示されているかまたは記載されているシステムの一部またはすべてと一緒に機能するのに十分な柔軟性を有し得る。図に示されているさまざまなエレメントは、同じであっても異なっていてもよい。どちらが第１のエレメントとして参照され、どちらが第２のエレメントと称されるのかは任意である。

機能は、シーケンシャル処理として記載され得るが、実際には、機能のいくつかは、並行して、同時に、および／または分散環境において、シングルまたはマルチプロセッサの機械によるアクセスのためにローカルにおよび／またはリモートに格納されたプログラムコードを使用して実行され得る。さらに、いくつかの実施形態では、機能の順序は、開示された主題事項の趣旨を逸脱することなく再配置され得る。プログラムコードは、内蔵のコントローラによって、またはそれと共に使用され得る。

開示された主題事項は、例示的な実施形態を参照して記載されているものの、本記載は、限定的な意味で解釈されることを意図するものではない。例示的な実施形態のさまざまな変更、および主題事項のその他の実施形態は、開示された主題事項が関連する当業者には明らかであり、開示された主題事項の範囲内にあるものと見なされる。

Claims (25)

1. パネルと、
   前記パネル上のピクセルの発光素子と、
   前記パネル上の集積回路と
   を備え、
   前記集積回路は、
   前記発光素子と排他的に関連付けられるメモリと、
   前記ピクセルの前記発光素子を駆動するドライバと
   を有する、分散メモリパネル。
2. 前記集積回路は、アナログ信号を受信し、前記アナログ信号を、前記メモリにデジタル形式で格納されるデジタル信号に変換するアナログ信号変換器を備える、請求項１に記載の分散メモリパネル。
3. 前記集積回路は、前記メモリにデジタル形式で格納されるデジタル信号を受信するデジタル信号レシーバを備える、請求項１または２に記載の分散メモリパネル。
4. 前記メモリは、相補型金属酸化膜半導体デジタル記憶素子である、請求項１から３のいずれか一項に記載の分散メモリパネル。
5. 前記集積回路は、
   受信したデータをパルス幅変調信号に変換するカウンタベースのデジタル回路を備え、
   前記ドライバは、前記パルス幅変調信号に基づいて前記ピクセルの前記発光素子を駆動する、請求項１から４のいずれか一項の請求項に記載の分散メモリパネル。
6. 前記パネル上の第２のピクセルの第２の発光素子を備え、
   前記集積回路は、
   前記発光素子および前記第２の発光素子の両方用のアナログ信号を受信し、前記アナログ信号を、前記メモリにデジタル形式で格納されるデジタル信号に変換するアナログ信号変換器を有する、請求項１から５のいずれか一項に記載の分散メモリパネル。
7. 前記パネル上の第２のピクセルの第２の発光素子を備え、
   前記集積回路は、
   前記メモリにデジタル形式で格納される、前記発光素子および前記第２の発光素子の両方用の信号を受信するデジタル信号レシーバを有する、請求項１から６のいずれか一項に記載の分散メモリパネル。
8. フレームバッファと、
   タイミングコントローラと、
   ドライバ集積回路と
   を有するパネル電子回路ユニットと、
   パネルと、
   前記パネル上のピクセルの発光素子と、
   前記パネル上の集積回路と
   を備え、
   前記集積回路は、
   前記発光素子と排他的に関連付けられるメモリと、
   前記ピクセルの前記発光素子を駆動するドライバと
   を有する、分散メモリパネル用のシステム。
9. 前記集積回路は、前記ドライバ集積回路からアナログ信号を受信し、前記アナログ信号を、前記メモリにデジタル形式で格納されるデジタル信号に変換するアナログ信号変換器を有する、請求項８に記載の分散メモリパネル用のシステム。
10. 前記集積回路は、前記メモリにデジタル形式で格納される、前記ドライバ集積回路からのデジタル信号を受信するデジタル信号レシーバを備える、請求項８または９に記載の分散メモリパネル用のシステム。
11. 前記メモリは、相補型金属酸化膜半導体デジタル記憶素子である、請求項８から１０のいずれか一項に記載の分散メモリパネル用のシステム。
12. 前記集積回路は、
    受信したデータをパルス幅変調信号に変換するカウンタベースのデジタル回路を有し、
    前記ドライバは、前記パルス幅変調信号に基づいて前記ピクセルの前記発光素子を駆動する、請求項８から１１のいずれか一項に記載の分散メモリパネル用のシステム。
13. 前記パネル上の第２のピクセルの第２の発光素子を備え、
    前記集積回路は、
    前記発光素子および前記第２の発光素子の両方用のドライバ集積回路からアナログ信号を受信し、前記アナログ信号を、前記メモリにデジタル形式で格納されるデジタル信号に変換するアナログ信号変換器を有する、請求項８から１２のいずれか一項に記載の分散メモリパネル用のシステム。
14. 前記パネル上の第２のピクセルの第２の発光素子を備え、
    前記集積回路は、
    前記メモリにデジタル形式で格納される、前記発光素子および前記第２の発光素子の両方用のドライバ集積回路からの信号を受信するデジタル信号レシーバを有する、請求項８から１３のいずれか一項に記載の分散メモリパネル用のシステム。
15. 前記フレームバッファは、前記パネル上に表示されるフレーム用のデータを格納し、
    前記タイミングコントローラは、前記フレームバッファから前記フレーム用の前記データを読み出し、前記フレーム用の前記データを前記ドライバ集積回路へ送信し、
    前記ドライバ集積回路は、前記フレーム用の前記データを前記集積回路へ駆動し、
    前記フレームバッファ、前記タイミングコントローラ、および前記ドライバ集積回路の少なくとも１つは、前記パネル電子回路ユニットが、前記集積回路へ駆動されている前記フレーム用の前記データを更新する命令を受信するまで、電力の受信を停止する、
    請求項８から１４のいずれか一項に記載の分散メモリパネル用のシステム。
16. 前記フレームバッファは、前記パネル上に表示される前記発光素子用のデータを格納し、
    前記タイミングコントローラは、前記フレームバッファから前記発光素子用の前記データを読み出し、前記発光素子用の前記データを前記ドライバ集積回路へ送信し、
    前記ドライバ集積回路は、前記発光素子用の前記データを前記集積回路へ駆動し、
    前記フレームバッファ、前記タイミングコントローラ、および前記ドライバ集積回路の少なくとも１つは、前記パネル電子回路ユニットが、前記集積回路へ駆動されている前記発光素子用の前記データを更新する命令を受信するまで、電力の受信を停止する、
    請求項８から１５のいずれか一項に記載の分散メモリパネル用のシステム。
17. 分散メモリパネルを実装するためにプロセッサ上で実行された場合に、
    ピクセルの発光素子用の信号をパネル上の集積回路で受信し、
    前記信号を前記集積回路のメモリにデータとして格納し、前記メモリは、前記発光素子と排他的に関連付けられ、
    前記データに基づいて前記ピクセルの前記発光素子を前記集積回路のドライバで駆動する
    命令を格納する機械可読媒体。
18. 前記集積回路は、前記信号がアナログであった場合、前記信号を、前記メモリ内のデータとしての格納の前にデジタルである信号に変換するためのアナログ信号変換器を備える、請求項１７に記載の機械可読媒体。
19. パネルと、
    前記パネル上のピクセルの発光手段と、
    前記パネル上の集積回路と
    を備え、
    前記集積回路は、
    前記発光手段と排他的に関連付けられるメモリと、
    前記ピクセルの前記発光手段を駆動するための手段と
    を有する、分散メモリパネル。
20. 前記集積回路は、アナログ信号を受信し、前記アナログ信号を、前記メモリにデジタル形式で格納されるデジタル信号に変換するためのアナログ信号変換器を備える、請求項１９に記載の分散メモリパネル。
21. 前記集積回路は、前記メモリにデジタル形式で格納されるデジタル信号を受信するためのデジタル信号レシーバを備える、請求項１９または２０に記載の分散メモリパネル。
22. 分散メモリパネルを実装する方法であって、
    ピクセルの発光手段用の信号をパネル上の集積回路で受信することと、
    前記信号を、前記集積回路のメモリにデータとして格納することであって、前記メモリは、前記発光手段と排他的に関連付けられる、格納することと、
    前記データに基づいて前記ピクセルの前記発光手段を、前記集積回路を駆動する手段で駆動することと
    を含む、分散メモリパネルを実装する方法。
23. 前記集積回路は、前記信号がアナログであった場合、前記信号を、前記メモリ内のデータとしての格納の前にデジタルである信号に変換するためのアナログ信号変換器を備える、請求項２２に記載の方法。
24. 前記メモリは、相補型金属酸化膜半導体デジタル記憶素子である、請求項２２または２３に記載の方法。
25. 前記集積回路は、前記受信された信号をパルス幅変調用のデータに変換することを含む、請求項２２から２４のいずれか一項に記載の方法。

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