JP2005062898A - フラットパネル表示装置およびその駆動方法 - Google Patents
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Abstract
【課題】各水平画素アレイのブロック駆動に必要なメモリ容量を小規模にする。
【解決手段】複数の画素がマトリクス状に配列された表示パネル3と、8画素ブロックを駆動する8個のドライバ部と、これらドライバ部が順番に接続されるデータ供給バスSDL1,SDL2と、順次供給される画素データをデータ供給バスSDL1,SDL2に分配する液晶コントローラ16とを設け、各々1画素ブロック分の画素データを格納するメモリM1−M3を含むデータ分配回路DST、並びに外部から順次供給される画素データを画素データブロックとして区分し、2画素データブロックを2メモリに順次書込み、この書込中にこれら2メモリに格納された2画素データブロックを並列的に読出し、これら2画素データブロックを第1および第2データ供給バスSDL1,SDL2のうちの対応するものに供給させるシーケンスコントローラSCを液晶コントローラ16に設ける。
【選択図】 図4
【解決手段】複数の画素がマトリクス状に配列された表示パネル3と、8画素ブロックを駆動する8個のドライバ部と、これらドライバ部が順番に接続されるデータ供給バスSDL1,SDL2と、順次供給される画素データをデータ供給バスSDL1,SDL2に分配する液晶コントローラ16とを設け、各々1画素ブロック分の画素データを格納するメモリM1−M3を含むデータ分配回路DST、並びに外部から順次供給される画素データを画素データブロックとして区分し、2画素データブロックを2メモリに順次書込み、この書込中にこれら2メモリに格納された2画素データブロックを並列的に読出し、これら2画素データブロックを第1および第2データ供給バスSDL1,SDL2のうちの対応するものに供給させるシーケンスコントローラSCを液晶コントローラ16に設ける。
【選択図】 図4
Description
本発明は、一般に複数の画素がマトリクス状に配列されたフラットパネル表示装置およびその駆動方法に関する。
近年、パーソナルコンピュータ、ワードプロセッサ、TV、ビデオプロジェクタ等の機器は一般に薄型、軽量、低消費電力という特徴を持ち液晶ディスプレイ(LCD)に代表されるフラットパネル表示装置を広く利用している。特にアクティブマトリクスLCDの研究開発は隣接画素間でクロストークのない良好な表示画像の得られることから盛んである。一般的なアクティブマトリクスLCDは、複数の画素がマトリクス状に配列され各行の画素が1水平画素アレイを構成する表示パネルと、各水平画素アレイの画素の光透過率をそれぞれ制御するために設けられる複数の信号線を駆動する信号線駆動回路とを備える。この信号線駆動回路は外部から順次供給される画素データを1水平走査期間毎にパラレル形式に変換し、これにより得られる1水平画素アレイ分の画素データをそれぞれアナログ電圧に変換し、これらアナログ電圧をそれぞれの信号線に供給する。
最近の傾向では、各水平画素アレイの画素数がアクティブマトリクスLCDの解像度を高めるために増大され、画素データのワード長が階調精度を高めるために増大される。この画素数およびワード長を増大するには、信号線駆動回路が画素データをより高速に処理する必要がある。信号線駆動回路の処理速度が限界まで高められてしまうと、1水平走査期間内に全信号線を駆動することが困難になる。
この問題の解決策としては、各水平画素アレイを分割したN(Nは2以上の整数)個の画素ブロックを駆動するブロック駆動技術がある。(例えば特許文献1を参照。)この駆動技術では、信号線駆動回路がこれら画素ブロックに割り当てられた信号線のグループをそれぞれ駆動するN個のドライバ部で構成され、2つのラインメモリがこれらドライバ部に振り分けられる1水平画素アレイ分の画素データを各々格納するために新規に設けられる。1水平画素アレイ分の画素データが各水平走査期間において一方のラインメモリに書込まれ、既に書込まれている1水平画素アレイ分の画素データが他方のラインメモリから読出される。この場合、それぞれの画素ブロックに対応するドライバ部はこれらに振り分けられる画素データを処理するために並列的に動作可能であるので、各ドライバ部の処理速度を全信号線数に等しい数の画素データを順次処理する場合の約1/Nに低減できる。
特開平5−232898号公報
しかし、ブロック駆動技術は2つのラインメモリを新規に必要とするという欠点を持つ。これらラインメモリの各々は1水平画素アレイ分の画素データを格納できるメモリ容量を持たなくてはならないため、このメモリ容量が上述の画素数およびワード長の増大に伴って増大する。さらに、これらラインメモリはメモリ容量の増大に際して高速なデータ転送に耐え得る性能を要求される。従って、ブロック駆動技術を採用した場合、フラットパネル表示装置の製造コストが高くなるのを避けられなかった。
本発明の目的は、各水平画素アレイをブロック駆動するために必要なメモリ容量を小規模に維持できるフラットパネル表示装置およびその駆動方法を提供することにある。
本発明によれば、複数の画素がマトリクス状に配列され各行の画素が1水平画素アレイを構成する表示パネルと、各水平画素アレイの画素を連続する複数の画素ブロックに分割してそれぞれ駆動する複数のドライバ部と、各々これらドライバ部の少なくとも1つに接続されるM個のデータ供給バスと、外部から順次供給される画素データをM個のデータ供給バスに分配する制御ユニットとを備え、この制御ユニットは各々一領域への書込中に他領域からの読出しが可能であり、各々1画素ブロック分の画素データを格納する複数のメモリ部を含み、これらメモリ部の合計メモリ容量が1水平画素アレイ分の画素データを全て格納するためのメモリ容量よりも少ないデータ分配回路、並びに外部から順次供給される画素データを1画素ブロックの画素数に対応する数毎に画素データブロックとして区分し、M個の画素データブロックをM個のメモリ部に順次書込み、この書込中にこれらM個のメモリ部に格納されたM個の画素データブロックを並列的に読出し、これらM個の画素データブロックをM個のデータ供給バスのうちの対応するものにそれぞれ供給する制御を行なう制御回路とを有するフラットパネル表示装置が提供される。
本発明によれば、さらに複数の画素がマトリクス状に配列され各行の画素が1水平画素アレイを構成する表示パネルと、各水平画素アレイの画素を連続する複数の画素ブロックに分割してそれぞれ駆動する複数のドライバ部と、各々これらドライバ部の少なくとも1つに接続されるM個のデータ供給バスと、外部から順次供給される画素データをM個のデータ供給バスに分配する制御ユニットとを備え、この制御ユニットは各々一領域への書込中に他領域からの読出しが可能であり、各々1画素ブロック分の画素データを格納する複数のメモリ部を含み、これらメモリ部の合計メモリ容量が1水平画素アレイ分の画素データを全て格納するためのメモリ容量よりも少ないデータ分配回路を有するフラットパネル表示装置の駆動方法であって、外部から順次供給される画素データを1画素ブロックの画素数に対応する数毎に画素データブロックとして区分するステップと、M個の画素データブロックをM個のメモリ部に順次書込み、この書込中にこれらM個のメモリ部に格納されたM個の画素データブロックを並列的に読出すステップと、これらM個の画素データブロックをM個のデータ供給バスのうちの対応するものにそれぞれ供給するステップとを備えるフラットパネル表示装置の駆動方法が提供される。
上述のフラットパネル表示装置およびその駆動方法では、外部から順次供給される画素データが1画素ブロックの画素数に対応する数毎に画素データブロックとして区分され、M個の画素データブロックがM個のメモリ部に順次書込まれ、この書込中にこれらM個のメモリ部に格納されたM個の画素データブロックが並列的に読出され、これらM個の画素データブロックがM個のデータ供給バスのうちの対応するものにそれぞれ供給される。従って、複数のメモリ部の合計メモリ容量は1水平画素アレイ分の画素データをすべて格納するために必要なメモリ容量よりも少なくなる。さらに、このメモリ容量は1水平画素アレイ分の画素データ数および画素データのワード長に大きく依存しない。これは、メモリ容量を維持しながらこれらデータ数およびワード長を増大することを可能にする。この結果、フラットパネル表示装置の製造コストが水平画素アレイのブロック駆動のために上昇するのを防止できる。
以下、本発明の第1実施形態に係るフラットパネル表示装置を添付図面を参照して説明する。このフラットパネル表示装置はノーマリホワイトモードで動作する光透過型のアクティブマトリクスLCDとして製造される。
図1はこのフラットパネル表示装置の構成を概略的に示し、図2は図1に示す液晶パネルの断面構造を示す。フラットパネル表示装置はカラー表示が可能な液晶パネル3を備える。液晶パネル3には、対角14インチの表示領域2が設けられる。この液晶パネル3はアレイ基板101と、対向基板301と、光変調層としてアレイ基板101および対向基板103間に保持され液晶組成物から構成される液晶層401と、偏光軸が互いに直交するようにアレイ基板101および対向基板301の外側表面に貼り付けられる偏光板PL1およびPL2とにより構成される。液晶パネル3はアレイ基板101および対向基板301の外周部にシール剤を付加し、これらアレイ基板101および対向基板301を貼り合わせ、アレイ基板101および対向基板301間においてシール剤によって囲まれたギャップに液晶組成物を充填することにより形成される。
アレイ基板101はガラス基板SB1と、このガラス基板SB1上にマトリクス状に配列される600×2400個の画素電極151と、これら画素電極151の行に沿ってそれぞれ形成される600本の走査線113(Y1−Y600)と、これら画素電極151の列に沿ってそれぞれ形成される2400本の信号線103(X1−X2400)と、走査線113および信号線103の交差点近くにそれぞれスイッチング素子として形成される600×2400個の薄膜トランジスタ(TFT)121と、各々対応する行の画素電極151にオーバーラップする領域を有し走査線113にほぼ平行に形成される600本の蓄積容量線161と、画素電極151のマトリクスアレイを全体的に覆う第1配向膜OR1とを有する。TFT121は非晶質シリコン薄膜を活性層として用いた逆スタガTFT構造を有する。画素電極151はIndium Tin Oxide(ITO)から成る透明導電膜である。蓄積容量線161と画素電極151とは蓄積容量CSを構成する。
対向基板301はガラス基板SB2と、画素電極151の周辺部をマスクするようガラス基板SB2上に形成されるマトリクス遮光膜SFと、このマトリクス遮光膜SFから露出したガラス基板SB2上に形成されるカラーフィルタFLと、画素電極151のマトリクスアレイに対向する対向電極311と、この対向電極311を全体的に覆う第2配向膜OR2とを有する。遮光膜SFはTFT121に入射する光、信号線103と画素電極151との間隙を通過する光、並びに走査線113と画素電極151との間隙を通過する光を遮光する。カラーフィルタFLは各々対応する色成分の光を透過する赤、緑、青のカラーストライプで構成され、これらカラーストライプが画素電極151の行方向に繰り返し並べられる。対向電極311は画素電極151と同様にITOから成る透明導電膜である。第1配向膜OR1および第2配向膜OR2は画素電極151および対向電極311間に電位差がないときに液晶分子をツイストネマチック(TN)配向させるために設けられる。各TFT121は走査線113のうちの1本に接続されるゲート、および信号線103のうちの1本と全画素電極151のうちの1個との間に接続されるソース・ドレインパスを有する。画素電極151と対向電極311とは液晶容量CLCを構成する。また、蓄積容量線161は対向電極311に接続される。上述の液晶パネル3の表示領域は各々800グループのRGB画素を含む600本の水平画素アレイで構成され、各グループのRGB画素は隣接する3個の画素電極151にそれぞれ対応する。また、表示装置の外形寸法を小さくするため、信号線103および走査線113はそれぞれ画素電極151の列および行方向において液晶パネル3の一端辺側にのみ引き出されている。
(尚、上述の配向膜OR1およびOR2並びに偏光板PL1およびPL2は、透明樹脂と液晶材料とを混合した高分子分散型液晶を液晶組成物として用いる場合において不要である。)
このフラットパネル表示装置は、さらに信号線X1−X2400を駆動する信号線駆動回路12と、走査線Y1−Y600を駆動する走査線駆動回路14と、信号線駆動回路12および走査線駆動回路14を制御する液晶コントローラ16とを備える。信号線駆動回路12は信号線駆動回路基板5Aおよび配線フィルムXF上に駆動部XT1,XT2,…,XT8を形成するテープキャリアパッケージ(TCP)を有する。走査線駆動回路14は走査線駆動回路基板5Bおよび配線フィルムXF上に駆動部YT1,YT2,…,YT8を形成するテープキャリアパッケージ(TCP)を有する。液晶コントローラ16はプログラマブルロジックアレイから構築され制御回路基板5C上に配置される。液晶コントローラ16は1水平走査期間あたり800個(=RGB画素のグループ数)の割合で外部から順次供給されるRGB画素データを受け取り、これらRGB画素データを様々な制御信号と共に信号線駆動回路12に供給する。各RGB画素データは赤、緑、青の色成分を表すR画素データ、G画素データ、およびB画素データの組み合わせにより構成される。R画素データ、G画素データ、およびB画素データの各々は64(=26)階調で対応色成分を表示するために6ビットのワード長を有する。このため、RGB画素データのワード長はこれらを合計した18ビットとなる。様々な制御信号は1水平画素アレイ分のRGB画素データの供給に先行して発生されるスタートパルスST、この1水平画素アレイ分のRGB画素データの供給完了に続いて発生されるロードパルスLD、および2つのRGB画素データの供給毎に発生されるクロックパルスCKを含む。このクロックパルスCKの周波数はは36MHzのシステムクロック周波数の半分の18MHzに設定される。液晶コントローラ16はさらに1024クロックの期間(=28μs)に等しい1水平走査期間毎に走査線Y1−Y600のうちの1本を選択するためにクロックパルスおよびスタートパルスを含む制御信号YSELを走査線駆動回路14に供給する。信号線駆動回路12は液晶コントローラ16から1水平走査期間毎に1水平画素アレイ分のRGB画素データを受け取り、各RGB画素データに含まれるR画素データ、G画素データ、およびB画素データをアナログ画素信号電圧に変換し、これらを信号線X1−X2400に並列的に供給する。走査線駆動回路14は液晶コントローラ16からの制御信号YSELに基づいて走査線Y1−Y600を順次選択し、走査パルスを選択走査線に供給する。各水平画素アレイに対応するTFT121は走査線Y1−Y600のうちの対応する1本を介して供給される走査パルスの立ち上がりに伴って導通し、信号線X1−X2400を介して並列的に供給される画素信号電圧をこの水平画素アレイの画素電極151にそれぞれ供給する。液晶容量CLCおよび蓄積容量CSはこうして供給される画素信号電圧によって充電される。これらTFT121は走査パルスの立ち下がりに伴って非導通となるが、各画素電極151および対向電極311間の電位差はこの後も液晶容量CLCおよび蓄積容量CSによって保持され、これらTFT121が1フレーム期間後に再び導通したときに更新される。
このフラットパネル表示装置は、さらに信号線X1−X2400を駆動する信号線駆動回路12と、走査線Y1−Y600を駆動する走査線駆動回路14と、信号線駆動回路12および走査線駆動回路14を制御する液晶コントローラ16とを備える。信号線駆動回路12は信号線駆動回路基板5Aおよび配線フィルムXF上に駆動部XT1,XT2,…,XT8を形成するテープキャリアパッケージ(TCP)を有する。走査線駆動回路14は走査線駆動回路基板5Bおよび配線フィルムXF上に駆動部YT1,YT2,…,YT8を形成するテープキャリアパッケージ(TCP)を有する。液晶コントローラ16はプログラマブルロジックアレイから構築され制御回路基板5C上に配置される。液晶コントローラ16は1水平走査期間あたり800個(=RGB画素のグループ数)の割合で外部から順次供給されるRGB画素データを受け取り、これらRGB画素データを様々な制御信号と共に信号線駆動回路12に供給する。各RGB画素データは赤、緑、青の色成分を表すR画素データ、G画素データ、およびB画素データの組み合わせにより構成される。R画素データ、G画素データ、およびB画素データの各々は64(=26)階調で対応色成分を表示するために6ビットのワード長を有する。このため、RGB画素データのワード長はこれらを合計した18ビットとなる。様々な制御信号は1水平画素アレイ分のRGB画素データの供給に先行して発生されるスタートパルスST、この1水平画素アレイ分のRGB画素データの供給完了に続いて発生されるロードパルスLD、および2つのRGB画素データの供給毎に発生されるクロックパルスCKを含む。このクロックパルスCKの周波数はは36MHzのシステムクロック周波数の半分の18MHzに設定される。液晶コントローラ16はさらに1024クロックの期間(=28μs)に等しい1水平走査期間毎に走査線Y1−Y600のうちの1本を選択するためにクロックパルスおよびスタートパルスを含む制御信号YSELを走査線駆動回路14に供給する。信号線駆動回路12は液晶コントローラ16から1水平走査期間毎に1水平画素アレイ分のRGB画素データを受け取り、各RGB画素データに含まれるR画素データ、G画素データ、およびB画素データをアナログ画素信号電圧に変換し、これらを信号線X1−X2400に並列的に供給する。走査線駆動回路14は液晶コントローラ16からの制御信号YSELに基づいて走査線Y1−Y600を順次選択し、走査パルスを選択走査線に供給する。各水平画素アレイに対応するTFT121は走査線Y1−Y600のうちの対応する1本を介して供給される走査パルスの立ち上がりに伴って導通し、信号線X1−X2400を介して並列的に供給される画素信号電圧をこの水平画素アレイの画素電極151にそれぞれ供給する。液晶容量CLCおよび蓄積容量CSはこうして供給される画素信号電圧によって充電される。これらTFT121は走査パルスの立ち下がりに伴って非導通となるが、各画素電極151および対向電極311間の電位差はこの後も液晶容量CLCおよび蓄積容量CSによって保持され、これらTFT121が1フレーム期間後に再び導通したときに更新される。
信号線駆動回路12のTCPは、画素電極151のマトリクスアレイを行方向において8ブロックに分割するよう配線フィルムXF上に直列に並べられ信号線X1−X2400を300本ずつ駆動するドライバ部XT1,XT2,…,XT8を構成する。信号線X1−X2400はそれぞれ異方性導電膜を介してこれらドライバ部XT1−XT8の出力端に接続される。これらドライバ部XT1−XT8の入力端は信号線駆動回路基板5A上に形成される配線部に半田接続され、この配線部はさらに制御回路基板5C上に形成される液晶コントローラ16に半田接続される。
また、走査線駆動回路14のTCPは画素電極151のマトリクスアレイを列方向において4ブロックに分割するよう配線フィルムYF上に直列に並べられ走査線Y1−Y600を150本ずつ駆動するドライバ部YT1,YT2,…,YT4を構成する。走査線Y1−Y600はそれぞれ異方性導電膜を介してこれらドライバ部YT1−YT4の出力端に接続される。これらドライバ部YT1−YT4の入力端は走査線駆動回路基板5B上に形成される配線部に半田接続され、この配線部はさらに制御回路基板5C上に形成される液晶コントローラ16に半田接続される。ドライバ部YT1−YT4の基本的構造は従来と同様である。
信号線駆動回路12は、図3に示すように奇数ドライバ部XT1,XT3,…,XT7のグループおよび偶数ドライバ部XT2,XT4,…,XT8のグループがデータ供給バスSDL1およびSLD2を介して並列的にブロック駆動されるよう構成される。ドライバ部XT1−XT8の各々は100段のシフトレジスタ回路SR、選択回路SA、ラッチ回路LA1、ラッチ回路LA1、およびデジタル−アナログ変換器D/Aで構成される。
奇数ドライバ部XT1,XT3,…,XT7のグループにおいて、全シフトレジスタ回路SRは直列に接続される。すなわち、ドライバ部XT1のシフトレジスタ回路SRの初段は液晶コントローラ16から供給されるスタートパルスSTを受け取るよう接続され、このシフトレジスタ回路SRの最終段はドライバ部XT3のシフトレジスタ回路SRの初段に接続され、このドライバ部XT3のシフトレジスタ回路SRの最終段はドライバ部XT5のシフトレジスタ回路SRの初段に接続され、このドライバ部XT5のシフトレジスタ回路SRの最終段はドライバ部XT7のシフトレジスタ回路SRの初段に接続される。ドライバ部XT1,XT3,…,XT7のシフトレジスタ回路SRの各々は液晶コントローラ16から供給されるクロックパルスSTを受け取るよう接続される。ドライバ部XT1,XT3,…,XT7の選択回路SAはデータ供給バスSDL1に共通に接続されると共にそれぞれドライバ部XT1,XT3,…,XT7のシフトレジスタ回路SRに接続される。ドライバ部XT1,XT3,…,XT7のラッチ回路LA1はドライバ部XT1,XT3,…,XT7の選択回路SAにそれぞれ接続される。ドライバ部XT1,XT3,…,XT7のラッチ回路LA2は液晶コントローラ16から供給されるロードパルスLDを受け取るよう接続されると共に、ドライバ部XT1,XT3,…,XT7のラッチ回路LA1に接続される。ドライバ部XT1,XT3,…,XT7のデジタル−アナログ変換器D/Aはドライバ部XT1,XT3,…,XT7のラッチ回路LA2に接続されると共に、信号線X1−X300、信号線X601−X900、信号線X1201−X1500、信号線X1801−X2100にそれぞれ接続される。各シフトレジスタ回路SRはクロックパルスCKに応答してスタートパルスSTを順次後段にシフトする。各選択回路SAは対応シフトレジスタ回路SRの各段からのスタートパルスSTに応答してデータ供給バスSDL1から18ビットのRGB画素データSDを抽出し、このRGB画素データに含まれる6ビットのR画素データ、6ビットのG画素データ、および6ビットのB画素データを対応ラッチ回路LA1に供給する。各ラッチ回路LA2はロードパルスLDに応答してラッチ回路LA1からの300画素分の画素データをラッチし、これらを対応デジタル−アナログ変換器D/Aに供給する。各デジタル−アナログ変換器D/Aはこれら300画素分の画素データをそれぞれ画素信号電圧に変換し、対応する300本の信号線に供給する。
偶数ドライバ部XT2,XT4,…,XT8のグループにおいて、全シフトレジスタ回路SRは直列に接続される。すなわち、ドライバ部XT2のシフトレジスタ回路SRの初段は液晶コントローラ16から供給されるスタートパルスSTを受け取るよう接続され、このシフトレジスタ回路SRの最終段はドライバ部XT4のシフトレジスタ回路SRの初段に接続され、このドライバ部XT4のシフトレジスタ回路SRの最終段はドライバ部XT6のシフトレジスタ回路SRの初段に接続され、このドライバ部XT6のシフトレジスタ回路SRの最終段はドライバ部XT8のシフトレジスタ回路SRの初段に接続される。さらにドライバ部XT2,XT4,…,XT8のシフトレジスタ回路SRの各々は液晶コントローラ16から供給されるクロックパルスCKを受け取るよう接続される。ドライバ部XT2,XT4,…,XT8の選択回路SAはデータ供給バスSDL2に共通に接続されると共にそれぞれドライバ部XT2,XT4,…,XT8のシフトレジスタ回路SRに接続される。ドライバ部XT2,XT4,…,XT8のラッチ回路LA1はドライバ部XT2,XT4,…,XT8の選択回路SAにそれぞれ接続される。ドライバ部XT2,XT4,…,XT8のラッチ回路LA2は液晶コントローラ16から供給されるロードパルスLDを受け取るよう接続されると共に、ドライバ部XT2,XT4,…,XT8のラッチ回路LA1に接続される。ドライバ部XT2,XT4,…,XT8のデジタル−アナログ変換器D/Aはドライバ部XT2,XT4,…,XT8のラッチ回路LA2に接続されると共に、信号線X301−X600、信号線X901−X1200、信号線X1501−X1800、信号線X2101−X2400にそれぞれ接続される。各シフトレジスタ回路SRはクロックパルスCKに応答してスタートパルスSTを順次後段にシフトする。各選択回路SAは対応シフトレジスタ回路SRの各段からのスタートパルスSTに応答してデータ供給バスSDL2から18ビットのRGB画素データSDを抽出し、このRGB画素データに含まれる6ビットのR画素データ、6ビットのG画素データ、および6ビットのB画素データを対応ラッチ回路LA1に供給する。各ラッチ回路LA2はロードパルスLDに応答してラッチ回路LA1からの300画素分の画素データをラッチし、これらを対応デジタル−アナログ変換器D/Aに供給する。各デジタル−アナログ変換器D/Aはこれら300画素分の画素データをそれぞれ画素信号電圧に変換し、対応する300本の信号線に供給する。
図4に示すように、液晶コントローラ16は外部から順次供給されるRGB画素データSDをデータ供給バスSDL1およびSDL2に振り分けるデータ分配回路DSTと、このデータ分配回路DSTの動作を制御すると共に、走査線駆動回路14に供給される制御信号YSELおよび信号線駆動回路12に供給されるスタートパルスST、クロックパルスCK、およびロードパルスLD等の制御信号を発生するシーケンスコントローラSCとを有する。
データ分配回路DSTはセレクタWS、メモリM1,M2,およびM3、並びにセレクタRSを有する。セレクタWSはメモリM1,M2,およびM3のうちの1つを選択し、これに外部から順次供給されるRGB画素データSDを供給する。メモリM1−M3の各々は100個の18ビットメモリ領域を持ち一メモリ領域への書込中に他の一メモリ領域からの読出しが可能な2ポートRAMとして形成される。上述のメモリ容量はドライバ部XT1−XT8のうちの1個によって処理されることになる全RGB画素データSDを格納できるように選定されている。メモリM1,M2,およびM3の各々はセレクタWSから順次供給される100個のRGB画素データSDを1ブロックとして格納する。セレクタRSはメモリM1,M2,およびM3のうちの2つから並列的に読出される2ブロックのRGB画素データSDをデータ供給バスSDL1およびSDL2に振り分ける。
上述のセレクタWS、メモリM1−M3、およびセレクタRSの動作を制御するため、シーケンスコントローラSCは書込制御信号WM1,WM2,およびWM3、書込アドレス信号WADRS、読出制御信号RM1,RM2,およびRM3、読出アドレス信号RADRS、および制御信号S1およびS2を発生する。書込制御信号WM1,WM2,およびWM3はセレクタWSに共通に供給されると共にメモリM1,M2,およびM3にそれぞれ供給される。書込アドレス信号WADRSおよび読出アドレス信号RADRSはメモリM1,M2,およびM3に共通に供給される。読出制御信号RM1,RM2,およびRM3はメモリM1,M2,およびM3にそれぞれ供給される。制御信号S1およびS2はセレクタRSに共通に供給される。
シーケンスコントローラSCはメモリM1,M2,およびM3を1つずつ書込動作させるために書込制御信号をWM1,WM2,WM3,WM1,WM2,WM3…という順序で発生する。これにより、セレクタWSはメモリM1,M2,およびM3を順番に選択し、選択メモリに外部から順次供給されるRGB画素データSDを供給する。書込制御信号WM1,WM2,およびWM3は100個のRGB画素データSDの供給毎に切り換えられる。選択メモリはセレクタWSから順次供給されるRGB画素データSDを書込アドレス信号WADRSによって指定される書込メモリ領域に格納する。書込アドレス信号WADRSはRGB画素データSDの供給レートに対応するサイクルで更新され、100個のRGB画素データSDが第1番目から第100番目までのメモリ領域にそれぞれ書込まれる。さらにシーケンスコントローラSCはこうして書込動作が行われる一方でメモリM1,M2,およびM3を2つずつ読出動作させるために読出制御信号をRM1およびRM2,RM3およびRM1、RM2およびRM3、RM1およびRM2、RM3およびRM1、RM2およびRM3…という順序で発生する。これら2メモリの各々は読出アドレス信号RADRSによって指定される読出メモリ領域からRGB画素データSDを読出し、これをセレクタRSに供給する。読出アドレス信号RADRSはRGB画素データSDの供給レートの約半分に対応するサイクルで更新され、100個のRGB画素データSDが第1番目から第100番目までのメモリ領域から順次読出される。セレクタRSは制御信号S1およびS2の制御によりメモリM1−M3のうちの2つから並列的に読出される2ブロックのRGB画素データSDをこれらが供給されるべき奇数ドライバ部および偶数ドライバ部に対応するデータ供給バスSDL1およびSDL2に振り分ける。これにより、各水平画素アレイ分のRGB画素データSDは8ブロックに区分され、4奇数ブロックがデータ供給バスSDL1を介してそれぞれドライバ部XT1,XT3,XT5,およびXT7に供給され、4偶数ブロックがデータ供給バスSDL2を介してそれぞれドライバ部XT2,XT4,XT6,およびXT8に供給される。
図5は上述のように構成されるフラットパネル表示装置の動作を示す。
各水平走査期間はデータ供給期間(=28×800/1024μs)とブランキング期間(=28×224/1024μs)とで構成され、1水平画素アレイを構成する画素数に相当する800個の18ビットRGB画素データがこのデータ供給期間に順次外部から液晶コントローラ16に供給される。これら800個のRGB画素データSDはセレクタWSにより100個ずつ区分され、ドライバ部XT1,XT2,…,XT8にそれぞれ割り当てられる8個のRGB画素データブロックDB1−DB8となる。メモリM1,M2およびM3はこれらRGB画素データブロックDB1−DB8を順次格納する。RGB画素データブロックDB1−DB8の各々はデータ供給期間の1/8、すなわち28×100/1024μsに等しい1ブロック期間(=t)においてメモリM1,M2およびM3の1つに書込まれる。すなわち、RGB画素データブロックDB1−DB3は例えばメモリM1,M2,およびM3に順次書込まれる。これらメモリM1,M2,およびM3は、後続のRGB画素データブロックDB4−DB8を順次格納するために繰り返し用いられる。
メモリM1−M3からの読出しはメモリM1−M3への書込みが上述のように行われる一方で行われる。この読出では、RGB画素データブロックDB1−DB8のうちの連続する2つが2ブロック期間(=2t)において並列的に読出される。すなわち、RGB画素データブロックDB1およびDB2が最初の2ブロック期間(=2t)においてメモリM1およびM2から並列的に読出され、RGB画素データブロックDB3およびDB4が次の2ブロック期間(=2t)においてメモリM3およびM1から並列的に読出され、RGB画素データブロックDB5およびDB6が次の2ブロック期間(=2t)においてメモリM2およびM3から並列的に読出され、RGB画素データブロックDB7およびDB8が次の2ブロック読出期間(=2t)においてメモリM1およびM2から並列的に読出される。
このように並列的に読出されたRGB画素データブロックDB1およびDB2,DB3およびDB4,DB5およびDB6,並びにDB7およびDB8はリードセレクタRSを介してデータ供給バスSDL1およびSDL2に振り分けられる。すなわち、奇数RGB画素データブロックDB1,DB3,…,DB7は奇数ドライバ部XT1,XT3,…,XT7に接続されるデータ供給バスSDL1に供給され、偶数RGB画素データブロックDB2,DB4,…,DB8は偶数ドライバ部XT2,XT4,…,XT8に接続されるデータ供給バスSDL2に供給される。
ところで、メモリM1−M3の各々は100ワード×18ビットのメモリ容量しか持たないため、1ブロック分を越えるRGB画素データを格納できない。このため、このシーケンスコントローラSCは2RGB画素データブロックの連続的な書込終了前にこれら2RGB画素データブロックの並列的な読出を開始し、これら2RGB画素データブロックの並列的な読出終了前に後続の2RGB画素データブロックの連続的な書込みを開始し、各RGB画素データの書込みが読出しに追い越されないようにデータ分配回路DSTを制御する。
例えばメモリM1に関し、RGB画素データブロックDB1は1ブロック期間(=t)わたって書込まれた後、Δtの期間だけ遅れて2ブロック期間(=2t)にわたって読出される。すなわち、RGB画素データブロックDB4の書込みは、RGB画素データブロックDB1の読出終了よりもΔtの期間だけ早く開始される。しかしながら、メモリM1は、RGB画素データブロックDB4の書込開始時点で、RGB画素データブロックDB1の読出しは既に開始されているため、ブロックDB4のRGB画素データはブロックDB1のRGB画素データが既に読出されたメモリ領域に順次書込まれる。従って、メモリM1は与えられたメモリ容量の範囲でRGB画素データブロックDB4をも格納することができる。ちなみに、RGB画素データブロックDB4も書込終了後Δtの期間だけ遅れて読出される。このΔtは1クロックの期間(=27.7ns)から99クロックの期間(=2.75μs)までの任意の期間、例えば160nsに設定されるため、各RGB画素データの書込みが読出しに追い越されることがない。
従って、メモリM1−M3のメモリ容量が各々100ワード×18ビットであっても、1水平画素アレイ分のRGB画素データをドライバ部XT1−XT8で処理される100個ずつのブロックでこれらメモリM1−M3のうちの1つにデータ供給レートで書込み、連続する2ブロックずつメモリM1−M3のうちの2つからデータ供給レートの半分のレートで並列的に読出しデータ供給バスSDL1およびSDL2に分配することができる。すなわち、奇数RGB画素データブロックDB1,DB3,…,DB7および偶数RGB画素データブロックDB2,DB4,…,DB8はそれぞれ奇数ドライバ部XT1,XT3,…,XT7に接続されたデータ供給バスSDL1および偶数ドライバ部XT2,XT4,…,XT8に接続されたデータ供給バスSDL2に供給される。これにより、RGB画素データブロックDB1およびDB2がドライバ部XT1およびXT2によって並列的に処理され、RGB画素データブロックDB3およびDB4がドライバ部XT3およびXT4によって並列的に処理され、RGB画素データブロックDB5およびDB6がドライバ部XT5およびXT6によって並列的に処理され、RGB画素データブロックDB7およびDB8がドライバ部XT7およびXT8によって並列的に処理される。
例えばドライバ部XT1およびXT2はRGB画素データブロックDB1およびDB2が並列的にデータ供給バスSDL1およびSDL2に供給される間において次の処理を行なう。
ドライバ部XT1では、シフトレジスタ回路SRの第1から第100段がクロックパルスCKに応答してスタートパルスSTを交代で格納する。選択回路SAはスタートパルスSTを格納した段からの信号に応答し、順次データ供給バスSDL1にRGB画素データブロックDB1として供給される100個のRGB画素データのうちの対応する1個を選択し、このRGB画素データに含まれる3画素データ(すなわち、各々6ビットで構成されるR画素データ、G画素データ、B画素データ)をラッチ回路LA1に同時に供給する。ラッチ回路LA1は100個のRGB画素データに対応して選択回路SAから順次供給される画素データをそれぞれラッチし、これらをラッチ回路LA2に供給する。ラッチ回路LA2はロードパルスLDに応答してラッチ回路LA1からの全画素データを一度にラッチし、デジタル−アナログ変換器D/Aに供給する。デジタル−アナログ変換器D/Aはこれら画素データをそれぞれ画素信号電圧に変換して信号線X1−X300に供給する。
ドライバ部XT2では、シフトレジスタ回路SRの第1から第100段がクロックパルスCKに応答してスタートパルスSTを交代で格納する。選択回路SAはスタートパルスSTを格納した段からの信号に応答し、順次データ供給バスSDL2にRGB画素データブロックDB2として供給される100個のRGB画素データのうちの対応する1個を選択し、このRGB画素データを3画素分の画素データ(各々6ビットのR画素データ、G画素データ、B画素データ)をラッチ回路LA1に同時に供給する。ラッチ回路LA1は100個のRGB画素データに対応して選択回路SAから順次供給される画素データをそれぞれラッチし、これらをラッチ回路LA2に供給する。ラッチ回路LA2はロードパルスLDに応答してラッチ回路LA1からの全画素データを一度にラッチし、デジタル−アナログ変換器D/Aに供給する。デジタル−アナログ変換器D/Aはこれら画素データをそれぞれ画素信号電圧に変換し信号線X301−X600に供給する。
他のドライバ部XT3およびXT4、XT5およびXT6、並びにXT7およびXT8も上述と同様に並列的に動作する。クロックパルスCKは奇数ドライバ部XT1,XT3,…,XT7と偶数ドライバ部XT2,XT4,…,XT8とがこのように並列的に動作するため、これらが並列的に動作しない場合の1/2の周波数で発生される。従って、ドライバ部XT1−XT8の動作速度はこのクロックパルスCKの周波数に対応して低減される。
以上のように、本実施形態のフラットパネル液晶表示装置によれば、1水平画素アレイ分のRGB画素データが14kビット(2400×6ビット)の情報量であるにもかかわらず、5.4kビット(3×100×18ビット)といった非常に小さいメモリM1−M3の合計メモリ容量でドライバ部XT1−XT8の動作速度を半分に低減するブロック駆動が可能となる。このため、安価な小規模プログラマブルロジックアレイで液晶コントローラ16を構成することができ、表示装置の製造コストを低減できる。さらに、クロックパルスCKの周波数が1/2に低減されるため、低速タイプのシフトレジスタ回路SRをドライバ部XT1−XT8の各々において用いることができる。これは、表示装置の消費電力を低減するために有効である。
尚、上述の実施形態では、1水平画素アレイ分のRGB画素データSDがドライバ部数に対応して8ブロックに区分されるが、例えば10個のドライバ部が設けられる場合には、1水平画素アレイ分のRGB画素データSDが10ブロックに区分される。これにより、メモリM1−メモリM3の各々に設けられる18ビットメモリ領域の数を80個に低減できる。また、ドライバ部数はデータ供給バス数のp(pは2以上の正の整数)倍に設定されることが望ましい。)
また、上述の実施形態では、3個のメモリM1−M3が奇数ドライバ部と偶数ドライバ部とを並列的に駆動するために設けられた。しかし、これらドライバ部を3以上のグループまたはブロックに分割して並列的に駆動してもよい。この場合、メモリM1−M3もこれらグループ数に対応して増大しなくてはならないが、クロックパルスCKの周波数は1/グループ数に低減できる。従って、シフトレジスタ回路SRの動作速度を一層低減できる。例えば1水平画素アレイが3072個の画素電極を含む場合、各々192本の信号線を駆動する16個のドライバ部を設け、これらを4データ供給バスにより4グループに分割することが考えられる。この場合、各々64個の18ビットメモリ領域を持つ7個のメモリを用い、1水平画素アレイ分のRGB画素データを対応する16ブロックに区分して4ブロック毎にこれら4データ供給バスに分配すればよい。これはドライバ部およびメモリ数を増大させるが、16個のドライバ部が4グループに分割されない場合の1/4にクロックパルスCKの周波数を低減できるため、シフトレジスタ回路SRの動作速度および消費電力をこれに対応して低減させることができる。
また、上述の実施形態では、3個のメモリM1−M3が奇数ドライバ部と偶数ドライバ部とを並列的に駆動するために設けられた。しかし、これらドライバ部を3以上のグループまたはブロックに分割して並列的に駆動してもよい。この場合、メモリM1−M3もこれらグループ数に対応して増大しなくてはならないが、クロックパルスCKの周波数は1/グループ数に低減できる。従って、シフトレジスタ回路SRの動作速度を一層低減できる。例えば1水平画素アレイが3072個の画素電極を含む場合、各々192本の信号線を駆動する16個のドライバ部を設け、これらを4データ供給バスにより4グループに分割することが考えられる。この場合、各々64個の18ビットメモリ領域を持つ7個のメモリを用い、1水平画素アレイ分のRGB画素データを対応する16ブロックに区分して4ブロック毎にこれら4データ供給バスに分配すればよい。これはドライバ部およびメモリ数を増大させるが、16個のドライバ部が4グループに分割されない場合の1/4にクロックパルスCKの周波数を低減できるため、シフトレジスタ回路SRの動作速度および消費電力をこれに対応して低減させることができる。
本実施形態では、ドライバ部XT−XT8が集積回路としてそれぞれフレキシブルな配線フィルムXF上に固定される。しかし、この集積回路は異方性導電膜等を用いて液晶パネル3のアレイ基板101上に固定され、アレイ基板101上でデータ供給バスSDL1およびSDL2に接続されてもよい。この場合、信号線駆動回路基板5Aが不要となるため、表示領域2の外側部分の寸法を低減できる。また、信号線駆動回路12が液晶パネル3の製造工程で多結晶シリコン等を用いて信号線103に接続されるようにアレイ基板101上に形成されれば、液晶パネル3の製造後に信号線103と信号線駆動回路12とを接続する面倒な作業を省略できる。
図6は図4に示す液晶コントローラの変形例を示す。この変形例では、セレクタEO、奇数メモリOM、および偶数メモリEMがデータ分配回路DSTにさらに設けられる。セレクタEOはシーケンスコントローラSCから供給される制御信号PSの制御によって制御され、外部から順次供給されるRGB画素データを交互に奇数メモリOMおよび偶数メモリEMに供給する。奇数メモリOMおよび偶数メモリEMは各々1RGB画素データを格納する18ビットメモリであり、セレクタEOからそれぞれ供給されるRGB画素データを格納し、セレクタWSに供給する。セレクタWSは奇数メモリOMおよび偶数メモリEMからそれぞれ供給される2ワードのRGB画素データをメモリM1−M3のうちの1つに供給する。メモリM1−M3の各々は図4に示すものと同一メモリ容量となる50個の36ビットメモリ領域を有し、セレクタWSから順次供給される50個の2ワードRGB画素データを1ブロックとして格納する。セレクタRSはメモリM1,M2,およびM3のうちの2つから並列的に読出される2ブロックの2ワードRGB画素データをデータ供給バスSDL1およびSDL2に振り分ける。
この場合、データ供給バスSDL1およびSDL2のビット数が32ビットに設定され、シフトレジスタ回路SRの段数がドライバ部XT1−XT8の各々において50に設定され、クロックパルスCKの周波数が上述の実施形態の1/2に設定される。従って、選択回路SAはスタートパルスSTを格納した段からの信号に応答し、RGB画素データブロックDB1として順次データ供給バスSDL1に供給される50個の2ワードRGB画素データのうちの対応する1個を選択し、このRGB画素データを6画素分の画素データ(各々6ビットの第1R画素データ、第1G画素データ、第1B画素データ、第2R画素データ、第2G画素データ、および第2B画素データ)に分割してラッチ回路LA1に同時に供給する。
この変形例によれば、データ分配回路DSTにおいて合計メモリ容量が32ビット増大するが、データ供給バスSDL1およびSDL2のビット数が2倍になるため、シフトレジスタ回路SRの段数がドライバ部XT1−XT8の各々において半分となる。従って、シフトレジスタ回路SRの動作速度および消費電力をさらに低減できる。
次に本発明の第2実施形態に係るフラットパネル表示装置を説明する。この表示装置は図3に示す信号線駆動回路12および図4に示す液晶コントローラ16を除いて第1実施形態と同様に構成される。信号線駆動回路12については、上述の変形例の構成と同様である。図7は第2実施形態に係るフラットパネル表示装置の液晶コントローラ16を示す。この液晶コントローラ16は第1実施形態と同様に外部から順次供給されるRGB画素データSDをデータ供給バスSDL1およびSDL2に振り分けるデータ分配回路DSTと、このデータ分配回路DSTの動作を制御すると共に、走査線駆動回路14に供給される制御信号YSELおよび信号線駆動回路12に供給されるスタートパルスST、クロックパルスCK、およびロードパルスLD等の制御信号を発生するシーケンスコントローラSCとを有する。
データ分配回路DSTはセレクタEO、奇数メモリOM、偶数メモリEM、セレクタWS、メモリM1およびM2、並びにセレクタRSを有する。セレクタEOは外部から順次供給されるRGB画素データを交互に奇数メモリOMおよび偶数メモリEMに供給する。奇数メモリOMおよび偶数メモリEMは各々1RGB画素データを格納する18ビットメモリであり、セレクタEOからそれぞれ供給されるRGB画素データを格納し、セレクタWSに供給する。セレクタWSは奇数メモリOMおよび偶数メモリEMからそれぞれ供給される2ワードのRGB画素データをメモリM1およびM2のうちの1つに供給する。メモリM1およびM2の各々は図6に示す50個の36ビットメモリ領域にさらに1個の36ビットメモリ領域を加えたメモリ容量を有し、セレクタWSから順次供給される50個の2ワードRGB画素データを1ブロックとして格納する。セレクタRSはメモリM1およびM2から並列的に読出される2ブロックの2ワードRGB画素データSDをデータ供給バスSDL1およびSDL2に振り分ける。
上述のセレクタEO、セレクタWS、メモリM1およびM2、並びにセレクタRSの動作を制御するため、シーケンスコントローラSCは制御信号PS、書込制御信号WM1およびWM2、書込アドレス信号WADRS、読出制御信号RM1およびRM2、読出アドレス信号RADRS1およびRADRS2、並びに制御信号S1およびS2を発生する。制御信号PSはセレクタEOに供給される。書込制御信号WM1およびWM2はセレクタWSに共通に供給されると共にメモリM1およびM2にそれぞれ供給される。書込アドレス信号WADRSはメモリM1およびM2に共通に供給され、読出アドレス信号RADRS1およびRADRA2はメモリM1およびM2にそれぞれ供給される。読出制御信号RM1およびRM2はメモリM1およびM2にそれぞれ供給される。制御信号S1およびS2はセレクタRSに共通に供給される。
シーケンスコントローラSCはメモリM1およびM2を1つずつ書込動作させるために書込制御信号をWM1,WM2,WM2,WM1,WM1,WM2…という順序で発生する。セレクタWSはメモリM1およびM2の一方を上述の書込制御信号に基づいて選択し、選択メモリに奇数メモリOMおよび偶数メモリEMから順次供給される2ワードRGB画素データSDを供給する。書込制御信号WM1およびWM2は50個の2ワードRGB画素データSDの供給毎に更新される。選択メモリはセレクタWSから順次供給される2ワードRGB画素データSDを書込アドレス信号WADRSによって指定される書込メモリ領域に格納する。書込アドレス信号WADRSは2ワードRGB画素データSDの供給レートに対応するサイクルで更新され、50個のRGB画素データSDが第1番目から第50番目までのメモリ領域または第2番目から第51番目までのメモリ領域にそれぞれ書込まれる。これら書込メモリ領域の範囲は交互に用いられる。さらにシーケンスコントローラSCはこうして書込動作が行われる一方でメモリM1およびM2を読出動作させるために読出制御信号RM1およびRM2を発生する。これら2メモリの各々は対応読出アドレス信号RADRS1またはRADRS2によって指定される読出メモリ領域から2ワードRGB画素データSDを読出し、これをセレクタRSに供給する。読出アドレス信号RADRS1およびRADRS2はセレクタWSからの2ワードRGB画素データSDの供給レートの約半分に対応するサイクルで更新され、メモリM1およびM2の一方の第1番目から第50番目までのメモリ領域に書込まれた50個の2ワードRGB画素データSDおよびメモリM1およびM2の他方の第2番目から第51番目までのメモリ領域に書込まれた50個の2ワードRGB画素データSDを順次読出ささせる。セレクタRSは制御信号S1およびS2の制御によりメモリM1およびM2から並列的に読出される2ブロックのRGB画素データSDをこれらが供給されるべき奇数ドライバ部および偶数ドライバ部に対応するデータ供給バスSDL1およびSDL2に振り分ける。これにより、各水平画素アレイ分の2ワードRGB画素データSDは8ブロックに区分され、4奇数ブロックがデータ供給バスSDL1を介してそれぞれドライバ部XT1,XT3,XT8,およびXT7に供給され、4偶数ブロックがデータ供給バスSDL2を介してそれぞれドライバ部XT2,XT4,XT6,およびXT8に供給される。
図8は上述のように構成されるフラットパネル表示装置の動作を示す。ここでは、この動作の理解を容易にするため1水平画素アレイが80個の画素で構成され、ドライバ部XT1,XT2,…,XT8が各々10本の信号線を駆動すると仮定する。この場合、メモリM1およびM2の各々は5個の36ビットメモリ領域に加えて1個の36ビットメモリ領域を持たなくてはならない。
1水平画素アレイを構成する画素数に相当する80個のRGB画素データSDが順次外部から液晶コントローラ16に供給されると、これら80個のRGB画素データSDはセレクタEOによって交互に奇数メモリOMおよび偶数メモリEMに供給される。奇数メモリOMおよび偶数メモリEMはセレクタEOから供給されるRGB画素データSDを格納し、セレクタWSに供給する。セレクタWSは奇数メモリOMおよび偶数メモリEMから順次供給される2ワードのRGB画素データを5個ずつ区分し、ドライバ部XT1,XT2,…,XT8にそれぞれ割り当てられる8個のRGB画素データブロックDB1−DB8とする。メモリM1およびメモリM2はこれらRGB画素データブロックDB1−DB8を選択的に格納する。RGB画素データブロックDB1−DB8の各々はデータ供給期間の1/8に等しい1ブロック期間(=t)においてメモリM1およびM2の1つに書込まれる。
すなわち、RGB画素データブロックDB1,DB2,DB3,DB4,DB5,DB6,DB7,およびDB8はメモリM1,M2,M2,M1,M1,M2,M2,およびM1にそれぞれ書込まれる。奇数RGB画素データブロックDB1,DB3,DB5,およびDB7はそれぞれメモリM1,M2,M1,およびM2においてアドレス0−4までのメモリ領域に格納され、偶数RGB画素データブロックDB2,DB4,DB6,およびDB8はメモリM2,M1,M2,およびM1においてアドレス1−5までのメモリ領域に格納される。
メモリM1およびM2からの読出しはメモリM1およびM2への書込みが上述のように行われる一方で行われる。この読出では、RGB画素データブロックDB1−DB8のうちの連続する2つが2ブロック期間(=2t)において並列的に読出される。すなわち、RGB画素データブロックDB1およびDB2が最初の2ブロック期間(=2t)においてメモリM1およびM2から並列的に読出され、RGB画素データブロックDB3およびDB4が次の2ブロック期間(=2t)においてメモリM2およびM1から並列的に読出され、RGB画素データブロックDB5およびDB6が次の2ブロック期間(=2t)においてメモリM1およびM2から並列的に読出され、RGB画素データブロックDB7およびDB8が次の2ブロック読出期間(=2t)においてメモリM2およびM1から並列的に読出される。
このように並列的に読出されたRGB画素データブロックDB1およびDB2、DB3およびDB4、DB5およびDB6、並びにDB7およびDB8はリードセレクタRSを介してデータ供給バスSDL1およびSDL2に振り分けられる。すなわち、奇数RGB画素データブロックDB1,DB3,…,DB7奇数ドライバ部XT1,…,XT7に接続されるデータ供給バスSDL1に供給され、偶数RGB画素データブロックDB2,DB4,…,DB8は偶数ドライバ部XT2,…,XT8に接続されるデータ供給バスSDL2に供給される。
ところで、このシーケンスコントローラSCは2RGB画素データブロックの連続的な書込終了前にこれら2RGB画素データブロックの並列的な読出を開始し、これら2RGB画素データブロックの並列的な読出終了前に後続の2RGB画素データブロックの連続的な書込みを開始し、各RGB画素データの書込みが読出しに追い越されないようにデータ分配回路DSTを制御する。さらに、メモリM1およびM2の各々は2ワードRGB画素データ分だけ余分にメモリ領域を有するため、読出アドレスと書込アドレスとがオーバーラップすることが避けられる。
例えばRGB画素データブロックDB1は第1ブロック期間においてメモリM1に書込まれ、RGB画素データブロックDB2は第2ブロック期間においてメモリM2に書込まれる。これらRGB画素データブロックDB1およびDB2はメモリM1およびM2から第2および第3ブロック期間において並列的に読出される。メモリM2は第2ブロック期間においてRGB画素データブロックDB2を書込むと共にこれを読出すために用いられる。しかし、読出開始は1個の2ワードRGB画素データを格納するために要する期間に対応するΔtの期間だけ遅らされる。このため、ブロックDB2に含まれる第1の2ワードRGB画素データをアドレス1に書込んだ後、この2ワードRGB画素データを読出すことができる。
また、メモリM2は第3ブロック期間においてRGB画素データブロックDB2を読出し、RGB画素データブロックDB3を書込みために用いられる。しかし、RGB画素データブロックDB2を格納するメモリ領域の範囲とRGB画素データブロックDB3を格納するメモリ領域の範囲とが1メモリ領域分ずれているため、ブロックDB2に含まれる最終の2ワードRGB画素データをアドレス5のメモリ領域から読出し、ブロックDB3に含まれる最終の2ワードRGB画素データはアドレス4のメモリ領域に書込むことができる。
実際の表示装置では、1水平画素アレイが2400個の画素で構成され、ドライバ部XT1,XT2,…,XT8が各々300本の信号線を駆動する。このため、メモリM1およびM2は各々50個の36ビットメモリ領域にさらに1個の36ビットメモリ領域を持つ。しかし、この表示装置の動作は基本的に同様である。
従って、メモリM1およびM2のメモリ容量が各々50ワード×36ビットであっても、1水平画素アレイ分の2ワードRGB画素データをドライバ部XT1−XT8で処理される50個ずつのブロックでこれらメモリM1およびM2のうちの1つにデータ供給レートで書込み、連続する2ブロックずつメモリM1およびM2のうちの2つからデータ供給レートの半分のレートで並列的に読出しデータ供給バスSDL1およびSDL2に分配することができる。すなわち、奇数RGB画素データブロックDB1,DB3,…,DB7および偶数RGB画素データブロックDB2,DB4,…,DB8はそれぞれ奇数ドライバ部XT1,XT3,…,XT7に接続されたデータ供給バスSDL1および偶数ドライバ部XT2,XT4,…,XT8に接続されたデータ供給バスSDL2に供給される。これにより、RGB画素データブロックDB1およびDB2がドライバ部XT1およびXT2によって並列的に処理され、RGB画素データブロックDB3およびDB4がドライバ部XT3およびXT4によって並列的に処理され、RGB画素データブロックDB5およびDB6がドライバ部XT5およびXT6によって並列的に処理され、RGB画素データブロックDB7およびDB8がドライバ部XT7およびXT8によって並列的に処理される。
第2実施形態では、外部から順次供給されるRGB画素データが1画素ブロックの画素数に対応する数毎に画素データブロックとして区分され、2画素データブロックがメモリM1およびM2に順次書込まれ、この書込中にこれらメモリM1およびM2に格納された2画素データブロックが並列的に読出され、これら2画素データブロックがデータ供給バスSDL1およびSDL2のうちの対応するものにそれぞれ供給される。従って、メモリM1およびM2の合計メモリ容量は1水平画素アレイ分の画素データをすべて格納するために必要なメモリ容量の1/2よりも十分少なくなる。さらに、このメモリ容量は1水平画素アレイ分の画素データ数および画素データのワード長に大きく依存しない。これは、メモリ容量を維持しながらこれらデータ数およびワード長を増大することを可能にする。この結果、フラットパネル表示装置の製造コストが水平画素アレイのブロック駆動のために上昇するのを防止できる。
特にこの実施形態によれば、メモリ領域数をメモリM1およびM2の各々において”1”だけ増大させるが、この代わりに図4に示すメモリM3を不要にすることができる。
尚、セレクタEO、奇数メモリOM、および偶数メモリEMはドライバ部XT1−XT8の動作速度をさらに低減しなくてもよい場合に省略可能である。この場合、メモリM1およびM2の各メモリ領域はRGB画素データを格納するために18ビットで構成される。
以上のように、本発明のフラットパネル表示装置およびその駆動方法は各水平画素アレイをブロック駆動するために必要なメモリ容量を小規模に維持できる。
3…表示パネル、XT1−XT8…ドライバ部、SDL1,SDL2…データ供給バス、16…液晶コントローラ、M1−M3…メモリ、DST…データ分配回路、SC…シーケンスコントローラ。
Claims (14)
- 複数の画素がマトリクス状に配列され各行の画素が1水平画素アレイを構成する表示パネルと、各水平画素アレイの画素を連続する複数の画素ブロックに分割してそれぞれ駆動する複数のドライバ部と、これらドライバ部が順番に接続されるM個のデータ供給バスと、外部から順次供給される画素データをM個のデータ供給バスに分配する制御手段とを備え、前記制御手段は各々一領域への書込中に他領域からの読出しが可能であり、1ブロックの画素に対応する画素データを格納する複数のメモリ部を含み、これらメモリ部の合計メモリ容量が1水平画素アレイ分の画素データを全て格納するためのメモリ容量よりも少ないデータ分配回路、並びに外部から順次供給される画素データを1画素ブロックの画素数に対応する数毎に画素データブロックとして区分し、M個の画素データブロックを前記M個のメモリ部に順次書込み、この書込中にこれらM個のメモリ部に格納されたM個の画素データブロックを並列的に読出し、これらM個の画素データブロックを前記M個のデータ供給バスのうちの対応するものにそれぞれ供給する制御を行なう制御回路を有することを特徴とするフラットパネル表示装置。
- 前記複数のメモリ部の合計メモリ容量は1水平画素アレイ分の画素データを全て格納するためのメモリ容量の半分より少なく設定されることを特徴とする請求項1に記載のフラットパネル表示装置。
- 前記M個のデータ供給バスは第1および第2データ供給バスで構成され、前記ドライバ部の数は2の整数倍に等しく設定されることを特徴とする請求項1に記載のフラットパネル表示装置。
- 前記データ分配回路は、各々1画素ブロックの画素数に対応する数よりも少なくとも1だけ多い数の画素データを格納することが可能なメモリ容量を持ち各画素データブロックを書込むために1つずつ選択され連続した2画素データブロックを並列的に読出すために2つとも選択される第1および第2メモリ部を含み、前記制御回路は書込領域と読出領域とをオーバーラップさせずに各画素データブロックの全画素データを所定期間で第1および第2メモリ部のうちの1つに書込みながらこの所定期間の2倍の期間で連続した2画素データを並列的に第1および第2メモリ部から読出す制御を行なうシーケンスコントローラを有することを特徴とする請求項3に記載のフラットパネル表示装置。
- 各画素データは複数の色成分の階調をそれぞれ表すカラー画素データであり、各ドライバ部は1カラー画素データに対応して前記色成分数に等しい数の画素を駆動するよう構成されることを特徴とする請求項4に記載のフラットパネル表示装置。
- 前記データ分配回路は外部から順次供給される画素データを2つずつ2ワード画素データに変換する変換手段を有し、各メモリ部のそれぞれの領域はこの変換手段から順次供給される2ワード画素データを格納するために1画素データのビット数の2倍に設定されるワード長を持つことを特徴とする請求項4に記載のフラットパネル表示装置。
- 複数の画素がマトリクス状に配列され各行の画素が1水平画素アレイを構成する表示パネルと、各水平画素アレイの画素を分割して得られる第1および第2画素ブロックをそれぞれ駆動する第1および第2ドライバ部と、1水平画素アレイ分の画素データを前記第1および第2ドライバ部に分配する制御手段とを備え、前記制御手段は合計メモリ容量が1水平画素アレイ分の画素データ数に対応するメモリ容量よりも少ない複数のメモリ領域を含むメモリ手段、並びに順次供給される画素データを書込み、この書込中に前記第1および第2ドライバ部に分配すべき画素データを並列的に読出し、既に読出された画素データを格納する領域を書込み可能にする所定パターンで前記複数のメモリ領域を書込領域および読出領域として選択する制御回路を有することを特徴とするフラットパネル表示装置。
- 複数の画素がマトリクス状に配列され各行の画素が1水平画素アレイを構成する表示パネルと、各水平画素アレイの画素を分割して得られるM個の画素ブロックをそれぞれ駆動するM個のドライバ部と、1水平画素アレイ分の画素データを前記M個のドライバ部に分配する制御手段とを備え、前記制御手段は合計メモリ容量が1水平画素アレイ分の画素データ数に対応するメモリ容量よりも少ない複数のメモリ領域を含むメモリ手段、並びに順次供給される画素データを書き込み、この書込中に前記M個のドライバ部に分配すべき画素データを並列的に読出し、既に読出された画素データを格納する領域を書込み可能とする所定パターンで前記複数のメモリ領域を書込領域および読出領域として選択する制御回路を有することを特徴とするフラットパネル表示装置。
- 複数の画素がマトリクス状に配列され各行の画素が1水平画素アレイを構成する表示パネルと、各水平画素アレイの画素を連続する複数の画素ブロックに分割してそれぞれ駆動する複数のドライバ部と、これらドライバ部が順番に接続されるM個のデータ供給バスと、外部から順次供給される画素データを前記M個のデータ供給バスに分配する制御手段とを備え、前記制御手段は各々一領域への書込中に他領域からの読出しが可能であり、1ブロックの画素に対応する画素データを格納する複数のメモリ部を含み、これらメモリ部の合計メモリ容量が1水平画素アレイ分の画素データを全て格納するためのメモリ容量よりも少ないデータ分配回路を有するフラットパネル表示装置の駆動方法において、外部から順次供給される画素データを1画素ブロックの画素数に対応する数毎に画素データブロックとして区分する第1ステップと、M個の画素データブロックを前記M個のメモリ部に順次書込み、この書込中にこれらM個のメモリ部に格納されたM個の画素データブロックを並列的に読出す第2ステップと、これらM個の画素データブロックを前記M個のデータ供給バスのうちの対応するものにそれぞれ供給する第3ステップを備えることを特徴とするフラットパネル表示装置の駆動方法。
- 前記複数のメモリ部の合計メモリ容量は1水平画素アレイ分の画素データを全て格納するためのメモリ容量の半分より少なく設定されることを特徴とする請求項9に記載のフラットパネル表示装置の駆動方法。
- 前記M個のデータ供給バスは第1および第2データ供給バスで構成され、前記ドライバ部の数は2の整数倍に等しく設定されることを特徴とする請求項9に記載のフラットパネル表示装置の駆動方法。
- 前記データ分配回路は、各々1画素ブロックの画素数に対応する数よりも少なくとも1だけ多い数の画素データを格納することが可能なメモリ容量を持ち各画素データブロックを書込むために1つずつ選択され連続した2画素データブロックを並列的に読出すために2つとも選択される第1および第2メモリ部を含み、前記第2ステップは書込領域と読出領域とをオーバーラップさせずに各画素データブロックの全画素データを所定期間で第1および第2メモリ部のうちの1つに書込みながらこの所定期間の2倍の期間で連続した2画素データを並列的に第1および第2メモリ部から読出すサブステップを有することを特徴とする請求項11に記載のフラットパネル表示装置の駆動方法。
- 各画素データは複数の色成分の階調をそれぞれ表すカラー画素データであり、各ドライバ部は1カラー画素データに対応して前記色成分数に等しい数の画素を駆動するよう構成されることを特徴とする請求項12に記載のフラットパネル表示装置の駆動方法。
- 前記データ分配回路は外部から順次供給される画素データを2つずつ2ワード画素データに変換する変換手段を有し、各メモリ部のそれぞれの領域はこの変換手段から順次供給される2ワード画素データを格納するために1画素データのビット数の2倍に設定されるワード長を持つことを特徴とする請求項12に記載のフラットパネル表示装置の駆動方法。
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