JP2018064778A - カートリッジ - Google Patents

Abstract

【課題】ゲーム装置に着脱可能な新たなカートリッジを提供する。【解決手段】カートリッジの端子配置領域は上側領域と下側領域とに分けられ、カートリッジは、上側領域に配置された複数の端子と、下側領域に配置された複数の端子と、上側領域および下側領域に跨る複数の長端子とを備える。長端子はグランド端子、チップイネーブル端子、電源端子、又はリセット端子である。ストローブ端子およびクロック端子は上下に並ぶ。２つのデータ入出力端子が上下に並び、上下に並んだデータ入出力端子の組が４つある。上下に並んだストローブ端子およびクロック端子の近傍には長端子が設けられ、上下に並んだ２つのデータ入出力端子の近傍には長端子が設けられる。【選択図】図５

Description

本発明は、情報処理装置に接続可能なカートリッジに関する。

従来より、ゲーム装置等の情報処理装置に着脱可能なメモリカートリッジが存在する（例えば、特許文献１）。例えば、このようなメモリカートリッジにはゲーム装置によって実行されるプログラムが記憶されており、メモリカートリッジがゲーム装置に装着された場合に、ゲーム装置からメモリカートリッジ内の記憶装置に記憶されたプログラムが読み出される。

特開２０１４−１５０９３８号公報

しかしながら、カートリッジを小さく構成するという観点では改善の余地があった。

それ故、本発明の目的は、ゲーム装置等の情報処理装置に着脱可能な新たなカートリッジを提供することである。

本発明は、上記の課題を解決するために、以下の構成を採用した。

本発明の一例は、先端および後端を有し、前記先端側からゲーム装置のカートリッジ挿入口に挿入することによって当該ゲーム装置と接続可能なカートリッジである。前記カートリッジには、前記カートリッジ挿入口内に設けられた前記ゲーム装置の端子と電気的に接続可能な複数の端子が配置された、第１領域と第２領域とを含む端子配置領域が設けられる。前記カートリッジが前記カートリッジ挿入口に挿抜される方向を第１方向とし当該第１方向に垂直な方向を第２方向とした場合に、前記第２領域および前記第１領域は、前記第１方向に並んで配置される。前記第１領域は、前記端子配置領域において、前記第２領域よりも前記カートリッジの先端の近くに配置される。前記複数の端子は、第１データ入出力端子と、第２データ入出力端子と、ストローブ端子と、クロック端子と、電源端子と、グランド端子とを少なくとも含む。前記第１領域には、前記クロック端子と前記第１データ入出力端子とが配置される。前記第２領域には、前記ストローブ端子と前記第２データ入出力端子とが配置される。前記端子配置領域には、前記第１領域と前記第２領域とにまたがる複数の長端子が配置される。前記ストローブ端子及び前記クロック端子は前記第１方向に並んで配置される。前記第２データ入出力端子及び前記第１データ入出力端子は、前記第１方向に並んで配置される。前記複数の長端子は、前記電源端子と前記グランド端子とを含む。前記第１方向に並んだ前記第２データ入出力端子及び前記第１データ入出力端子の前記第２方向における少なくとも一方の隣には、前記複数の長端子のうちのいずれかが配置される。前記第１方向に並んだ前記ストローブ端子及び前記クロック端子の前記第２方向における少なくとも一方の隣には、前記複数の長端子のうちのいずれかが配置される。

上記によれば、２つのデータ入出力端子は第１方向に並んで配置され、ストローブ端子及びクロック端子も第１方向に並んで配置される。このため、第２方向の長さを短くすることができる。また、第１及び第２データ入出力端子の上記第２方向における隣には電源端子又はグランド端子としての長端子が設けられる。第１及び第２データ入出力端子の隣に電圧の変化の頻度が低い電源端子又はグランド端子が設けられるため、第１及び第２データ入出力端子はノイズの影響を受け難い。ストローブ端子及びクロック端子もその隣に電源端子又はグランド端子が設けられるため、ノイズの影響を受け難い。このため、安定したデータ通信を行うことができる。また、カートリッジはその先端からカートリッジ挿入口に挿入され、クロック端子（入力端子）がカートリッジの先端側の第１領域に配置され、ストローブ端子（出力端子）がカートリッジのより後端側の第２領域に配置される。このため、例えば、カートリッジをゲーム装置から抜く際に、カートリッジ側の出力端子（カートリッジ側のストローブ端子）とゲーム装置側の出力端子（ゲーム装置側のクロック端子）とが接触することはなく、より安全にカートリッジをゲーム装置から抜き取ることができる。

また、他の構成では、前記第２データ入出力端子を前記第１データ入出力端子の位置まで前記第１方向に移動させた場合に当該２つの端子の少なくとも一部が重なるように、前記第１データ入出力端子及び前記第２データ入出力端子が配置されてもよい。

上記構成によれば、例えば、第２データ入出力端子を第１方向に移動させた場合、第１データ入出力端子に重なり、第１データ入出力端子および第２データ入出力端子は第２方向に実質的にずれていない。このため、カートリッジの第２方向における長さを短くすることができる。

また、他の構成では、前記ゲーム装置の前記カートリッジ挿入口内には、第１端子および第２端子が設けられてもよい。前記カートリッジが前記カートリッジ挿入口に挿入されて前記ゲーム装置と接続された場合、前記第１データ入出力端子は前記ゲーム装置の前記第１端子と接続され、前記第２データ入出力端子は前記ゲーム装置の前記第２端子と接続される。前記カートリッジが前記カートリッジ挿入口に挿入される過程で前記ゲーム装置の前記第２端子が前記第１データ入出力端子に接触するように、前記第１データ入出力端子が配置される。

上記構成によれば、カートリッジがゲーム装置のカートリッジ挿入口に挿入される過程では、ゲーム装置の第２端子がカートリッジの第１領域に設けられた第１データ入出力端子と接触し、さらにカートリッジが奥に挿入されると、ゲーム装置の第２端子が第２データ入出力端子と接触するようになる。すなわち、第１データ入出力端子と第２データ入出力端子とは第２方向に実質的にずれていない。このため、カートリッジの第２方向における長さを短くすることができる。

また、他の構成では、前記第１データ入出力端子及び前記第２データ入出力端子は、前記第２方向における位置が同じであってもよい。

上記構成によれば、前記第１データ入出力端子及び前記第２データ入出力端子の第２方向における位置が一致しているため、カートリッジの第２方向における長さを削減することができる。

また、他の構成では、前記複数の長端子は、チップイネーブル端子を含んでもよい。前記第１データ入出力端子及び前記第２データ入出力端子の前記第２方向における少なくとも一方の隣には、前記グランド端子、前記電源端子、および前記チップイネーブル端子のうちの何れかの長端子が配置されてもよい。

上記構成によれば、チップイネーブル端子が長端子として配置される。チップイネーブル端子は、電圧の変化の頻度が低い端子であり、データ入出力端子を介したデータ通信中は電圧が略一定となる。第１方向に並んだ２つのデータ入出力端子の隣に長端子が配置されるため、２つのデータ入出力端子は隣の長端子からのノイズの影響を受け難い。また、隣にある長端子によって２つのデータ入出力端子が周囲に与える影響を低減することができる。

また、他の構成では、前記第１データ入出力端子及び前記第２データ入出力端子の前記第２方向における少なくとも一方の隣に配置された長端子が、前記第１データ入出力端子の少なくとも一部の前記第２方向の隣に存在し、かつ、前記第２データ入出力端子の少なくとも一部の前記第２方向の隣に存在するように、当該長端子が形成されてもよい。

上記構成によれば、電圧の変化の頻度が低い１つの長端子の第２方向における隣には２つのデータ入出力端子の少なくとも一部が配置される。このため、２つのデータ入出力端子は隣の長端子からのノイズの影響を受け難い。また、隣にある長端子によって２つのデータ入出力端子が周囲に与える影響を低減することができる。

また、他の構成では、前記第１データ入出力端子及び前記第２データ入出力端子をその隣に設けられた前記長端子の位置まで前記第２方向に移動させた場合、当該移動後の前記第１データ入出力端子及び前記第２データ入出力端子の両方は、少なくとも一部において前記長端子と重なってもよい。

上記構成によれば、電圧の変化の頻度が低い１つの長端子の第２方向における隣には２つのデータ入出力端子の少なくとも一部が配置される。このため、２つのデータ入出力端子は隣の長端子からのノイズの影響を受け難い。また、隣にある長端子によって２つのデータ入出力端子が周囲に与える影響を低減することができる。

また、他の構成では、前記第１データ入出力端子及び前記第２データ入出力端子の前記第２方向における一方の隣には、前記長端子として、前記グランド端子、前記電源端子、および前記チップイネーブル端子のうちの何れかが配置されてもよい。前記第１データ入出力端子及び前記第２データ入出力端子と前記一方の隣に設けられた前記長端子との間の間隔よりも、前記第１データ入出力端子及び前記第２データ入出力端子と前記第２方向における他方の隣にある端子との間の間隔の方が、広くてもよい。

上記構成によれば、第１及び第２データ入出力端子の一方の隣には長端子が設けられ、他方の隣には間隙が設けられる。このため、例えば第１データ入出力端子の導線又はセパレータ等をその間隙に配置することができる。

また、他の構成では、前記クロック端子および前記ストローブ端子の前記第２方向における少なくとも一方の隣には、前記グランド端子が配置されてもよい。

上記構成によれば、クロック端子及びストローブ端子の隣にグランド端子を配置することで、クロック端子及びストローブ端子は隣のグランド端子からのノイズの影響を受け難い。また、隣にあるグランド端子によってクロック端子及びストローブ端子が周囲に与える影響を低減することができる。

また、他の構成では、前記クロック端子及び前記ストローブ端子の前記第２方向における少なくとも一方の隣に配置されたグランド端子が、前記クロック端子の少なくとも一部の前記第２方向の隣に存在し、かつ、前記ストローブ端子の少なくとも一部の前記第２方向の隣に存在するように、当該グランド端子が形成されてもよい。

上記構成によれば、電圧の変化の頻度が低い１つのグランド端子の第２方向における隣にはクロック端子及びストローブ端子の少なくとも一部が配置される。このため、クロック端子及びストローブ端子は隣のグランド端子からのノイズの影響を受け難い。また、隣にあるグランド端子によってクロック端子及びストローブ端子が周囲に与える影響を低減することができる。

また、他の構成では、前記クロック端子および前記ストローブ端子の前記第２方向における少なくとも一方の隣に配置された前記グランド端子を、前記クロック端子および前記ストローブ端子の位置まで前記第２方向に移動させた場合、前記クロック端子および前記ストローブ端子の両方は、少なくとも一部において移動後の前記グランド端子と重なってもよい。

上記構成によれば、電圧の変化の頻度が低い１つのグランド端子の第２方向における隣にはクロック端子及びストローブ端子の少なくとも一部が配置される。このため、クロック端子及びストローブ端子は隣のグランド端子からのノイズの影響を受け難い。また、隣にあるグランド端子によってクロック端子及びストローブ端子が周囲に与える影響を低減することができる。

また、他の構成では、前記複数の長端子は、リセット端子を含んでもよい。前記リセット端子は、前記第２方向の前記端子配置領域における一方端に配置されてもよい。

上記構成によれば、リセット端子は端子配置領域における一方端に配置されるため、リセット端子が他の端子から影響を受け難くすることができ、例えばカートリッジ内の回路が予期せずにリセットされたりリセット解除されたりすることを防止することができる。

また、他の構成では、前記リセット端子の、前記端子配置領域における他方端側の隣には、グランド端子が設けられてもよい。

上記構成によれば、リセット端子は端子配置領域の一方端に配置され、かつ、当該リセット端子の他方端方向の隣にはグランド端子が設けられる。このため、リセット端子が周辺から影響を受け難くすることができ、例えばカートリッジ内の回路が予期せずにリセットされたりリセット解除されたりすることを防止することができる。

また、他の構成では、前記複数の端子は、前記第１領域に配置される第３データ入出力端子と前記第２領域に配置される第４データ入出力端子を含んでもよい。前記第３データ入出力端子及び前記第４データ入出力端子は、前記第１方向に並んで配置されてもよい。前記電源端子は、前記第１方向に並んだ前記第２データ入出力端子及び前記第１データ入出力端子の前記第２方向における一方の隣、かつ、前記第１方向に並んだ前記第３データ入出力端子及び前記第４データ入出力端子の前記第２方向における他方の隣になるように配置されてもよい。

上記構成によれば、電源端子は、複数のデータ入出力端子によって挟まれるように配置される。これにより、各データ入出力端子は電源端子からノイズの影響を受け難い。また、隣にある電源端子によってデータ入出力端子が周囲に与える影響を低減することができる。

また、他の構成では、前記第１データ入出力端子及び前記第２データ入出力端子を含む複数のデータ入出力端子と、前記電源端子とは、前記端子配置領域の少なくとも一部において、前記第２方向に交互に並んで配置されてもよい。

上記構成によれば、端子配置領域の少なくとも一部では、データ入出力端子と電源端子とが第２方向に交互に並んで配置されるため、データ入出力端子は、電源端子からのノイズの影響を受け難い。また、電源端子によってデータ入出力端子が周囲に与える影響を低減することができる。

また、他の構成では、前記複数の長端子は、チップイネーブル端子を含んでもよい。前記電源端子および前記チップイネーブル端子を第１種端子とし、前記複数のデータ入出力端子を第２種端子とした場合、前記第１種端子及び前記第２種端子は、前記端子配置領域の少なくとも一部において、前記第２方向に交互に並んで配置されてもよい。

上記構成によれば、端子配置領域の少なくとも一部において、電圧の変化の頻度が低い端子（チップイネーブル端子、電源端子）と、電圧の変化の頻度が高い端子（データ入出力端子）とを、第２方向に交互に並んで配置することができる。このため、データ入出力端子は、周囲の端子からのノイズの影響を受け難い。また、電圧の変化の頻度が低い端子によってデータ入出力端子が周囲に与える影響を低減することができる。

また、他の構成では、前記第２種端子は、前記クロック端子又は前記ストローブ端子を含んでもよい。前記第１種端子及び前記第２種端子は、前記端子配置領域の少なくとも一部において、前記第２方向に交互に並んで配置されてもよい。

上記構成によれば、端子配置領域の少なくとも一部において、電圧の変化の頻度が低い端子（チップイネーブル端子、電源端子）と、電圧の変化の頻度が高い端子（データ入出力端子、クロック端子、ストローブ端子）とを、第２方向に交互に並んで配置することができる。このため、データ入出力端子、クロック端子、ストローブ端子は周囲の端子からのノイズの影響を受け難い。また、データ入出力端子、クロック端子、ストローブ端子が周囲に与える影響を低減することができる。

また、他の構成では、前記第１種端子は前記グランド端子を含んでもよい。前記第１種端子及び前記第２種端子は、前記端子配置領域の少なくとも一部において、前記第２方向に交互に並んで配置されてもよい。

上記構成によれば、端子配置領域の少なくとも一部において、電圧の変化の頻度が低い端子（チップイネーブル端子、電源端子、グランド端子）と、電圧の変化の頻度が高い端子（データ入出力端子、クロック端子、ストローブ端子）とを、第２方向に交互に並んで配置することができる。このため、データ入出力端子、クロック端子、ストローブ端子は周囲の端子からのノイズの影響を受け難い。また、データ入出力端子、クロック端子、ストローブ端子が周囲に与える影響を低減することができる。

また、他の構成では、前記複数の端子は、リセット端子を含んでもよい。前記リセット端子は、前記端子配置領域における一方端に設けられ、前記グランド端子は、前記端子配置領域における他方端に設けられてもよい。前記第１種端子及び前記第２種端子は、前記他方端から前記一方端に向かって交互に配置される。前記他方端から前記一方端に向かって交互に配置された前記第２種端子のさらに前記一方端側の隣には、データ入出力端子が設けられ、当該データ入出力端子のさらに前記一方端側には、前記リセット端子が設けられてもよい。

上記構成によれば、端子配置領域の前記他方端から前記一方端に向かって交互に配置された前記第２種端子のさらに一方端方向の隣には、データ入出力端子（第２種端子）が設けられ、さらにその一方端方向にはリセット端子が設けられる。

また、他の構成では、前記電源端子は、第１電源端子と第２電源端子とを含んでもよい。

上記構成によれば、２つの電源端子を備えることができ、例えばメモリ制御回路用の電源と、データ入出力端子用の電源とを分けることができる。

また、他の構成では、前記第１電源端子は、略３．１Ｖの電源に接続され、前記第２電源端子は、略１．８Ｖの電源に接続されてもよい。

また、他の構成では、前記第１電源端子は、メモリの制御回路を駆動させるための電源を供給するための端子であり、前記第２電源端子は、前記データ入出力端子に電源を供給するための端子であってもよい。

上記構成によれば、メモリ制御回路用の電源と、データ入出力端子用の電源とを分けることができる。

また、他の構成では、前記長端子と、前記第２領域および前記第１領域のそれぞれに配置された前記第１方向に並ぶ２つの端子の組とは、前記端子配置領域の少なくとも一部において前記第２方向に交互に配置されてもよい。

上記構成によれば、１本の長端子と２本の端子とが第２方向に交互に配置される。このため、カートリッジの第２方向の長さを短くすることができる。

また、他の構成では、前記２つの端子の組と前記長端子とにより構成される端子群が、前記端子配置領域の一部の領域において前記第２方向に並んで複数配置されてもよい。１の端子群における前記長端子と前記２つの端子との間の前記第２方向における距離は、隣り合う２つの端子群間の前記第２方向における距離よりも短くてもよい。

上記構成によれば、端子配置領域に複数の端子群を設け、１つの端子群内の第２方向における端子間の距離を短くすることができ、カートリッジの第２方向の長さを短くすることができる。また、例えば、長端子の隣にある２つの端子が周囲に及ぼす影響を低減することができる。

また、他の構成では、前記端子群間には、導線が設けられてもよい。前記導線は、前記第１領域に配置された端子に接続されてもよい。

上記構成によれば、端子群の間の間隙に第１領域に配置された端子（すなわち、カートリッジ挿入口に最初に挿入される側に設けられた端子）の配線を設けることができ、基板の内部に配線するよりも低コストで配線することができる。

また、他の構成では、前記端子配置領域には、前記端子群間の間隙が複数あり、複数の端子群間の間隙のうちの少なくとも１つには、２本の導線が設けられてもよい。前記２本の導線は、前記第１領域に配置された２つの端子にそれぞれ接続されてもよい。

上記構成によれば、端子群間の間隙に第１領域に配置された２つの端子の配線を設けるため、端子群間の間隙の数を減らすことができ、カートリッジの幅を狭くすることができる。

また、他の構成では、前記導線の少なくとも一部は、前記端子の前記第２方向の側面から、前記第１方向および前記第２方向と異なる第３方向に伸びるように形成されてもよい。

上記構成によれば、例えば導線を端子の側面から斜めに伸びるように形成することができ、導線を途中で直角に曲げる場合よりもインピーダンスの変化を小さくすることができ、ノイズの発生を抑えることができる。

また、他の構成では、前記第１領域に配置された端子および複数の長端子のうち、グランド端子の先端は、最も前記カートリッジの先端の近くに位置してもよい。

上記構成によれば、例えば、第１領域が下側、第２領域が上側になるようにカートリッジを見た場合（すなわち、カートリッジの先端が下、カートリッジの後端が上になるようにカートリッジを見た場合）に、グランド端子の下端（グランド端子の先端）は最も下方に位置する。このため、カートリッジをゲーム装置のカートリッジ挿入口に挿入する際に、最初にグランド端子がゲーム装置のグランド端子に接触するように構成することができる。

また、他の構成では、前記複数の長端子は、前記ゲーム装置が前記カートリッジを検出するための検出端子を含み、前記第１領域に配置された端子および前記複数の長端子のうち、前記検出端子の先端は、前記カートリッジの先端から最も離れて位置してもよい。

上記構成によれば、例えば、第１領域が下側、第２領域が上側になるようにカートリッジを見た場合（すなわち、カートリッジの先端が下、カートリッジの後端が上になるようにカートリッジを見た場合）に、検出端子の下端（検出端子の先端）は、下側の領域に配置された端子及び複数の長端子の中で最も上方に位置する。すなわち、検出端子の下端の位置は、下側の領域に配置された端子の下端の位置、及び、複数の長端子の下端の位置よりも上方に位置する。このため、カートリッジをゲーム装置のカートリッジ挿入口に挿入する際に、最後に検出端子をゲーム装置の検出端子に接触させることができ、カートリッジ側の全ての端子がゲーム装置の端子と接触してから、ゲーム装置にカートリッジを検出させることができる。

また、他の構成では、前記検出端子は、グランド端子を兼ねてもよい。

上記構成によれば、検出端子とグランド端子とを兼用することができ、端子の数を減らすことができる。

また、他の構成では、前記電源端子の先端は、前記クロック端子の先端および前記第１データ入出力端子の先端よりも、前記カートリッジの先端の近くに位置してもよい。

上記構成によれば、例えば、第１領域が下側、第２領域が上側になるようにカートリッジを見た場合（すなわち、カートリッジの先端が下、カートリッジの後端が上になるようにカートリッジを見た場合）に、電源端子の下端（電源端子の先端）は、クロック端子の下端（クロック端子の先端）および下側の領域に配置されたデータ入出力端子の下端（第１データ入出力端子の先端）よりも下方に位置する。このため、カートリッジをゲーム装置のカートリッジ挿入口に挿入する際に、電源端子を、クロック端子およびデータ入出力端子よりも先にゲーム装置側の端子と接触させることができる。したがって、例えば、ゲーム装置からカートリッジ内のメモリ制御回路に電源が供給される場合は、クロック端子およびデータ入出力端子がゲーム装置側の端子と接触する前に当該メモリ制御回路に電源を供給することができる。

また、他の構成では、前記複数の長端子は、チップイネーブル端子を含んでもよい。前記電源端子の先端は、前記第１データ入出力端子の先端、前記チップイネーブル端子の先端、および前記クロック端子の先端よりも前記カートリッジの先端の近くに位置してもよい。

上記構成によれば、例えば、第１領域が下側、第２領域が上側になるようにカートリッジを見た場合（すなわち、カートリッジの先端が下、カートリッジの後端が上になるようにカートリッジを見た場合）に、電源端子の下端は、下側の領域に配置されたデータ入出力端子の下端、チップイネーブル端子の下端、およびクロック端子の下端よりも下方に位置する。このため、カートリッジをゲーム装置のカートリッジ挿入口に挿入する際に、電源端子を、クロック端子、チップイネーブル端子、データ入出力端子よりも先にゲーム装置側の端子と接触させることができる。したがって、例えば、ゲーム装置からカートリッジ内のメモリ制御回路に電源が供給される場合は、クロック端子、チップイネーブル端子およびデータ入出力端子がゲーム装置側の端子と接触する前に当該メモリ制御回路に電源を供給することができる。

また、他の構成では、前記カートリッジが前記ゲーム装置のカートリッジ挿入口に挿入される際に、前記第１領域に配置された端子および前記複数の長端子は、異なる順番で前記ゲーム装置の端子と接触してもよい。

上記構成によれば、カートリッジをゲーム装置のカートリッジ挿入口に挿抜する際に、異なる順番で各端子をゲーム装置側の端子と接触させることができる。

また、他の構成では、前記カートリッジが前記ゲーム装置のカートリッジ挿入口に挿入される際に、前記第１領域に配置された端子および前記複数の長端子のうち最初に前記ゲーム装置の端子と接触する端子は、グランド端子であってもよい。

上記構成によれば、カートリッジをゲーム装置のカートリッジ挿入口に挿入する際に、最初にグランド端子をゲーム装置のグランド端子に接触させることができる。

また、他の構成では、前記複数の長端子は、前記ゲーム装置が前記カートリッジを検出するための検出端子を含んでもよい。前記ゲーム装置の検出端子と前記カートリッジの検出端子とが接触した場合に前記ゲーム装置によって前記カートリッジが検出される。前記カートリッジが前記ゲーム装置のカートリッジ挿入口に挿入される際に、前記カートリッジの検出端子は、前記第１領域に配置された端子および前記複数の長端子のうち最後に前記ゲーム装置の前記検出端子と接触してもよい。

上記構成によれば、カートリッジをゲーム装置のカートリッジ挿入口に挿入する際に、カートリッジ側の検出端子がゲーム装置の検出端子に最後に接触する。このため、カートリッジ側の全ての端子がゲーム装置の端子と接触してから、ゲーム装置にカートリッジを検出させることができ、全ての端子が確実に接続されてから、ゲーム装置とカートリッジとの間のデータ通信を開始することができる。

また、他の構成では、前記カートリッジの検出端子は、グランド端子を兼ねてもよい。

上記構成によれば、検出端子とグランド端子とを兼用することができ、端子の数を減らすことができる。

また、他の構成では、前記カートリッジが前記ゲーム装置のカートリッジ挿入口に挿入される際に、前記電源端子は、前記クロック端子および前記第１データ入出力端子よりも前に前記ゲーム装置の電源端子と接触してもよい。

上記構成によれば、電源端子は、クロック端子および第１領域に配置されたデータ入出力端子よりも先にゲーム装置側の端子と接触する。このため、例えば、ゲーム装置からカートリッジ内のメモリ制御回路に電源が供給される場合は、クロック端子および第１領域に配置されたデータ入出力端子がゲーム装置側の端子と接触する前に当該メモリ制御回路に電源を供給することができる。

また、他の構成では、前記複数の長端子は、チップイネーブル端子を含んでもよい。前記カートリッジが前記ゲーム装置のカートリッジ挿入口に挿入される際に、前記第１データ入出力端子、前記チップイネーブル端子、および前記クロック端子は、前記電源端子が前記ゲーム装置の電源端子と接触した後に、前記ゲーム装置の端子と接触してもよい。

上記構成によれば、クロック端子、データ入出力端子、チップイネーブル端子は、電源端子よりも後にゲーム装置側の端子と接触する。このため、例えば、ゲーム装置からカートリッジ内のメモリ制御回路に電源が供給される場合は、クロック端子、データ入出力端子、チップイネーブル端子がゲーム装置側の端子と接触する前に当該メモリ制御回路に電源を供給することができる。

また、他の構成では、前記複数の長端子は、前記ゲーム装置が前記カートリッジを検出するための端子であって、前記ゲーム装置の前記カートリッジ挿入口内に設けられた前記第１方向に並んだ２つの端子を短絡するための検出端子を含んでもよい。

上記構成によれば、ゲーム装置に設けられた第１方向に並んだ２つの端子を短絡することで、ゲーム装置がカートリッジを検出することができる。

また、他の構成では、前記ゲーム装置の前記カートリッジ挿入口内に設けられた前記第１方向に並んだ２つの端子は、前記カートリッジ挿入口側の端子と奥側の検出端子であってもよい。前記カートリッジの検出端子は、前記カートリッジが前記ゲーム装置の前記カートリッジ挿入口に挿入される際に、前記第１領域に配置された端子および前記複数の長端子のうち最後に前記ゲーム装置の前記検出端子と接触してもよい。

上記構成によれば、カートリッジ側の検出端子は、ゲーム装置側の検出端子と最後に接触する。このため、全ての端子が確実に接続されてから、ゲーム装置とカートリッジとの間のデータ通信を開始することができる。

また、他の構成では、前記カートリッジの検出端子は、グランド端子を兼ねてもよい。

上記構成によれば、検出端子とグランド端子とを兼用することができ、端子の数を減らすことができる。

また、他の構成では、前記カートリッジは、前記複数の端子間に位置する少なくとも１つのセパレータを備えてもよい。

上記構成によれば、端子間にセパレータを設けることができる。

また、他の構成では、前記少なくとも１つのセパレータは、前記複数の端子の少なくとも何れかに接続された導線を覆うように設けられてもよい。

また、他の構成では、前記少なくとも１つのセパレータは、前記導線を覆い隠すように設けられてもよい。

上記構成によれば、セパレータによって導線を保護することができる。

また、他の構成では、前記導線は、前記第１領域に配置された端子に接続され、前記カートリッジの先端から後端に向かう方向に伸びるように形成されてもよい。

上記構成によれば、低コストで配線することができるとともに、配線をセパレータによって保護することができる。

また、他の構成では、前記セパレータは複数設けられ、前記複数のセパレータのうちの少なくとも１つは、２本の導線を覆うように設けられてもよい。

上記構成によれば、２つの端子の配線をセパレータで保護することができる。

また、他の構成では、前記導線は、前記端子の前記第２方向の側面から、前記第１方向および前記第２方向とは異なる第３方向に向かって伸びるように形成されてもよい。

上記構成によれば、導線を端子の側面から斜めに伸びるように形成することができ、導線を途中で直角に曲げる場合よりもインピーダンスの変化を小さくすることができ、ノイズの発生を抑えることができる。

また、他の構成では、前記カートリッジを正面から見た場合に前記セパレータによって前記端子配置領域は複数の領域に分けられ、それぞれの領域には複数の前記端子が配置されてもよい。

上記構成によれば、例えば、セパレータによってユーザの指が複数の領域のそれぞれに配置された端子に触れないようにすることができる。

また、他の構成では、前記セパレータは前記カートリッジのハウジングの一部であってもよい。

上記構成によれば、低コストでセパレータを形成することができる。

また、他の構成では、前記カートリッジは、データを記憶する記憶媒体を挿入するための挿入口を備えてもよい。

上記構成によれば、カートリッジに外部の記憶媒体を着脱可能に挿入することができ、ゲーム装置が当該外部の記憶媒体からデータを読み取ったり、ゲーム装置が当該外部の記憶媒体にデータを書き込んだりすることができる。例えば、カートリッジに着脱可能に挿入される外部の記憶媒体としては、汎用の記憶媒体が用いられてもよい。

また、本発明の他の一例は、先端および後端を有し、前記先端側からゲーム装置のカートリッジ挿入口に挿入することによって当該ゲーム装置と接続可能なカートリッジである。前記カートリッジは、前記カートリッジ挿入口内に設けられた前記ゲーム装置の端子と電気的に接続される複数の端子を備える。前記カートリッジが前記カートリッジ挿入口に挿抜される方向を第１方向とした場合、前記複数の端子は、前記第１方向に並ぶ第２データ入出力端子及び第１データ入出力端子を含む。前記第１データ入出力端子は、前記第２データ入出力端子よりも前記カートリッジの先端の近くに配置される。前記ゲーム装置の前記カートリッジ挿入口内には、第１端子および第２端子が設けられる。前記カートリッジが前記カートリッジ挿入口に挿入されて前記ゲーム装置と接続された場合、前記第１データ入出力端子は前記ゲーム装置の前記第１端子と接続され、前記第２データ入出力端子は前記ゲーム装置の前記第２端子と接続される。前記カートリッジが前記カートリッジ挿入口に挿入される過程で前記ゲーム装置の前記第２端子が前記第１データ入出力端子に接触するように、前記第１データ入出力端子が配置される。

上記構成によれば、カートリッジはその先端からカートリッジ挿入口に挿入される。第２データ入出力端子と第１データ入出力端子とは第１方向に並んで配置され、第１データ入出力端子は、第２データ入出力端子よりもカートリッジの先端の近くに配置される。カートリッジがゲーム装置のカートリッジ挿入口に挿入される過程では、ゲーム装置の第２端子がカートリッジの第１データ入出力端子と接触し、さらにカートリッジが奥に挿入されると、ゲーム装置の第２端子が第２データ入出力端子と接触するようになる。すなわち、第１データ入出力端子と第２データ入出力端子とは第２方向に実質的にずれていない。このため、カートリッジの第２方向における長さを短くすることができる。

また、他の構成では、前記第１データ入出力端子及び前記第２データ入出力端子は、前記第２データ入出力端子を前記第１データ入出力端子の位置まで前記第１方向に移動させた場合に当該２つの端子が少なくとも一部において重なるように配置されてもよい。

上記構成によれば、第１データ入出力端子および第２データ入出力端子は実質的に第２方向にずれていない。このため、カートリッジの第２方向における長さを短くすることができる。

また、他の構成では、前記第１方向と垂直な方向を第２方向とした場合、前記第１データ入出力端子及び前記第２データ入出力端子の前記第２方向の隣には、チップイネーブル端子又は電源端子が設けられてもよい。

上記構成によれば、電圧の変化の頻度が高いデータ入出力端子の第２方向の隣に、電圧の変化の頻度が低いチップイネーブル端子又は電源端子が配置されるため、データ入出力端子はノイズの影響を受け難い。また、隣にチップイネーブル端子又は電源端子が配置されるため、データ入出力端子が周囲に及ぼす影響を低減することができる。

また、本発明の他の一例は、先端および後端を有し、前記先端側からゲーム装置のカートリッジ挿入口に挿入することによって当該ゲーム装置と接続可能なカートリッジである。前記カートリッジは、前記カートリッジ挿入口内に設けられた前記ゲーム装置の端子と電気的に接続される複数の端子を備える。前記複数の端子は、前記ゲーム装置からのクロック信号を入力するためのクロック端子と前記ゲーム装置にストローブ信号を出力するためのストローブ端子とを含む。前記カートリッジが前記カートリッジ挿入口に挿抜される方向を第１方向とした場合、前記ストローブ端子および前記クロック端子は、前記第１方向に並んで配置される。前記クロック端子は、前記ストローブ端子よりも前記カートリッジの先端の近くに配置される。

上記構成によれば、カートリッジはその先端からカートリッジ挿入口に挿入される。ストローブ端子（出力端子）とクロック端子（入力端子）とが第１方向に並んで配置され、クロック端子は、ストローブ端子よりもカートリッジの先端近くに配置される。このため、例えば、カートリッジをゲーム装置から抜く際に、カートリッジ側の出力端子（カートリッジ側のストローブ端子）とゲーム装置側の出力端子（ゲーム装置側のクロック端子）とが接触することはなく、より安全にカートリッジをゲーム装置から抜き取ることができる。

また、他の構成では、前記クロック端子およびストローブ端子は、前記ストローブ端子を前記第１方向に前記クロック端子の位置まで移動させた場合に当該２つの端子が少なくとも一部において重なるように配置されてもよい。

上記構成によれば、クロック端子およびストローブ端子は第２方向に実質的にずれていない。このため、カートリッジの第２方向における長さを短くすることができる。

また、他の構成では、前記ゲーム装置は、前記第１方向に並んだストローブ端子およびクロック端子を含む。前記カートリッジが前記カートリッジ挿入口に挿入されて前記ゲーム装置と接続された場合、前記カートリッジのストローブ端子は前記ゲーム装置のストローブ端子と接続され、前記カートリッジのクロック端子は前記ゲーム装置のクロック端子と接続される。前記カートリッジが前記カートリッジ挿入口に挿入される過程で前記ゲーム装置の前記ストローブ端子が前記カートリッジのクロック端子に接触するように、前記クロック端子が配置されてもよい。

上記構成によれば、カートリッジをゲーム装置のカートリッジ挿入口に挿入する過程で、ゲーム装置側のストローブ端子が通過する経路上にカートリッジ側のクロック端子がある。すなわち、クロック端子およびストローブ端子は第２方向に実質的にずれていないため、カートリッジの第２方向における長さを短くすることができる。

また、他の構成では、前記第１方向と垂直な方向を第２方向とした場合、前記クロック端子および前記ストローブ端子の前記第２方向の隣には、グランド端子が設けられてもよい。

上記構成によれば、クロック端子およびストローブ端子の隣にグランド端子を配置することにより、クロック端子およびストローブ端子はノイズの影響を受け難い。また、クロック端子およびストローブ端子が周囲に与える影響を低減することができる。

また、本発明の他の一例は、先端および後端を有し、前記先端側からゲーム装置のカートリッジ挿入口に挿入することによって当該ゲーム装置と接続可能なカートリッジである。前記カートリッジは、前記カートリッジ挿入口内に設けられた前記ゲーム装置の端子と電気的に接続される複数の端子を備える。前記カートリッジが前記カートリッジ挿入口に挿抜される方向を第１方向とし当該第１方向に垂直な方向を第２方向とした場合、前記カートリッジの前記複数の端子は、少なくとも４つの短端子と前記第１方向の長さが前記短端子よりも長い長端子とを含む。前記４つの短端子は、前記第１方向に並ぶ２つの短端子からなる第１組の短端子と、当該第１組の短端子とは前記第２方向における位置が異なる、前記第１方向に並ぶ２つの短端子からなる第２組の短端子と、を構成する。前記長端子は、前記第１組の短端子と前記第２組の短端子との間に配置される。前記４つの短端子を前記第２方向に前記長端子の位置まで移動させた場合に、移動後の前記４つの短端子のそれぞれは、少なくともその一部において前記長端子と重なる。前記長端子は電源端子又はチップイネーブル端子であり、前記短端子は、前記長端子よりも電圧の変化の頻度が高い端子である。

上記構成によれば、第１方向に並ぶ２つの短端子からなる組が少なくとも２組設けられ、２組の短端子の間には長端子が設けられる。短端子は電圧の変化の頻度が高い端子であり、長端子は電圧の変化の低い電源端子又はチップイネーブル端子である。これにより、例えば、長端子の第２方向の隣にある短端子にノイズが入ることを防止することができる。また、隣に設けられた長端子によって２つの短端子が周囲に及ぼす影響を低減することができる。

また、他の構成では、前記４つの短端子は、データ入出力端子であり、前記長端子は電源端子であってもよい。

上記構成によれば、データ入出力端子の隣に電圧の変化の頻度が低い電源端子が設けられるため、データ入出力端子は電源端子からのノイズの影響を受け難い。また、隣に設けられた電源端子によって、データ入出力端子が周囲に及ぼす影響を低減することができる。

また、他の構成では、前記第１組の短端子は、前記第１方向に並ぶクロック端子及びストローブ端子であってもよい。前記第２組の短端子は、前記第１方向に並ぶ２つのデータ入出力端子であってもよい。前記長端子はチップイネーブル端子であってもよい。

上記構成によれば、クロック端子及びストローブ端子の隣に電圧の変化の頻度が低いチップイネーブル端子が設けられるため、クロック端子及びストローブ端子はチップイネーブル端子からのノイズの影響を受け難い。また、チップイネーブル端子によって、例えば２つのデータ入出力端子が周囲に及ぼす影響を低減することができる。

また、他の構成では、前記クロック端子は、前記ストローブ端子よりも前記カートリッジの先端の近くに配置されてもよい。

上記構成によれば、クロック端子（入力端子）とストローブ端子（出力端子）とが第１方向に並んで配置され、クロック端子はカートリッジ挿入口に最初に挿入される側に配置される。このため、例えば、カートリッジをゲーム装置から抜く際に、カートリッジ側の出力端子（カートリッジ側のストローブ端子）とゲーム装置側の出力端子（ゲーム装置側のクロック端子）とが接触することはなく、より安全にカートリッジをゲーム装置から抜き取ることができる。

また、本発明の他の一例は、ゲーム装置のカートリッジ挿入口に挿入することによって当該ゲーム装置と接続可能なカートリッジである。前記ゲーム装置と電気的に接続可能な少なくとも１つの第１端子と、前記ゲーム装置と電気的に接続可能な少なくとも１つの第２端子と、を備える。前記第１端子は、電源端子を含む。前記第２端子は、データ入出力端子を含む。前記第１端子及び前記第２端子は所定方向に交互に並んで配置される。

上記構成によれば、第１端子としての電源端子と、第２端子としてのデータ入出力端子とが所定方向に交互に並んで配置される。このため、例えばデータ入出力端子が所定方向に並んで配置される場合よりも、データ入出力端子はノイズの影響を受け難い。また、データ入出力端子が周囲に及ぼす影響を低減することができる。

また、他の構成では、前記第２端子は、複数のデータ入出力端子を含んでもよい。前記第１端子及び前記複数のデータ入出力端子は所定方向に交互に並んで配置されてもよい。

また、他の構成では、前記第１端子は、複数の電源端子を含んでもよい。前記複数の電源端子及び前記複数のデータ入出力端子は所定方向に交互に並んで配置されてもよい。

また、他の構成では、前記第１端子はチップイネーブル端子を含んでもよい。前記第２端子はクロック端子又はストローブ端子を含んでもよい。前記第１端子及び前記第２端子は所定方向に交互に並んで配置されてもよい。

上記構成によれば、第１端子（電源端子、チップイネーブル端子）と、第２端子（データ入出力端子、クロック端子、ストローブ端子）とが交互に並んで配置されるため、第２端子はノイズの影響を受け難い。また、第２端子が周囲に及ぼす影響を低減することができる。

また、他の構成では、前記第１端子はグランド端子を含んでもよい。前記第１端子及び前記第２端子は所定方向に交互に並んで配置されてもよい。

上記構成によれば、第１端子（電源端子、チップイネーブル端子、グランド端子）と、第２端子（データ入出力端子、クロック端子、ストローブ端子）とが交互に並んで配置されるため、第２端子はノイズの影響を受け難い。また、第２端子が周囲に及ぼす影響を低減することができる。

また、他の構成では、前記第２端子は、前記所定方向と垂直な第１方向に並んで配置されたストローブ端子およびクロック端子を含んでもよい。前記第１方向は、ユーザが前記カートリッジを前記カートリッジ挿入口に挿入する方向であり、前記クロック端子は、前記カートリッジが前記カートリッジ挿入口に挿入される際に、前記カートリッジが前記カートリッジ挿入口に最初に挿入される側に配置されてもよい。

上記構成によれば、第２端子（データ入出力端子、クロック端子、ストローブ端子）はノイズの影響を受け難い。また、第２端子が周囲に及ぼす影響を低減することができる。また、クロック端子（入力端子）とストローブ端子（出力端子）とが第１方向に並んで配置され、クロック端子はカートリッジ挿入口に最初に挿入される側に配置される。このため、例えば、カートリッジをゲーム装置から抜く際に、カートリッジ側の出力端子（カートリッジ側のストローブ端子）とゲーム装置側の出力端子（ゲーム装置側のクロック端子）とが接触することはなく、より安全にカートリッジをゲーム装置から抜き取ることができる。

また、他の構成では、前記所定方向における一方端部にはリセット端子が配置されてもよい。前記第１端子は、グランド端子、チップイネーブル端子、第１電源端子、および第２電源端子を含んでもよい。前記第２端子は、ストローブ端子、および複数のデータ入出力端子を含んでもよい。前記第１端子及び前記第２端子は前記所定方向における他方端部から前記一方端部に向かって交互に並んで配置されてもよい。前記他方端部から前記一方端部に向かって交互に配置された前記第２端子のさらに前記一方端部側の隣には、データ入出力端子がさらに配置され、当該データ入出力端子の前記一方端部側には前記リセット端子が配置されてもよい。

上記構成によれば、第１端子と第２端子とが他方端部から一方端部に向かって交互に並び、さらにその隣には、データ入出力端子が配置され、さらに一方端部側にはリセット端子が設けられる。リセット端子が一方端部に設けられるため、リセット端子に不要な信号が入り難くすることができる。

また、他の構成では、前記他方端部から前記一方端部に向かって交互に配置された前記第２端子のさらに前記一方端部側の隣に配置されるデータ入出力端子と前記リセット端子との間には、グランド端子が配置されてもよい。

また、本発明の他の一例では、ゲーム装置のカートリッジ挿入口に挿入することによって当該ゲーム装置と接続可能なカートリッジである。前記ゲーム装置と電気的に接続可能な複数の第１端子と、前記ゲーム装置と電気的に接続可能な複数の第２端子と、を備える。前記複数の第１端子は、少なくとも１つの電源端子と、少なくとも１つのグランド端子とを含む。前記複数の第２端子は、少なくとも１つのデータ入出力端子と、クロック端子と、ストローブ端子とを含む。前記第１端子と前記第２端子とを含む端子密集領域が複数設けられる。前記複数の端子密集領域は所定方向に並んで配置される。前記端子密集領域間の前記所定方向の距離は、各端子密集領域内の前記第１端子と前記第２端子との前記所定方向における距離よりも長い。

上記構成によれば、第１端子と、第２端子とを含む端子密集領域が複数配置される。第１端子は、電源端子又はグランド端子であり、データ入出力端子、クロック端子、又はストローブ端子である。このような第１端子と第２端子とが近接しているため、第２端子はノイズの影響を受け難く、第２端子が周囲に及ぼす影響を低減することができる。また、端子密集領域間には間隙が設けられるため、端子密集領域間で影響を与え難くすることができる。

また、他の構成では、前記端子密集領域間には、前記第１端子又は前記第２端子と接続された導線が設けられてもよい。

上記構成によれば、端子密集領域間の間隙に導線を配置することができる。

また、他の構成では、前記カートリッジは、前記端子密集領域間に位置する少なくとも１つのセパレータを備えてもよい。

上記構成によれば、セパレータによって端子密集領域間の間隙を覆うことができ、例えば、ユーザの指が端子に触れ難くすることができる。また、端子密集領域間の間隙に導線が配置される場合は、当該導線をセパレータによって保護することができる。

また、他の構成では、前記複数の端子密集領域は、隣り合う第１の端子密集領域と第２の端子密集領域とを含んでもよい。前記第１の端子密集領域内のデータ入出力端子と、前記第２の端子密集領域内のデータ入出力端子は、隣り合ってもよい。

上記構成によれば、第１の端子密集領域内のデータ入出力端子と、第２の端子密集領域内のデータ入出力端子とが隣り合っていても、その間には間隙が設けられるため、これらのデータ入出力端子の間で互いに影響を及ぼし難くすることができる。

また、他の構成では、前記第１の端子密集領域と前記第２の端子密集領域との間には、前記第１の端子密集領域内の前記データ入出力端子からの導線と前記第２の端子密集領域内の前記データ入出力端子からの導線とが設けられてもよい。

上記構成によれば、第１の端子密集領域と第２の端子密集領域との間の間隙に、各端子密集領域内のデータ入出力端子の導線を配置することで、間隙の数を減らすことができ、カートリッジの幅を狭くすることができる。

また、本発明の他の一例は、ゲーム装置のカートリッジ挿入口に挿入することによって当該ゲーム装置と接続可能なカートリッジである。前記カートリッジには、前記カートリッジ挿入口内に設けられた前記ゲーム装置の端子と電気的に接続される複数の端子が配置された端子配置領域が設けられる。ユーザが前記カートリッジを前記カートリッジ挿入口に挿入する方向を第１方向とし当該第１方向と垂直な方向を第２方向とした場合、前記端子配置領域の一部の領域において、前記第１方向に１つだけ配置された第１端子と前記第１方向に２つ並んで配置された第２端子とが、前記第２方向に交互に配置される。

上記構成によれば、１本の端子と第１方向に並んだ２本の端子とが、端子配置領域の一部の領域において第２方向に交互に配置される。第１方向に２本の端子を並べることにより、第２方向の長さを短くすることができる。

また、他の構成では、前記第１端子は、電源端子、グランド端子、チップイネーブル端子の何れかであり、前記第２端子は、データ入出力端子、ストローブ端子、クロック端子の何れかであってもよい。

上記構成によれば、電圧の変化の頻度が低い第１端子（電源端子、グランド端子、チップイネーブル端子）と、電圧の変化の頻度が高い第２端子（データ入出力端子、ストローブ端子、クロック端子）とを交互に並べることで、第２端子（データ入出力端子、クロック端子、ストローブ端子）に対するノイズを低減することができる。また、第２端子が周囲に及ぼす影響を低減することができる。

また、他の構成では、前記端子配置領域の一部の領域において、前記第１端子および前記第２端子により構成される端子群が、前記第２方向に４つ設けられてもよい。

また、他の構成では、前記第２方向は、前記端子配置領域の一方端から他方端に向かう方向であり、前記端子配置領域の一部の領域には、前記一方端から他方端に向かって順に、前記第１端子、前記第２端子、前記第１端子、前記第２端子、前記第１端子、前記第２端子、前記第１端子、前記第２端子が配置されてもよい。前記端子配置領域の一部の領域における最も他方端側に位置する前記第２端子のさらに前記他方端側には、前記一方端から他方端に向かって順に、前記第２端子、前記第１端子、前記第１端子が配置されてもよい。

本発明によれば、例えばカートリッジの幅を短くすることができる。

カートリッジ１の表面から見た外観斜視図 カートリッジ１の裏面から見た外観斜視図 カートリッジ１の裏面の外観図 カートリッジ１の内部構成を示すブロック図 カートリッジ１が情報処理装置５０に接続される様子を示す図 カートリッジ１に設けられた端子Ｔ１〜Ｔ１６の詳細を示す図 カートリッジ１の各端子の用途を説明するための図 端子Ｔ１、Ｔ２、Ｔ３を抜き出した図であり、各端子の配置を説明するための図 端子Ｔ１が、端子Ｔ２の上下方向の一部においてその横方向の隣に存在し、かつ、端子Ｔ３の上下方向の一部においてその横方向の隣に存在する場合の一例を示す図 端子Ｔ１が、端子Ｔ２の上下方向の全部にわたってその横方向の隣に存在し、かつ、端子Ｔ３の上下方向の全部にわたってその横方向の隣に存在する場合の一例を示す図 端子Ｔ１が、端子Ｔ２の上下方向の全部にわたってその横方向の隣に存在し、かつ、端子Ｔ３の上下方向の全部にわたってその横方向の隣に存在しない場合の一例を示す図 端子Ｔ１が、端子Ｔ２の上下方向の全部にわたってその横方向の隣に存在せず、かつ、端子Ｔ３の上下方向の全部にわたってその横方向の隣に存在しない場合の一例を示す図 カートリッジ１が情報処理装置５０に接続されてからデータ通信が行われるまでの各端子の電圧の状態の一例を示す図 端子の間隔および各端子の下端の位置を説明するための図 情報処理装置５０（本体）側のピンの配置を示す図 本体側のカートリッジ収納部５１にカートリッジ１を収納したときの本体側のピンとカートリッジ１側の端子との接続状態を示す図 カートリッジ１を情報処理装置５０のカートリッジ挿入口に挿入した場合に、カートリッジ１の端子が最初に本体側のピンと接触する様子を示した図 カートリッジ１が図１３の状態からさらに奥に（下方に）挿入されたときの各端子の状態を示す図 カートリッジ１が図１４の状態からさらに奥に（下方に）挿入されたときの各端子の状態を示す図 カートリッジ１が図１５の状態からさらに奥に（下方に）挿入されたときの各端子の状態を示す図 カートリッジ１が図１６の状態からさらに奥に（下方に）挿入されたときの各端子の状態を示す図 カートリッジ１が図１７の状態からさらに奥に（下方に）挿入されたときの各端子の状態を示す図 カートリッジ１の基板１２上に形成された導線を示す図 基板１２をハウジング１１に収納したときのカートリッジ１の一部を拡大した図 他の実施形態における端子の形状の一例を示す図 他の実施形態における端子の形状の一例を示す図 他の実施形態における端子の形状の一例を示す図 他の実施形態における端子の形状の一例を示す図 他の実施形態における端子の形状の一例を示す図 他の実施形態における端子の形状の一例を示す図 他の実施形態における端子の形状の一例を示す図 他の実施形態における端子の形状の一例を示す図 他の実施形態における端子の形状の一例を示す図 他の実施形態における端子の形状の一例を示す図 他の実施形態における端子の形状の一例を示す図 不揮発性メモリ１３がカートリッジ１に着脱可能に接続される構成の例を示す図 不揮発性メモリ１３がカートリッジ１に着脱可能に接続される構成の例を示す図

以下、図面を参照して、一実施形態に係るカートリッジ（例えば、メモリカード）について説明する。図１Ａ及び図１Ｂは、本実施形態のカートリッジ１の外観斜視図である。図１Ａはカートリッジ１の表面から見た外観斜視図であり、図１Ｂはカートリッジ１の裏面から見た外観斜視図である。図２は、カートリッジ１の裏面の外観図である。図３は、カートリッジ１の内部構成を示すブロック図である。

図１Ａ、図１Ｂおよび図２に示すように、カートリッジ１は、樹脂等で形成されたハウジング１１内に基板１２を収納して構成される。カートリッジ１は、例えば、縦が約３１．１ｍｍ、横が約２１．４ｍｍ、厚さが約３．４ｍｍで形成される。なお、カートリッジ１のサイズは単なる一例でありこれに限られない。カートリッジ１は、先端および後端を有し、カートリッジ１の裏面における先端側の領域では、基板１２の一部がハウジング１１から露出され、当該露出された部分には複数の外部接続端子Ｔ１〜Ｔ１６が設けられる。ハウジング１１は４本のセパレータ１１ａを有し、当該セパレータ１１ａによって複数の外部接続端子Ｔ１〜Ｔ１６が配置された端子配置領域が５つに分けられる。４本のセパレータ１１ａは、ハウジング１１の一部として形成される。ここで、本明細書では、カートリッジ１の先端は、図２におけるカートリッジ１の下端を意味するものとし、各端子Ｔ１〜Ｔ１６の先端は、各端子の、カートリッジ１の先端（図２の下端）に近い方の端部を意味するものとする。

図３に示すように、基板１２には、データ（例えば、プログラム、画像データ、音声データ等）を記憶するための不揮発性メモリ１３と、メモリ制御部１４と、外部接続端子Ｔ１〜Ｔ１６とが実装されている。不揮発性メモリ１３は、読み取り専用のメモリであってもよいし、読み書き可能なメモリであってもよい。例えば、不揮発性メモリ１３としてフラッシュメモリが用いられてもよい。メモリ制御部１４は、不揮発性メモリ１３に記憶されたデータの読み取りや書き込み等の制御を行う。例えば、メモリ制御部１４は、情報処理装置からのコマンドに基づいて、不揮発性メモリ１３からデータを読み取り、当該データを情報処理装置に出力する。また、不揮発性メモリ１３が書き込み可能なメモリである場合は、メモリ制御部１４は、情報処理装置から出力されたデータを不揮発性メモリ１３に書き込むための制御を行う。また、メモリ制御部１４は、データの暗号化・復号化の機能を有してもよい。例えば、メモリ制御部１４は、不揮発性メモリ１３にデータを書き込む場合、データを暗号化して、暗号化したデータを不揮発性メモリ１３に書き込んでもよい。また、メモリ制御部１４は、不揮発性メモリ１３からデータを読み取る場合、暗号化されたデータを不揮発性メモリ１３から取得して復号化し、復号化したデータを情報処理装置に出力してもよい。

カートリッジ１は、所定の情報処理装置に着脱自在に接続される。図４は、カートリッジ１が情報処理装置５０に装着される様子を示す図である。

情報処理装置５０は、様々なアプリケーションを実行することが可能な装置であり、例えば携帯型のゲーム装置であってもよいし、据置型のゲーム装置であってもよい。なお、情報処理装置５０は、ゲーム専用の装置に限らず、他の任意のアプリケーションを実行可能な装置であってもよい。情報処理装置５０は、ゲームアプリケーションを実行可能であるとともに、他のアプリケーションを実行可能であってもよい。また、情報処理装置５０は、ゲームアプリケーションを実行するものではなく、他のアプリケーションを実行可能な装置であってもよい。例えば、情報処理装置５０は、携帯電話、スマートフォン、タブレット端末等であってもよい。情報処理装置５０は、例えば、図示しないＣＰＵと、ＲＡＭと、記憶装置（例えば不揮発性メモリや磁気ディスク等）と、表示装置と、入力ボタンと、タッチパネルと、通信装置とを備える。

情報処理装置５０は、図４に示すように、カートリッジ１を収納するためのカートリッジ収納部５１を備える。例えば、情報処理装置５０の上面には、カートリッジ１を挿入するためのカートリッジ挿入口が設けられ、当該カートリッジ挿入口からカートリッジ１が挿入されることにより、カートリッジ１がカートリッジ収納部５１に収納される。カートリッジ１は、端子Ｔ１〜Ｔ１６が配置された側から情報処理装置５０のカートリッジ挿入口に挿入される。すなわち、カートリッジ１は、その先端からカートリッジ挿入口に挿入される。ユーザは、端子Ｔ１〜Ｔ１６が配置された側を下にして図４の上から下に向かってカートリッジ１を情報処理装置５０のカートリッジ挿入口に挿入する。

情報処理装置５０は、カートリッジ１の不揮発性メモリ１３に記憶された所定のアプリケーションプログラム（例えば、ゲームプログラム）を読み取って実行することが可能である。所定のアプリケーションプログラムとしては、例えば、ゲームアプリケーション、動画や静止画を表示・撮影するためのアプリケーション、文書を作成・編集するためのアプリケーション、Ｗｅｂを閲覧するためのアプリケーション、Ｅメールを閲覧・送受信するためのアプリケーション等を実行するためのプログラム等であってもよい。

図４に示すように、情報処理装置５０（以下、「本体」ということがある）のカートリッジ収納部５１には、カートリッジ１の外部接続端子Ｔ１〜Ｔ１６と電気的に接続される本体側の端子Ｐ０〜Ｐ１６が設けられる。以下では、カートリッジ１側の外部接続端子Ｔ１〜Ｔ１６を「端子」と呼び、本体側の端子Ｐ０〜Ｐ１６を「ピン」と呼ぶことにする。

次に、カートリッジ１の外部接続端子Ｔ１〜Ｔ１６の詳細について説明する。図５は、カートリッジ１に設けられた端子Ｔ１〜Ｔ１６の詳細を示す図である。図６は、カートリッジ１の各端子の用途を説明するための図である。

図５は、基板１２の一部を拡大した図である。図５では、ハウジング１１のセパレータ１１ａや各端子Ｔ１〜Ｔ１６からの導線等は示されていない。ここで、図５の下方には情報処理装置５０のカートリッジ挿入口があり、ユーザがカートリッジ１をカートリッジ挿入口に挿入する際には、図５の上から下に向かう方向（挿入方向）に挿入するものとする。すなわち、図５におけるカートリッジ１の下端が、カートリッジ１の先端である。以下では、カートリッジ１を情報処理装置５０のカートリッジ挿入口に挿抜する方向を上下方向として、基板１２上に配置された各外部接続端子（以下では、単に「端子」という）の位置関係を説明する。

図５に示すように、基板１２には、１６個の端子Ｔ１〜Ｔ１６が配置された端子配置領域Ａ（破線で囲まれた領域）が設けられる。端子配置領域Ａは、下側領域（「第１領域」ともいう）と、当該下側領域の上方に位置する上側領域（「第２領域」ともいう）とに分けられる。下側領域は、端子配置領域Ａをカートリッジ１の挿抜方向に２つに分けた場合（例えば、図５に示す上下に並ぶ２つの短い端子の間隙の中間を通る破線で端子配置領域Ａを分けた場合）に、最初にカートリッジ挿入口に挿入される側の領域であり、カートリッジ１の先端側の領域である。

端子配置領域Ａには、複数の端子を含む端子群（「端子密集領域」ともいう）が５つ形成される。具体的には、端子配置領域Ａの最も左側には、端子群Ｂ１が設けられ、端子群Ｂ１の右側には端子群Ｂ２が設けられ、端子群Ｂ２の右側には端子群Ｂ３が設けられ、端子群Ｂ３の右側には端子群Ｂ４が設けられ、端子群Ｂ４の右側には端子群Ｂ５が設けられる。端子群Ｂ１は、上下方向に伸びた１本の長端子Ｔ１と、上下に並んだ２本の短端子（Ｔ２及びＴ３）とが右方向に並んで構成される。また、端子群Ｂ２は、上下方向に伸びた１本の長端子Ｔ４と、上下に並んだ２本の短端子（Ｔ５及びＴ６）とが右方向に並んで構成される。また、端子群Ｂ３は、上下方向に伸びた１本の長端子Ｔ７と、上下に並んだ２本の短端子（Ｔ８及びＴ９）とが右方向に並んで構成される。また、端子群Ｂ４は、上下方向に伸びた１本の長端子Ｔ１０と、上下に並んだ２本の短端子（Ｔ１１及びＴ１２）とが右方向に並んで構成される。また、端子群Ｂ５は、上下に並んだ２本の短端子（Ｔ１３及びＴ１４）と、上下方向に伸びた１本の長端子Ｔ１５と、上下方向に伸びた１本の長端子Ｔ１６とが右方向に並んで構成される。以下、各端子について具体的に説明する。

端子配置領域Ａの左端には、端子Ｔ１が設けられる。端子Ｔ１は、端子配置領域Ａにおける上側領域と下側領域とを跨ぐようにして形成され、上下方向に伸びるように形成される。

端子Ｔ１は、図６に示すように、グランド端子である。端子Ｔ１は、情報処理装置５０のグランドピンと接続されることでグランドされる。また、端子Ｔ１は、情報処理装置５０がカートリッジ１を検出するための検出端子も兼ねる。なお、グランド端子と検出端子とを兼ねる端子Ｔ１を、図では「ＧＮＤ／ＤＥＴ」と表記する。端子Ｔ１は、後述するクロック端子やストローブ端子、データ入出力端子のように高周波信号が流れる端子ではない。すなわち、端子Ｔ１は、情報処理装置５０のグランドピンに接続されている間、相対的に電圧の変化の頻度が低い端子である。例えば、端子Ｔ１は、電圧が略一定（例えば、０Ｖ）であってもよい。なお、グランド端子Ｔ１は、相対的に電圧が低い値であれば０Ｖである必要はない。

端子Ｔ１の右側近傍には、端子Ｔ２及び端子Ｔ３が設けられる。端子Ｔ２は上側領域に設けられ、端子Ｔ３は下側領域に設けられる。端子Ｔ２及び端子Ｔ３は、上下に並んで配置され、横方向の位置が一致している。すなわち、端子Ｔ２の位置から上下方向に伸びる直線上に端子Ｔ３が配置され、端子Ｔ２を端子Ｔ３の位置まで下方向に移動させた場合、移動後の端子Ｔ２と端子Ｔ３とは少なくとも一部において重なる。

端子Ｔ２は、図６に示すように、ストローブ信号を出力するための端子（ストローブ端子）である。端子Ｔ３は、クロック信号を入力するための端子（クロック端子）である。図では、ストローブ端子を「ＤＱＳ」、クロック端子を「ＣＬＫ」とそれぞれ表記する。カートリッジ１が情報処理装置５０と正常に接続されている場合（カートリッジ１の各端子が本体側の各ピンとそれぞれ電気的に接続されている場合）、情報処理装置５０からのクロック信号がクロック端子Ｔ３に入力される。また、カートリッジ１が情報処理装置５０と正常に接続されている場合、ストローブ信号がストローブ端子Ｔ２から情報処理装置５０に出力される。

クロック信号は、本体がデータ入出力端子を介してカートリッジ１からデータを受信したり、本体がデータ入出力端子を介してカートリッジ１にデータを送信したりするために用いられる信号である。クロック信号は、周期的に高電圧の状態と低電圧の状態とに変化する信号であり、高周波信号である。このクロック信号の切り替わりのタイミング（換言すれば、低電圧と高電圧とが切り替わるタイミング）におけるデータ入出力端子の電圧の状態によって、データ入出力端子にどのようなデータ（「０」か「１」）が流れているかが判定される。すなわち、クロック端子Ｔ３は、高周波信号が流れる端子であり、電圧の変化の頻度が高い端子である。

ストローブ信号は、クロック信号の補助をするための信号である。ストローブ信号は、カートリッジ１から出力される信号であってクロック信号と同様の波形を有する信号であり、クロック信号よりも遅れた信号である。本体が出力するクロック信号と、カートリッジ１の不揮発性メモリ１３から出力されカートリッジ１内の回路を通って本体に入力される信号とでは、タイミングにずれが発生する。本体側では、このずれがどの程度あるかを判定するためにストローブ信号が用いられる。ストローブ端子Ｔ２もクロック端子Ｔ３と同様に、高周波信号が流れる端子であり、電圧の変化の頻度が高い端子である。

端子Ｔ２及び端子Ｔ３の右側には、端子Ｔ４が設けられる。端子Ｔ４は、端子配置領域Ａにおける上側領域と下側領域とを跨ぐようにして形成され、上下方向に伸びるように形成される。

端子Ｔ４は、図６に示すように、チップイネーブル端子である。図では、チップイネーブル端子を「ＣＥＢ」と表記する。チップイネーブル端子は、データの入出力を行うか否かを選択するためのチップイネーブル信号を入力するための端子である。カートリッジ１と情報処理装置５０との間でデータ通信（例えば、画像データや音声データ等の入出力、コマンドの入出力）が行われない間、チップイネーブル端子Ｔ４は高電圧の状態に維持される。一方、カートリッジ１と情報処理装置５０との間でデータ通信が行われる間、チップイネーブル端子Ｔ４は低電圧の状態に維持される。すなわち、チップイネーブル端子Ｔ４は、上記クロック端子Ｔ３やストローブ端子Ｔ２、および、後述するデータ入出力端子のように高周波信号が流れる端子ではなく、電圧の変化の頻度が低い端子といえる。なお、上記とは逆に、カートリッジ１と情報処理装置５０との間でデータ通信が行われない間は、チップイネーブル端子Ｔ４は低電圧の状態に維持され、カートリッジ１と情報処理装置５０との間でデータ通信が行われる間は、チップイネーブル端子Ｔ４は高電圧の状態に維持されてもよい。

端子Ｔ４の右側近傍には、端子Ｔ５及び端子Ｔ６が設けられる。端子Ｔ５は上側領域に設けられ、端子Ｔ６は下側領域に設けられる。端子Ｔ５及び端子Ｔ６は、上下に並んで配置され、横方向の位置が一致している。すなわち、端子Ｔ５の位置から上下方向に伸びる直線上に、端子Ｔ６が配置され、端子Ｔ５を端子Ｔ６の位置まで下方向に移動させた場合、移動後の端子Ｔ５と端子Ｔ６とは少なくとも一部において重なる。

図６に示すように、端子Ｔ５及び端子Ｔ６は、データ入出力端子である。図ではデータ入出力端子を「ＩＯ」と表記する。データ入出力端子は、あるタイミングでは、カートリッジ１にデータを入力するためのデータ入力端子として機能し、別のタイミングでは、カートリッジ１からデータを出力するためのデータ出力端子として機能する。

具体的には、データ入出力端子は、データ通信が開始される前は、入力状態となっている。例えば、本体がカートリッジ１の不揮発性メモリ１３に記憶されたデータを読み取る場合、本体からデータ読み取りのためのコマンドが、データ入出力端子から入力される。このとき、データ入出力端子は入力状態となっているため、当該コマンドが入力される。当該コマンドが入力されると、メモリ制御部１４はデータ入出力端子を出力状態に切り替える。そして、メモリ制御部１４は不揮発性メモリ１３に記憶されたデータを読み出して、データ入出力端子から出力する。データの読み取りが終了すると、メモリ制御部１４は、データ入出力端子を入力状態に戻す。

データ入出力端子を介したデータ通信は、比較的高速で行われ、データやコマンドの入出力の際には、データ入出力端子に高周波信号が流れる。すなわち、データ入出力端子は、電圧の変化の頻度が高い端子といえる。

端子Ｔ５及び端子Ｔ６の右側には、端子Ｔ７が設けられる。端子Ｔ７は、端子配置領域Ａにおける上側領域と下側領域とを跨ぐようにして形成され、上下方向に伸びるように形成される。

端子Ｔ７は、メモリ制御部用の電源端子（図では「Ｖｃｃ」と表記する）である。カートリッジ１が本体と電気的に接続された場合には、本体から端子Ｔ７に電源が供給され、当該電源によってカートリッジ１のメモリ制御部１４が動作する。本体から端子Ｔ７に供給される電源の電圧は、約３．１Ｖである。この本体から端子Ｔ７に供給される電源の電圧は略一定である。すなわち、電源端子Ｔ７は、クロック端子やストローブ端子、データ入出力端子のように高周波信号が流れる端子ではなく、電圧の変化の頻度が低い端子であるといえる。

端子Ｔ７の右側近傍には、データ入出力端子としての端子Ｔ８及び端子Ｔ９が設けられる。端子Ｔ８は上側領域に設けられ、端子Ｔ９は下側領域に設けられる。端子Ｔ８及び端子Ｔ９は、上下に並んで配置される。具体的には、端子Ｔ８及び端子Ｔ９は、横方向の位置が一致している。すなわち、端子Ｔ８の位置から上下方向に伸びる直線上に、端子Ｔ９が配置され、端子Ｔ８を端子Ｔ９の位置まで下方向に移動させた場合、移動後の端子Ｔ８と端子Ｔ９とは少なくとも一部において重なる。

端子Ｔ８及び端子Ｔ９の右側には、端子Ｔ１０が設けられる。端子Ｔ１０は、端子配置領域Ａにおける上側領域と下側領域とを跨ぐようにして形成され、上下方向に伸びるように形成される。

端子Ｔ１０は、データ入出力用の電源端子（図では「Ｖｃｃｉｏ」と表記する）である。カートリッジ１が本体と電気的に接続された場合には、本体からデータ入出力用の電源が端子Ｔ１０に供給される。このデータ入出力用の電源によってデータ入出力端子に電源が供給され、当該データ入出力端子を介して本体とカートリッジ１との間でデータ通信が行われる。本体から端子Ｔ１０に供給される電源の電圧は、約１．８Ｖである。この本体から端子Ｔ１０に供給される電源の電圧は略一定である。すなわち、電源端子Ｔ１０は、クロック端子やストローブ端子、データ入出力端子のように高周波信号が流れる端子ではなく、電圧の変化の頻度が低い端子といえる。

端子Ｔ１０の右側近傍には、データ入出力端子としての端子Ｔ１１及び端子Ｔ１２が設けられる。端子Ｔ１１は上側領域に設けられ、端子Ｔ１２は下側領域に設けられる。端子Ｔ１１及び端子Ｔ１２は、上下に並んで配置される。具体的には、端子Ｔ１１及び端子Ｔ１２は、横方向の位置が一致している。すなわち、端子Ｔ１１の位置から上下方向に伸びる直線上に、端子Ｔ１２が配置され、端子Ｔ１１を端子Ｔ１２の位置まで下方向に移動させた場合、移動後の端子Ｔ１１と端子Ｔ１２とは少なくとも一部において重なる。

端子Ｔ１１及び端子Ｔ１２の右側には、データ入出力端子としての端子Ｔ１３及び端子Ｔ１４が設けられる。端子Ｔ１３は上側領域に設けられ、端子Ｔ１４は下側領域に設けられる。端子Ｔ１３及び端子Ｔ１４は、上下に並んで配置される。具体的には、端子Ｔ１３及び端子Ｔ１４は、横方向の位置が一致している。すなわち、端子Ｔ１３の位置から上下方向に伸びる直線上に、端子Ｔ１４が配置され、端子Ｔ１３を端子Ｔ１４の位置まで下方向に移動させた場合、移動後の端子Ｔ１３と端子Ｔ１４とは少なくとも一部において重なる。

ここで、８つのデータ入出力端子（端子Ｔ５、Ｔ６、Ｔ８、Ｔ９、Ｔ１１〜Ｔ１４）は、実質的に、あるタイミングでは全て入力状態であり、別のタイミングでは全て出力状態となる。すなわち、あるタイミングにおいて、８つのデータ入出力端子のうちの一部が入力状態となってデータの入力を行う一方で、別の一部が出力状態となってデータの出力を行うことはない。なお、「あるタイミングでは全て入力状態であり、別のタイミングでは全て出力状態となる」とは、８つのデータ入出力端子の入力状態又は出力状態の切り替えタイミングが完全に一致することを意味するものではなく、８つのデータ入出力端子が実質的に同じタイミングで切り替わるのであれば、各データ入出力端子の切り替えのタイミングは完全に一致しなくてもよい。

端子Ｔ１３及び端子Ｔ１４の右側近傍には、端子Ｔ１５が設けられる。端子Ｔ１５は、端子配置領域Ａにおける上側領域と下側領域とを跨ぐようにして設けられ、上下方向に伸びるように形成される。

端子Ｔ１５は、グランド端子（図では「ＧＮＤ」と表記する）である。端子Ｔ１５が本体のグランドピンと接続されることでカートリッジ１はグランドされる。端子Ｔ１５は、グランド端子であるため電圧が略一定（例えば、０Ｖ）である。すなわち、端子Ｔ１５は、クロック端子やストローブ端子、データ入出力端子のように高周波信号が流れる端子ではなく、電圧の変化の頻度が低い端子といえる。

端子Ｔ１５の右側近傍には、端子Ｔ１６が設けられる。端子Ｔ１６は、端子配置領域Ａにおける上側領域と下側領域とを跨ぐようにして設けられ、上下方向に伸びるように形成される。

端子Ｔ１６は、リセット信号を入力するためのリセット端子（図では「ＲＥＳ」と表記する）である。リセット信号がカートリッジ１に入力されると、カートリッジ１の各デバイス（メモリ制御部１４等）が初期状態に戻される。具体的には、端子Ｔ１６が低電圧となったときに、デバイスがリセットされる。そして、本体側がカートリッジ１を検知してから所定時間が経過すると、本体が端子Ｔ１６を高電圧の状態にして、リセットが解除された状態となる。この状態になると、本体とカートリッジ１との間でデータ通信が可能となる。基本的に、本体とカートリッジ１とが電気的に接続された後は、端子Ｔ１６は、高電圧の状態（リセットが解除された状態）に維持される。このため、リセット端子Ｔ１６は、クロック端子やストローブ端子、データ入出力端子のように高周波信号が流れる端子ではなく、電圧の変化の頻度が低い端子といえる。

（各端子の配置の特徴の説明）
次に、各端子の配置の特徴について説明する。図５に示すように、上下に２つの端子が並んで配置され、上下に並んだ２つの端子は、左右方向にずれていない。このため、カートリッジ１の幅を狭くしつつ、データ入出力端子の数を多くすることができ、情報処理装置５０との間で高速なデータ通信が可能となる。なお、上下に並んだ２つの端子の左右方向の位置は完全に一致していなくてもよく、例えば後述する図３１の端子Ｔ２及びＴ３のように、上下に並んだ２つの端子は左右方向に若干ずれていてもよい。

また、図５に示すように、クロック端子、ストローブ端子、データ入出力端子等の電圧の変化の頻度が高い端子の近傍には、グランド端子、チップイネーブル端子、電源端子等の電圧の変化の頻度が低い端子が配置される。具体的には、ストローブ端子Ｔ２およびクロック端子Ｔ３の左側近傍には、グランド兼検出端子Ｔ１が設けられる。端子Ｔ１は上側領域および下側領域を跨ぐように形成されており、端子Ｔ２の全部と端子Ｔ３の一部とに跨る長さで形成されている。

図７は、端子Ｔ１、Ｔ２、Ｔ３を抜き出した図であり、各端子の配置を説明するための図である。カートリッジ１の上下方向（本体側カートリッジ挿入口へのカートリッジ１の挿抜方向）に並行な軸をｙ軸とし、カートリッジ１の左右方向に並行な軸をｘ軸として定義する。

図７に示すように、端子Ｔ１の上端のｙ軸座標値は「ｙ１」であり、端子Ｔ１の下端のｙ軸座標値は「ｙ４」である。また、端子Ｔ２の上端のｙ軸座標値は「ｙ１」であり、端子Ｔ２の下端のｙ軸座標値は「ｙ２」である。また、端子Ｔ３の上端のｙ軸座標値は「ｙ３」であり、端子Ｔ３の下端のｙ軸座標値は「ｙ５」である。

端子Ｔ１のｙ軸方向の範囲は「ｙ１」〜「ｙ４」であり、端子Ｔ２のｙ軸方向の範囲は「ｙ１」〜「ｙ２」であり、端子Ｔ２全体のｙ軸方向の範囲は、端子Ｔ１のｙ軸方向の範囲に含まれる。また、端子Ｔ３のｙ軸方向の範囲は「ｙ３」〜「ｙ５」であり、端子Ｔ３のうちの一部（ｙ３〜ｙ４の部分）は、端子Ｔ１のｙ軸方向の範囲に含まれるが、端子Ｔ３のうちの別の一部（ｙ４〜ｙ５の部分）は、端子Ｔ１のｙ軸方向の範囲に含まれない。

すなわち、端子Ｔ１は、端子Ｔ２の上下方向における全体にわたってその横方向の隣に存在し、かつ、端子Ｔ３の上下方向の一部においてその横方向の隣に存在する。例えば、端子Ｔ２及び端子Ｔ３を端子Ｔ１の位置まで左方向に移動させた場合、移動後の端子Ｔ２の全部は端子Ｔ１と重なり、かつ、移動後の端子Ｔ３の一部は端子Ｔ１と重なる。なお、端子Ｔ２及び端子Ｔ３を端子Ｔ１の位置まで左方向に移動させた場合、移動後の端子Ｔ２の少なくとも一部は端子Ｔ１と重なり、かつ、移動後の端子Ｔ３の少なくとも一部は端子Ｔ１と重なってもよい。例えば、端子Ｔ２及び端子Ｔ３の横方向の幅が端子Ｔ１の横方向の幅よりも狭い（又は広い）場合、端子Ｔ２及び端子Ｔ３を端子Ｔ１の位置まで移動させると、移動後の端子Ｔ２と端子Ｔ１とは一部において重なり、かつ、移動後の端子Ｔ３と端子Ｔ１とは一部において重なる。このような場合も、「端子Ｔ１は、端子Ｔ２の横方向における隣に存在し、かつ、端子Ｔ３の横方向における隣に存在する」という。すなわち、ここでいう「端子Ｔ２の横方向における隣に端子Ｔ１が存在する」とは、端子Ｔ２の上下方向における少なくとも一部から横方向（具体的には左方向）に直線を伸ばした場合に、その直線が端子Ｔ１に当たることを意味する。同様に、「端子Ｔ３の横方向における隣に端子Ｔ１が存在する」とは、端子Ｔ３の上下方向における少なくとも一部（図７に示す例ではｙ３〜ｙ４の範囲）から左方向に直線を伸ばした場合に、その直線が端子Ｔ１に当たることを意味する。

このように、ストローブ端子Ｔ２およびクロック端子Ｔ３の近傍には、グランド端子Ｔ１が設けられるため、ストローブ端子Ｔ２およびクロック端子Ｔ３はノイズの影響を受け難い。すなわち、端子Ｔ１は電圧がほぼ一定（例えば、０Ｖ）であるため、この端子から電磁ノイズは発生し難い。このため、端子Ｔ１の近傍に位置する端子Ｔ２および端子Ｔ３は、ノイズの影響を受け難い。

例えば、ストローブ端子Ｔ２およびクロック端子Ｔ３の近傍に電圧の変化の頻度が高いデータ入出力端子が設けられる場合、当該データ入出力端子に高周波信号が流れることによって電磁場が発生し、ストローブ端子Ｔ２およびクロック端子Ｔ３に影響を及ぼしてしまうことがある。その逆も同様であり、ストローブ端子Ｔ２およびクロック端子Ｔ３の近傍にデータ入出力端子が設けられる場合、ストローブ端子Ｔ２およびクロック端子Ｔ３に高周波信号が流れることによって、データ入出力端子に影響を及ぼすことがある。すなわち、ある端子に高周波信号が流れるとその端子がノイズの発生原因となり、当該ある端子の周囲に存在する端子を流れる信号の波形が乱れることがある。クロック端子Ｔ３やストローブ端子Ｔ２、データ入出力端子を流れる高周波信号の波形が乱れると、誤ったデータが送受信されてしまうことがある。本実施形態では、ストローブ端子Ｔ２およびクロック端子Ｔ３の近傍には、ノイズの発生原因となる上記電圧の変化の頻度が高い端子が設けられず、電圧の変化の頻度が低い端子Ｔ１が設けられるため、ノイズの影響を受け難くすることができ、誤ったデータの送受信を防止することができる。また、ストローブ端子Ｔ２およびクロック端子Ｔ３には高周波信号が流れるため、周囲の他の端子に影響を及ぼす可能性があるが、近傍に端子Ｔ１が設けられるため、端子Ｔ２およびＴ３以外の他の端子に対する影響を低減することができる。すなわち、ストローブ端子Ｔ２およびクロック端子Ｔ３からの電磁場による影響は最も近くに存在する端子Ｔ１によって吸収されやすくなり、近傍に端子Ｔ１が設けられない場合よりも、他の端子への影響を低減することができる。

図８Ａ〜図８Ｄは、端子の長さおよび位置を変更した場合の一例を示す図である。図８Ａは、端子Ｔ１が、端子Ｔ２の上下方向の一部においてその横方向の隣に存在し、かつ、端子Ｔ３の上下方向の一部においてその横方向の隣に存在する場合の一例を示す図である。図８Ｂは、端子Ｔ１が、端子Ｔ２の上下方向の全部にわたってその横方向の隣に存在し、かつ、端子Ｔ３の上下方向の全部にわたってその横方向の隣に存在する場合の一例を示す図である。図８Ｃは、端子Ｔ１が、端子Ｔ２の上下方向の全部にわたってその横方向の隣に存在し、かつ、端子Ｔ３の上下方向の全部にわたってその横方向の隣に存在しない場合の一例を示す図である。図８Ｄは、端子Ｔ１が、端子Ｔ２の上下方向の全部にわたってその横方向の隣に存在せず、かつ、端子Ｔ３の上下方向の全部にわたってその横方向の隣に存在しない場合の一例を示す図である。図８Ａ〜図８Ｄにおいて、上下方向が図７のｙ軸方向であり、左右方向が図７のｘ軸方向である。

図８Ａでは、端子Ｔ２の上端は、端子Ｔ１の上下方向の範囲に含まれず、端子Ｔ２の下端は、端子Ｔ１の上下方向の範囲に含まれる。また、端子Ｔ３の上端は、端子Ｔ１の上下方向の範囲に含まれ、端子Ｔ３の下端は、端子Ｔ１の上下方向の範囲に含まれない。すなわち、端子Ｔ１は、端子Ｔ２の上下方向の一部においてその横方向の隣に存在し、かつ、端子Ｔ３の上下方向の一部においてその横方向の隣に存在する。言い換えると、端子Ｔ２及び端子Ｔ３を端子Ｔ１の位置まで左方向に移動させた場合、移動後の端子Ｔ２の一部は端子Ｔ１と重なり、かつ、移動後の端子Ｔ３の一部は端子Ｔ１と重なる。

また、図８Ｂでは、端子Ｔ２の上端は端子Ｔ１の上端と一致し、端子Ｔ２の下端は端子Ｔ１の上下方向の範囲に含まれる。また、端子Ｔ３の上端は端子Ｔ１の上下方向の範囲に含まれ、端子Ｔ３の下端は、端子Ｔ１の下端と一致する。すなわち、端子Ｔ１は、端子Ｔ２の上下方向の全部にわたってその横方向の隣に存在し、かつ、端子Ｔ３の上下方向の全部にわたってその横方向の隣に存在する。言い換えると、端子Ｔ２及び端子Ｔ３を端子Ｔ１の位置まで左方向に移動させた場合、移動後の端子Ｔ２の全部は端子Ｔ１と重なり、かつ、移動後の端子Ｔ３の全部は端子Ｔ１と重なる。

図８Ａおよび図８Ｂに示すような端子の配置でも、上述のような効果を奏することができる。すなわち、図７、図８Ａおよび図８Ｂでは、電圧の変化の頻度が低い端子Ｔ１が、端子Ｔ２の少なくとも一部の横方向の近傍に存在し、かつ、端子Ｔ３の少なくとも一部の横方向の近傍に存在する。このため、端子Ｔ２及び端子Ｔ３の両方について、ノイズの影響を受け難くすることができ、波形の品質を向上させることができる。

一方、図８Ｃでは、端子Ｔ２の上端は端子Ｔ１の上端と一致し、端子Ｔ２の下端は端子Ｔ１の上下方向の範囲に含まれるが、端子Ｔ３の上端は、端子Ｔ１の上下方向の範囲に含まれない。すなわち、端子Ｔ１は、端子Ｔ２の上下方向の全部にわたってその横方向の隣に存在するが、端子Ｔ３の上下方向の全部にわたってその横方向の隣に存在しない。言い換えると、端子Ｔ２及び端子Ｔ３を端子Ｔ１の位置まで左方向に移動させた場合、移動後の端子Ｔ２の全部は端子Ｔ１と重なるものの、移動後の端子Ｔ３の全部は端子Ｔ１と重ならない。

このため、図８Ｃに示すような端子の配置では、端子Ｔ２については横方向の近傍に端子Ｔ１が存在するため、上述したように他の端子への影響を低減することができる。一方、端子Ｔ３の横方向の近傍には端子Ｔ１が存在しない。

また、図８Ｄでは、端子Ｔ２および端子Ｔ３は、端子Ｔ１の上下方向の範囲に含まれない。すなわち、端子Ｔ１は、端子Ｔ２の上下方向の全部にわたってその横方向の隣に存在せず、かつ、端子Ｔ３の上下方向の全部にわたってその横方向の隣に存在しない。言い換えると、端子Ｔ２及び端子Ｔ３を端子Ｔ１の位置まで左方向に移動させた場合、移動後の端子Ｔ２の全部は端子Ｔ１と重ならず、移動後の端子Ｔ３の全部は端子Ｔ１と重ならない。

図５に戻り、データ入出力端子についても同様である。すなわち、データ入出力端子も、ストローブ端子Ｔ２及びクロック端子Ｔ３と同様に電圧の変化の頻度が高い端子である。データ入出力端子Ｔ５及びＴ６の左側近傍には、電圧の変化の頻度が低いチップイネーブル端子Ｔ４が設けられる。また、データ入出力端子Ｔ８及びＴ９の左側近傍には、電圧の変化の頻度が低い電源端子Ｔ７が設けられる。また、データ入出力端子Ｔ１１及びＴ１２の左側近傍には、電圧の変化の頻度が低い電源端子Ｔ１０が設けられる。また、データ入出力端子Ｔ１３及びＴ１４の右側近傍には、電圧の変化の頻度が低いグランド端子Ｔ１５が設けられる。

このように、本実施形態では、上下方向に並んだ電圧の変化の頻度が高い２つの短端子（Ｔ２とＴ３、Ｔ５とＴ６、Ｔ８とＴ９、Ｔ１１とＴ１２、Ｔ１３とＴ１４）の横方向の近傍には、電圧の変化の頻度が低い長端子（Ｔ１、Ｔ４、Ｔ７、Ｔ１０、Ｔ１５）が配置される。長端子は上側領域および下側領域に跨るように形成され、２つの短端子の両方の少なくとも一部の近傍に位置する。２つの短端子の近傍に長端子が設けられることによって、２つの短端子は近傍の長端子からのノイズの影響を受け難く、また、２つの短端子が他の端子に与える影響を低減することができる。

なお、長端子とその近傍の２つの短端子は、図７、図８Ａ、図８Ｂ、図８Ｃのような配置であってもよい。

また、リセット端子Ｔ１６の右側には他の端子が設けられないため、ノイズの影響を受け難い。また、リセット端子Ｔ１６の左側近傍には、電圧の変化の頻度が低い端子Ｔ１５（グランド端子）が設けられる。例えば、リセット端子Ｔ１６の近傍に電圧の変化の頻度が高い端子Ｔ１３および端子Ｔ１４が設けられると、端子Ｔ１６にノイズが入ってしまい、カートリッジ１内の各デバイスがリセットされてしまうおそれがある。本実施形態では、リセット端子Ｔ１６には極力ノイズが入らないようにするために、リセット端子Ｔ１６と、データ入出力端子Ｔ１３およびＴ１４との間に、グランド端子Ｔ１５が設けられる。

以上のように、本実施形態では、電圧の変化の頻度が高い端子（ストローブ端子Ｔ２、クロック端子Ｔ３、データ入出力端子Ｔ５、Ｔ６、Ｔ８、Ｔ９、Ｔ１１〜Ｔ１４）の近傍には、電圧の変化の頻度が低い端子（グランド端子Ｔ１、Ｔ１５、チップイネーブル端子Ｔ４、電源端子Ｔ７、Ｔ１０）が設けられる。これにより、ノイズの影響を受け難くすることができる。また、電圧の変化の頻度が高い端子（Ｔ２、Ｔ３、Ｔ５、Ｔ６、Ｔ８、Ｔ９、Ｔ１１〜Ｔ１４）が周囲に及ぼす影響を低減することができる。

ここで、カートリッジ１が情報処理装置５０のカートリッジ挿入口に挿入されてデータ通信が行われるときの各端子の電圧の状態を説明する。図９は、カートリッジ１が情報処理装置５０に接続されてからデータ通信が行われるまでの各端子の電圧の状態の一例を示す図である。

図９に示されるように、カートリッジ１（カード）が情報処理装置５０のカートリッジ挿入口に挿入されると、まず、電源端子Ｔ７（Ｖｃｃ）および電源端子Ｔ１０（Ｖｃｃｉｏ）の電圧レベルが「高電圧」になる。次に、リセット端子Ｔ１６（ＲＥＳ）の電圧レベルが「高電圧」になる。カートリッジ１が情報処理装置５０に接続されている間は、電源端子Ｔ７（Ｖｃｃ）、電源端子Ｔ１０（Ｖｃｃｉｏ）、およびリセット端子Ｔ１６（ＲＥＳ）の電圧レベルは、「高電圧」に維持される。リセット端子Ｔ１６（ＲＥＳ）の電圧レベルが「高電圧」になると、カートリッジ１側の準備が完了し、チップイネーブル端子Ｔ４（ＣＥＢ）の電圧レベルが「高電圧」となる。

情報処理装置５０がカートリッジ１からデータを読み取る場合（又はカートリッジ１にデータを書き込む場合）、チップイネーブル端子Ｔ４（ＣＥＢ）の電圧レベルは「低電圧」になり、クロック端子Ｔ３（ＣＬＫ）の電圧レベルは、一定周期で「高電圧」と「低電圧」とに変化する。なお、図示は省略するが、ストローブ端子Ｔ２も、若干の遅れがあるもののクロック端子Ｔ３と同様の波形になる。また、８つのデータ入出力端子（ＩＯ）は、入力又は出力されるデータに応じて、「高電圧」と「低電圧」とに変化する。具体的には、８つのデータ入出力端子（ＩＯ）を用いて、情報処理装置５０からカートリッジ１へのコマンドが送信され、その後、所定の待機時間（ＢＵＳＹ）の後に、実際のデータ（例えば、カートリッジ１に記憶された画像データや音声データ等）がカートリッジ１から情報処理装置５０に送信される。

図９に示されるように、チップイネーブル端子Ｔ４（ＣＥＢ）は、情報処理装置５０とカートリッジ１との間でデータ通信が行われている間、「低電圧」に維持される。一方、データ通信が行われている間、クロック端子Ｔ３（ストローブ端子Ｔ２も同様）および８つのデータ入出力端子は、「高電圧」と「低電圧」とを繰り返す。

このように、電源端子Ｔ７、電源端子Ｔ１０、および、リセット端子Ｔ１６は、情報処理装置５０とカートリッジ１とが接続されている間、電圧レベルが「高電圧」に保たれる。また、チップイネーブル端子Ｔ４は、情報処理装置５０とカートリッジ１とが接続されている間に、「高電圧」と「低電圧」に変化するものの、その変化の頻度は低い。すなわち、チップイネーブル端子Ｔ４は、データ通信が開始されるタイミングで「高電圧」から「低電圧」に変化するものの、データ通信中は「低電圧」に維持される。これに対して、クロック端子Ｔ３、ストローブ端子Ｔ２、および８つのデータ入出力端子は、データ通信中（チップイネーブル端子Ｔ４が「低電圧」を維持している間）、「高電圧」と「低電圧」に変化し、その変化の頻度は高い。

本明細書では、データ通信が行われている間に電圧レベルが「高電圧」と「低電圧」とに変化する端子を、「電圧の変化の頻度が高い端子」と言う。具体的には、「電圧の変化の頻度が高い端子」は、クロック端子Ｔ３、ストローブ端子Ｔ２、および８つのデータ入出力端子（Ｔ５，Ｔ６，Ｔ８，Ｔ９，Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４）を意味する。一方、データ通信が行われている間に電圧レベルが相対的に安定している端子（例えば、電圧が略一定の端子）を、「電圧の変化の頻度が低い端子」と言う。具体的には、「電圧の変化の頻度が低い端子」は、グランド兼検出端子Ｔ１、チップイネーブル端子Ｔ４、電源端子Ｔ７、Ｔ１０、グランド端子Ｔ１５、リセット端子Ｔ１６を意味する。

次に、各端子の間隔および各端子の下端の位置について説明する。図１０は、端子の間隔および各端子の下端の位置を説明するための図である。

図１０に示すように、端子Ｔ２と、端子Ｔ１との間の横方向の距離は、例えば、約０．２ｍｍであり、端子Ｔ３と、端子Ｔ１との間の横方向の距離は、例えば、約０．２ｍｍである。同様に、端子群Ｂ２に含まれる端子Ｔ５と、端子Ｔ４との間の横方向の距離も約０．２ｍｍであり、端子Ｔ６と、端子Ｔ４との間の横方向の距離も約０．２ｍｍである。他の端子群についても同様である。すなわち、同じ端子群に含まれる２つの端子間の横方向の距離は、全て約０．２ｍｍである。

また、端子群Ｂ１と端子群Ｂ２との間の横方向の距離は約１．０ｍｍである。他の端子群同士も同様であり、ある端子群とその隣の端子群とは約１．０ｍｍだけ離れている。すなわち、ある端子群とその隣の端子群との間の距離は、端子群に含まれる各端子の横方向の距離よりも長い。

本実施形態において、「近傍」とは、典型的には、同じ端子群に含まれる２つの端子間の横方向の距離（約０．２ｍｍ）を意味する。なお、「近傍」の範囲は約０．２ｍｍに限らない。具体的には、「近傍」の範囲は、図１１（後述する）に示すピンＰ０とピンＰ２との間の距離（例えば、約１．２ｍｍ）を上限とした範囲であってもよい。

また、６つの長端子（Ｔ１、Ｔ４、Ｔ７、Ｔ１０、Ｔ１５、Ｔ１６）、上側領域に存在する５つの端子（Ｔ２、Ｔ５、Ｔ８、Ｔ１１、Ｔ１３）の上端の上下方向における位置は一致している。また、下側領域に存在する５つの端子（Ｔ３、Ｔ６、Ｔ９、Ｔ１２、Ｔ１４）の上端の上下方向における位置は一致している。また、本実施形態では、端子Ｔ１〜Ｔ１６の幅は全て同じであり、例えば、約１ｍｍである。

上側領域に存在する５つの短端子（Ｔ２、Ｔ５、Ｔ８、Ｔ１１、Ｔ１３）、および、下側領域に存在する５つの短端子（Ｔ３、Ｔ６、Ｔ９、Ｔ１２、Ｔ１４）の上下方向の長さは、全て同じであり、例えば、約４．５ｍｍである。一方、６つの長端子の下端の上下方向における位置および下側領域の５つの端子の下端の上下方向における位置は、図１０に示すように異なる。

具体的には、図１０に示すように、端子Ｔ１５は上下方向に最も長く、端子Ｔ１５の下端は、最も下に位置している。例えば、端子Ｔ１５の上下方向の長さは、約１１．３ｍｍである。また、端子Ｔ７および端子Ｔ１０は、端子Ｔ１５の次に長く、上下方向の長さは同じである。例えば、端子Ｔ７および端子Ｔ１０の上下方向の長さは約１０．９ｍｍである。このため、端子Ｔ７および端子Ｔ１０の下端は、端子Ｔ１５の下端よりも、例えば、約０．４ｍｍだけ上方に位置している。

また、端子Ｔ４および端子Ｔ１６の上下方向の長さは同じであり、例えば、端子Ｔ４および端子Ｔ１６の上下方向の長さは約１０．５ｍｍである。

また、端子Ｔ３、Ｔ４、Ｔ６、Ｔ９、Ｔ１２、Ｔ１４、Ｔ１６の下端は揃っている。すなわち、端子Ｔ３、Ｔ４、Ｔ６、Ｔ９、Ｔ１２、Ｔ１４、Ｔ１６の下端の上下方向における位置は一致している。端子Ｔ３、Ｔ４、Ｔ６、Ｔ９、Ｔ１２、Ｔ１４、Ｔ１６の下端は、端子Ｔ１５の下端よりも、例えば、約０．８ｍｍだけ上方に位置している。

また、端子Ｔ１は複数の長端子の中では下方に最も短く伸びており、端子Ｔ１の上下方向の長さは、例えば約１０．１ｍｍである。具体的には、端子Ｔ１の下端は、端子Ｔ３（Ｔ４、Ｔ６、Ｔ９、Ｔ１２、Ｔ１４、Ｔ１６も同様）の下端よりも、例えば約０．４ｍｍだけ上方に位置している。

このように、グランド端子Ｔ１５の先端（すなわち、図５における端子Ｔ１５の下端）は、最もカートリッジ１の先端の近くに位置する。また、端子Ｔ１、Ｔ３，Ｔ４，Ｔ６，Ｔ７，Ｔ９，Ｔ１０，Ｔ１２，Ｔ１４，Ｔ１５，Ｔ１６（すなわち、上側領域内に設けられる端子以外の端子）のうち、グランド兼検出端子Ｔ１の先端（図５参照）は、カートリッジ１の先端から最も離れて位置する。また、電源端子Ｔ７およびＴ１１の先端は、クロック端子Ｔ３の先端（チップイネーブル端子Ｔ４、データ入出力端子Ｔ６、Ｔ９，Ｔ１２，Ｔ１４も同様）よりも、カートリッジ１の先端の近くに位置する。なお、図１０に示された各端子のサイズは単なる一例であり、各端子の長さ、幅は変更されてもよい。

（本体側ピンの配置）
次に、本体側のピンの配置について説明する。図１１は、情報処理装置５０（本体）側のピンの配置を示す図である。図１１において、カートリッジ挿入口は上側に位置し、図１１の上下方向がカートリッジ１の挿抜方向である。図１１に示すように、本体のカートリッジ収納部５１には、Ｐ０〜Ｐ１６の１７個のピンが配置される。ピンＰ０、Ｐ２、Ｐ４、Ｐ５、Ｐ７、Ｐ８、Ｐ１０、Ｐ１１、Ｐ１３、Ｐ１５、Ｐ１６は、カートリッジ収納部５１における上側の領域に位置する。ピンＰ０、Ｐ２、Ｐ４、Ｐ５、Ｐ７、Ｐ８、Ｐ１０、Ｐ１１、Ｐ１３、Ｐ１５、Ｐ１６は、横方向に並んで配置される。すなわち、１１個のピンＰ０、Ｐ２、Ｐ４、Ｐ５、Ｐ７、Ｐ８、Ｐ１０、Ｐ１１、Ｐ１３、Ｐ１５、Ｐ１６の上下方向の位置は一致している。また、ピンＰ１、Ｐ３、Ｐ６、Ｐ９、Ｐ１２、Ｐ１４は、カートリッジ収納部５１における下側に位置し、横方向に並んで配置される。すなわち、６個のピンＰ１、Ｐ３、Ｐ６、Ｐ９、Ｐ１２、Ｐ１４の上下方向の位置は一致している。

また、上下方向に並んだ２つのピンの横方向における位置は一致している。すなわち、ピンＰ０とピンＰ１の横方向における位置は一致しており、ピンＰ２とピンＰ３の横方向における位置は一致しており、ピンＰ５とピンＰ６の横方向における位置は一致している。また、ピンＰ８とピンＰ９の横方向における位置は一致しており、ピンＰ１１とピンＰ１２の横方向における位置は一致しており、ピンＰ１３とピンＰ１４の横方向における位置は一致している。

各ピンＰ０〜Ｐ１６は、カートリッジ１がカートリッジ収納部５１に収納されたときに、各端子Ｔ１〜Ｔ１６の横方向のほぼ中心に位置するように配置される。例えば、ピンＰ０とピンＰ２との間隔は、端子Ｔ１と端子Ｔ２との間の距離（約０．２ｍｍ）に、端子Ｔ１およびＴ２の幅（１．０ｍｍ×１／２×２＝１．０ｍｍ）を加えた約１．２ｍｍである。ピンＰ４とピンＰ５との間隔、ピンＰ７とピンＰ８との間隔、ピンＰ１０とピンＰ１１との間隔、ピンＰ１３とピンＰ１５との間隔、ピンＰ１５とピンＰ１６との間隔、ピンＰ１とピンＰ３との間隔も同様に、例えば、約１．２ｍｍである。また、ピンＰ２とピンＰ４との間隔は、端子群Ｂ１と端子群Ｂ２との間の距離（約１．０ｍｍ）に、端子Ｔ２およびＴ４の幅（約１．０ｍｍ）を加えた約２．０ｍｍである。ピンＰ５とピンＰ７との間隔、ピンＰ８とピンＰ１０との間隔、ピンＰ１１とピンＰ１３との間隔も同様に、約２．０ｍｍである。

図１２は、本体側のカートリッジ収納部５１にカートリッジ１を収納したときの本体側のピンとカートリッジ１側の端子との接続状態を示す図である。

図１２に示すように、カートリッジ１が本体側のカートリッジ収納部５１に完全に収納された場合（すなわち、カートリッジ１がその下端から本体のカートリッジ挿入口に挿入され、カートリッジ１がカートリッジ収納部５１の奥まで挿入されてカートリッジ収納部５１に固定的に収納された場合）、カートリッジ１の端子Ｔ１は、本体側のピンＰ０およびＰ１と電気的に接続される。また、カートリッジ１の端子Ｔ２〜Ｔ１６は、本体側のピンＰ２〜Ｐ１６とそれぞれ接続される。

本体側のピンＰ０はグランドピンである。ピンＰ１は、カートリッジ１を検出するための検出ピンである。情報処理装置５０は、ピンＰ０とピンＰ１とが短絡されたことを検知した場合、カートリッジ１を検知する。

ピンＰ２は、カートリッジ１からのストローブ信号を入力するためのストローブ信号ピンであり、ピンＰ３は、クロック信号をカートリッジ１に出力するためのクロック信号ピンである。また、ピンＰ４は、チップイネーブル信号を出力するためのピンである。また、ピンＰ５およびＰ６は、データ入出力用のピンである。ピンＰ７は、カートリッジ１のメモリ制御部１４に電源を供給するための電源ピンであり、その電圧は約３．１Ｖである。また、ピンＰ８およびＰ９は、データ入出力用のピンである。また、ピンＰ１０は、カートリッジ１にデータ入出力用の電源を供給するための電源ピンであり、その電圧は約１．８Ｖである。ピンＰ１１〜Ｐ１４は、データ入出力用のピンである。ピンＰ１５は、グランドピンである。また、ピンＰ１６は、リセット信号（リセット解除信号）を出力するためのピンである。

（カートリッジ挿入時の各端子の状態）
次に、カートリッジ１を情報処理装置５０のカートリッジ挿入口に挿入する際の各端子の状態について説明する。図１３〜図１８は、カートリッジ１がカートリッジ挿入口に挿入される際の各端子の接触状態の遷移を示す図である。図１３は、カートリッジ１を情報処理装置５０のカートリッジ挿入口に挿入した場合に、カートリッジ１の端子が最初に本体側のピンと接触する様子を示した図である。図１４は、カートリッジ１が図１３の状態からさらに奥に（下方に）挿入されたときの各端子の状態を示す図である。図１５は、カートリッジ１が図１４の状態からさらに奥に（下方に）挿入されたときの各端子の状態を示す図である。図１６は、カートリッジ１が図１５の状態からさらに奥に（下方に）挿入されたときの各端子の状態を示す図である。図１７は、カートリッジ１が図１６の状態からさらに奥に（下方に）挿入されたときの各端子の状態を示す図である。図１８は、カートリッジ１が図１７の状態からさらに奥に（下方に）挿入されたときの各端子の状態を示す図である。

図１３〜図１８では、カートリッジ１の端子と接触していない本体側のピンは破線の白い円で示され、カートリッジ１の端子と接触している本体側のピンは塗りつぶされた円で示されている。

図１３に示すように、カートリッジ１が情報処理装置５０のカートリッジ挿入口に挿入される場合、グランド端子Ｔ１５の下端が最も下方に位置するため（すなわち、グランド端子Ｔ１５の先端が、最もカートリッジ１の先端の近くに位置するため）、最初にグランド端子Ｔ１５が本体側のグランドピンＰ１５と接触する。このように、最初にグランド端子Ｔ１５を本体側のグランドピンＰ１５に接触させることにより、カートリッジ１内の電子回路に溜まった不要な電荷を逃がすことができる。

図１４に示されるように、図１３の状態からカートリッジ１をさらに下方に押し下げると、電源端子Ｔ７およびＴ１０が、本体側のピンＰ７およびＰ１０とそれぞれ接触する。電源端子Ｔ７が本体側の電源ピンＰ７と接触することにより、カートリッジ１内のメモリ制御部１４に電源を供給することが可能になり、本体側の電源ピンＰ７がＯＮの状態（約３．１Ｖ）の場合には、メモリ制御部１４が動作可能となる。

図１５に示されるように、図１４の状態からカートリッジ１をさらに下方に押し下げると、端子Ｔ３と本体側のピンＰ２、端子Ｔ４と本体側のピンＰ４、端子Ｔ６と本体側のピンＰ５、端子Ｔ９と本体側のピンＰ８、端子Ｔ１２と本体側のピンＰ１１、端子Ｔ１４と本体側のピンＰ１３、端子Ｔ１６と本体側のピンＰ１６が、それぞれ接触する。

図１６に示されるように、図１５の状態からカートリッジ１をさらに下方に押し下げると、端子Ｔ１と本体側のピンＰ０が接触する。

図１５および図１６に示す状態では、端子Ｔ３はピンＰ２と接触し、端子Ｔ６はピンＰ５と接触し、端子Ｔ９はピンＰ８と接触し、端子Ｔ１２はピンＰ１１と接触し、端子Ｔ１４はピンＰ１３と接触しており、これらの端子は、本来接続されるべき本体側のピンとは異なるピンと接触している。しかしながら、この状態では、本体側の検出ピンＰ１が端子Ｔ１に接触していないため、本体はカートリッジ１を検出しておらず、本体側からカートリッジ１の各端子に信号が入力されることはない。

図１６に示す状態からカートリッジ１をさらに下方に押し下げると、図１７に示す状態になる。この図１７に示す状態では、本体側のピンＰ１を除く全てのピンが、端子Ｔ１〜Ｔ１６に接触する。すなわち、端子Ｔ１とピンＰ０、端子Ｔ２とピンＰ２、端子Ｔ３とピンＰ３、端子Ｔ４とピンＰ４、端子Ｔ５とピンＰ５、端子Ｔ６とピンＰ６、端子Ｔ７とピンＰ７、端子Ｔ８とピンＰ８、端子Ｔ９とピンＰ９、端子Ｔ１０とピンＰ１０、端子Ｔ１１とピンＰ１１、端子Ｔ１２とピンＰ１２、端子Ｔ１３とピンＰ１３、端子Ｔ１４とピンＰ１４、端子Ｔ１５とピンＰ１５、端子Ｔ１６とピンＰ１６が、それぞれ接触する。この状態では、本体側の検出ピンＰ１が端子Ｔ１に接触していないため、本体はカートリッジ１を検出しておらず、本体側からカートリッジ１の各端子に信号が入力されることはない。

そして、図１８に示されるように、図１７の状態からカートリッジ１をさらに下方に押し下げると、端子Ｔ１が本体側のピンＰ１と接触し、全てのピンＰ０〜Ｐ１６と端子Ｔ１〜Ｔ１６とが接触する。これにより、本体はカートリッジ１を検出し、本体側からカートリッジ１に信号が入力されるようになる。

図１３〜図１８から明らかなように、最初にグランド端子Ｔ１５がグランドピンＰ１５と接触し（図１３）、次に、電源端子Ｔ７およびＴ１０が電源ピンＰ７およびＰ１０とそれぞれ接触する（図１４）。次に、チップイネーブル端子Ｔ４、リセット端子Ｔ１６、ストローブ端子Ｔ２、クロック端子Ｔ３、データ入出力端子（Ｔ５、Ｔ６、Ｔ８、Ｔ９、Ｔ１１〜Ｔ１４）が、それぞれ本体側のピンと接触する（図１７）。そして、最後に、検出端子Ｔ１と本体側の検出ピンＰ１とが接触する（図１８）。

カートリッジ１が情報処理装置５０のカートリッジ挿入口に挿入される際に、このような順番で各端子が本体側のピンと接触することにより、より安全にカートリッジ１を挿入することができる。

すなわち、最初にグランド端子Ｔ１５が本体側のグランドピンＰ１５と接触することにより、カートリッジ１内の回路に溜まった不要な電荷を逃がすことができる。

次に、電源端子Ｔ７およびＴ１０が本体側の電源ピンＰ７およびＰ１０とそれぞれ接触することにより、本体側の電源ピンＰ７がＯＮの状態の場合には、カートリッジ１内のメモリ制御部１４に電源が供給され、カートリッジ１の各端子に入力された信号を制御可能になる。メモリ制御部１４に電源が供給され、当該メモリ制御部１４が動作可能な状態の場合は（本体側の電源ピンＰ７がＯＮの状態であり、かつ、電源ピンＰ７と電源端子Ｔ７とが接触している場合は）、カートリッジ１の端子に何らかの想定されていない信号が入力されたとしても、その信号を制御（無視）することができる。

また、最後に本体側の検出ピンＰ１と端子Ｔ１とが接触するように構成されている。このため、全ての端子が本来接続されるべき本体側のピンと接続されるまでは、本体はカートリッジ１を検出せず、本体側からの信号がカートリッジ１の各端子に入力されることはない。例えば、図１６に示す状態で本体側がカートリッジ１を検出した場合、本体側からカートリッジ１に対してデータの読み取りコマンドが送られることがある。この場合、例えば端子Ｔ６は、本来、本体側のピンＰ６と接続されるべきところ、ピンＰ５と接続されているため、予期しない信号が入力されてしまうことも有り得る。しかしながら、本実施形態では、本体側の検出ピンＰ１と端子Ｔ１とが最後に接続されるように構成されているため、このような状況が起こることを防止することができる。

なお、電源端子Ｔ７とＴ１０は必ずしも同時に本体側のピンに接触する必要はなく、例えば、電源端子Ｔ７が先に本体側のピンＰ７と接触するようにしてもよい。すなわち、電源端子Ｔ７の下端を電源端子Ｔ１０の下端よりも下方に設けてもよい。また、例えば、グランド端子Ｔ１５は、電源端子Ｔ７及びＴ１０と同じ長さであってもよい。

（カートリッジを抜く時の各端子の状態）
カートリッジ１を本体から抜く場合は、上記と逆の順序になる。ずなわち、図１２のような状態から図１８、図１７、図１６、図１５、図１４、図１３の順に状態が遷移し、全ての端子が本体側のピンと接触しなくなる。

具体的には、まず、検出ピンＰ１が端子Ｔ１と接触しなくなり、本体はカートリッジ１が抜かれたと認識する（図１７）。すると、本体は、即座にリセットピンＰ１６を高電圧から低電圧の状態に切り替える。すなわち、リセット信号がカートリッジ１に送信される。この状態では、カートリッジ１のリセット端子Ｔ１６は本体側のピンＰ１６と接触しており、かつ電源端子Ｔ７も本体側の電源ピンＰ７と接触しているため、本体側から電源が供給されている場合、カートリッジ１は、このリセット信号を受信することができる。カートリッジ１のメモリ制御部１４は、このリセット信号の受信に応じて回路を初期化する。

リセットされた状態（リセット端子Ｔ１６が低電圧（０Ｖ）の状態）では、カートリッジ１のメモリ制御部１４は、本体側からどのような信号が入力されてもそれを無視する。このため、カートリッジ１の各端子に何らかの予期せぬ信号が入力されても不具合が発生することを防ぐことができる。例えば、本体側で何らかの原因により誤った信号が例えばカートリッジ１のデータ入出力端子に入力されても、カートリッジ１のメモリ制御部１４は、その信号を無視する。このため、不具合が生じることを防止することができる。

また、図１７に示す状態では、グランド端子Ｔ１、Ｔ１５も本体側のグランドピンと接触しているため、不要な電荷がカートリッジ１内の回路に溜まることはなく、また、リセット端子Ｔ１６も本体側のリセットピンＰ１６と接触している。このため、リセット端子Ｔ１６が想定外に高電圧の状態になることはなく、リセット解除されることはない。したがって、カートリッジ１の各端子に想定外の信号が流れても、不具合が生じる可能性は低い。

また、リセット端子Ｔ１６はグランド端子Ｔ１５の右側近傍に設けられ、リセット端子Ｔ１６の右側には他の端子が配置されていない。このため、カートリッジ１を本体に抜き差しする際に、リセット端子Ｔ１６に本体側の他のピン（例えばデータ入出力ピン）が接触する可能性は低く、リセット端子Ｔ１６が想定外に高電圧の状態になる可能性が低い（すなわち、リセット解除される可能性は低い）。

図１７に示す状態から図１６に示す状態になると、カートリッジ１の上側領域の端子Ｔ２、Ｔ５、Ｔ８、Ｔ１１、Ｔ１３が本体の上側のピンＰ２、Ｐ５、Ｐ８、Ｐ１１、Ｐ１３と接触しなくなり、代わりに本体の上側のピンＰ２、Ｐ５、Ｐ８、Ｐ１１、Ｐ１３が、カートリッジ１の下側領域の端子Ｔ３、Ｔ６、Ｔ９、Ｔ１２、Ｔ１４とそれぞれ接触する。

具体的には、この図１６に示す状態では、本体側のストローブ信号ピンＰ２とカートリッジ１のクロック端子Ｔ３とが接触している。本体側のストローブ信号ピンＰ２は、カートリッジ１からのストローブ信号が入力されるピンであり、このピンＰ２からカートリッジ１側に信号が出力されることはない。また、カートリッジ１の端子Ｔ３は、本体側からのクロック信号が入力される端子であり、この端子Ｔ３から本体側に信号が出力されることはない。すなわち、図１６に示す状態では、入力用のピンＰ２と入力用の端子Ｔ３とが接触しており、このピンＰ２と端子Ｔ３との間で信号が流れることはない。

仮に、クロック端子とストローブ端子とが逆の場合（すなわち、クロック信号ピン及びクロック端子が上側で、ストローブ信号ピン及びストローブ端子が下側の場合）、カートリッジ１を本体から抜く際に図１６に示す状態になったときには、本体側のクロック信号ピンとカートリッジ１側のストローブ端子とが接触することになり、想定しない信号が入力されてしまう可能性がある。

しかしながら、本実施形態では、ストローブ端子及びストローブ信号ピンが上側に配置され、クロック端子及びクロック信号ピンが下側に配置されるため、本体からカートリッジ１を抜く際に、入力状態の本体側のピンと入力状態のカートリッジ側の端子とが接触するだけである。この場合には、上記のように想定しない信号が入力されてしまうことを避けることができる。

また、図１６に示す状態では、データ入出力端子Ｔ６、Ｔ９、Ｔ１２、Ｔ１４は、本体側のピンＰ５、Ｐ８、Ｐ１１、Ｐ１３とそれぞれ接触しており、本来接触するピンとは異なるピンと接触している。しかしながら、このような状態であっても、電源端子Ｔ７は本体の電源ピンＰ７と接触しており、（本体側の電源ピンＰ７がＯＮの状態であれば）リセットされた状態でメモリ制御部１４は動作可能な状態となっている。このため、メモリ制御部１４は、仮に端子Ｔ６、Ｔ９、Ｔ１２、Ｔ１４に信号が入力されても、この信号を無視することができる。

また、８つのデータ入出力端子は、全て同じタイミングで入力状態か出力状態になる。カートリッジ１のメモリ制御部１４は、本体側からのコマンドに基づいて、８つのデータ入出力端子Ｔ５、Ｔ６、Ｔ８、Ｔ９、Ｔ１１〜Ｔ１４を全て入力状態か出力状態のどちらかに切り替える。例えば、本体がカートリッジ１内のデータを読み取る場合、８つのデータ入出力ピンＰ５、Ｐ６、Ｐ８、Ｐ９、Ｐ１１〜Ｐ１４からデータを読み取るためのコマンドを出力する。このコマンドは、入力状態である８つのデータ入出力端子Ｔ５、Ｔ６、Ｔ８、Ｔ９、Ｔ１１〜Ｔ１４に入力される。すると、カートリッジ１のメモリ制御部１４は、８つのデータ入出力端子を出力状態に切り替える。本体側においても８つのデータ入出力ピンは入力状態に切り替えられる。そして、メモリ制御部１４は、不揮発性メモリ１３からデータを読み出して、８つのデータ入出力端子からデータを出力する。データの読み取りが終了すると、メモリ制御部１４は、８つのデータ入出力端子を入力状態に戻す。

すなわち、メモリ制御部１４は、８つのデータ入出力端子Ｔ５、Ｔ６、Ｔ８、Ｔ９、Ｔ１１〜Ｔ１４を、あるタイミングにおいては全て入力状態に切り替え、別のタイミングにおいては全て出力状態に切り替える。

このため、カートリッジ１を本体から抜く途中で図１６に示す状態になっても、本体側のピンＰ５、Ｐ８、Ｐ１１、Ｐ１３が出力状態になり、かつ、カートリッジ１の端子Ｔ６、Ｔ９、Ｔ１２、Ｔ１４が出力状態となることは無い。例えば、カートリッジ１から本体側にデータが送信されている間は、本体側の８つのデータ入出力ピンＰ５、Ｐ６、Ｐ８、Ｐ９、Ｐ１１〜Ｐ１４は、全て入力状態となっており、カートリッジ１の８つのデータ入出力端子Ｔ５、Ｔ６、Ｔ８、Ｔ９、Ｔ１１〜Ｔ１４は、全て出力状態となっている。本体がカートリッジ１内のデータを読み取り中に、カートリッジ１が速い速度で本体から抜かれた場合、本体側のカートリッジ１が抜かれたときの処理（データ入出力を終了する処理等）が行われるまでに、図１６のように、本体側のピンＰ５、Ｐ８、Ｐ１１、Ｐ１３とカートリッジ１の端子Ｔ６、Ｔ９、Ｔ１２、Ｔ１４とがそれぞれ接触した状態となる。このような場合であっても、本体側のピンＰ５、Ｐ８、Ｐ１１、Ｐ１３は入力状態となっており、カートリッジ１の端子Ｔ６、Ｔ９、Ｔ１２、Ｔ１４は出力状態となっている。すなわち、本体側のピンとカートリッジ１の端子の両方が出力状態となることはない。本体側からカートリッジ１にデータが送信されている間も同様である。

このように、カートリッジ１を抜き差しする際には、クロック端子Ｔ３、データ入出力端子Ｔ６、Ｔ９、Ｔ１２、Ｔ１４は、本来接触する本体側のピンとは異なるピンと接触する。しかしながら、このような状態でも出力状態の端子とピンとが接触することはなく、また、カートリッジ１のメモリ制御部１４によって各端子に入力された信号が制御される。このため、より不具合なくカートリッジ１を本体から抜くことができる。

図１６に示す状態から図１５に示す状態になると、端子Ｔ１と本体側のピンＰ０とが接触しなくなる。この状態においても、電源端子Ｔ７は本体側の電源ピンＰ７と接触しており、（本体側の電源ピンＰ７がＯＮの場合には）リセットされた状態でメモリ制御部１４は動作可能な状態となっている。すなわち、カートリッジ１の各端子に入力された信号はメモリ制御部１４によって制御可能である（例えば、リセット時の端子の状態（端子に電流が流れない状態）を維持することが可能である）。

図１５に示す状態から図１４に示す状態になると、電源端子Ｔ７およびＴ１０と、グランド端子Ｔ１５とを除く全ての端子が本体側のピンと接触しなくなる。この状態においても、リセット端子Ｔ１６は低電圧の状態（０Ｖ）であり、電源端子Ｔ７は本体側の電源ピンＰ７と接触しているため、本体側の電源ピンＰ７がＯＮの場合にはメモリ制御部１４には電源が供給されるため、メモリ制御部１４は動作可能な状態となっている。

図１４に示す状態から図１３に示す状態になると、２つの電源端子Ｔ７およびＴ１０は本体側の電源ピンＰ７およびＰ１０と接触しなくなり、グランド端子Ｔ１５のみが本体側のグランドピンＰ１５と接触した状態となる。そして、最後に、グランド端子Ｔ１５が本体側のピンＰ１５と接触しなくなり、カートリッジ１が本体から完全に抜き出される。最後にグランド端子Ｔ１５が本体から抜けるため（最後までグランド端子Ｔ１５が本体のグランドピンＰ１５と接触しているため）、電気的に安定した状態でカートリッジ１が本体から抜かれることになる。

以上のように、本実施形態のカートリッジ１では上述した端子の配置および長さとなっているため、より安全にカートリッジ１を抜き差しすることができる。

（各端子からの配線）
次に、各端子をカートリッジ１内の回路と接続するための配線について説明する。図１９は、カートリッジ１の基板１２上に形成された導線を示す図である。

図１９に示すように、導線１５が基板１２の表面にプリントによって形成されている。図示は省略するが、この導線１５によって、各端子Ｔ１〜Ｔ１６とカートリッジ１内のメモリ制御部１４とが接続される。下側領域に設けられた端子Ｔ３、Ｔ６、Ｔ９、Ｔ１２、Ｔ１４からの導線は、端子群と端子群との間の間隙を通って上方に伸びる。具体的には、下側領域に設けられた端子Ｔ３、Ｔ６、Ｔ９、Ｔ１２、Ｔ１４の横から導線が斜め上（例えば横方向を０度として４５度の方向）に向かって引き出され、導線は、途中で折れ曲がって上方向に直線的に伸びるように形成される。

ここで、導線を端子の横から０度の方向（真横）に向かって引き出し、途中で直角に曲げて上方に伸ばすことも考えられる。しかしながら、導線を途中で直角に曲げると、この直角部分では線幅が他の部分よりも広くなり、直角部分においてインピーダンスが変化するため、ノイズの発生原因となる。このため、本実施形態では、導線を９０度よりも小さい角度（例えば、４５度）で曲げ、線幅の変化を小さくすることにより、すなわち、インピーダンスの変化を小さくすることにより、ノイズが発生しにくいように構成されている。

また、図１９に示すように、端子Ｔ１２からの導線と、端子Ｔ１４からの導線とは、同じ間隙を通って上方に伸びる。これにより、間隙の数を少なくすることができ、カートリッジ１の全体の幅を狭くすることができる。

また、本実施形態では、下側領域に設けられた端子Ｔ３、Ｔ６、Ｔ９、Ｔ１２、Ｔ１４の上端から導線を引き出さずに、横から導線を引き出している。これにより、基板１２をハウジング１１に収納した際に、ハウジング１１のセパレータ１１ａによってこれらの導線が隠れる。また、導線が端子の上端から引き出されずに、横から引き出されるため、カートリッジ１を本体に挿抜するときに本体側のピンが導線と接触せず（本体側のピンが上下に配置された端子の間を通過するときに導線上を通過せず）、導線の物理的な損傷を防ぐことができる。

図２０は、基板１２をハウジング１１に収納したときのカートリッジ１の一部を拡大した図である。図２０に示すように、各端子Ｔ１〜Ｔ１６は外部に露出され、端子群（例えばＴ１〜Ｔ３）と端子群（例えば端子Ｔ４〜Ｔ６）との間の間隙はハウジング１１の一部であるセパレータ１１ａによって覆われる。このように、端子Ｔ３、Ｔ６、Ｔ９、Ｔ１２、Ｔ１４からの導線の全部がセパレータ１１ａによって覆い隠される。これにより、導線を保護することができる。また、セパレータ１１ａによってユーザの指が各端子に触れることを防止することができる。

なお、導線１５が基板１２の表面にプリント形成される場合に限らず、基板の内部に導線１５が形成され、基板１２の表面には導線１５が見えないように構成されてもよい。

（主な効果）
以上のように、カートリッジ１の端子Ｔ１〜Ｔ１６には、配置や長さに特徴があり、それによって以下に示す主な効果を奏する。

すなわち、上下方向（カートリッジ１の挿抜方向）に並んだ２つの端子の組が、横方向に複数配置される。これにより、データ入出力端子の数を多くして高速なデータ入出力を可能にするとともに、カートリッジ１の横方向の長さを短くすることができる。

また、電圧の変化の頻度が高い端子（データ入出力端子、ストローブ端子、クロック端子）の近傍には、電圧の変化の頻度が低い端子（グランド端子、電源端子、チップイネーブル端子、リセット端子）が設けられる。特に、電圧の変化の頻度が高い２つの端子が上下に並べられ、その２つの端子の左右方向の何れか一方の近傍に、上側領域及び下側領域に跨る電圧の変化の頻度が低い長端子が設けられる。これにより、電圧の変化の頻度が低い１つの長端子の隣に電圧の変化の頻度が高い２つの短端子を配置することができ、データ入出力端子を多く配置しても、その近傍に長端子を配置することができる。上述のように、電圧の変化の頻度が高い端子の近傍に電圧の変化の頻度が低い端子が設けられることにより、電圧の変化の頻度が高い端子がノイズの影響を受け難くすることができる。また、近傍に電圧の変化の頻度が低い長端子が設けられることによって、電圧の変化の頻度が高い端子が周囲に及ぼす影響を低減することができる。

また、本実施形態では、ストローブ端子Ｔ２およびクロック端子Ｔ３をそれぞれ上側領域および下側領域に配置している。これにより、カートリッジ１を本体から抜く際に、本体側のクロック信号ピン（出力）とカートリッジ側のストローブ端子（出力）とが接触しない。このため、より安全にカートリッジ１を本体から抜くことができる。

また、本実施形態では、上下に並んだ２つのデータ入出力端子の組が４つ設けられる。８つのデータ入出力端子は、あるタイミングでは全て入力状態か出力状態となる。このため、カートリッジ１を本体から抜く際に、下側領域のデータ入出力端子が、本体側の上側のデータ入出力ピンと接触しても、本体側とカートリッジ側の双方が出力状態となることはない。このため、より不具合なくカートリッジ１を本体から抜くことができる。

また、本実施形態では、カートリッジ１を本体に挿入する際、最後に端子Ｔ１と本体側の検出ピンＰ１とが接触するように構成されている。これにより、全ての端子が本体側のピンと接続されるまで、本体はカートリッジ１を検出せず、本体から予期せぬ信号がカートリッジ１に入力されることはない。逆に、カートリッジ１を本体から抜く際には、最初に本体側の検出ピンＰ１が端子Ｔ１から離れ、本体はカートリッジ１を検出しなくなる。以降は、本体から信号が出力されなくなるため、本体側から予期せぬ信号がカートリッジ１に入力される可能性を低くすることができる。

また、本実施形態では、カートリッジ１を本体に挿入する際、最初にグランド端子Ｔ１５が接触する。このため、カートリッジ１の回路に溜まった不要な電荷を逃がすことができる。

また、本実施形態では、カートリッジ１を本体に挿入する際、データ入出力端子、リセット端子、チップイネーブル端子が本体側のピンと接触する前に、電源端子Ｔ７が本体側の電源ピンと接触し、電源端子Ｔ７に電源を供給することが可能になり、本体側の電源ピンＰ７がＯＮの場合には、カートリッジ１のメモリ制御部１４が動作可能となる。これにより、カートリッジ１が本体に完全に挿入されるまでに予期せぬ信号が各端子に入力された場合でもその信号を制御することができる。

（変形例）
なお、上述したカートリッジ１の端子の形状、配置、大きさは上述したものに限られない。以下、カートリッジ１の変形例について説明する。

図２１〜図３１は、他の実施形態における端子の一例を示す図である。図２１〜図３１において、上記と同様に、カートリッジ１の基板１２上に配置された端子をＴ１〜Ｔ１６で表し、本体側のピンをＰ０〜Ｐ１６で表している。

図２１に示すように、各端子の下端は全て揃えられてもよい。具体的には、図２１に示す変形例では、上側領域および下側領域に跨る６つの長端子（Ｔ１、Ｔ４、Ｔ７、Ｔ１０、Ｔ１５、Ｔ１６）および下側領域の５つの端子（Ｔ３、Ｔ６、Ｔ９、Ｔ１２、Ｔ１４）の下端は、上下方向の位置が一致している。

また、図２２に示すように、端子Ｔ１を除く他の端子の下端が揃えられてもよい。具体的には、図２２に示す変形例では、上側領域および下側領域に跨る５つの長端子（Ｔ４、Ｔ７、Ｔ１０、Ｔ１５、Ｔ１６）および下側領域の５つの端子（Ｔ３、Ｔ６、Ｔ９、Ｔ１２、Ｔ１４）の下端は、上下方向の位置が一致している。一方、グランド兼検出端子Ｔ１の下端は、他の端子の下端よりも上方に位置している。このため、カートリッジ１を本体に挿入する際は、本体側の検出ピンＰ１が最後に端子Ｔ１と接触する。すなわち、全ての端子が本体側のピンと接続された状態で本体がカートリッジ１を検出することになる。これにより、本体は、カートリッジ１の全ての端子が本体側のピンと接続された状態で、カートリッジ１に信号を送信することができ、不具合が生じることを防止することができる。

また、図２３に示すように、端子Ｔ１５の下端を端子Ｔ７およびＴ１０と揃えてもよい。

上記実施形態では、カートリッジ１を本体に挿入する際に、カートリッジ１の各端子が、以下に示す（１）〜（４）の順で本体側のピンと接続されるようにした。
（１）グランド端子Ｔ１５を最初に本体側のグランドピンＰ１５と接触させる。
（２）電源端子Ｔ７およびＴ１０を本体側の電源ピンＰ７およびＰ１０と接触させる。
（３）ストローブ端子Ｔ２、クロック端子Ｔ３、チップイネーブル端子Ｔ４、８つのデータ入出力端子Ｔ５、Ｔ６、Ｔ８、Ｔ９、Ｔ１１〜Ｔ１４、リセット端子Ｔ１６を、それぞれ本体側のピンＰ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ８、Ｐ９、Ｐ１１〜Ｐ１４、Ｐ１６と接触させる。
（４）グランド兼検出端子Ｔ１を本体側の検出ピンＰ１と接触させる。

これに対して、図２３に示す変形例では、グランド端子Ｔ１５、電源端子Ｔ７およびＴ１０が最初に本体側のピンＰ１５、Ｐ７およびＰ１０とそれぞれ接続される。このような構成であっても、最初にカートリッジ１内の不要な電荷を逃がすとともに、メモリ制御部１４に電源を供給可能な状態にすることができる。電源端子Ｔ７に本体側から電源が供給される場合、メモリ制御部１４によって信号を制御することができる。

また、図２４に示すように、一部の長端子は、短く形成されてもよい。例えば、図２４では、チップイネーブル端子Ｔ４、電源端子Ｔ７およびＴ１０は、上側領域に設けられ、他の上側領域に設けられた端子（Ｔ２、Ｔ５等）と同様に短く構成される。

また、図２５に示すように、端子Ｔ１を除く全ての長端子は、短く形成されてもよい。具体的には、図２５に示す例では、チップイネーブル端子Ｔ４、電源端子Ｔ７、Ｔ１０、グランド端子Ｔ１５、およびリセット端子Ｔ１６は、上側領域に設けられ、他の上側領域に設けられた端子（Ｔ２、Ｔ５等）と同様に短く形成される。一方、グランド兼検出端子Ｔ１は、上側領域および下側領域を跨ぐ長さで形成される。これは、本体側のピンＰ０およびピンＰ１が短絡したことをもって本体はカートリッジ１を検出するため、この端子Ｔ１は、少なくともピンＰ０とピンＰ１との間の距離以上に形成される必要があるからである。

なお、図２４および図２５は単なる一例であり、端子Ｔ４、Ｔ７、Ｔ１０、Ｔ１５、Ｔ１６のうちの少なくとも１つの端子が短く形成されてもよい。例えば、端子Ｔ１５とＴ１６の２つが（例えば端子Ｔ１３と同様に）短く形成されてもよい。また、例えば、端子Ｔ４及び／又はＴ１６を短く構成してもよい。

また、図２６に示すように、グランド兼検出端子Ｔ１を２つの短い端子に分け、これら２つの端子を導線で接続してもよい。このような導線によって接続された２つの端子は、電気的には１つの端子であり、図５に示す上側領域および下側領域に跨る長端子Ｔ１と実質的に同じである。なお、端子Ｔ１を図２６のように見かけ上２つの端子に分けた場合に、基板１２の表面に導線がプリント形成されてもよいし、基板１２の内部に導線を形成し外部からは導線が見えないようにしてもよい。

また、図２７に示すように、一部の端子の幅が広く構成されてもよい。例えば、図２７に示す例では、端子Ｔ４を短くし（上側領域に配置し）、当該端子Ｔ４を短くすることによって生じた領域まで端子Ｔ３の幅を大きくしている。また、端子Ｔ１５を短くし、当該端子Ｔ１５を短くすることによって生じた領域まで端子Ｔ１４の幅を大きくしている。

すなわち、上記実施形態では、図５で示したように、１本の長端子と上下に並んだ２本の短端子とを含む端子郡が、横方向に４つ並んで形成された。また、端子群と端子群との間には間隙が設けられた。他の実施形態では、例えば図２７に示すように、カートリッジ１が本体に固定された場合に、カートリッジ１の各端子がそれぞれ本体側の正しいピンと接続されれば、各端子の形状はどのようなものでもよい。

例えば、図２８に示すように、端子と端子との間の距離が全て同じに設定され、図５で示したような端子群と端子群との間の間隙が設けられなくてもよい。このような各端子の形状であっても、電圧の変化の頻度が高い端子の近傍には電圧の変化の頻度が低い端子が設けられる構成となる。例えば、ストローブ端子Ｔ２の左側近傍にはグランド兼検出端子Ｔ１があり、データ入出力端子Ｔ５の左側近傍にはチップイネーブル端子Ｔ４があり、データ入出力端子Ｔ８の左側近傍には電源端子Ｔ７があり、データ入出力端子Ｔ１１の左側近傍には電源端子Ｔ１０があり、データ入出力端子Ｔ１３の右側近傍にはグランド端子Ｔ１５がある。同様に、クロック端子Ｔ３の左側近傍にはグランド兼検出端子Ｔ１があり、データ入出力端子Ｔ６の左側近傍にはチップイネーブル端子Ｔ４があり、データ入出力端子Ｔ９の左側近傍には電源端子Ｔ７があり、データ入出力端子Ｔ１２の左側近傍には電源端子Ｔ１０があり、データ入出力端子Ｔ１４の右側近傍にはグランド端子Ｔ１５がある。

また、図２８においても図５と同様に、端子配置領域の少なくとも一部において、電圧の変化の頻度が低い端子と電圧の変化の頻度が高い端子とが横方向に交互に並ぶ。例えば、上側領域においては、端子Ｔ１、Ｔ２、Ｔ４、Ｔ５、Ｔ７、Ｔ８、Ｔ１０、Ｔ１１が横方向に並び、電圧の変化の頻度が低い端子と電圧の変化の頻度が高い端子とが横方向に交互に並ぶ構成となっている。さらに、端子Ｔ１１の右隣にはデータ入出力端子Ｔ１３が設けられ、さらにその右隣にはグランド端子Ｔ１５が設けられ、さらにその右隣（端子配置領域の右端）にはリセット端子Ｔ１６が設けられる。同様に、下側領域においては、端子Ｔ１、Ｔ３、Ｔ４、Ｔ６、Ｔ７、Ｔ９、Ｔ１０、Ｔ１２は、横方向に並んでいる。

なお、図２８において、各端子からの導線は、基板１２の内部に形成されてもよい。

また、例えば図２９に示すように、上記実施形態のカートリッジ１の各端子が上下方向の異なる位置に配置されたり、上下方向の長さが異なるように形成されたりしてもよい。図２９に示す例では、端子Ｔ４、Ｔ５、Ｔ１０、Ｔ１１、Ｔ１２が、図５等に示した各端子の位置および長さと異なる。具体的には、端子Ｔ４は、図５に示す端子Ｔ４よりも短く形成され、カートリッジが本体に奥まで挿入された場合に、端子Ｔ４の上端部が本体側のピンＰ４と接触するように形成されている。また、端子Ｔ５は、図５に示す位置よりも上方に移動され、カートリッジが本体に奥まで挿入された場合に、端子Ｔ５の下端部が本体側のピンＰ５と接触するように形成されている。また、端子Ｔ１０は、短く形成され、カートリッジが本体に奥まで挿入された場合に、端子Ｔ１０の下端部が本体側のピンＰ１０と接触するように形成されている。また、端子Ｔ１１は、図５に示す端子Ｔ１１よりも長く形成されるとともに下方に位置し、カートリッジが本体に奥まで挿入された場合に、端子Ｔ１１の上端部が本体側のピンＰ１１と接触するように形成されている。また、端子Ｔ１２は、図５に示す端子Ｔ１２よりも短く形成され、カートリッジが本体に奥まで挿入された場合に、端子Ｔ１２の上端部が本体側のピンＰ１２と接触するように形成されている。

図２９に示すような端子の配置であっても、カートリッジが本体に奥まで挿入された場合（本体に完全に挿入されて固定された場合）に、カートリッジの各端子が本体側の各ピンと電気的に接続される。このため、本体はカートリッジからデータを読み出したり、データを書き込んだりすることができる。

このように、カートリッジの各端子が本体側の各ピンと電気的に接続される限り、カートリッジの各端子の位置、および、形状はどのようなものであってもよい。各端子の位置や形状が変更されても、カートリッジの複数の端子のうちの少なくとも一部は、電圧の変化の頻度が高い端子の横方向の近傍に、電圧の変化の頻度が低い端子が位置する構成となる。

具体的には、ストローブ端子Ｔ２の左側近傍にはグランド兼検出端子Ｔ１があり、データ入出力端子Ｔ５の左側近傍にはチップイネーブル端子Ｔ４がある。また、データ入出力端子Ｔ８の左側近傍には電源端子Ｔ７があり、データ入出力端子Ｔ１１の左側近傍には電源端子Ｔ１０がある。また、データ入出力端子Ｔ１３の右側近傍にはグランド端子Ｔ１５がある。

また、端子配置領域の少なくとも一部の領域においては、電圧の変化の頻度が低い端子と電圧の変化の頻度が高い端子とが横方向に交互に並ぶ。図２９に示す例でも、例えば、上側領域において、端子Ｔ１、Ｔ２、Ｔ４、Ｔ５、Ｔ７、Ｔ８、Ｔ１０、Ｔ１１が横方向（本体側の上側のピンが並ぶ方向）に並び、電圧の変化の頻度が低い端子と電圧の変化の頻度が高い端子とが横方向に交互に並んでいる。

また、図３０に示すように、グランド端子Ｔ１５は設けられなくてもよい。端子Ｔ１５が設けられなくても、カートリッジは、端子Ｔ１が本体側のピンＰ０と接続されることでグランドされる。このため、グランド端子Ｔ１５はなくてもよい。

また、図３１に示されるように、上下に並ぶ２つの短端子は、左右方向に若干ずれていてもよい。例えば、図３１では、端子Ｔ２と端子Ｔ３とは上下に並んで配置され、端子Ｔ２の横方向の中心の位置と端子Ｔ３の横方向の中心の位置とは完全に一致していない。同様に、端子Ｔ５と端子Ｔ６とは上下に並んで配置され、端子Ｔ５の横方向の中心の位置と端子Ｔ６の横方向の中心の位置とは完全に一致していない。このように、上下に並ぶ２つの短端子が本体側のピンとそれぞれ接触する程度において、上下に並ぶ２つの短端子の横方向の中心は実質的に左右方向にずれていてもよい。すなわち、上下に並ぶ２つの端子は厳密に左右方向の位置が一致している必要はない。また、上下に並ぶ２つの短端子の幅は、必ずしも同じである必要はなく、図３１の端子Ｔ９のように、端子Ｔ８よりも幅が狭く構成されてもよい。（また、反対に、端子Ｔ８よりも幅が広く構成されてもよい。）このように、本体側のピンと接触する限りは、上下に並ぶ２つの端子のうちの一方の端子の幅が他方の端子よりも狭く（又は広く）構成されてもよい。

なお、図２１〜図３１に示した変形例は単なる例示であり、カートリッジの各端子と本体側の各ピンとが電気的に接続される限り、各端子の位置や大きさ、端子間の距離は、どのようなものであってもよい。また、端子配置領域には、本体側の各ピンと電気的に接続される端子に加えて、本体側の何れのピンとも電気的に接続されない端子が設けられてもよい。

また、カートリッジの不揮発性メモリ１３は、カートリッジ１に着脱可能に接続されてもよい。

図３２及び図３３は、不揮発性メモリ１３がカートリッジ１に着脱可能に接続される構成の例を示す図である。図３２に示す例では、例えばカートリッジ１の上端に不揮発性メモリ１３を挿入するための挿入口が設けられる。不揮発性メモリ１３は、当該挿入口から挿入され、カートリッジ１に固定される。情報処理装置５０は、カートリッジ１を介して不揮発性メモリ１３から所定のプログラムまたはデータ（例えば、ゲームプログラムやゲームデータ等）を読み出したり、不揮発性メモリ１３に対して所定のプログラムまたはデータを書き込んだりする。着脱可能な不揮発性メモリ１３としては、汎用の不揮発性メモリが用いられてもよい。例えば、着脱可能な不揮発性メモリ１３として、ＳＤカード、ｍｉｎｉＳＤカード、ｍｉｃｒｏＳＤカード等が用いられてもよい。また、その他の規格の基づく汎用の不揮発性メモリがカートリッジ１に着脱可能に接続されてもよい。また、図３３に示す例では、例えばカートリッジ１の側面に不揮発性メモリ１３を挿入するための挿入口が設けられ、当該側面に設けられた挿入口から不揮発性メモリ１３が挿入される。このように、不揮発性メモリ１３がカートリッジ１に対して着脱可能に接続されてもよい。なお、カートリッジ１の上面や側面から不揮発性メモリ１３が挿入される形態に限らず、例えば、カートリッジ１の表面又は裏面に不揮発性メモリ１３を嵌め込むための凹部が形成され、当該凹部に不揮発性メモリ１３を嵌め込むことにより、不揮発性メモリ１３をカートリッジ１に着脱可能に接続してもよい。

また、上記実施形態では、所定のプログラムやデータ等を記憶する記憶装置として不揮発性メモリ１３が用いられたが、不揮発性メモリの代わりに、情報を記憶することが可能な任意の記憶媒体（例えば磁気ディスク、光ディスク等）が用いられてもよい。

また、本発明のカートリッジは、上記実施形態における不揮発性メモリ１３の挿入口の代わりに、別のカートリッジを挿入するための挿入口（例えば、情報処理装置５０の備えるカートリッジ収納部５１）が設けられていてもよい。その場合に、情報処理装置５０は、本発明のカートリッジを介して、挿入口に挿入された別のカートリッジに記憶される所定のプログラムまたはデータ（例えば、ゲームプログラムやゲームデータ等）を読み出したり、当該別のカートリッジにデータを書き込んだりする。すなわち、本発明のカートリッジは、別のカートリッジと情報処理装置５０との通信を仲介するようないわゆるアダプタータイプのカートリッジも含む。

また、カートリッジ１は、セパレータ１１ａを設けるものとしたが、セパレータ１１ａは必ずしも設けられなくてもよい。例えば、図２に示す４本のセパレータ１１ａのうちの一部又は全部は設けられなくてもよい。

１ カートリッジ
１１ ハウジング
１２ 基板
１３ 不揮発性メモリ
１４ メモリ制御部
５０ 情報処理装置（本体）
５１ カートリッジ収納部
Ａ 端子配置領域
Ｔ１〜Ｔ１６ カートリッジ側の端子
Ｐ０〜Ｐ１６ 本体側のピン

Claims (78)

1. 先端および後端を有し、前記先端側からゲーム装置のカートリッジ挿入口に挿入することによって当該ゲーム装置と接続可能なカートリッジであって、
   前記カートリッジには、前記カートリッジ挿入口内に設けられた前記ゲーム装置の端子と電気的に接続可能な複数の端子が配置された、第１領域と第２領域とを含む端子配置領域が設けられ、
   前記カートリッジが前記カートリッジ挿入口に挿抜される方向を第１方向とし当該第１方向に垂直な方向を第２方向とした場合に、前記第２領域および前記第１領域は、前記第１方向に並んで配置され、
   前記第１領域は、前記端子配置領域において、前記第２領域よりも前記カートリッジの先端の近くに配置され、
   前記複数の端子は、第１データ入出力端子と、第２データ入出力端子と、ストローブ端子と、クロック端子と、電源端子と、グランド端子とを少なくとも含み、
   前記第１領域には、前記クロック端子と前記第１データ入出力端子とが配置され、
   前記第２領域には、前記ストローブ端子と前記第２データ入出力端子とが配置され、
   前記端子配置領域には、前記第１領域と前記第２領域とにまたがる複数の長端子が配置され、
   前記ストローブ端子及び前記クロック端子は前記第１方向に並んで配置され、
   前記第２データ入出力端子及び前記第１データ入出力端子は、前記第１方向に並んで配置され、
   前記複数の長端子は、前記電源端子と前記グランド端子とを含み、
   前記第１方向に並んだ前記第２データ入出力端子及び前記第１データ入出力端子の前記第２方向における少なくとも一方の隣には、前記複数の長端子のうちのいずれかが配置され、
   前記第１方向に並んだ前記ストローブ端子及び前記クロック端子の前記第２方向における少なくとも一方の隣には、前記複数の長端子のうちのいずれかが配置される、カートリッジ。
2. 前記第２データ入出力端子を前記第１データ入出力端子の位置まで前記第１方向に移動させた場合に当該２つの端子の少なくとも一部が重なるように、前記第１データ入出力端子及び前記第２データ入出力端子が配置される、請求項１に記載のカートリッジ。
3. 前記ゲーム装置の前記カートリッジ挿入口内には、第１端子および第２端子が設けられ、
   前記カートリッジが前記カートリッジ挿入口に挿入されて前記ゲーム装置と接続された場合、前記第１データ入出力端子は前記ゲーム装置の前記第１端子と接続され、前記第２データ入出力端子は前記ゲーム装置の前記第２端子と接続され、
   前記カートリッジが前記カートリッジ挿入口に挿入される過程で前記ゲーム装置の前記第２端子が前記第１データ入出力端子に接触するように、前記第１データ入出力端子が配置される、請求項１又は２に記載のカートリッジ。
4. 前記第１データ入出力端子及び前記第２データ入出力端子は、前記第２方向における位置が同じである、請求項１から３の何れかに記載のカートリッジ。
5. 前記複数の長端子は、チップイネーブル端子を含み、
   前記第１データ入出力端子及び前記第２データ入出力端子の前記第２方向における少なくとも一方の隣には、前記グランド端子、前記電源端子、および前記チップイネーブル端子のうちの何れかの長端子が配置される、請求項１から４の何れかに記載のカートリッジ。
6. 前記第１データ入出力端子及び前記第２データ入出力端子の前記第２方向における少なくとも一方の隣に配置された長端子が、前記第１データ入出力端子の少なくとも一部の前記第２方向の隣に存在し、かつ、前記第２データ入出力端子の少なくとも一部の前記第２方向の隣に存在するように、当該長端子が形成される、請求項５に記載のカートリッジ。
7. 前記第１データ入出力端子及び前記第２データ入出力端子をその隣に設けられた前記長端子の位置まで前記第２方向に移動させた場合、当該移動後の前記第１データ入出力端子及び前記第２データ入出力端子の両方は、少なくとも一部において前記長端子と重なる、請求項５に記載のカートリッジ。
8. 前記第１データ入出力端子及び前記第２データ入出力端子の前記第２方向における一方の隣には、前記長端子として、前記グランド端子、前記電源端子、および前記チップイネーブル端子のうちの何れかが配置され、
   前記第１データ入出力端子及び前記第２データ入出力端子と前記一方の隣に設けられた前記長端子との間の間隔よりも、前記第１データ入出力端子及び前記第２データ入出力端子と前記第２方向における他方の隣にある端子との間の間隔の方が、広い、請求項５から７の何れかに記載のカートリッジ。
9. 前記クロック端子および前記ストローブ端子の前記第２方向における少なくとも一方の隣には、前記グランド端子が配置される、請求項１から８の何れかに記載のカートリッジ。
10. 前記クロック端子及び前記ストローブ端子の前記第２方向における少なくとも一方の隣に配置されたグランド端子が、前記クロック端子の少なくとも一部の前記第２方向の隣に存在し、かつ、前記ストローブ端子の少なくとも一部の前記第２方向の隣に存在するように、当該グランド端子が形成される、請求項９に記載のカートリッジ。
11. 前記クロック端子および前記ストローブ端子の前記第２方向における少なくとも一方の隣に配置された前記グランド端子を、前記クロック端子および前記ストローブ端子の位置まで前記第２方向に移動させた場合、前記クロック端子および前記ストローブ端子の両方は、少なくとも一部において移動後の前記グランド端子と重なる、請求項９に記載のカートリッジ。
12. 前記複数の長端子は、リセット端子を含み、
    前記リセット端子は、前記第２方向の前記端子配置領域における一方端に配置される、請求項１から１１の何れかに記載のカートリッジ。
13. 前記リセット端子の、前記端子配置領域における他方端側の隣には、グランド端子が設けられる、請求項１２に記載のカートリッジ。
14. 前記複数の端子は、前記第１領域に配置される第３データ入出力端子と前記第２領域に配置される第４データ入出力端子を含み、
    前記第３データ入出力端子及び前記第４データ入出力端子は、前記第１方向に並んで配置され、
    前記電源端子は、前記第１方向に並んだ前記第２データ入出力端子及び前記第１データ入出力端子の前記第２方向における一方の隣、かつ、前記第１方向に並んだ前記第３データ入出力端子及び前記第４データ入出力端子の前記第２方向における他方の隣になるように配置される、請求項１から１３の何れかに記載のカートリッジ。
15. 前記第１データ入出力端子及び前記第２データ入出力端子を含む複数のデータ入出力端子と、前記電源端子とは、前記端子配置領域の少なくとも一部において、前記第２方向に交互に並んで配置される、請求項１から１４の何れかに記載のカートリッジ。
16. 前記複数の長端子は、チップイネーブル端子を含み、
    前記電源端子および前記チップイネーブル端子を第１種端子とし、前記複数のデータ入出力端子を第２種端子とした場合、前記第１種端子及び前記第２種端子は、前記端子配置領域の少なくとも一部において、前記第２方向に交互に並んで配置される、請求項１５に記載のカートリッジ。
17. 前記第２種端子は、前記クロック端子又は前記ストローブ端子を含み、
    前記第１種端子及び前記第２種端子は、前記端子配置領域の少なくとも一部において、前記第２方向に交互に並んで配置される、請求項１６に記載のカートリッジ。
18. 前記第１種端子は前記グランド端子を含み、
    前記第１種端子及び前記第２種端子は、前記端子配置領域の少なくとも一部において、前記第２方向に交互に並んで配置される、請求項１７に記載のカートリッジ。
19. 前記複数の端子は、リセット端子を含み、
    前記リセット端子は、前記端子配置領域における一方端に設けられ、
    前記グランド端子は、前記端子配置領域における他方端に設けられ、
    前記第１種端子及び前記第２種端子は、前記他方端から前記一方端に向かって交互に配置され、
    前記他方端から前記一方端に向かって交互に配置された前記第２種端子のさらに前記一方端側の隣には、データ入出力端子が設けられ、当該データ入出力端子のさらに前記一方端側には、前記リセット端子が設けられる、請求項１８に記載のカートリッジ。
20. 前記電源端子は、第１電源端子と第２電源端子とを含む、請求項１から１９の何れかに記載のカートリッジ。
21. 前記第１電源端子は、略３．１Ｖの電源に接続され、前記第２電源端子は、略１．８Ｖの電源に接続される、請求項２０に記載のカートリッジ。
22. 前記第１電源端子は、メモリの制御回路を駆動させるための電源を供給するための端子であり、前記第２電源端子は、複数の前記データ入出力端子に電源を供給するための端子である、請求項１８又は１９に記載のカートリッジ。
23. 前記長端子と、前記第２領域および前記第１領域のそれぞれに配置された前記第１方向に並ぶ２つの端子の組とは、前記端子配置領域の少なくとも一部において前記第２方向に交互に配置される、請求項１から２２の何れかに記載のカートリッジ。
24. 前記２つの端子の組と前記長端子とにより構成される端子群が、前記端子配置領域の一部の領域において前記第２方向に並んで複数配置され、
    １の端子群における前記長端子と前記２つの端子との間の前記第２方向における距離は、隣り合う２つの端子群間の前記第２方向における距離よりも短い、請求項２３に記載のカートリッジ。
25. 前記端子群間には、導線が設けられ、
    前記導線は、前記第１領域に配置された端子に接続される、請求項２４に記載のカートリッジ。
26. 前記端子配置領域には、前記端子群間の間隙が複数あり、複数の端子群間の間隙のうちの少なくとも１つには、２本の導線が設けられ、
    前記２本の導線は、前記第１領域に配置された２つの端子にそれぞれ接続される、請求項２４又は２５に記載のカートリッジ。
27. 前記導線の少なくとも一部は、前記端子の前記第２方向の側面から、前記第１方向および前記第２方向と異なる第３方向に伸びるように形成される、請求項２５又は２６に記載のカートリッジ。
28. 前記第１領域に配置された端子および複数の長端子のうち、グランド端子の先端は、最も前記カートリッジの先端の近くに位置する、請求項１から２７の何れかに記載のカートリッジ。
29. 前記複数の長端子は、前記ゲーム装置が前記カートリッジを検出するための検出端子を含み、
    前記第１領域に配置された端子および前記複数の長端子のうち、前記検出端子の先端は、前記カートリッジの先端から最も離れて位置する、請求項１から２８の何れかに記載のカートリッジ。
30. 前記検出端子は、グランド端子を兼ねる、請求項２９に記載のカートリッジ。
31. 前記電源端子の先端は、前記クロック端子の先端および前記第１データ入出力端子の先端よりも、前記カートリッジの先端の近くに位置する、請求項１から３０の何れかに記載のカートリッジ。
32. 前記複数の長端子は、チップイネーブル端子を含み、
    前記電源端子の先端は、前記第１データ入出力端子の先端、前記チップイネーブル端子の先端、および前記クロック端子の先端よりも前記カートリッジの先端の近くに位置する、請求項１から３１の何れかに記載のカートリッジ。
33. 前記カートリッジが前記ゲーム装置のカートリッジ挿入口に挿入される際に、前記第１領域に配置された端子および前記複数の長端子は、異なる順番で前記ゲーム装置の端子と接触する、請求項１から３２の何れかに記載のカートリッジ。
34. 前記カートリッジが前記ゲーム装置のカートリッジ挿入口に挿入される際に、前記第１領域に配置された端子および前記複数の長端子のうち最初に前記ゲーム装置の端子と接触する端子は、グランド端子である、請求項１から３３の何れかに記載のカートリッジ。
35. 前記複数の長端子は、前記ゲーム装置が前記カートリッジを検出するための検出端子を含み、
    前記ゲーム装置の検出端子と前記カートリッジの検出端子とが接触した場合に前記ゲーム装置によって前記カートリッジが検出され、
    前記カートリッジが前記ゲーム装置のカートリッジ挿入口に挿入される際に、前記カートリッジの検出端子は、前記第１領域に配置された端子および前記複数の長端子のうち最後に前記ゲーム装置の前記検出端子と接触する、請求項１から請求項３４の何れかに記載のカートリッジ。
36. 前記カートリッジの検出端子は、グランド端子を兼ねる、請求項３５に記載のカートリッジ。
37. 前記カートリッジが前記ゲーム装置のカートリッジ挿入口に挿入される際に、前記電源端子は、前記クロック端子および前記第１データ入出力端子よりも前に前記ゲーム装置の電源端子と接触する、請求項１から３６の何れかに記載のカートリッジ。
38. 前記複数の長端子は、チップイネーブル端子を含み、
    前記カートリッジが前記ゲーム装置のカートリッジ挿入口に挿入される際に、前記第１データ入出力端子、前記チップイネーブル端子、および前記クロック端子は、前記電源端子が前記ゲーム装置の電源端子と接触した後に、前記ゲーム装置の端子と接触する、請求項１から３７の何れかに記載のカートリッジ。
39. 前記複数の長端子は、前記ゲーム装置が前記カートリッジを検出するための端子であって、前記ゲーム装置の前記カートリッジ挿入口内に設けられた前記第１方向に並んだ２つの端子を短絡するための検出端子を含む、請求項１から３８の何れかに記載のカートリッジ。
40. 前記ゲーム装置の前記カートリッジ挿入口内に設けられた前記第１方向に並んだ２つの端子は、前記カートリッジ挿入口側の端子と奥側の検出端子であり、
    前記カートリッジの検出端子は、前記カートリッジが前記ゲーム装置の前記カートリッジ挿入口に挿入される際に、前記第１領域に配置された端子および前記複数の長端子のうち最後に前記ゲーム装置の前記検出端子と接触する、請求項３９に記載のカートリッジ。
41. 前記カートリッジの検出端子は、グランド端子を兼ねる、請求項４０に記載のカートリッジ。
42. 前記カートリッジは、前記複数の端子間に位置する少なくとも１つのセパレータを備える、請求項１から４１の何れかに記載のカートリッジ。
43. 前記少なくとも１つのセパレータは、前記複数の端子の少なくとも何れかに接続された導線を覆うように設けられる、請求項４２に記載のカートリッジ。
44. 前記少なくとも１つのセパレータは、前記導線を覆い隠すように設けられる、請求項４３に記載のカートリッジ。
45. 前記導線は、前記第１領域に配置された端子に接続され、前記カートリッジの先端から後端に向かう方向に伸びるように形成される、請求項４３又は４４に記載のカートリッジ。
46. 前記セパレータは複数設けられ、前記複数のセパレータのうちの少なくとも１つは、２本の導線を覆うように設けられる、請求項４２から４４の何れかに記載のカートリッジ。
47. 前記導線は、前記端子の前記第２方向の側面から、前記第１方向および前記第２方向とは異なる第３方向に向かって伸びるように形成される、請求項４３から４６の何れかに記載のカートリッジ。
48. 前記カートリッジを正面から見た場合に前記セパレータによって前記端子配置領域は複数の領域に分けられ、それぞれの領域には複数の前記端子が配置される、請求項４２から４７の何れかに記載のカートリッジ。
49. 前記セパレータは前記カートリッジのハウジングの一部である、請求項４２から４８の何れかに記載のカートリッジ。
50. 前記カートリッジは、データを記憶する記憶媒体を挿入するための挿入口を備える、請求項１から４９の何れかに記載のカートリッジ。
51. 先端および後端を有し、前記先端側からゲーム装置のカートリッジ挿入口に挿入することによって当該ゲーム装置と接続可能なカートリッジであって、
    前記カートリッジは、前記カートリッジ挿入口内に設けられた前記ゲーム装置の端子と電気的に接続される複数の端子を備え、
    前記カートリッジが前記カートリッジ挿入口に挿抜される方向を第１方向とした場合、前記複数の端子は、前記第１方向に並ぶ第２データ入出力端子及び第１データ入出力端子を含み、
    前記第１データ入出力端子は、前記第２データ入出力端子よりも前記カートリッジの先端の近くに配置され、
    前記ゲーム装置の前記カートリッジ挿入口内には、第１端子および第２端子が設けられ、
    前記カートリッジが前記カートリッジ挿入口に挿入されて前記ゲーム装置と接続された場合、前記第１データ入出力端子は前記ゲーム装置の前記第１端子と接続され、前記第２データ入出力端子は前記ゲーム装置の前記第２端子と接続され、
    前記カートリッジが前記カートリッジ挿入口に挿入される過程で前記ゲーム装置の前記第２端子が前記第１データ入出力端子に接触するように、前記第１データ入出力端子が配置される、カートリッジ。
52. 前記第１データ入出力端子及び前記第２データ入出力端子は、前記第２データ入出力端子を前記第１データ入出力端子の位置まで前記第１方向に移動させた場合に当該２つの端子が少なくとも一部において重なるように配置される、請求項５１に記載のカートリッジ。
53. 前記第１方向と垂直な方向を第２方向とした場合、前記第１データ入出力端子及び前記第２データ入出力端子の前記第２方向の隣には、チップイネーブル端子又は電源端子が設けられる、請求項５１又は５２に記載のカートリッジ。
54. 先端および後端を有し、前記先端側からゲーム装置のカートリッジ挿入口に挿入することによって当該ゲーム装置と接続可能なカートリッジであって、
    前記カートリッジは、前記カートリッジ挿入口内に設けられた前記ゲーム装置の端子と電気的に接続される複数の端子を備え、
    前記複数の端子は、前記ゲーム装置からのクロック信号を入力するためのクロック端子と前記ゲーム装置にストローブ信号を出力するためのストローブ端子とを含み、
    前記カートリッジが前記カートリッジ挿入口に挿抜される方向を第１方向とした場合、前記ストローブ端子および前記クロック端子は、前記第１方向に並んで配置され、
    前記クロック端子は、前記ストローブ端子よりも前記カートリッジの先端の近くに配置される、カートリッジ。
55. 前記クロック端子およびストローブ端子は、前記ストローブ端子を前記第１方向に前記クロック端子の位置まで移動させた場合に当該２つの端子が少なくとも一部において重なるように配置される、請求項５４に記載のカートリッジ。
56. 前記ゲーム装置は、前記第１方向に並んだストローブ端子およびクロック端子を含み、
    前記カートリッジが前記カートリッジ挿入口に挿入されて前記ゲーム装置と接続された場合、前記カートリッジのストローブ端子は前記ゲーム装置のストローブ端子と接続され、前記カートリッジのクロック端子は前記ゲーム装置のクロック端子と接続され、
    前記カートリッジが前記カートリッジ挿入口に挿入される過程で前記ゲーム装置の前記ストローブ端子が前記カートリッジのクロック端子に接触するように、前記クロック端子が配置される、請求項５４又は５５に記載のカートリッジ。
57. 前記第１方向と垂直な方向を第２方向とした場合、前記クロック端子および前記ストローブ端子の前記第２方向の隣には、グランド端子が設けられる、請求項５４から５６の何れかに記載のカートリッジ。
58. 先端および後端を有し、前記先端側からゲーム装置のカートリッジ挿入口に挿入することによって当該ゲーム装置と接続可能なカートリッジであって、
    前記カートリッジは、前記カートリッジ挿入口内に設けられた前記ゲーム装置の端子と電気的に接続される複数の端子を備え、
    前記カートリッジが前記カートリッジ挿入口に挿抜される方向を第１方向とし当該第１方向に垂直な方向を第２方向とした場合、前記カートリッジの前記複数の端子は、少なくとも４つの短端子と前記第１方向の長さが前記短端子よりも長い長端子とを含み、
    前記４つの短端子は、前記第１方向に並ぶ２つの短端子からなる第１組の短端子と、当該第１組の短端子とは前記第２方向における位置が異なる、前記第１方向に並ぶ２つの短端子からなる第２組の短端子と、を構成し、
    前記長端子は、前記第１組の短端子と前記第２組の短端子との間に配置され、
    前記４つの短端子を前記第２方向に前記長端子の位置まで移動させた場合に、移動後の前記４つの短端子のそれぞれは、少なくともその一部において前記長端子と重なり、
    前記長端子は電源端子又はチップイネーブル端子であり
    前記短端子は、前記長端子よりも電圧の変化の頻度が高い端子である、カートリッジ。
59. 前記４つの短端子は、データ入出力端子であり、
    前記長端子は電源端子である、請求項５８に記載のカートリッジ。
60. 前記第１組の短端子は、前記第１方向に並ぶクロック端子及びストローブ端子であり、
    前記第２組の短端子は、前記第１方向に並ぶ２つのデータ入出力端子であり、
    前記長端子はチップイネーブル端子である、請求項５８又は５９に記載のカートリッジ。
61. 前記クロック端子は、前記ストローブ端子よりも前記カートリッジの先端の近くに配置される、請求項６０に記載のカートリッジ。
62. ゲーム装置のカートリッジ挿入口に挿入することによって当該ゲーム装置と接続可能なカートリッジであって、
    前記ゲーム装置と電気的に接続可能な少なくとも１つの第１端子と、
    前記ゲーム装置と電気的に接続可能な少なくとも１つの第２端子と、を備え、
    前記第１端子は、電源端子を含み、
    前記第２端子は、データ入出力端子を含み、
    前記第１端子及び前記第２端子は所定方向に交互に並んで配置される、カートリッジ。
63. 前記第２端子は、複数のデータ入出力端子を含み、
    前記第１端子及び前記複数のデータ入出力端子は所定方向に交互に並んで配置される、請求項６２に記載のカートリッジ。
64. 前記第１端子は、複数の電源端子を含み、
    前記複数の電源端子及び前記複数のデータ入出力端子は所定方向に交互に並んで配置される、請求項６２又は６３に記載のカートリッジ。
65. 前記第１端子はチップイネーブル端子を含み、前記第２端子はクロック端子又はストローブ端子を含み、
    前記第１端子及び前記第２端子は所定方向に交互に並んで配置される、請求項６２から６４の何れかに記載のカートリッジ。
66. 前記第１端子はグランド端子を含み、
    前記第１端子及び前記第２端子は所定方向に交互に並んで配置される、請求項６５に記載のカートリッジ。
67. 前記第２端子は、前記所定方向と垂直な第１方向に並んで配置されたストローブ端子およびクロック端子を含み、
    前記第１方向は、ユーザが前記カートリッジを前記カートリッジ挿入口に挿入する方向であり、
    前記クロック端子は、前記カートリッジが前記カートリッジ挿入口に挿入される際に、前記カートリッジが前記カートリッジ挿入口に最初に挿入される側に配置される、請求項６２から６６の何れかに記載のカートリッジ。
68. 前記所定方向における一方端部にはリセット端子が配置され、
    前記第１端子は、グランド端子、チップイネーブル端子、第１電源端子、および第２電源端子を含み、
    前記第２端子は、ストローブ端子、および複数のデータ入出力端子を含み、
    前記第１端子及び前記第２端子は前記所定方向における他方端部から前記一方端部に向かって交互に並んで配置され、
    前記他方端部から前記一方端部に向かって交互に配置された前記第２端子のさらに前記一方端部側の隣には、データ入出力端子がさらに配置され、当該データ入出力端子の前記一方端部側には前記リセット端子が配置される、請求項６２から６７の何れかに記載のカートリッジ。
69. 前記他方端部から前記一方端部に向かって交互に配置された前記第２端子のさらに前記一方端部側の隣に配置されるデータ入出力端子と前記リセット端子との間には、グランド端子が配置される、請求項６２から６８の何れかに記載のカートリッジ。
70. ゲーム装置のカートリッジ挿入口に挿入することによって当該ゲーム装置と接続可能なカートリッジであって、
    前記ゲーム装置と電気的に接続可能な複数の第１端子と、
    前記ゲーム装置と電気的に接続可能な複数の第２端子と、を備え、
    前記複数の第１端子は、少なくとも１つの電源端子と、少なくとも１つのグランド端子とを含み、
    前記複数の第２端子は、少なくとも１つのデータ入出力端子と、クロック端子と、ストローブ端子とを含み、
    前記第１端子と前記第２端子とを含む端子密集領域が複数設けられ、
    前記複数の端子密集領域は所定方向に並んで配置され、
    前記端子密集領域間の前記所定方向の距離は、各端子密集領域内の前記第１端子と前記第２端子との前記所定方向における距離よりも長い、カートリッジ。
71. 前記端子密集領域間には、前記第１端子又は前記第２端子と接続された導線が設けられる、請求項７０に記載のカートリッジ。
72. 前記カートリッジは、前記端子密集領域間に位置する少なくとも１つのセパレータを備える、請求項７０又は７１に記載のカートリッジ。
73. 前記複数の端子密集領域は、隣り合う第１の端子密集領域と第２の端子密集領域とを含み、
    前記第１の端子密集領域内のデータ入出力端子と、前記第２の端子密集領域内のデータ入出力端子は、隣り合う、請求項７０から７２の何れかに記載のカートリッジ。
74. 前記第１の端子密集領域と前記第２の端子密集領域との間には、前記第１の端子密集領域内の前記データ入出力端子からの導線と前記第２の端子密集領域内の前記データ入出力端子からの導線とが設けられる、請求項７３に記載のカートリッジ。
75. ゲーム装置のカートリッジ挿入口に挿入することによって当該ゲーム装置と接続可能なカートリッジであって、
    前記カートリッジには、前記カートリッジ挿入口内に設けられた前記ゲーム装置の端子と電気的に接続される複数の端子が配置された端子配置領域が設けられ、
    ユーザが前記カートリッジを前記カートリッジ挿入口に挿入する方向を第１方向とし当該第１方向と垂直な方向を第２方向とした場合、前記端子配置領域の一部の領域において、前記第１方向に１つだけ配置された第１端子と前記第１方向に２つ並んで配置された第２端子とが、前記第２方向に交互に配置される、カートリッジ。
76. 前記第１端子は、電源端子、グランド端子、チップイネーブル端子の何れかであり、
    前記第２端子は、データ入出力端子、ストローブ端子、クロック端子の何れかである、請求項７５に記載のカートリッジ。
77. 前記端子配置領域の一部の領域において、前記第１端子および前記第２端子により構成される端子群が、前記第２方向に４つ設けられる、請求項７５又は７６に記載のカートリッジ。
78. 前記第２方向は、前記端子配置領域の一方端から他方端に向かう方向であり、前記端子配置領域の一部の領域には、前記一方端から他方端に向かって順に、前記第１端子、前記第２端子、前記第１端子、前記第２端子、前記第１端子、前記第２端子、前記第１端子、前記第２端子が配置され、
    前記端子配置領域の一部の領域における最も他方端側に位置する前記第２端子のさらに前記他方端側には、前記一方端から他方端に向かって順に、前記第２端子、前記第１端子、前記第１端子が配置される、請求項７５から７７の何れかに記載のカートリッジ。

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