JP2018056369A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2018056369A
JP2018056369A JP2016191663A JP2016191663A JP2018056369A JP 2018056369 A JP2018056369 A JP 2018056369A JP 2016191663 A JP2016191663 A JP 2016191663A JP 2016191663 A JP2016191663 A JP 2016191663A JP 2018056369 A JP2018056369 A JP 2018056369A
Authority
JP
Japan
Prior art keywords
frame
semiconductor device
manufacturing
sealing body
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016191663A
Other languages
English (en)
Other versions
JP6677616B2 (ja
Inventor
清水　福美
Fukumi Shimizu
福美 清水
晴彦 原田
Haruhiko Harada
晴彦 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2016191663A priority Critical patent/JP6677616B2/ja
Priority to US15/660,294 priority patent/US9966329B2/en
Publication of JP2018056369A publication Critical patent/JP2018056369A/ja
Application granted granted Critical
Publication of JP6677616B2 publication Critical patent/JP6677616B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67253—Process monitoring, e.g. flow or thickness monitoring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67115—Apparatus for thermal treatment mainly by radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】半導体装置の信頼性を向上する。
【解決手段】半導体チップを搭載したリードフレームを準備する工程Ｓ１と、放熱板を有する放熱フレームを準備する工程Ｓ２と、リードフレームと放熱フレームとを積層した状態で、半導体チップおよび放熱板を樹脂封止する工程Ｓ３と、を有する。そして、放熱フレームの枠体を、封止体を有するリードフレームから分離する工程Ｓ５の後に、封止体を有するリードフレームに対して、樹脂の未充填領域有無の検査Ｓ６を実施する。検査前に、検査領域を遮る放熱フレームの枠体を除去するため、透過光を用いた検査が可能となる。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関し、特に、半導体チップの下部に放熱板を内蔵した半導体装置の製造方法に適用して有効な技術に関する。
特開２０１２−９４７０号公報（特許文献１）には、ダムバー切断前に、樹脂モールド工程におけるレジン未充填不良を検査する技術が開示されている。
特開２０１０−５６３２５号公報（特許文献２）には、半導体チップの下部に、リードの先端部と重なる程度に広い放熱板を配置した半導体装置が開示されている。ただし、放熱板は、樹脂封止工程前に、リードフレームに連結されている。
特開２０１２−９４７０号公報 特開２０１０−５６３２５号公報
特許文献１に記載されたように、ハロゲンフリー化の流れの中で、高流動性封止樹脂（たとえば、多環芳香族エポキシ樹脂の使用、可撓化剤の増量、シリカ等の充填材の微細化および球形化など）が多用される傾向にある。その場合、半導体チップの樹脂封止の際の溶融樹脂の流れが分散的となり、樹脂の未充填不良も特定の箇所に集中せず、様々な個所にばらばらに出現する傾向が高い。従って、封止体の全周（４辺）に渡って、未充填不良の検査をする必要がある。
一方、半導体装置の高速化または高電力化を実現するために、放熱板を内蔵した半導体装置が使用されている。例えば、特許文献２のように、「かしめ技術」を用いて、樹脂封止工程前に放熱板をリードフレームに連結する方法が知られているが、この方法には、工程数が増加するため製造コストの増加、歩留りの低下という問題が内在している。
そこで、本願発明者は、「かしめ技術」を用いることなく、複数のリードを保持するリードフレームと、放熱板を保持するフレーム（以下、「放熱フレーム」と呼ぶ）と、を重ねた状態で樹脂封止工程を実施する方法を検討している。しかしながら、このような製造方法では、放熱フレームの影響で、樹脂の未充填不良の検査を実施できず、半導体装置の信頼性が低下するという課題が明らかになった。
つまり、放熱板を内蔵した半導体装置の信頼性の向上が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、半導体チップを搭載したリードフレームを準備する工程と、放熱板を有する放熱フレームを準備する工程と、リードフレームと放熱フレームとを積層した状態で、半導体チップおよび放熱板を樹脂封止する工程と、を有する。そして、放熱フレームの枠体を、封止体を有するリードフレームから分離する工程の後に、封止体を有するリードフレームに対して、樹脂の未充填領域有無の検査を実施する。
一実施の形態によれば、放熱板を内蔵した半導体装置の信頼性を向上することができる。
一実施の形態の半導体装置の平面図である。 図１のＡ−Ａ線における断面図である。 一実施の形態の半導体装置のプロセスフロー図である。 図３に示すリードフレーム準備工程のリードフレームの平面図である。 図４のＢ−Ｂ線における断面図である。 図４のＣ−Ｃ線における断面図である。 図３に示す放熱フレーム準備工程の放熱フレームの平面図である。 図７のＤ−Ｄ線における断面図である。 図７のＥ−Ｅ線における断面図である。 図３に示す樹脂封止工程の断面図（図４のＢ−Ｂ線に対応）である。 図３に示す樹脂封止工程の断面図（図４のＣ−Ｃ線に対応）である。 図３に示す樹脂封止工程の平面図である。 図３に示す樹脂封止工程完了後の平面図である。 図１３のＨ−Ｈ線における断面図である。 図３に示すゲート部樹脂切断工程における断面図（図４のＣ−Ｃ線に対応）である。 図３に示す放熱フレーム分離工程における断面図（図４のＣ−Ｃ線に対応）である。 図３に示す放熱フレーム分離工程における断面図（図４のＢ−Ｂ線に対応）である。 図３に示す検査工程における断面図である。 図３に示す検査工程における検査領域の一部拡大平面図である。 図３に示すダム部切断工程における平面図である。 図３に示すリード形成工程における平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態）
本実施の形態では、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型半導体装置を例に説明する。
＜半導体装置＞
まず、本実施の形態の半導体装置ＳＤの構成について、図１および図２を用いて説明する。図１は本実施の形態の半導体装置の平面図である。
図１に示すように、本実施の形態の半導体装置ＳＤは、四角形の封止体１と複数本のリード１２とを有する。封止体１は、４つの辺を有し、各辺において、辺に直交する方向に延在するように複数本のリード１２が封止体１から突出している。
図１では、封止体１で覆われた半導体チップ２、チップ搭載部１５および放熱板２２を破線で示している。封止体１の中央部分には、四角形の半導体チップ２が配置されている。後述するが、半導体チップ２は、四角形のチップ搭載部１５上に配置されており、チップ搭載部１５の下には、円形の放熱板２２が配置されている。
平面視にて、Ｘ方向およびＹ方向において、四角形のチップ搭載部１５は、四角形の半導体チップ２より大きい。つまり、Ｘ方向およびＹ方向において、チップ搭載部１５の一辺は、半導体チップ２の一辺よりも大きい。そして、半導体チップ２は、チップ搭載部１５からはみ出すことなく、チップ搭載部１５の内側に配置されている。ここで、Ｘ方向とＹ方向は、互いに直交し、図１の紙面の横方向をＸ方向、縦方向をＹ方向とするが、他の図面でも同様とする。
また、Ｘ方向およびＹ方向において、円形の放熱板２２は、チップ搭載部１５より大きい。すなわち、放熱板２２の面積は、チップ搭載部１５の面積より大きい。つまり、Ｘ方向およびＹ方向において、放熱板２２の直径は、チップ搭載部１５の一辺よりも大きい。そして、チップ搭載部１５は、放熱板２２からはみ出すことなく、放熱板２２の内側に配置されている。
なお、四角形とは、略四角形も含み、例えば、四角形の角部が面取りされた形状も含む。また、放熱板２２は、円形に限定されず、四角形、８角形等の多角形でも良い。
この半導体装置ＳＤは、放熱板を内蔵したＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）型半導体装置である。
図２は、図１のＡ−Ａ線に沿った断面図である。半導体装置ＳＤは、半導体チップ２、複数本のリード１２、チップ搭載部（タブ）１５、放熱板２２および封止体１を有する。
半導体チップ２は、例えば、シリコン（Ｓｉ）からなる半導体基板で構成され、複数の半導体素子、複数の配線、および、複数のパッド電極（端子、外部電極、外部引出電極）３を有する。半導体素子は、例えば、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、配線およびパッド電極３は、例えば、銅（Ｃｕ）またはアルミニウム（Ａｌ）を主成分とする金属膜からなる。半導体チップ２の主面２ａには、複数の半導体素子と複数のパッド電極３が形成されている。複数の半導体素子は、複数の配線（金属配線）により接続されて回路ブロックを構成し、回路ブロックは、配線を介してパッド電極３と電気的に接続されている。そして、複数のパッド電極３は、複数のリード１２と電気的に接続されている。パッド電極３は、例えば、金（Ａｕ）または銅（Ｃｕ）を主成分とするワイヤ（ボンディングワイヤ）４により、例えば、銅（Ｃｕ）を主成分とするリード１２に接続されている。
高流動性封止樹脂（例えば、多環芳香族エポキシ樹脂などのエポキシ樹脂）からなる封止体１は、半導体チップ２、ワイヤ４、リード１２、チップ搭載部１５、接着層５、および、放熱板２２を覆っている。半導体チップ２は、接着層５によりチップ搭載部１５に接着されている。封止体１は、平坦な主面１ａ、平坦な裏面１ｂ、および、主面１ａと裏面１ｂ間を繋ぐ側面１ｃを有している。半導体装置ＳＤを実装基板に実装した状態で、主面１ａおよび裏面１ｂは、実装面ＭＢに対して平行となる。なお、半導体装置ＳＤを実装基板に実装した状態で、実装面ＭＢに近い側を封止体１の裏面１ｂ、遠い側を封止体１の主面１ａと定義する。
複数のリード１２は、半導体チップ２を取り囲むように配置されており、半導体チップ２を中心に放射状に延在している。複数のリード１２は、基材である銅（Ｃｕ）で構成されており、各々のリード１２は、封止体１の主面１ａ側である主面と、封止体１の裏面１ｂ側である裏面とを有する。リード１２は、封止体１の内部に位置するインナーリード部ＩＬとアウターリード部ＯＬとからなり、アウターリード部ＯＬの主面および裏面は、半田メッキ膜１２ｍで覆われている。
また、アウターリード部ＯＬは、ガルウイング形状を有し、インナーリード部ＩＬから連続して、直線的に、封止体１の外部に突出する突出部Ｐ１と、突出部Ｐ１から実装面ＭＢに向かって延びる屈曲部Ｐ２と、実装面ＭＢに対してほぼ平行に屈曲部Ｐ２から延在し、実装半田を介して実装基板に接続される接続部Ｐ３とを有している。図２では、リード１２の裏面側を用いて突出部Ｐ１、屈曲部Ｐ２および接続部Ｐ３を定義しているが、主面側でも同様の定義となる。リード１２の裏面において、アウターリード部ＯＬは、突出部Ｐ１、屈曲部Ｐ２、および、接続部Ｐ３で構成されている。
放熱板２２は、銅（Ｃｕ）を主成分とする板状部材であり、その主面は、チップ搭載部１５の裏面に接触して配置されている。放熱板２２およびチップ搭載部１５において、封止体１の主面１ａ側の面を主面と呼び、封止体１の裏面１ｂ側の面を裏面と呼ぶ。また、後述するリードフレームおよび放熱フレームでも、同様に、封止体１の主面１ａ側の面を主面と呼び、封止体１の裏面１ｂ側の面を裏面と呼ぶ。
図２に示すように、放熱板２２は、リード１２のインナーリード部ＩＬの一部と重なっている。つまり、放熱板２２は、インナーリード部ＩＬの一部と重なる程度に、大きくしているが、封止体１の外形よりも小さく、放熱板２２の端部は封止体１の内部で終端している。また、放熱板２２の裏面は、封止体１で覆われているが、放熱板２２の裏面を封止体１の裏面１ｂから露出させた構造としても良い。
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置ＳＤの製造方法を、図３を用いて説明する。図３は、半導体装置ＳＤのプロセスフロー図である。図４は、図３に示すリードフレーム準備工程のリードフレームの平面図である。図５は、図４のＢ−Ｂ線に沿う断面図である。図６は、図４のＣ−Ｃ線における断面図である。図７は、図３に示す放熱フレーム準備工程の放熱フレームの平面図である。図８は、図７のＤ−Ｄ線に沿う断面図である。図９は、図７のＥ−Ｅ線における断面図である。図１０は、図３に示す樹脂封止工程の断面図（図４のＢ−Ｂ線に対応）である。図１１は、図３に示す樹脂封止工程の断面図（図４のＣ−Ｃ線に対応）である。図１２は、図３に示す樹脂封止工程の平面図である。図１３は、図３に示す樹脂封止工程完了後の平面図である。図１４は、図１３のＨ−Ｈ線における断面図である。図１５は、図３に示すゲート部樹脂切断工程における断面図（図４のＣ−Ｃ線に対応）である。図１６は、図３に示す放熱フレーム分離工程における断面図（図４のＣ−Ｃ線に対応）である。図１７は、図３に示す放熱フレーム分離工程における断面図（図４のＢ−Ｂ線に対応）である。図１８は、図３に示す検査工程における断面図である。図１９は、図３に示す検査工程における検査領域の一部拡大平面図である。図２０は、図３に示すダム部切断工程における平面図である。図２１は、図３に示すリード成形工程における平面図である。
まず、図４〜図６に示すように、図３のプロセスフロー図のリードフレーム準備工程（ステップＳ１）を実施する。図４は、図３に示すリードフレーム準備工程のリードフレームの平面図である。
図４に示すように、リードフレーム１０には、複数のデバイス領域ＤＲが所定の間隔でＸ方向に配置されている。略４角形のデバイス領域ＤＲは、１つの半導体装置ＳＤを形成するための領域である。各デバイス領域ＤＲは、Ｘ方向に延在する２つの横枠１１ａと、Ｙ方向に延在する２つの縦枠１１ｂによって囲まれている。デバイス領域ＤＲ間の縦枠１１ｂには、Ｙ方向に延在するスリット１７が形成されている。そして、枠体１１は、Ｘ方向に延在する２つの横枠１１ａと、２つの横枠１１ａを連結し、スリット１７を有する複数の縦枠１１ｂと、横枠１１ａと縦枠１１ｂの交差部において、横枠１１ａおよび縦枠１１ｂからデバイス領域ＤＲの角部に突出する４つの凸部１１ｃと、で構成されている。
デバイス領域ＤＲの中央部には、四角形のチップ搭載部１５が配置されており、チップ搭載部１５の各角部は、吊りリード１４を介して枠体１１（具体的には、枠体１１の凸部１１ｃ）に接続されている。チップ搭載部１５の周囲には、複数のリード１２が放射状に配置され、リード１２の一端は、チップ搭載部１５の近傍で終端しており、リード１２の他端は、横枠１１ａまたは縦枠１１ｂに接続されている。
ダム部１３は、複数のリード１２の延在方向と直交する方向に延在し、隣接するリード１２間、および、リード１２と凸部１１ｃ間、を接続している。ダム部１３は、Ｘ方向に延在する２つの横ダム１３ａと、Ｙ方向に延在する２つの縦ダム１３ｂを有する。対向する２つの縦ダム１３ｂ（チップ搭載部１５に近い側の辺）の間隔をＸ１、対向する２つの横ダム１３ａ（チップ搭載部１５に近い側の辺）の間隔をＹ１とする。
リードフレーム１０は、例えば、銅（Ｃｕ）を主成分とする１枚の金属板に、プレス加工又はエッチング加工を施して、所望のパターンを形成するため、枠体１１、リード１２、チップ搭載部１５、吊りリード１４、ダム部１３は、一体となっている。リードフレーム１０の膜厚は、例えば、およそ０．１５ｍｍである。
さらに、チップ搭載部１５上には、複数のパッド電極３を有する半導体チップ２が接着されており、パッド電極３は、ワイヤ４を介して、対応するリード１２に接続されている。
図５は、図４のＢ−Ｂ線に沿う断面図であり、図６は、図４のＣ−Ｃ線における断面図である。図６に示すように、段差部１６において、吊りリード１４に曲げ加工が施されており、チップ搭載部１５の裏面は、吊りリード１４の裏面より距離ｄだけ低くなっている。言い換えると、チップ搭載部１５の裏面は、吊りリード１４の裏面より距離ｄだけ、封止体１の裏面１ａに近い。
また、図５に示すように、チップ搭載部１５の裏面は、リード１２の裏面より距離ｄだけ低くなっている。言い換えると、チップ搭載部１５の裏面は、リード１２の裏面より距離ｄだけ、封止体１の裏面１ａに近い。
次に、図７〜図９に示すように、図３のプロセスフロー図の放熱フレーム準備工程（ステップＳ２）を実施する。図７は、図３に示す放熱フレーム準備工程の放熱フレームの平面図である。
図７に示すように、放熱フレーム（放熱リードフレーム）２０には、複数のデバイス領域ＤＲが所定の間隔でＸ方向に配置されている。図７に示すデバイス領域ＤＲは、図４に示すデバイス領域ＤＲに対応している。各デバイス領域ＤＲは、Ｘ方向に延在する２つの横枠２１ａと、Ｙ方向に延在する２つの縦枠２１ｂによって囲まれている。デバイス領域ＤＲ間の縦枠２１ｂには、Ｙ方向に延在するスリット２５が形成されている。そして、枠体２１は、Ｘ方向に延在する２つの横枠２１ａと、２つの横枠２１ａを連結し、スリット２５を有する複数の縦枠２１ｂと、で構成されている。放熱フレーム２０のＹ方向の幅は、前述のリードフレーム１０のＹ方向の幅と等しく、スリット１７および２５は、等しい形状を有し、対応する位置に配置されている。ただし、放熱リード２０の横枠２１ａおよび縦枠２１ｂの幅は、図４に示すリードフレーム１０の横枠１１ａおよび縦枠１１ｂの幅よりも広いため、図７に示すように、デバイス領域ＤＲは、横枠２１ａおよび縦枠２１ｂの一部を含んでいる。
デバイス領域ＤＲの中央部には、円形の放熱板２２が配置されており、放熱板２２は、４ヶ所で、吊りリード２３を介して枠体２１に接続されている。
図７に示すように、Ｘ方向に延在する２つの横枠２１ａは、放熱板２２側に辺２１ｘを有し、Ｙ方向に延在する２つの縦枠２１ｂは、放熱板２２側に辺２１ｙを有する。そして、対向する辺２１ｙ間の間隔をＸ２、対向する辺２１ｘ間の間隔をＹ２とする。ここで、間隔Ｘ２は、前述の間隔Ｘ１よりも小であり（Ｘ２＜Ｘ１）、間隔Ｙ２は、前述の間隔Ｙ１よりも小である（Ｙ２＜Ｙ１）。従って、２つの辺２１ｘおよび２つの辺２１ｙに囲まれた領域の面積Ｓ２は、Ｓ２＝Ｘ２×Ｙ２と表せる。また、図４における、２つの横ダム１３ａと２つの縦ダム１３ｂに囲まれた領域の面積Ｓ１は、Ｓ１＝Ｘ１×Ｙ１と表せる。従って、面積Ｓ２は、面積Ｓ１よりも小である（Ｓ２＜Ｓ１）。
図８は、図７のＤ−Ｄ線に沿う断面図であり、図９は、図７のＥ−Ｅ線における断面図である。図９に示すように、段差部２４において、吊りリード２３に曲げ加工が施されており、放熱板２２の裏面は、吊りリード２３の裏面より距離ｄだけ低くなっている。言い換えると、放熱板２２の裏面は、吊りリード２３の裏面より距離ｄだけ、封止体１の裏面１ａに近い。
放熱フレーム２０は、例えば、銅（Ｃｕ）を主成分とする１枚の金属板に、プレス加工又はエッチング加工を施して、所望のパターンを形成するため、枠体２１、放熱板２２、および、吊りリード２３は、一体となっている。放熱フレーム２０の膜厚は、リードフレーム１０の膜厚よりも厚く、例えば、およそ０．２ｍｍである。
また、図８に示すように、放熱板２２の裏面は、枠体２１の裏面より距離ｄだけ低くなっている。言い換えると、放熱板２２の裏面は、枠体２１の裏面より距離ｄだけ、封止体１の裏面１ａに近い。
なお、図３のプロセスフロー図のリードフレーム準備工程（ステップＳ１）と放熱フレーム準備工程（ステップＳ２）の順序は、逆でも良く、また、両者を並行して実施しても良い。
次に、図１０〜図１４に示すように、図３のプロセスフロー図の樹脂封止工程（ステップＳ３）を実施する。図１０は、図３に示す樹脂封止工程の断面図（図４のＢ−Ｂ線に対応）である。図１１は、図３に示す樹脂封止工程の断面図（図４のＣ−Ｃ線に対応）である。
図１０および図１１に示すように、放熱フレーム２０の主面上にリードフレーム１０の裏面を重ねた状態で、両者を金型３０内に配置し、樹脂封止工程を実施する。
金型３０は、上型３１および下型３２を有する。図１０では、上型３１を上側に、下型３２を下側に配置した例を示すが、上型３１を下側に、下型３２を上側に配置しても良い。上型３１は、合せ面３１ｆ、底面３１ｂおよび側壁３１ｓを有し、下型３２は、合せ面３２ｆ、底面３２ｂおよび側壁３２ｓを有する。上型３１および下型３２を閉じた状態で、金型３０にはキャビティ３４と呼ばれる空間が形成されるが、このキャビティ３４は、上型３１の底面３１ｂおよび側壁３１ｓならびに下型３２の底面３２ｂおよび側壁３２ｓで囲まれた空間である。
リードフレーム１０の主面が、上型３１の合せ面３１ｆと接触し、放熱フレーム２０の裏面が、下型３２の合せ面３２ｆと接触するように、上型３１および下型３２を閉めると、半導体チップ２、リード１２の一部、ワイヤ４、チップ搭載部１５、および、放熱板２２は、キャビティ３４内に配置される。図１０に示すように、リードフレーム１０のリード１２の裏面は、放熱フレーム２０の枠体２１の主面に接触している。さらに、チップ搭載部１５の裏面は、放熱板２２の主面に接触しており、半導体チップ２で発生した熱を、チップ搭載部１５を介して放熱板２２に、容易に拡散、伝達させることができる。また、図１１に示すように、放熱フレーム２０の吊りリード２３に設けられた段差部２４は、リードフレーム１０の吊りリード１４に設けられた段差部１６よりも、半導体チップ２またはチップ搭載部１５から離れている。ただし、段差部２４は、キャビティ３４内に位置している。
次に、例えば、下型３２に設けられたゲート部３３からキャビティ３４内に樹脂３５を注入し、前述の封止体１を形成する。ゲート部３３は、上型３１に設けても良く、また、下型３２および上型３１の両方に設けても良い。
図１２は、図３に示す樹脂封止工程の平面図であり、具体的には、リードフレーム１０の平面図であるが、金型３０および放熱フレーム２０は、図示していない。図１２の破線Ｆは、金型３０のキャビティ３４の領域を示しており、破線Ｆの内側がキャビティ３４である。言い換えると、破線Ｆは、図１０に示す上型３１の側壁３１ｓがリードフレーム１０の主面と接触した位置、または、下型３２の側壁３２ｓが放熱フレーム２０の裏面と接触した位置を表している。
また、図１２において、破線Ｇが破線Ｆと重なっている。破線Ｇは、樹脂封止工程（ステップＳ３）における、図７で説明した放熱板２２の辺２１ｘおよび２１ｙの位置を表している。破線Ｇの外側の領域（図１２にハッチングを付した領域）は、リードフレーム１０と、放熱フレーム２０の枠体２１とが重なった領域である。本実施の形態では、破線Ｇが破線Ｆと重なっているため、図１０に示すように、放熱フレーム２０の枠体２１の放熱板２２側の端部（辺２１ｙと示す）は、キャビティ３４に接触している。つまり、キャビティ３４内が樹脂３５で満たされ、封止体１が形成されると、枠体２１の放熱板２２側の端部（辺２１ｙと示す）は、封止体１の側面１ｃと接触することとなる。言い換えると、放熱フレーム２０の枠体２１の放熱板２２側の端部（辺２１ｙまたは辺２１ｘ）は、キャビティ３４を構成する金型３０の側壁３２ｓの位置と一致している。
なお、破線Ｇは、破線Ｆと重なるか、または、破線Ｆと、ダム１３との間に位置することが肝要である。つまり、図１０に示すように、縦ダム１３ｂ（および横ダム１３ａ）が、放熱フレーム２０の枠体２１と重なっていることが肝要である。
次に、図１３は、図３に示す樹脂封止工程完了後の平面図である。図１４は、図１３のＨ−Ｈ線における断面図である。図１３および図１４は、封止体１を金型３０から取り出した状態を示している。なお、図１３は、封止体１およびリードフレーム１０を、封止体１の主面１ａ側から見た図面であるが、放熱フレーム２０は、図示していない。図１３および図１４に示すように、封止体１の周囲に沿って、薄膜樹脂４０が形成されている。図１３および図１４から明らかなように、薄膜樹脂４０は、放熱フレーム２０の枠体２１上であって、封止体１と、隣接するリード１２と、ダム部１３と、で挟まれた領域に形成され、その膜厚は、リードフレーム１０の膜厚とほぼ等しい。薄膜樹脂４０の膜厚は、封止体１の厚さ（主面１ａと裏面１ｂ間の距離）よりも薄い。
次に、図１５に示すように、図３のプロセスフロー図のゲート部樹脂切断工程（ステップＳ４）を実施する。
図１５は、図３に示すゲート部樹脂切断工程における断面図（図４のＣ−Ｃ線に対応）である。図１５に示すように、破線で示したゲート部樹脂３３ｒを封止体１から分離する。
次に、図１６および図１７に示すように、図３のプロセスフロー図の放熱フレーム分離工程（ステップＳ５）を実施する。図１６は、図３に示す放熱フレーム分離工程における断面図（図４のＣ−Ｃ線に対応）である。図１７は、図３に示す放熱フレーム分離工程における断面図（図４のＢ−Ｂ線に対応）である。
図１６に示すように、放熱フレーム２０の吊りリード２３と枠体２１との境界部で、枠体２１を吊りリード２３から切断、分離する。これに伴い、図１７に示すように、封止体１の外部で、リード１２の裏面に接触していた放熱リード２０の枠体２１も分離される。
なお、ゲート部３３が、放熱フレーム２０側に位置する場合、ゲート部樹脂切断工程（ステップＳ４）と、放熱フレーム分離工程（ステップＳ５）と、を同時実施することができる。
次に、図１８および図１９に示すように、図３のプロセスフロー図の検査工程（ステップＳ６）を実施する。図１８は、図３に示す検査工程における断面図である。図１９は、図３に示す検査工程における検査領域の一部（図１３の領域Ｉ）拡大平面図である。
図１８に示すように、検査対象である、封止体１を備えたリードフレーム１０に対して、封止体１の裏面１ｂ側に照明装置４１、封止体１の主面１ａ側にカメラ４２を配置して、樹脂封止工程（ステップＳ３）における樹脂の未充填検査を実施する。すなわち、照明装置４１とカメラ４２の間に封止体１が配置されている。照明装置４１は、例えば、複数の白色ＬＥＤがマトリックス配置された光源と、それらを覆う光拡散板と、からなる。カメラ４２は、例えば、ＣＣＤカメラからなる。
図１９に示すように、封止体１と、ダム部１３ａまたは１３ｂと、隣接する複数のリード１２と、で囲まれた領域が、完全に薄膜樹脂４０で埋め込まれているかどうかを検査する。また、同様に、封止体１の角部においては、封止体１と、ダム部１３ａまたは１３ｂと、リード１２と、吊りリード１４または枠体１１と、で囲まれた領域が、完全に薄膜樹脂４０で埋め込まれているかどうかを検査する。つまり、樹脂の未充填領域が存在した場合、照明装置４１からの透過光をカメラ４２で検出することで未充填領域を検出する。この検査は、封止体１の全周に対して実施する。
薄膜樹脂４０は、前述のとおり、リードフレーム１０とほぼ等しい０．１５ｍｍの膜厚を有し、樹脂中にはシリカ等も含まれるため、照明装置４１からの白色光を、充分遮ることができる。
ここで、検査工程（ステップＳ６）の前に、放熱フレーム２０の枠体２１を、リードフレーム１０から分離、除去しているため、照明装置４１からの白色光が放熱フレーム２０の枠体２１で遮られることがなく、未充填領域の検出が可能となる。
また、検査対象である封止体１を備えたリードフレーム１０の下側に照明装置４１、上側にカメラ４２を配置して検査することで、検査対象からのごみ（例えば、樹脂バリ）の落下、付着に起因するカメラ４２の検出画像の誤認識を低減することができる。
次に、図２０に示すように、図３のプロセスフロー図のダム部切断工程（ステップＳ７）を実施する。図２０は、図３に示すダム部切断工程における平面図である。
図２０に示すように、隣接リード１２間のダム部１３ａおよび１３ｂを、パンチ等の切断治具で、切断、除去し、隣接するリード１２間を分離する。ダム部切断工程（ステップＳ７）では、ダム部１３ａおよび１３ｂと同時に、薄膜樹脂４０も同時に除去する。
図３のプロセスフロー図の樹脂封止工程（ステップＳ３）において、リードフレーム１０のダム部１３と重なるように、放熱フレーム２０の枠体２１が配置されていることで、薄膜樹脂４０の膜厚を薄くすることができ、ダム部切断工程（ステップＳ７）において、封止体１の側面１ｃの欠けを低減することができる。
仮に、図１２に示した破線Ｆが、ダム部１３の外側（半導体チップ１またはチップ搭載部１５の反対側、つまり、枠体１３側）に位置していたら、図１４から推測できるように、薄膜樹脂４０の膜厚は、本実施の形態の２倍以上の膜厚となる。つまり、リードフレーム１０の膜厚０．１５ｍｍと放熱フレーム２０の膜厚０．２ｍｍの和である膜厚０．３５ｍｍとなる。そして、ダム部切断工程（ステップＳ７）において、ダム部１３と同時に、厚い薄膜樹脂４０を切断するため、封止体１の側面１ｃに欠け、または、クラックが発生し、不良の原因となる。
次に、図３のプロセスフロー図のメッキ工程（ステップＳ８）を実施する。メッキ工程（ステップＳ８）では、封止体１の外部に位置するアウターリード部ＯＬの主面、裏面および側面に半田メッキを付着する。
次に、図２１および図２に示すように、図３のプロセスフロー図のリード形成工程（ステップＳ９）を実施する。図２１は、図３に示すリード形成工程における平面図である。
まず、図２１に示すように、リード１２の他端をリードフレーム１０の枠体１１から切断、分離する。その後、図２に示す形状に、リード１２を成形する。
次に、図３のプロセスフロー図の個片化工程（ステップＳ１０）を実施する。図２１に示す吊りリード１４を、封止体１との境界部で切断することにより、図２にしめす半導体装置ＳＤが完成する。
＜本実施の形態の半導体装置の製造方法の主たる特徴と効果＞
半導体チップ２を搭載したリードフレーム１０と、放熱板２２を有する放熱フレーム２０と、を積層した状態で、半導体チップ２を樹脂封止して封止体１を形成する。そして、放熱フレーム２０の枠体２１を、封止体１を有するリードフレーム１０から分離した後に、封止体１を有するリードフレーム１０に対して、樹脂の未充填領域有無の検査を実施する。
放熱フレーム２０の枠体２１で、検査領域が遮られることが無いため、透過光を用いて、樹脂の未充填領域を検出する検査が可能となる。
透過光を用いた検査とすることで、樹脂の未充填領域の検出精度を向上することができる。例えば、反射光を用いた検査方法は、リード１２と樹脂との間で、充分なコントラストが得られず、検出精度を向上させるのが困難である。
リードフレーム１０と、放熱板２２を有する放熱フレーム２０と、を積層した状態で、半導体チップ２を樹脂封止して封止体１を形成するため、封止工程前に放熱板をリードフレームに連結する製造方法を用いた場合に比べ、放熱板２２を内蔵した半導体装置ＳＤの製造コストの低減または製造歩留りを向上できる。
また、封止体１の全周に沿って、樹脂の未充填領域を検出する検査を実施するため、ハロゲンフリーの高流動性樹脂を用いた場合でも、放熱板２２を内蔵した半導体装置ＳＤの信頼性を向上できる。
また、検査工程において、被検査体の下側に照明装置４１を、被検査体の上側にカメラ４２を配置することで、被検査体から落下、付着するごみに起因するカメラ４２の誤認識を防止でき、検査精度を向上できる。
樹脂封止工程において、放熱フレーム２０の枠体２１の端部（辺２１ｘまたは２１ｙ）は、リードフレーム１０のダム部１３と放熱板２２との間に位置する。さらに具体的に言うと、放熱フレーム２０の枠体２１の端部（辺２１ｘまたは２１ｙ）は、リードフレーム１０のダム部１３と金型３０のキャビティ３４との間に位置しているので、ダム部切断工程において、薄膜樹脂４０の膜厚を薄くすることができ、封止体１の側面１ｃの欠けを低減することができる。さらに、図１０に示すように、放熱フレーム２０の枠体２１の端部（辺２１ｘまたは２１ｙ）は、合せ面３２ｆと側壁３２ｓの交点Ａ上に位置しているのが好ましい。すなわち、放熱フレーム２０の枠体２１の端部（辺２１ｘまたは２１ｙ）は、交点Ａに接している。また、放熱フレーム２０の枠体２１の端部（辺２１ｘまたは２１ｙ）は、ダム部１３ｂの、チップ搭載部１５側の端部よりも、金型３０のキャビティ３４側に位置しているのが好ましい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
また、上記実施の形態では、ＱＦＰ型半導体装置を例に説明したが、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）型半導体装置への適用も可能である。
ＱＦＰ型半導体装置では、図１に示すように、リード１２が封止体１の４つの辺から突出しているが、ＳＯＰ型半導体装置の場合、平面視にて長方形の封止体の対向する２辺からリードが露出する点が異なるが、それ以外は、上記実施の形態と同様である。
ＤＲ デバイス領域
ＩＬ インナーリード部
ＯＬ アウターリード部
ＭＢ 実装面
Ｐ１ 突出部
Ｐ２ 屈曲部
Ｐ３ 接続部
ＳＤ 半導体装置
１ 封止体
１ａ 主面
１ｂ 裏面
１ｃ 側面
２ 半導体チップ
２ａ 主面
２ｂ 裏面
３ パッド電極（端子、外部電極、外部引出電極）
４ ワイヤ（ボンディングワイヤ）
５ 接着層
１０ リードフレーム
１１ 枠体
１１ａ 横枠
１１ｂ 縦枠
１１ｃ 凸部
１２ リード
１２ｍ 半田メッキ膜
１３ ダム部
１３ａ 横ダム
１３ｂ 縦ダム
１４ 吊りリード
１５ チップ搭載部（タブ）
１６ 段差部
１７ スリット
２０ 放熱フレーム
２１ 枠体
２１ａ 横枠
２１ｂ 縦枠
２１ｘ、２１ｙ 辺
２２ 放熱板
２３ 吊りリード
２４ 段差部
２５ スリット
３０ 金型
３１ 上型
３１ｂ 底面
３１ｆ 合せ面
３１ｓ 側壁
３２ 下型
３２ｂ 底面
３２ｆ 合せ面
３２ｓ 側壁
３３ ゲート部
３３ｒ ゲート部樹脂
３４ キャビティ
３５ 樹脂（封止樹脂）
４０ 薄膜樹脂
４１ 照明装置
４２ カメラ

Claims (13)

  1. 以下の工程を含む半導体装置の製造方法、
    （ａ）第１主面と、前記第１主面と反対側の第１裏面と、を有する第１リードフレームを準備する工程であって、前記第１リードフレームは、その前記第１主面上に半導体チップが搭載されたチップ搭載部と、前記チップ搭載部の周囲に配置され、一端と他端とを有する複数のリードと、前記複数のリードの前記他端が接続される第１枠体と、前記複数のリードの前記一端と前記第１枠体との間に位置し、前記複数のリードを互いに連結するダム部と、前記チップ搭載部を前記第１枠体に連結する第１吊りリードと、を有する、
    （ｂ）第２主面と、前記第２主面と反対側の第２裏面と、を有する第２リードフレームを準備する工程であって、前記第２リードフレームは、その前記第２主面上に前記チップ搭載部が搭載される放熱板と、前記放熱板の周囲を囲む第２枠体と、前記放熱板を前記第２枠体に連結する第２吊りリードと、を有する、
    （ｃ）前記第２主面と前記第１裏面とが向き合うように、前記第１リードフレームと前記第２リードフレームとを重ねた状態で、前記第１リードフレームと前記第２リードフレームとを、キャビティ部を有する金型に配置し、前記半導体チップと、前記チップ搭載部と、前記放熱板と、を樹脂で封止し、封止体を形成する工程であって、前記キャビティ部を構成する前記金型の側壁は、前記ダム部よりも前記チップ搭載部側に位置しており、
    （ｄ）前記封止体を前記金型から取り出し、前記第２枠体を前記封止体から切り離す工程、
    （ｅ）前記（ｄ）工程後に、前記封止体、前記ダム部および前記複数のリードに囲まれた領域に、前記樹脂が充填されているかどうかを検査する工程、
    を有する。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ｅ）工程は、前記封止体の全周に渡って実施する、半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記封止体は、前記第１主面側に位置する上面と、前記上面の反対側であり、かつ、前記第２裏面側に位置する下面を有し、
    前記（ｅ）工程において、前記封止体の前記下面に面するように照明を、前記封止体の前記上面に面するようにカメラを配置する、半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記封止体は、照明とカメラの間に配置されている、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ）工程において、前記第２枠体の前記放熱板側の第１辺は、前記ダム部と前記金型の側壁との間に位置しており、
    前記（ｅ）工程において、前記封止体は、照明とカメラの間に配置されている、半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記（ｃ）工程において、前記ダム部は、前記第２枠体に重なっている、半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記ダム部は、平面視における第１方向にて、互いに対向する第１ダム部および第２ダム部を有し、
    前記第２枠体は、前記第１方向にて、互いに対向する前記第１辺および第２辺を有し、
    前記第１方向にて、前記第１辺と前記第２辺との第１間隔は、前記第１ダム部と前記第２ダム部との第２間隔よりも小さい、半導体装置の製造方法。
  8. 請求項５に記載の半導体装置の製造方法において、
    前記第２枠体の前記放熱板側の第１辺は、前記金型の側壁が前記リードの前記第１主面と接触する位置と一致している、半導体装置の製造方法。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ）工程において、前記金型は、前記キャビティ部に前記樹脂を注入するためのゲート部を有し、
    前記（ｄ）工程では、前記封止体を前記金型から取り出した後、前記ゲート部の前記樹脂を、前記封止体から分離し、その後に、前記第２枠体を前記封止体から切り離す、半導体装置の製造方法。
  10. 請求項１に記載の半導体装置の製造方法において、
    前記（ｅ）工程の後に、さらに、
    （ｆ）前記ダム部を切断し、前記複数のリード間を分離する工程、
    を有する、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記（ｆ）工程の後に、さらに、
    （ｇ）前記複数のリードの前記他端を前記第１枠体から切断した後、前記複数のリードを成形する工程、
    を有する、半導体装置の製造方法。
  12. 請求項１に記載の半導体装置の製造方法において、
    平面視にて、前記放熱板の面積は、前記チップ搭載部の面積よりも広い、半導体装置の製造方法。
  13. 請求項１に記載の半導体装置の製造方法において、
    前記（ｄ）工程において、前記封止体の外側で、前記第２吊りリードを切断することにより、前記第２枠体を前記封止体から切り離す、半導体装置の製造方法。
JP2016191663A 2016-09-29 2016-09-29 半導体装置の製造方法 Active JP6677616B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016191663A JP6677616B2 (ja) 2016-09-29 2016-09-29 半導体装置の製造方法
US15/660,294 US9966329B2 (en) 2016-09-29 2017-07-26 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016191663A JP6677616B2 (ja) 2016-09-29 2016-09-29 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2018056369A true JP2018056369A (ja) 2018-04-05
JP6677616B2 JP6677616B2 (ja) 2020-04-08

Family

ID=61685700

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016191663A Active JP6677616B2 (ja) 2016-09-29 2016-09-29 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9966329B2 (ja)
JP (1) JP6677616B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020162436A1 (ja) * 2019-02-05 2021-12-16 パナソニックＩｐマネジメント株式会社 センサ装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651109B2 (en) * 2018-07-16 2020-05-12 Infineon Technologies Ag Selective plating of semiconductor package leads
US20210043466A1 (en) 2019-08-06 2021-02-11 Texas Instruments Incorporated Universal semiconductor package molds
JP7196815B2 (ja) * 2019-10-23 2022-12-27 三菱電機株式会社 半導体モジュール及び電力変換装置
CN110610884B (zh) * 2019-10-28 2021-06-22 四川旭茂微科技有限公司 一种镀膜芯片粘连装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243358A (ja) * 1992-02-27 1993-09-21 Nec Kansai Ltd 樹脂モールド用リードフレーム及び樹脂モールド装置
WO1995029506A1 (en) * 1994-04-26 1995-11-02 Hitachi, Ltd. Semiconductor integrated circuit device, and method and apparatus for manufacturing it
US6159770A (en) * 1995-11-08 2000-12-12 Fujitsu Limited Method and apparatus for fabricating semiconductor device
JP3871486B2 (ja) * 1999-02-17 2007-01-24 株式会社ルネサステクノロジ 半導体装置
JP2003031736A (ja) * 2001-07-13 2003-01-31 Hitachi Ltd 半導体装置およびその製造方法
KR100781149B1 (ko) * 2001-12-21 2007-11-30 삼성테크윈 주식회사 리드프레임 스트립 및 이를 이용한 반도체 패키지 제조 방법
JP5119092B2 (ja) 2008-08-28 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5507344B2 (ja) * 2010-06-08 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5701523B2 (ja) 2010-06-22 2015-04-15 日東電工株式会社 半導体発光装置
JP2014007363A (ja) * 2012-06-27 2014-01-16 Renesas Electronics Corp 半導体装置の製造方法および半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020162436A1 (ja) * 2019-02-05 2021-12-16 パナソニックＩｐマネジメント株式会社 センサ装置
US11885621B2 (en) 2019-02-05 2024-01-30 Panasonic Intellectual Property Management Co., Ltd. Sensor device

Also Published As

Publication number Publication date
JP6677616B2 (ja) 2020-04-08
US9966329B2 (en) 2018-05-08
US20180090423A1 (en) 2018-03-29

Similar Documents

Publication Publication Date Title
US6437429B1 (en) Semiconductor package with metal pads
JP6677616B2 (ja) 半導体装置の製造方法
KR20080027920A (ko) 반도체 디바이스
JP6260593B2 (ja) リードフレーム、パッケージ及び発光装置、並びにこれらの製造方法
US9620388B2 (en) Integrated circuit package fabrication with die attach paddle having middle channels
TW201626473A (zh) 具有改良接觸引腳之平坦無引腳封裝
JP2001028420A (ja) 半導体装置及びその製造方法
JP2006100636A (ja) 半導体装置の製造方法
TW201528450A (zh) 半導體裝置及半導體裝置之製造方法
US20100213586A1 (en) Semiconductor package and manufacturing method thereof
US20090206459A1 (en) Quad flat non-leaded package structure
US9209115B2 (en) Quad flat no-lead (QFN) packaging structure and method for manufacturing the same
JP3660854B2 (ja) 半導体装置の製造方法
US9202778B2 (en) Integrated circuit package with die attach paddle having at least one recessed portion
US9966279B2 (en) Method for manufacturing semiconductor device
JP2016162964A (ja) 半導体装置の製造方法および半導体装置
US11710684B2 (en) Package with separate substrate sections
JP2005277434A (ja) 半導体装置
US11469161B2 (en) Lead frame-based semiconductor package
JP2001185567A (ja) 半導体装置およびその製造方法
JP2006229263A (ja) 半導体装置
JP2007318175A (ja) 半導体装置の製造方法
JP2017038051A (ja) 半導体パッケージ及びその製造方法
JP4911635B2 (ja) 半導体装置
JP5311505B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190313

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200303

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200313

R150 Certificate of patent or registration of utility model

Ref document number: 6677616

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150