JP2018033174A - 電子機器、電子機器の制御部への電力制御方法 - Google Patents
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Abstract
Description
以上のような電子機器やASICにおける複数の電源供給のタイミングを守るために、遅延回路を用いて電源供給タイミングを制御する技術が知られている(特許文献1)。
本発明は、上記の課題を解決するためになされたもので、本発明の目的は、簡単な回路構成で電子機器の制御部が要求する複数の電源の立ち上げ制御と、立ち下げ制御とを効率よく行える仕組みを提供することである。
制御部に供給される第1電圧を生成する第1電圧生成手段と、前記制御部に供給される第2電圧を生成する第2電圧生成手段と、電源ONの指示に従い、前記第1電圧生成手段へ入力する信号を有効にし、前記有効化された信号に基づき前記第1電圧生成手段に前記第1電圧を生成させ、前記生成された前記第1電圧が所定電圧に到達しているか否かを判断し、前記第1電圧が前記所定電圧に達していると判断した場合に、前記第2電圧生成手段へ入力する信号を有効にし、前記有効化された信号に基づき前記第2電圧生成手段に前記第2電圧を生成させる電源ON制御手段と、電源OFFの指示に従い、第一の所定時間遅延させる遅延回路を用いて、前記第2電圧生成手段に入力されている前記有効化された信号を無効にすることで前記第2電圧生成手段に前記第2電圧の生成を停止させ、前記第2電圧の生成が停止したことを監視することなく、第二の所定時間遅延させる遅延回路を用いて、前記第1電圧生成手段に入力されている前記有効化された信号を無効にすることで前記第1電圧生成手段に前記第1電圧の生成を停止させる電源OFF制御手段と、を備えることを特徴とする。
<システム構成の説明>
〔第1実施形態〕
図1は、本実施形態を示す電源制御装置を適用可能な画像形成装置の外観を示す図である。なお、本実施形態に示す電源制御装置を適用可能が電子機器は、上記画像形成装置に限らず、印刷装置、画像処理装置、ファクシミリ装置、スキャナ装置、情報処理装置、MFP(Multi Function Printer)等が含まれる。本実施形態では、電源制御装置が電子機器の制御部に電位の異なるDC電源を供給する例を説明する。ここで、電子機器には、上記画像形成装置、印刷装置、複合画像処理装置、ファクシミリ装置、スキャナ装置、情報処理装置が含まれる。
図2において、まず、画像形成装置1を電源ONさせる場合は、ユーザがメインスイッチ50をONすることで、電源制御部60において、電源プラグ3から供給されるAC電源を所定電位のDC電源に変換する。これにより、スキャナ部10、プリンタ部20、操作部30、コントローラ部40に供給する。
画像形成装置1を電源OFFさせる場合も、ユーザがメインスイッチ50をOFFすることで、電源制御部60はスキャナ部10、プリンタ部20、操作部30、コントローラ部40への電源を停止する。
コントローラ部40は保存されたジョブデータを画像データに変換し、プリンタ部20に転送する。プリンタ部20は、コントローラ部40の制御下で受信した画像データを記録紙に印字して装置外に排出する。
図3において、電源制御部60は、メインスイッチ50、電源の供給元となる電源プラグ3、電源プラグ3から入力されるAC電源をDC電源に変換するACDC変換部600を備える。さらに、電源制御部60は、複数の電源電圧を生成する第1電源生成部601、第2電源生成部602、第3電源生成部603を備える。
また、電源制御部60は、第1電源生成部601、第2電源生成部602、第3電源生成部603の電源ONを制御する電源ON制御部611を備える。さらに、電源制御部60は、電源OFFを制御する電源OFF制御部631と、電源OFFを実行するためのSW621、SW622、SW623を備える。さらに、電源制御部60は、第1電源生成部601、第2電源生成部602、第3電源生成部603の電源OFFの立ち下がり時間を制御するためのディスチャージ回路624、ディスチャージ回路625、ディスチャージ回路626を備える。
ここで、第1電源生成部601、第2電源生成部602、第3電源生成部603は、イネーブル制御機能付きのDCDCコンバータから構成される。また、電源OFFを実行するためのSW621、SW622、SW623は、図4に示すようにスイッチングFET648、649、650のハードワイヤ構成からなる。
SW621、SW622、SW623は、第1電源生成部601、第2電源生成部602、第3電源生成部603のイネーブル信号EN1、EN2、EN3を無効にする機能を備える。このように本実施形態では、電源OFF制御部631が各第1電源生成部601、第2電源生成部602、第3電源生成部603に対応付けてそれぞれ異なる遅延時間をもって電源オフ指示を行う。なお、詳細は図9において後述する。
ディスチャージ回路624、ディスチャージ回路625、ディスチャージ回路626は電源V1、V2、V3を高速に立ち下げるディスチャージ機能を備える。電源V1、V2、V3の供給先であるスキャナ部10、プリンタ部20、操作部30、コントローラ部40には、キャパシタ成分を備えるため、電源ON時にはキャパシタ成分に電荷がチャージされている状態である。
電源OFFを実行してから電源V1、V2、V3を高速に立ち下げるためには、キャパシタ成分にチャージされている電荷を除去する必要がある。そのため、各電源生成部の出力にディスチャージ回路624、ディスチャージ回路625、ディスチャージ回路626を構成する。ここで、各電源の電源生成部の電源ON時とOFF時のイネーブル制御をスイッチングFET648、649、650によるハードワイヤ構成で実現出来るのは、電源ONの制御方法と電源OFFの制御方法が異なるように構成している。これにより電源ON制御部611がイネーブル信号EN1、EN2、EN3を有効/無効どちらに制御しているかに関わらず、電源OFF制御部631がイネーブル信号EN1、EN2、EN3を強制的に無効にすることが出来るからである。
そのため、先行技術で述べたようなセレクタ回路を必要としない、本実施系のような簡易な回路構成が可能となっている。
LANコントローラ406はLAN2及びシステムバス407に接続し、情報の入出力制御を行う。
図5は、本実施形態を示す電源制御装置の制御方法を説明するフローチャートである。本例は、電源制御部60における電源ON処理例である。各ステップは、電源制御部60内のハードウエアにより実行するシーケンス制御により実現される。以下、メインスイッチ50がONされてから各電源生成部が所定の電位に到達していることを確認しながら、各電源生成部を立ち上げる電源制御処理について詳述する。
ACDC変換部600はコンセント3からのAC電源をDC電源に変換し、電源ON制御部611、電源OFF制御部631、第1電源生成部601に電源を供給する。メインスイッチ50がONされる(S101)。その後、電源ON制御部611は、POWER_ON信号が有効になるのを受けて、第1電源生成部601のイネーブル信号EN1を有効にする(S102)。第1電源生成部601は、ACDC変換部600からの入力電源と電源ON制御部611からのイネーブル信号EN1から、電源V1を立ち上げる。電源V1は第2電源生成部602、第3電源生成部603の入力電源となる。
メインスイッチ50がOFFされて遅延時間Td3経過すると(S201)、電源OFF制御部631は、POWER_ON信号が無効になるのを受けて、SW623をOFF(電源オフ指示)する(S202)。これにより、第3電源生成部603のイネーブル信号EN3を無効にする。すると、第3電源生成部603の電源V3の出力を停止する(S203)。これにより、第3電源生成部603は、電源オフ状態へ遷移する。
図7において、電源ON制御部611は、バッファ613、コンパレータ614、コンパレータ615、基準電圧Vref1を生成するための抵抗分圧回路616、基準電圧Vref2を生成するための抵抗分圧回路617から構成される。
コンパレータ614は、第1電源生成部601からの電源V1を+入力端子に入力し、予め設定された所定の基準電圧Vref1を−入力端子に入力する。
第1電源生成部601、第2電源生成部602、第3電源生成部603で出力される電源V1、V2、V3は、イネーブル信号EN1、EN2、EN3がHiになると立ち上がりを開始する。その際、電源V1、V2、V3が立ち上がったことを判定するための基準電圧Vref1(分圧回路616)、Vref2(分圧回路617)、Vref3(618)まで到達するまでに立ち上り時間Tr1、Tr2、Tr3が発生する。
つまり、メインスイッチ50がONされると、Tr1後に電源V1が立ち上がり、Tr1+Tr2後に電源V2が立ち上がり、Tr1+Tr2+Tr3後に電源V3が立ち上がることになる。
図9において、電源OFF制御部631はインバータ632、ANDゲート回路633、634、635、抵抗器RとコンデンサCからなる遅延回路636、637、638、シュミットバッファ639、640、641から構成される。ここで、遅延回路636は、抵抗器642とコンデンサ645から構成される。また、遅延回路637は、抵抗器643とコンデンサ646から構成される。さらに、遅延回路638は、抵抗器644とコンデンサ647から構成される。なお、各遅延回路636〜638のオフ指示のための遅延時間は、それぞれの抵抗器642とコンデンサ645、抵抗器643とコンデンサ646、抵抗器644とコンデンサ647とで決定される。
図10において、各ディスチャージ回路は出力電源V1〜V3をディスチャージするためのFET645〜647と、出力電源V1〜V3の立ち下がり時間Tf1〜Tf3を調節するための抵抗器642〜644から構成される。抵抗器642、643、644の抵抗値が小さい程、立ち下がり時間Tf1、Tf2、Tf3を短くすることが可能となる。
図11において、第1電源生成部601、第2電源生成部602、第3電源生成部603で出力される電源V1、V2、V3は、OFF1信号、OFF2信号、OFF3信号によりSW621、SW622、SW623がOFFされる。これにより、イネーブル信号EN1、EN2、EN3がLowになるとともに立ち下がりを開始する。
これにより、電源V3、V2、V1の順にOFFされる。そのために、電源V3が立ち下がりを完了してから電源V2を立ち下げ開始する。そして、電源V2が立ち下がりを完了してから電源V1を立ち下げ開始する。このように遅延時間Td3〜Td1と立ち下がり時間Tf1〜Tf3をTd3+Tf3<Td2+Tf2<Td1となるように、遅延回路の抵抗器642、643、644の抵抗値とコンデンサ645、646、647の容量値を設定する。
以上のことから、電源ON用の電源制御回路と電源OFF用の電源制御回路を切り替えるセレクタ回路を必要としない簡易な回路構成で複数の電源ON/OFFを制御することが実現可能となる。
本実施形態では、第1実施形態における図4に示した電源ON制御部611において、分圧回路とコンパレータの代わりにリセットICで構成される婆合いを示す。さらに、第1実施形態における図9に示す電源OFF制御部631において遅延回路とシュミットバッファの代わりにフリップフロップ回路で構成さす場合を示す。なお、第1実施形態で説明したハードウエアと同一の構成については説明を省略する。
図12において、電源ON制御部651はバッファ653、リセットIC654、リセットIC655、から構成される。メインスイッチがONされると、電源ON制御部651はメインスイッチがONされたことを検知する。
図13において、電源OFF制御部661はインバータ662、ANDゲート回路663、664、665、フリップフロップ回路673、674、675、クロックジェネレータ676から構成される。メインスイッチ50がOFFされると、電源OFF制御部はPOWER_ON信号がLowとなり、メインスイッチ50がOFFされたことを検知する。ここで、各フリップフロップ回路673、674、675には、クロックジェネレータ676から共通のクロックが入力されている。また、各フリップフロップ回路674、675のD入力には、ANDゲート回路663、664のゲート出力が入力される構成となっている。
60 電源制御部
制御部に供給される第1電圧を生成する第1電圧生成手段と、前記制御部に供給される第2電圧を生成する第2電圧生成手段と、電源ONの指示に従い、前記第1電圧生成手段へ入力する信号を有効にし、前記有効化された信号に基づき前記第1電圧生成手段に前記第1電圧を生成させ、前記生成された前記第1電圧が所定電圧に到達しているか否かを判断し、前記第1電圧が前記所定電圧に達していると判断した場合に、前記第2電圧生成手段へ入力する信号を有効にし、前記有効化された信号に基づき前記第2電圧生成手段に前記第2電圧を生成させる電源ON制御手段と、電源OFFの指示に従い、第一の所定時間遅延させる遅延回路を用いて、前記第2電圧生成手段に入力されている前記有効化された信号を無効にすることで前記第2電圧生成手段に前記第2電圧の生成を停止させ、前記第2電圧の生成が停止したことを監視することなく、前記電源OFFの指示に従い、前記第一の所定時間とは異なる第二の所定時間遅延させる遅延回路を用いて、前記第1電圧生成手段に入力されている前記有効化された信号を無効にすることで前記第1電圧生成手段に前記第1電圧の生成を停止させる電源OFF制御手段と、を備えることを特徴とする。
Claims (8)
- 制御部に供給される第1電圧を生成する第1電圧生成手段と、
前記制御部に供給される第2電圧を生成する第2電圧生成手段と、
電源ONの指示に従い、前記第1電圧生成手段へ入力する信号を有効にし、前記有効化された信号に基づき前記第1電圧生成手段に前記第1電圧を生成させ、前記生成された前記第1電圧が所定電圧に到達しているか否かを判断し、前記第1電圧が前記所定電圧に達していると判断した場合に、前記第2電圧生成手段へ入力する信号を有効にし、前記有効化された信号に基づき前記第2電圧生成手段に前記第2電圧を生成させる電源ON制御手段と、
電源OFFの指示に従い、第一の所定時間遅延させる遅延回路を用いて、前記第2電圧生成手段に入力されている前記有効化された信号を無効にすることで前記第2電圧生成手段に前記第2電圧の生成を停止させ、前記第2電圧の生成が停止したことを監視することなく、第二の所定時間遅延させる遅延回路を用いて、前記第1電圧生成手段に入力されている前記有効化された信号を無効にすることで前記第1電圧生成手段に前記第1電圧の生成を停止させる電源OFF制御手段と、を備えることを特徴とする電子機器。 - 前記遅延回路は、コンデンサと抵抗器とを含み、
前記所定時間は、前記コンデンサの容量と前記抵抗器の抵抗値とで決定される、ことを特徴とする請求項1に記載の電子機器。 - 前記電源OFF制御手段は、前記有効化された信号が前記第1電圧生成手段に入力されることを停止することによって、前記第1電圧生成手段に前記第1電圧を生成させることを停止する、ことを特徴とする請求項1に記載の電子機器。
- 前記第1電圧生成手段への前記有効化された信号の入力と遮断とを切り替えるスイッチをさらに備え、前記電源OFF制御手段は、前記スイッチをOFFすることによって、前記第1電圧生成手段への前記有効化された信号の入力を停止する、ことを特徴とする請求項3に記載の電子機器。
- 前記電源ON制御手段は、前記第1電圧と前記所定電圧とを比較するコンパレータを含み、
前記電源ON制御手段は、前記コンパレータによって前記第1電圧が前記所定電圧に達していると判断された場合に、前記第2電圧生成手段へ入力する信号を有効化することを特徴とする請求項1に記載の電子機器。 - 前記電子機器は、コピー機能、プリント機能、スキャン機能、およびFAX機能の少なくとも1つを有することを特徴とする請求項1に記載の電子機器。
- 前記制御部は、CPUである、ことを特徴とする請求項1乃至6の何れか1項に記載の電子機器。
- 制御部に供給される第1電圧を生成する第1電圧生成手段と、前記制御部に供給される第2電圧を生成する第2電圧生成手段とを備える電子機器の制御部への電力制御方法であって、
電源ONの指示に従い、前記第1電圧生成手段へ入力する信号を有効にし、前記有効化された信号に基づき前記第1電圧生成手段に前記第1電圧を生成させ、前記生成された前記第1電圧が所定電圧に到達しているか否かを判断し、前記第1電圧が前記所定電圧に達していると判断した場合に、前記第2電圧生成手段へ入力する信号を有効にし、前記有効化された信号に基づき前記第2電圧生成手段に前記第2電圧を生成させる電源ON制御工程と、
電源OFFの指示に従い、第一の所定時間遅延させる遅延回路を用いて、前記第2電圧生成手段に入力されている前記有効化された信号を無効にすることで前記第2電圧生成手段に前記第2電圧の生成を停止させ、前記第2電圧の生成が停止したことを監視することなく、第二の所定時間遅延させる遅延回路を用いて、前記第1電圧生成手段に入力されている前記有効化された信号を無効にすることで前記第1電圧生成手段に前記第1電圧の生成を停止させる電源OFF制御工程と、を備えることを特徴とする電子機器の制御部への電力制御方法。
Priority Applications (1)
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JP2018033174A true JP2018033174A (ja) | 2018-03-01 |
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