JP2007026082A - 情報処理装置 - Google Patents

Abstract

【課題】 ＳＳＣＧは一般的な論理素子に比べて消費電力が大きいという問題を有する。電子機器が待機中の時は、スリープモードに入り各部の消費電力を抑えて待機電力を極力小さくしようとするため、ＳＳＣＧの消費電力は無視できない大きさとなる。そのため、ＳＳＣＧを使用した電子機器においては消費電力を低減することは困難である。
【解決手段】 ＣＰＵと電気的に接続した周辺回路とを内蔵したことを特徴とする集積回路（以下、システムＬＳＩ）において、入力クロックから該システムLSI内部の各回路に応じたクロックを生成するクロック分周回路を有し、低消費電力モード時に各回路に応じたクロック周波数に変更する手段を有し、該クロック周波数変更時にＣＰＵにソフトリセットを入れる手段を有し、該切り替え時に、入力クロックを周波数変調していたクロックから周波数変調していないクロックに切り替える手段を有する。
【選択図】 図４

Description

本発明は、スペクトル拡散クロックジェネレータによってクロック信号を生成する制御装置及びその制御装置を利用した情報処理装置及び画像生成装置の制御方法に関するものである。

従来では、ＣＰＵと周辺回路は別ＬＳＩでシステムが構成されていた。近年、電子デバイスはその製造技術の発達により、目覚しい勢いで回路の微細化と高速化を進めつつある。その結果、従来技術では不可能であった大規模ＬＳＩの開発が可能となり、ＣＰＵと周辺回路を内蔵したシステムＬＳＩが開発され、動作周波数も上昇している。回路規模の拡大や動作周波数の情報は電子機器の性能を向上させる一方、電磁気的な放射雑音を増加させる要因ともなっている。電子機器の放射雑音は各種の公的規制によって上限が定められているため、放射雑音を抑えるための放射雑音対策技術は、電子機器の開発の上でますます重要な要素となっている。

近年では、放射雑音対策としてスペクトル拡散クロックジェネレータ（以下、「ＳＳＣＧ（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）という」。）を採用する例が多くなっている。これはクロックの周波数を変動させることにより放射雑音の周波数成分を拡散させるものであり、放射雑音の低減に効果を発揮する。

又、従来例としては、例えば特許文献１をあげることが出来る。
特開２０００−６６６５４号公報

しかしながら、ＳＳＣＧは一般的な論理素子に比べて消費電力が大きいという問題を有する。電子機器が待機中の時は、スリープモードに入り各部の消費電力を抑えて待機電力を極力小さくしようとするため、ＳＳＣＧの消費電力は無視できない大きさとなる。そのため、ＳＳＣＧを使用した電子機器においては消費電力を低減することは困難である。

本発明は上記の点に鑑みてなされたもので、ＳＳＣＧを使用しながら、電子機器の待機電力を低減することを可能にすることを目的としている。

ＣＰＵと電気的に接続した周辺回路とを内蔵したことを特徴とする集積回路（以下、システムＬＳＩ）において、入力クロックから該システムLSI内部の各回路に応じたクロックを生成するクロック分周回路を有し、低消費電力モード時に各回路に応じたクロック周波数に変更する手段を有し、該クロック周波数変更時にＣＰＵにソフトリセットを入れる手段を有し、該切り替え時に、入力クロックを周波数変調していたクロックから周波数変調していないクロックに切り替える手段を有することを特徴とする。

以上詳述したように、本発明では、スリープモードなどの省電モード時にＣＰＵクロックの周波数を落すときに、同時に入力クロックのＳＳＣＧの電源を落し、ＳＳＣＧのかかっていないクロックを入力クロックとして使用することにより省電を実現する。スリープモード時は、システムＬＳＩ内部のクロックが通常動作時と比較して極めて遅い周波数で動作しているため、放射雑音の問題は発生しない。同様に、通常動作時においては、ＳＳＣＧが生成したクロックを使用するため、もちろん、放射雑音の問題は発生しない。

以下に、添付図面を参照して、本発明の好適な実施例を詳細に説明する。

図１は第１の実施例のシステム構成を説明する概念模式図である。

101は機器を接続する既知の技術を用いたネットワークであり、本実施例ではTCP/IPプロトコルを使用した、イーサネット（登録商標）の使用を想定している。

102は用紙などに印刷された原稿などを光学的に読み込みを行うネットワークスキャナで、ネットワークインターフェイスを具備し、ている。読み取り画像データはRGB 3色のカラースキャナである。

108, 107, 106はネットワークインターフェイスを具備し、ネットワークインターフェイスを介して送られる印刷データや画像データを受信し、電子写真技術などの既知の印刷技術を用いて用紙などのメディアに実際に印刷を行うネットワークプリンタである。ネットワークプリンタ108, 107, 106もまたネットワーク101を介して各機器に接続している。ここでは、108はデジタル複合機、107はカラーレーザープリンタ、106は白黒レーザービームプリンタを示している。

104はネットワークインターフェイスを具備し、公衆回線105を介して画像データの送受信を行うFaxである。ネットワーク101上のスキャナ102で読み取った画像データを送信したり、受信した画像データをプリンタ108、107、106から出力したり、PC103でファイル化する画像データを公衆回線105上に入出力するインターフェースでもある。

本実施例では、108のデジタル複合機のController Unitにより説明していく。

全体構成
全体構成図を図２に示す。Controller Unit 2000は画像入力デバイスであるScanner2070や画像出力デバイスであるPrinter2095と接続し、一方ではLAN2011や公衆回線(WAN)2051接続することで、画像情報やデバイス情報の入出力を行う為のコントローラである。システムＬＳＩ2001はシステム全体を制御するコントローラである。RAM2002はシステムＬＳＩ2001が動作するためのシステムワークメモリであり、画像データを一時記憶するための画像メモリでもある。ROM2003はブートROMであり、システムのブートプログラムが格納されている。HDD2004はハードディスクドライブで、システムソフトウェア、画像データを格納する。操作部I/F2006は操作部(UI)2012とインターフェース部で、操作部2012に表示する画像データを操作部2012に対して出力する。また、操作部2012から本システム使用者が入力した情報を、システムＬＳＩ2001に伝える役割をする。Network2010はLAN2011に接続し、情報の入出力を行う。Modem2050は公衆回線2051に接続し、情報の入出力を行う。バス2007は、PCIバスで構成される。

システムＬＳＩ2001はＵＳＢモジュールを内蔵しており、USBケーブル2201を介して他のデバイスに接続され、データの入出力ポートとして利用される。USBケーブル2201を介してＵＳＢ Ｈｏｓｔ機器103のパーソナルコンピュータと接続される。デバイスI/F部2020は、画像入出力デバイスであるスキャナ2070やプリンタ2095とコントローラ2000を接続し、画像データの同期系/非同期系の変換を行う。スキャナ画像処理部2080は、入力画像データに対し補正、加工、編集を行う。プリンタ画像処理部は、プリント出力画像データに対して、プリンタの補正、解像度変換等を行う。

システムＬＳＩ
システムＬＳＩを図３に示す。3001は、本システムの全体を制御するＣＰＵであり、3002はＣＰＵ3001のインターフェース回路である。

3003は、システムＬＳＩ内部の各モジュールを接続するバスのインターフェース回路となる。本構成では、クロスバースイッチ回路となっており、各モジュール間をクロスに接続することが可能となるため、同時動作が可能となる構成になっている。また、バスのアービトレーション機能も本ＢＵＳ Ｉ／Ｆ3003によって行われている。3004はメモリコントローラであり、本実施例ではメインメモリにＳＤＲＡＭを使用している。同様に、3005はＲＯＭコントローラであり、ＰａｇｅＲＯＭ、ＮＡＮＤ−ＲＯＭといったＲＯＭが接続できる。3006はＰＣＩインターフェースであり、図２で説明した通り、ＨＤＤ2004、ＭＯＤＥＭ2050、Network2010、操作部I/F2006等が接続される。

3007はI/Oポートであり、外部入出力として利用される。3008はVideo I／Fであり、図２で説明したデバイスＩ／Ｆ2020、スキャナ画像処理部2080、プリンタ画像処理部2090と接続される画像データ用バスＩ／Ｆとなっている。

3009はＪＢＩＧブロックであり、前記画像データの圧縮・伸張に使用される。

3010はＵＳＢ Ｄｅｖｉｃｅ部であり、外部のＵＳＢ Ｈｏｓｔ機器との接続に使用される。これらCPU,及び上記で説明した各ブロックのクロックを分配するのが、3012のCLK_Genブロックである。システムLSI外部から入力された基準クロックを基に分周し各ブロックに応じたクロックを作成して分配する。本実施例では、外部からの入力クロック50MHｚをCPUクロックであるCLK1を300MHzに、また、同様にPCIクロックであるCLK2を３３MHｚ。また、CPU I/F、SDRAM-Cont、ROM-ContおよびVIDEO,JBIGにはCLK3で133MHz、CLK4ではI/OおよびUSBブロックで使用する６６MHzを作成している。また、スリープモード時にはこのCLK_Gen3012の設定を変更することにより、CPU及び全体のシステムクロックを下げることで低消費電力を実現している。本実施例では、システムクロックを２５ＭＨｚまで下げることにより、消費電力を大幅に削減可能としている。

3011はRST_Genブロックであり、システムLSIのリセット作成ブロックである。イニシャルリセットはもちろん、CPUのソフトリセットもここを設定することによりリセット信号を作成することが可能である。

システムクロックを下げることによるスリープモード（低消費電力モード）を行う際には、3012 CLK_Genにクロック変更設定を行うとこのRST_Genブロックからリセット信号がアサートされ、クロック変更時の異常発振時のクロックによりCPUが誤動作することがなくなる。

図４では、本発明の基礎となるスリープモード時になったときのシステムLSIへの入力基本クロックとなるCLKの切り替わりを示した図である。

4001は全ての基本クロックである。

通常動作時では、システムLSI内部は入力クロックCLKをCLK_Gen 3012で分周して高速に動作しているため、放射雑音を低減させる必要がある。そこで、4002のSSCGを使用して放射雑音の低減を行っている。CLK_SをシステムLSIの基本クロックとして通常時は動作する。

一方、スリープモード時では、システムLSI内部のシステムクロックは十分に低速であるため、放射雑音を心配する必要が無い。そこで、スリープモード時には、4003のBus Switchにより、SSCG 4002のかかっていないCLK_NをシステムLSIの基本クロックとして動作する。このとき、SCCG 4002の電源をPME信号で落すことにより、スリープモード時に消費電力を大幅に削減可能となる。

図５は、スリープモード時に入る場合のCPUクロックの切り替わる際の波形を説明した図である。

通常動作時には、CPUクロックであるCLK1はCLK_SからCLK_Gen 3012で作成されている。

＜（１）CLK_1変更設定（スリープモード設定）＞
スリープモードに入る場合、プログラマはCLK_1変更設定を内部レジスタに設定することにより実施する。

＜（２）CPUリセット＞
設定を受け取ったCLK_Gen 3012 は設定変更前にまず、RST_Gen 3011にCPUソフトリセットをかけるよう通知する。（２）CPUリセットがかかる。

＜（３）クロック変更＞
その後、CLK_Gen 3012は、SEL信号及び図４で示したPME信号をアサートすると同時にCLK_1の変更を行う。クロックの変更を行う際には図で示したようにCLK_1が異常発振する期間が存在する。しかし、この期間はRST_Nが示すようにCPUにとってはリセット期間であるため、このクロックが異常発振していても問題が無いことがわかる。

＜（４）CPUリセット解除＞
（４）のタイミングでCPUリセットが解除される。図から分かるように、CLK_1の異常発振期間は過ぎ、正常に発振してからリセットが解除される。

上記で示したタイミングでクロックが切り替わるため、周波数の切り替わりに問題が発生することなく、SSCGのかかったCLK_SとSSCGのかかっていないCLK_Nが問題なく切り替わることを示している。

第１の実施例のシステム構成を説明する概念模式図である。 全体構成を示すブロック図である。 システムＬＳＩを示すブロック図である。 スリープモード時になったときのシステムLSIへの入力基本クロックとなるCLKの切り替わりを示した図である。 スリープモード時に入る場合のCPUクロックの切り替わる際の波形を説明した図である。

Claims (1)

1. 中央制御回路（以下、ＣＰＵ）と、該ＣＰＵと電気的に接続した周辺回路とを内蔵したことを特徴とする集積回路（以下、システムＬＳＩ）において、
   入力クロックから該システムLSI内部の各回路に応じたクロックを生成するクロック分周回路を有し、
   低消費電力モード時に各回路に応じたクロック周波数に変更する手段を有し、
   該クロック周波数変更時にＣＰＵにソフトリセットを入れる手段を有し、
   クロックの異常発振期間に該リセット期間であること、
   該切り替え時に、入力クロックを周波数変調していたクロックから周波数変調していないクロックに切り替える手段を有することを特徴とした情報処理装置。

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