JP2017223480A - コンタクトプローブ、半導体素子試験装置および半導体素子試験方法 - Google Patents

Abstract

【課題】半導体素子のパッドに対して低抵抗な接触を実現する。【解決手段】半導体素子試験装置は、試験テーブル１１に載置された半導体素子１の試験時にエミッタパッド１ｂに接触されるコンタクトプローブ１２を備えている。コンタクトプローブ１２は、プランジャピン１８とは、離れた状態でコンタクトブロック１４に保持されていて、コンタクトブロック１４が降下すると、まず、コンタクトプローブ１２が半導体素子１のエミッタパッド１ｂ上に自立させられる。続いて、コンタクトブロック１４が降下すると、プランジャピン１８の１つがコンタクトプローブ１２の突出部１２ｄに当接し、次に、他のプランジャピン１８が突出部１２ｄの周辺の第１接触面１２ｂに当接する。コンタクトプローブ１２は、エミッタパッド１ｂに傾きがあっても、半導体素子１との平行度が保たれることで低抵抗な接触が実現される。【選択図】図１

Description

本発明は、半導体素子（チップ）の動特性試験に用いられるコンタクトプローブ、半導体素子試験装置および半導体素子試験方法に関する。

半導体素子の動特性を試験する半導体素子試験装置が知られており、一般的に、試験回路、コンタクトブロック、コンタクトピンおよび試験テーブルを備えている（たとえば、特許文献１参照）。コンタクトブロックは、試験回路と試験テーブル上の半導体素子とを電気的に接続する手段として用いる部品であり、セットプレートとベースユニットとを有している。セットプレートは、半導体素子が載置される試験テーブルの上方に位置され、半導体素子に接触されるコンタクトプローブとしての複数のコンタクトピンを保持している。ベースユニットは、一方では試験回路に接続された配線に接続され、他方ではコンタクトピンに荷重をかけた状態で接触される複数のプランジャピンを保持している。

半導体素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のようなパワーデバイスのチップの場合、ゲートパッド、エミッタパッド、コレクタパッドを有している。試験を行うときには、半導体素子のゲートパッドおよびエミッタパッドにコンタクトピンを接触させ、コレクタパッドには試験テーブルに設けられた試験回路の電極が接触される。半導体素子がＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の場合、ゲートパッドおよびソースパッドにコンタクトピンを接触させ、ドレインパッドに試験テーブルの電極を接触させる。さらに、半導体素子がＦＷＤ（Free Wheeling Diode）の場合、カソードパッドにコンタクトピンを接触させ、アノードパッドに試験テーブルの電極を接触させる。

ここで、コンタクトプローブとしてコンタクトピンを用いるのは、半導体素子が破壊したときに半導体素子（シリコンなど）の溶融物がプローブの先端に付着するので、プローブの交換が必要なためである。そのため、コンタクトピンを保持するセットプレートは、ベースユニットに脱着可能に設けられている。コンタクトピンの交換が必要なときには、セットプレートをベースユニットから取り外し、不良のコンタクトピンを良品のコンタクトピンに交換し、ベースユニットに再度取り付けられる。

半導体素子試験装置は、試験を行うときには、まず、試験テーブル上の所定位置に半導体素子が配置され、上下動作機構によりコンタクトブロックが任意の位置まで下降されることでコンタクトピンが半導体素子と接触される。このとき、コンタクトピンは、半導体素子に対し、プランジャピンが備えるばねのばね特性に応じた荷重をかけている。半導体素子のゲート、エミッタ（ソース、カソード）パッドは、コンタクトピン、プランジャピンおよび配線を通じて、コレクタ（ドレイン、アノード）パッドは、試験テーブルの電極および配線を通じて、試験回路と電気的に接続され、電気的特性試験が行われる。

このとき、半導体素子に対し均一な電流、電圧を印加するためには、数十本のコンタクトピンが半導体素子上に均等に配置されることが必要である。半導体素子上に配置されるコンタクトピンの本数は、試験電流に応じて増減される。なお、コンタクトプローブの半導体素子との接触面積は、円柱状のコンタクトピンと半導体素子との接触面の半径をＲとしたとき、１本当りの断面積が（πＲ＾２）であるので、全体として、（πＲ＾２）×本数で決まる。

ここで、半導体素子は、近年のセル集積化・性能向上（電流定格アップ）が加速的に進んでおり、チップサイズが小さくなる傾向にある。また、半導体素子は、チップサイズが小さくても、低抵抗で接触し、より大きな電流を流す試験が要求されている。このため、半導体素子試験装置としては、コンタクトプローブの通電性能を上げることが求められている。この通電性能を上げるには、２つの方法があり、１つは、コンタクトピンと半導体素子との接触抵抗を低減する材料を選択することであり、もう１つは、コンタクトピンと半導体素子との接触面積を増やすことである。

これまで、コンタクトピンは、その材料として、タングステン合金、銅合金、銀合金、パラジウム合金、金合金、イリジウム合金などの低抵抗材料が使用されてきた。また、コンタクトピンのピン間のピッチを狭くして、多数のコンタクトピンを配置することで、半導体素子との接触面積を増やしてきた。

この半導体素子との接触面積を増やす別の方法としては、半導体素子のエミッタ（ソース）パッドと面接触により接触させる導電性樹脂をコンタクトプローブとして用いることが提案されている（たとえば、特許文献２参照）。導電性樹脂は、半導体素子のエミッタ（ソース）パッドの大きさに形成することで、接触面積を大幅に増やすことができる。

特開２０１２−０６８０７６号公報 特開２００９−１２８１８９号公報

しかしながら、半導体素子のエミッタ（ソース）パッドと導電性樹脂とを面対面で接触させる構造は、接触面積を増やすことはできても、導電性樹脂が平坦でない表面を持つ半導体素子のエミッタ（ソース）パッドに対して均一に荷重をかけることが困難になる。このため、半導体素子のエミッタ（ソース）パッドの全面にて接触抵抗が不均一となり、接触抵抗の低い領域に電流が集中して局所的に発熱し、半導体素子の破壊をもたらすという問題点があった。

本発明はこのような点に鑑みてなされたものであり、半導体素子のパッドに対して低抵抗な接触を実現するコンタクトプローブ、半導体素子試験装置および半導体素子試験方法を提供することを目的とする。

本発明では、上記の課題を解決するために、コンタクトプローブが提供される。このコンタクトプローブは、複数のプランジャピンが接触される第１接触面と前記第１接触面とは反対の側にて検査対象面に面接触される第２接触面とを有している。

本発明は、また、半導体素子が載置される試験テーブルと、前記半導体素子の試験時に前記試験テーブルに載置された前記半導体素子の主電極に接触される複数のコンタクトプローブと、前記半導体素子の試験時に前記コンタクトプローブに接触されるとともに前記コンタクトプローブを前記半導体素子の前記主電極に向けて押圧する複数のプランジャピンと、前記半導体素子の非試験時に前記コンタクトプローブを持ち上げて前記半導体素子の前記主電極から離れた位置に保持し、前記半導体素子の試験時には前記コンタクトプローブを前記半導体素子の前記主電極の所定位置に自重で載置させるセットプレートと、前記半導体素子の非試験時に前記プランジャピンを前記コンタクトプローブから離れた位置に保持し、前記半導体素子の試験時には前記プランジャピンを前記半導体素子の前記主電極に載置された前記コンタクトプローブに接触して押圧させるベースユニットと、を備えた半導体素子試験装置が提供される。この半導体素子試験装置における前記コンタクトプローブは、複数の前記プランジャピンが接触される第１接触面と前記第１接触面とは反対の側にて前記半導体素子の前記主電極に接触される第２接触面とを有する角柱の本体と、前記第１接触面の中央に突設されて前記プランジャピンの１と接触される突出部とを有している。

本発明は、さらに、半導体素子の電気的特性を評価する半導体素子試験方法が提供される。この半導体素子試験方法は、プランジャピンが接触する側にある角柱の本体の接触面の中央にそれぞれ突出部を有する複数のコンタクトプローブを、前記半導体素子の主電極に自重で載置し、前記プランジャピンの１を、前記コンタクトプローブの前記突出部にそれぞれ当接させて前記コンタクトプローブと前記半導体素子の主電極との平行度を保持し、それぞれの前記コンタクトプローブにて、前記プランジャピンによる前記突出部への当接の荷重を増やしながら前記突出部の回りの第１接触面に他の複数の前記プランジャピンを当接させる、ステップを有する。

上記構成のコンタクトプローブ、半導体素子試験装置および半導体素子試験方法は、コンタクトプローブをその上部の中央および周辺で異なる荷重を与えるため、半導体素子の傾きのあるパッドに対し平行度を保って低抵抗な接触を実現できるという利点がある。

第１の実施の形態に係る半導体素子試験装置の構成例を示す図である。 コンタクトプローブを示す外観斜視図である。 半導体とコンタクトプローブとプランジャピンとの配置関係を示す平面図である。 コンタクトプローブの接触面積の説明図であって、（Ａ）は柱状のコンタクトプローブの場合、（Ｂ）はピン状のコンタクトプローブの場合の接触面積を示している。 コンタクトプローブを半導体素子に接触させてからプランジャピンをコンタクトプローブに接触する手順の概要を説明する図である。 半導体素子試験装置の動作説明図であって、（Ａ）は初期接触前の待機状態を示し、（Ｂ）は半導体素子への接触状態を示し、（Ｃ）は突出部への接触状態を示し、（Ｄ）は完全接触状態を示している。 プランジャピンの押込量と荷重との関係を示す図である。 コンタクトプローブにかかる荷重のバランスを説明する図である。 コンタクトプローブの別の実施の形態を示す図である。 第２の実施の形態に係る半導体素子試験装置の構成例を示す図である。 半導体とコンタクトプローブとプランジャピンとの配置関係を示す平面図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。まず、半導体素子（チップ）の動特性試験に用いられる実施の形態の半導体素子試験装置の全体構成について説明する。

図１は第１の実施の形態に係る半導体素子試験装置の構成例を示す図、図２はコンタクトプローブを示す外観斜視図である。
半導体素子試験装置は、半導体素子１がチップの状態で載置される試験テーブル１１と、半導体素子１と電気的に接触されるコンタクトプローブ１２，１３と、このコンタクトプローブ１２，１３を保持するコンタクトブロック１４と、試験回路１５とを備えている。ここでは、被試験体の半導体素子１は、例としてＩＧＢＴとしている。ＩＧＢＴの場合、半導体素子１は、制御電極であるゲートパッド１ａおよび主電極であるエミッタパッド１ｂがある面を上に、コレクタパッドがある面を下にして試験テーブル１１に載置されることになる。

コンタクトブロック１４は、セットプレート１６とベースユニット１７とを備えている。セットプレート１６は、半導体素子１にコンタクトプローブ１２，１３を配置する位置に対応してプローブ保持孔１６ａ，１６ｂが穿設されており、そのプローブ保持孔１６ａ，１６ｂに、それぞれコンタクトプローブ１２，１３が挿入されている。ベースユニット１７は、コンタクトプローブ１２，１３に接触して押圧させるプランジャピン１８を保持している。プランジャピン１８は、コンタクトプローブ１２，１３に所定の荷重をかけるばねを有している。

セットプレート１６は、ベースユニット１７に脱着可能に設けられていて、コンタクトプローブ１２，１３の交換が必要なときには、セットプレート１６をベースユニット１７から取り外し、不良のコンタクトプローブ１２，１３を良品のものに交換する。また、セットプレート１６は、半導体素子１の非試験時に、コンタクトプローブ１２，１３を半導体素子１から持ち上げ、かつ、プランジャピン１８とは離れた状態で保持している。半導体素子１の試験時では、まず、セットプレート１６は、降下されてコンタクトプローブ１２，１３を半導体素子１の上に下ろして自重で載置させる。その後、セットプレート１６がさらに降下されることで、コンタクトプローブ１２，１３が降下してプランジャピン１８に当接する。そして、セットプレート１６のさらなる降下に応じてプランジャピン１８がコンタクトプローブ１２，１３に荷重をかけ、コンタクトプローブ１２，１３を半導体素子１に押圧する。

プランジャピン１８は、配線１９ａ，１９ｂによって試験回路１５に接続されている。試験テーブル１１では、一端が半導体素子１の下面と接続される配線１９ｃを有し、その配線１９ｃの他端は、試験回路１５に接続されている。

ここで、半導体素子１のエミッタパッド１ｂに接触されるコンタクトプローブ１２は、図２に示したように、角柱形状の本体１２ａを有している。本体１２ａの上端面は、プランジャピン１８が接触される第１接触面１２ｂを構成し、下端面は、半導体素子１のエミッタパッド１ｂに面接触される第２接触面１２ｃを構成している。コンタクトプローブ１２は、また、第１接触面１２ｂの中央付近に突設された突出部１２ｄを有し、プランジャピン１８は、その突出部１２ｄの上面に接触される。コンタクトプローブ１２は、さらに、第１接触面１２ｂのある側の周縁部にフランジ部１２ｅを有している。このフランジ部１２ｅは、セットプレート１６に貫通形成されたプローブ保持孔１６ａにコンタクトプローブ１２を遊嵌したときにプローブ保持孔１６ａに係止され、コンタクトプローブ１２がセットプレート１６から脱落するのを防止するものである。コンタクトプローブ１２は、さらに、第２接触面１２ｃのある側の周縁部が面取りされており、隅部が４５度の角度に切り落とされている。

図３は半導体とコンタクトプローブとプランジャピンとの配置関係を示す平面図、図４はコンタクトプローブの接触面積の説明図であって、（Ａ）は柱状のコンタクトプローブの場合、（Ｂ）はピン状のコンタクトプローブの場合の接触面積を示している。

半導体素子１の試験時には、チップサイズに応じた数のコンタクトプローブ１２がエミッタパッド１ｂに接触される。図３に示した例では、５個のコンタクトプローブ１２がエミッタパッド１ｂに接触されている。それぞれのコンタクトプローブ１２は、５本のプランジャピン１８に接触されている。そのうち、１本のプランジャピン１８がコンタクトプローブ１２の突出部１２ｄに接触され、４本のプランジャピン１８が突出部１２ｄを取り囲むようにしてコンタクトプローブ１２の第１接触面１２ｂに接触されている。

コンタクトプローブ１２と半導体素子１のエミッタパッド１ｂとの接触面積は、図４（Ａ）に示したように、コンタクトプローブ１２の第２接触面１２ｃの面積に等しい。すなわち、図４（Ｂ）に示したコンタクトプローブ１３の直径（２Ｒ）の４倍（８Ｒ）を第２接触面１２ｃの横（ａ）および縦（ｂ）の寸法とした場合、第２接触面１２ｃの接触面積は、６４Ｒ＾２となる。一方、ピン状のコンタクトプローブ１３を５本使った場合には、５本分の接触面積は、５πＲ＾２（πＲ＾２×５本）となる。

ここで、ピン状のコンタクトプローブ１３を５本使った場合とブロック状のコンタクトプローブ１２を１個使った場合とでは、接触面積が約４（＝６４＾２／５πＲ＾２）倍異なる。すなわち、ピン状の５本のコンタクトプローブ１３をブロック状の１個のコンタクトプローブ１２に変更することで、半導体素子１のエミッタパッド１ｂに接触するプローブの接触面積が４倍になり、より低抵抗な接触を実現することができる。このように、既存のピン状のコンタクトプローブ１３の点接触によるピン間ピッチのデッドスペースを活用して半導体素子１のエミッタパッド１ｂに面接触させることで、場合によっては、接触面積を数百倍もの大きさにすることが可能となる。

次に、以上の半導体素子試験装置を用いて半導体素子（チップ）の動特性試験を行う手順について説明する。
図５はコンタクトプローブを半導体素子に接触させてからプランジャピンをコンタクトプローブに接触する手順の概要を説明する図である。図６は半導体素子試験装置の動作説明図であって、（Ａ）は初期接触前の待機状態を示し、（Ｂ）は半導体素子への接触状態を示し、（Ｃ）は突出部への接触状態を示し、（Ｄ）は完全接触状態を示している。なお、コンタクトプローブ１２は、図５では、第２接触面１２ｃのある側の周縁部が４５度の角度に面取りされたものが使用され、図６では、第２接触面１２ｃのある側の周縁部が曲線形状（Ｒ形状）に面取りされたものが使用されている。

セットプレート１６は、図５の上部に示したように、コンタクトプローブ１２を保持する部分が凹設されていて、その凹設部に保持されたブロック状のコンタクトプローブ１２は、プランジャピン１８とは離れて非接触状態にある。セットプレート１６は、また、コンタクトプローブ１３を保持する部分が突設されていて、その突設部に保持されたピン状のコンタクトプローブ１３は、プランジャピン１８とほぼ接触状態にある。このようにセットプレート１６は、ブロック状のコンタクトプローブ１２とプランジャピン１８とを非接触とし、ピン状のコンタクトプローブ１３をプランジャピン１８とほぼ接触した状態でベースユニット１７に固定され、ベースユニット１７と一緒に動作する。

半導体素子試験装置のコンタクトブロック１４が降下されると、ブロック状のコンタクトプローブ１２の第２接触面１２ｃが半導体素子１のエミッタパッド１ｂの上に載置され、ピン状のコンタクトプローブ１３が半導体素子１のゲートパッド１ａの上に載置される。

セットプレート１６がさらに降下されると、図５の下部に示したように、ブロック状のコンタクトプローブ１２を半導体素子１のエミッタパッド１ｂの上に残し、ピン状のコンタクトプローブ１３を半導体素子１のゲートパッド１ａの上に残した状態にする。このとき、ピン状のコンタクトプローブ１３は、それに対応するプランジャピン１８によってコンタクトブロック１４の降下に応じた荷重がかけられていく。

セットプレート１６がさらに降下されると、コンタクトプローブ１２の突出部１２ｄには、それに対応するプランジャピン１８の先端が当接する。次に、セットプレート１６がさらに降下されると、コンタクトプローブ１２の第１接触面１２ｂには、それに対応する４本のプランジャピン１８の先端が当接する。そして、セットプレート１６がさらに降下されて停止されると、コンタクトプローブ１２の突出部１２ｄおよび第１接触面１２ｂに当接されたプランジャピン１８は、コンタクトプローブ１２の突出部１２ｄおよび第１接触面１２ｂに所定の荷重をかける。

このように、このセットプレート１６は、ブロック状のコンタクトプローブ１２をフリーの状態のまま半導体素子に載せ、その後、プランジャピン１８がコンタクトプローブ１２の突出部１２ｄおよび第１接触面１２ｂの順に押え付ける構成にしている。

次に、半導体素子試験装置の動作について詳細に説明する。なお、ピン状のコンタクトプローブ１３については既存の構成と同じであるので、ここでは、図示および説明を省略する。

まず、図６（Ａ）に示したように、試験開始の初期状態では、コンタクトプローブ１２は、その本体１２ａがセットプレート１６のプローブ保持孔１６ａに遊嵌され、フランジ部１２ｅがプローブ保持孔１６ａの周辺に係止されている。このとき、コンタクトプローブ１２は、どのプランジャピン１８とも接触していないので、フリーの状態でセットプレート１６により持ち上げられた状態になっている。

次に、セットプレート１６が降下されると、コンタクトプローブ１２は、まず、半導体素子１の主電極であるエミッタパッド１ｂの上に置かれる。セットプレート１６がさらに降下されると、図６（Ｂ）に示したように、セットプレート１６は、コンタクトプローブ１２から離れ、コンタクトプローブ１２は、自重により自立するようになる。すなわち、コンタクトプローブ１２は、その第２接触面１２ｃが半導体素子１のエミッタパッド１ｂの表面に平行にされた状態で載置されることになる。

セットプレート１６がさらに降下されると、図６（Ｃ）に示したように、やがて、プランジャピン１８の１つがコンタクトプローブ１２の突出部１２ｄに当接し、コンタクトプローブ１２を半導体素子１のエミッタパッド１ｂに押し付けるようになる。これにより、コンタクトプローブ１２は、その第２接触面１２ｃが半導体素子１のエミッタパッド１ｂの表面に平行の状態のまま傾くことなく半導体素子１のエミッタパッド１ｂに押し付けられる。このように、コンタクトプローブ１２の第２接触面１２ｃの全面が半導体素子１のエミッタパッド１ｂに均一に接触されることで大きな接触面積が得られ、接触抵抗が均一になるので、局所的な電流集中・発熱による半導体素子の破壊を引き起こすことが避けられる。また、コンタクトプローブ１２が半導体素子１のエミッタパッド１ｂに対して傾いた状態で押すような片押しが発生しないので、エミッタパッド１ｂの表面に深いプローブ痕を形成したり品質を損ねたりすることが低減される。

セットプレート１６がさらに降下されると、図６（Ｄ）に示したように、残りのプランジャピン１８がコンタクトプローブ１２の第１接触面１２ｂに当接する。コンタクトプローブ１２は、上部中央の突出部１２ｄが半導体素子１のエミッタパッド１ｂに対して鉛直方向に押された状態で突出部１２ｄの周辺の第１接触面１２ｂが残りのプランジャピン１８によって半導体素子１のエミッタパッド１ｂに押し付けられる。このとき、突出部１２ｄを付勢するプランジャピン１８は、突出部１２ｄの周辺を付勢するプランジャピン１８よりも、突出部１２ｄの第１接触面１２ｂからの突出量（高さ分）だけばねが余計に縮められる。このため、コンタクトプローブ１２は、突出部１２ｄがその周辺の第１接触面１２ｂよりも突出部１２ｄの突出量に相当する分の荷重だけ強い荷重がかけられる。これにより、プランジャピン１８とコンタクトプローブ１２とが完全に接触された状態になり、半導体素子試験装置は、試験回路１５による試験ができる状態になる。このようにして、コンタクトプローブ１２は、その第２接触面１２ｃと半導体素子１のエミッタパッド１ｂとが平行なので接触面積が増えて低い接触抵抗となることから、大電流の試験に適したものとなる。

半導体素子１の動特性試験が終了すると、半導体素子試験装置の動作は、上記したプロセスを逆にたどることになる。すなわち、図６（Ｄ）に示した試験可能状態から、セットプレート１６が上昇されると、まず、突出部１２ｄの周辺の第１接触面１２ｂに当接していたプランジャピン１８が第１接触面１２ｂから離れ、図６（Ｃ）に示した状態になる。さらに、セットプレート１６が上昇されると、突出部１２ｄに当接していたプランジャピン１８が突出部１２ｄから離れ、図６（Ｂ）に示した状態になる。そして、セットプレート１６がさらに上昇されると、セットプレート１６がコンタクトプローブ１２を持ち上げて、図６（Ａ）に示した待機状態に戻る。

次に、プランジャピン１８が有するばねのばね特性と、プランジャピン１８によって付勢されるときにコンタクトプローブ１２にかかる荷重とについて説明する。
図７はプランジャピンの押込量と荷重との関係を示す図、図８はコンタクトプローブにかかる荷重のバランスを説明する図である。なお、図７において、横軸は、プランジャピン１８の押込量を表し、縦軸は、コンタクトプローブ１２にかかる荷重である。

プランジャピン１８は、図７に示したように、コンタクトプローブ１２に対する押込量とコンタクトプローブ１２が受ける荷重とが比例の関係にあり、その荷重の値は、プランジャピン１８が有するばねの定数によって決められる。

ここで、コンタクトプローブ１２の突出部１２ｄを押す中央のプランジャピン１８は、突出部１２ｄの周辺の第１接触面１２ｂを押す周辺のプランジャピン１８よりも突出部１２ｄの突出量だけ押込量が大きいので、高荷重となる。したがって、半導体素子試験装置の試験時には、中央のプランジャピン１８がコンタクトプローブ１２を高荷重で押し、周辺のプランジャピン１８がコンタクトプローブ１２を低荷重で押すことになる。この荷重の差は、プランジャピン１８のばね特性をすべて同じとしながら、コンタクトプローブ１２の中央付近に突出部１２ｄを設けて押込量を変えることで実現している。

このように、コンタクトプローブ１２の上部の中央を最初に押え、その中央の荷重を増やしながら周辺を押えていく動作にしたことにより、コンタクトプローブ１２は、半導体素子１の傾斜しているエミッタパッド１ｂの表面に大きな接触面積で載置される。すなわち、図８に示したように、半導体素子１のエミッタパッド１ｂの表面が傾斜している場合、コンタクトプローブ１２は、半導体素子１のエミッタパッド１ｂの表面に自重で載置されるので、必然的に、エミッタパッド１ｂの表面に対して鉛直方向に立てられる。

次に、コンタクトプローブ１２は、エミッタパッド１ｂの表面に載置された状態で中央の１本のプランジャピン１８によって押込まれるため、第２接触面１２ｃがエミッタパッド１ｂの表面と平行を保った状態でエミッタパッド１ｂの表面を均等に押すことになる。その後、コンタクトプローブ１２は、中央のプランジャピン１８の荷重を高く、周辺のプランジャピン１８の荷重を中央のプランジャピン１８の荷重よりもわずかに低くなるように制御されることで、エミッタパッド１ｂの表面に倣った姿勢に維持される。プランジャピン１８の荷重特性を変えることで、半導体素子１のエミッタパッド１ｂの表面へのコンタクトプローブ１２の押込みに偏りが出なくなり、エミッタパッド１ｂの表面に深いプローブ痕を形成することがなくなる。また、コンタクトプローブ１２の第２接触面１２ｃのある側の周縁部をＲ形状にしたことによっても、プローブ痕の形成を抑制することができる。

以上のように、コンタクトプローブ１２がエミッタパッド１ｂの表面を片押しすることがないので、接触面積が増えて低接触抵抗になるが、以下では、電極との接触面積をさらに増やして低接触抵抗になるコンタクトプローブ１２について説明する。

図９はコンタクトプローブの別の実施の形態を示す図である。
このコンタクトプローブ１２は、その第２接触面１２ｃに溝１２ｆが複数形成されて櫛型形状になっている。溝１２ｆは、たとえば、格子状に形成されたＶ溝とすることができる。これにより、半導体素子１のエミッタパッド１ｂが、たとえば、アルミニウムのような柔らかい金属で形成されている場合、コンタクトプローブ１２が押込まれたときに、押し退けられた金属を溝１２ｆの空間に逃すことができる。この結果、コンタクトプローブ１２とエミッタパッド１ｂとの接触面積が増えてさらに低接触抵抗になり、より大電流の試験に適したコンタクトプローブ１２を実現することができる。

このコンタクトプローブ１２は、半導体素子１のエミッタパッド１ｂに形成された金属の硬さに応じて溝１２ｆのピッチおよび深さを変更することにより、コンタクトプローブ１２とエミッタパッド１ｂとの接触面積を適当に増減させることができる。

図１０は第２の実施の形態に係る半導体素子試験装置の構成例を示す図、図１１は半導体とコンタクトプローブとプランジャピンとの配置関係を示す平面図である。この図１０および図１１において、図１および図３に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。

この第２の実施の形態に係る半導体素子試験装置では、プランジャピン１８が接触される第１接触面１２ｂをフラットに形成したコンタクトプローブ２０を使用している。このコンタクトプローブ２０においても、第２接触面１２ｂがエミッタパッド１ｂと面接触する面積は、第１の実施の形態に係る半導体素子試験装置が使用するコンタクトプローブ１２と同じである。このため、この第２の実施の形態に係る半導体素子試験装置でも、コンタクトプローブ２０とエミッタパッド１ｂとの接触面積を拡大させて電流密度を低下させることが可能である。なお、この第２の実施の形態では、セットプレート１６がベースユニット１７に取り付けられているとき、セットプレート１６に保持されているコンタクトプローブ２０は、ベースユニット１７に保持されているプランジャピンと接触されていてもよい。

半導体素子１の試験時には、図１１に示した例では、５個のコンタクトプローブ２０がエミッタパッド１ｂに接触されている。また、それぞれのコンタクトプローブ２０には、５本のプランジャピン１８によって第１接触面１２ｂに接触されている。なお、半導体素子１のエミッタパッド１ｂに載置されるコンタクトプローブ２０の数は、コンタクトプローブ２０およびチップのサイズに応じて決められる。また、コンタクトプローブ２０に接触されるプランジャピン１８の数は、第１接触面１２ｂのサイズおよびベースユニット１７が保持するプランジャピン１８の設置間隔に応じて決められる。

１ 半導体素子
１ａ ゲートパッド
１ｂ エミッタパッド
１１ 試験テーブル
１２ コンタクトプローブ
１２ａ 本体
１２ｂ 第１接触面
１２ｃ 第２接触面
１２ｄ 突出部
１２ｅ フランジ部
１２ｆ 溝
１３ コンタクトプローブ
１４ コンタクトブロック
１５ 試験回路
１６ セットプレート
１６ａ，１６ｂ プローブ保持孔
１７ ベースユニット
１８ プランジャピン
１９ａ，１９ｂ，１９ｃ 配線
２０ コンタクトプローブ

Claims (10)

1. 複数のプランジャピンが接触される第１接触面と前記第１接触面とは反対の側にて検査対象面に面接触される第２接触面とを有している、コンタクトプローブ。
2. 前記第１接触面の中央付近に突設されて前記プランジャピンの１と接触される突出部を有している、請求項１記載のコンタクトプローブ。
3. 前記第２接触面には、溝が形成されている、請求項１または２記載のコンタクトプローブ。
4. 前記第２接触面の周縁部が面取りされている、請求項１ないし３のいずれか１項に記載のコンタクトプローブ。
5. 半導体素子が載置される試験テーブルと、
   前記半導体素子の試験時に前記試験テーブルに載置された前記半導体素子の主電極に接触される複数のコンタクトプローブと、
   前記半導体素子の試験時に前記コンタクトプローブに接触されるとともに前記コンタクトプローブを前記半導体素子の前記主電極に向けて押圧する複数のプランジャピンと、
   前記半導体素子の非試験時に前記コンタクトプローブを持ち上げて前記半導体素子の前記主電極から離れた位置に保持し、前記半導体素子の試験時には前記コンタクトプローブを前記半導体素子の前記主電極の所定位置に自重で載置させるセットプレートと、
   前記半導体素子の非試験時に前記プランジャピンを前記コンタクトプローブから離れた位置に保持し、前記半導体素子の試験時には前記プランジャピンを前記半導体素子の前記主電極に載置された前記コンタクトプローブに接触して押圧させるベースユニットと、
   を備え、
   前記コンタクトプローブは、複数の前記プランジャピンが接触される第１接触面と前記第１接触面とは反対の側にて前記半導体素子の前記主電極に接触される第２接触面とを有する角柱の本体と、前記第１接触面の中央に突設されて前記プランジャピンの１と接触される突出部とを有している、半導体素子試験装置。
6. 前記セットプレートは、前記コンタクトプローブが遊嵌される貫通孔を有し、
   前記コンタクトプローブは、前記第１接触面のある側の周縁部に前記貫通孔からの脱落を防止するフランジ部を有している、
   請求項５記載の半導体素子試験装置。
7. 前記コンタクトプローブは、前記第２接触面に溝が形成されている、請求項５記載の半導体素子試験装置。
8. 前記セットプレートは、前記試験テーブルに対して昇降可能な前記ベースユニットに脱着自在に取り付けられている、請求項５記載の半導体素子試験装置。
9. 半導体素子の電気的特性を評価する半導体素子試験方法において、
   プランジャピンが接触する側にある角柱の本体の接触面の中央にそれぞれ突出部を有する複数のコンタクトプローブを、前記半導体素子の主電極に自重で載置し、
   前記プランジャピンの１を、前記コンタクトプローブの前記突出部にそれぞれ当接させて前記コンタクトプローブと前記半導体素子の主電極との平行度を保持し、
   それぞれの前記コンタクトプローブにて、前記プランジャピンによる前記突出部への当接の荷重を増やしながら前記突出部の回りの第１接触面に他の複数の前記プランジャピンを当接させる、
   ステップを有する、半導体素子試験方法。
10. 前記プランジャピンは、同じ荷重のばねを有し、前記突出部にかかる荷重と前記突出部の回りの前記第１接触面にかかる荷重との差を、前記突出部の前記第１接触面からの突出量で設定している、請求項９記載の半導体素子試験方法。

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