KR101672178B1 - 프로브 장치 - Google Patents

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무네토시 나가사카
이사무 이노마타
카즈야 야노
요시야스 카토
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도쿄엘렉트론가부시키가이샤
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Abstract

기판의 양면에 전극을 가지는 파워 디바이스의 전기적 특성 검사를 웨이퍼 레벨로 행하는 프로브 장치에서, 기판의 이면측 전극과 척 톱의 재치면 도체의 사이에서 접촉 저항의 저감과 균일화를 실현한다. 이 프로브 장치에서, 반도체 웨이퍼(W)를 척 톱(12) 상에 보지하기 위한 흡착 기구는, 척 톱의 재치면 도체에 φ < p ≤ 2φ의 조건을 충족시키는 패턴(구경(φ), 피치(p))으로 무수의 수직 미세홀을 형성하고 있다. 일례로서, 구경(φ) = 0.25 mm, 피치(p) = 0.5 mm이다.

Description

프로브 장치{PROBE APPARATUS}
본 발명은, 기판의 양면에 전극을 가지는 파워 디바이스의 전기적 특성 검사를 웨이퍼 레벨로 행하기 위한 프로브 장치에 관한 것이다.
반도체 디바이스의 제조 프로세스에서는, 전공정 또는 후공정의 마지막에, 반도체 시험 장치에 의해 반도체 디바이스의 기본적인 전기적 특성이 검사되어, 칩의 양부(良否) 판정이 행해진다. 이러한 반도체 시험 장치에서, 프로브 장치는, 웨이퍼 상태 또는 웨이퍼 레벨로 검사를 행할 시, 반도체 웨이퍼 상의 각 칩과 신호 처리의 일절을 담당하는 테스터를 인터페이스하는 핸들링 장치로서 기능한다. 통상, 프로브 장치는, 반도체 웨이퍼를 재치(載置)하여 지지하는 가동의 척 톱(재치대)과, 각 칩의 전극에 프로브 니들을 접촉시켜 테스터와의 전기적 도통을 취하는 프로브 카드와, 일정 위치에 고정된 프로브 카드 내지 프로브 니들에 대하여 검사 대상의 칩을 위치 조정하기 위하여 척 톱을 이동시키는 이동 기구를 구비하고 있다.
그런데, 파워 MOSFET 또는 IGBT와 같은 전력용의 반도체 디바이스, 이른바 파워 디바이스는, 고전압으로 대전류를 취급하기 위하여, 칩의 양면에 전극을 설치하여, 칩의 두께 방향으로 전류를 흘리도록 되어 있다. 예를 들면, 파워 MOSFET는, 칩의 표면에 소스 전극과 게이트 전극을 설치하고, 또한 칩의 이면에 드레인 전극을 설치하고, 게이트 전극에 일정한 제어 전압이 인가되면, 소스 전극과 드레인 전극의 사이에서 큰 전류를 흘릴 수 있도록 되어 있다. 또한 IGBT는, 칩의 표면에 이미터 전극과 게이트 전극을 설치하는 한편, 칩의 이면에 컬렉터 전극을 설치하고, 게이트 전극에 일정한 제어 전압이 인가되면, 이미터 전극과 컬렉터 전극과의 사이에서 파워 MOSFET보다 더 큰 전류를 흘릴 수 있도록 되어 있다.
이와 같이 칩의 양면에 전극을 가지는 파워 디바이스의 전기적 특성 검사를 웨이퍼 레벨로 행하기 위한 프로브 장치는, 검사 대상이 되는 개개의 칩 또는 파워 디바이스와 테스터의 사이에서 전기적 도통을 취하기 위하여, 반도체 웨이퍼의 표면측의 전극(게이트 전극 및 소스 전극 / 이미터 전극)에 대해서는 통상대로 상방의 프로브 카드로부터 프로브 니들을 접촉하는 한편, 반도체 웨이퍼의 이면측의 전극(드레인 전극 / 컬렉터 전극)에 대해서는 척 톱의 상면을 판상(板狀)의 도체 즉 재치면 도체로 구성하고, 웨이퍼 이면측의 전극과 재치면 도체의 사이에서 직접 접촉의 전기적 접속을 형성하도록 하고 있다. 그리고, 척 톱의 재치면 도체와 테스터의 대응하는 단자의 사이에는 파워 디바이스로부터 출력되는 전류를 흘리기 위한 선로 또는 측정 라인을 설치하고 있다.
일반적으로, 프로브 장치는, 프로브 카드 내지 프로브 니들에 대한 반도체 웨이퍼의 위치 조정을 정확하게 행하기 위하여, 척 톱 상에서 반도체 웨이퍼를 일정한 위치에 고정할 필요가 있고, 이를 위하여 진공 흡인 방식의 흡착 기구를 이용하고 있다.
종래부터, 이런 종류의 흡착 기구에는, 척 톱의 재치면 상에 형성되는 진공 흡인구의 형태로서, 동심원 형상으로 복수의 원환구(圓環口)(흡인홈)를 형성하는 홈형과, 일정한 피치로 일면에 다수의 홀(흡인홀)을 형성하는 홀형의 2 종류가 있다. 전형적으로는, 홈형의 흡착 기구는, 0.5 mm의 홈 폭을 가지는 원환 형상의 흡인홈을 반경 방향으로 15 ~ 20 mm의 간격을 두고 동심원 형상으로 배치한다. 한편, 홀형의 흡착 기구는, 0.5 mm의 구경을 가지는 흡인홀을 10 mm의 피치로 격자 형상으로 배치한다. 따라서, 재치대가 8 인치(200 mm) 사양의 경우, 홈형에서의 원환 흡인홈의 총수는 6 ~ 8 개 정도이며, 홀형에서의 흡인홀의 총수는 300 ~ 400 개 정도이다. 홈형 및 홀형 모두, 선삭 가공 또는 드릴 가공 등의 기계 가공을 이용하여 척 톱의 재치면 도체에 흡인홈 또는 흡인홀을 형성하고 있다.
일본특허공개공보 2011-089891호 일본특허공개공보 2012-058225호
기판의 양면에 전극을 가지는 파워 디바이스의 전기적 특성 검사를 웨이퍼 레벨로 행하기 위한 프로브 장치에 있어서는, 상기와 같은 흡착 기구의 진공 흡인력을 이용하여, 척 톱 상에서 반도체 웨이퍼를 일정한 위치에 고정함과 동시에, 반도체 웨이퍼의 이면측 전극과 척 톱의 재치면 도체와의 사이에서 직접 접촉의 전기적 접속을 형성하도록 하고 있다. 그러나, 이런 종류의 종래의 프로브 장치에서는, 웨이퍼 이면측의 전극과 척 톱의 재치면 도체와의 사이에서 접촉면의 전기 저항(웨이퍼 접촉 저항)이 높은 것이 과제가 되고 있다.
즉, 파워 디바이스의 게이트 전극에 일정한 제어 전압이 인가되면, 소스 전극(또는 이미터 전극)과 드레인 전극(또는 컬렉터 전극)의 사이가 도통하여, 파워 디바이스는 온 상태가 된다. 여기서 파워 디바이스는, 테스터로부터 예를 들면 수 1000 V의 고전압이 인가되면, 수 100 A의 전류를 출력하도록 되어 있다. 이 출력 전류가 테스터에 도입되고, 동특성의 검사에서는 턴 온 시간 또는 턴 오프 시간 등이 측정되고, 정특성의 검사에서는 온 저항 등이 측정된다. 따라서, 측정 정밀도의 면에서도 전력 손실의 면에서도, 테스터로부터 파워 디바이스의 이면측의 전극(드레인 전극 또는 컬렉터 전극)까지의 왕로 측정 라인의 임피던스는 낮을수록 바람직하다.
그런데, 종래의 프로브 장치에서는, 웨이퍼 접촉 저항이 높기 때문에, 왕로 측정 라인의 임피던스를 낮게 하는 것이 어려웠다. 특히, 측정 정밀도의 면에서는, 척 톱의 재치면 상에서 웨이퍼 접촉 저항의 불균일이 크기 때문에, 웨이퍼 레벨의 전기적 특성 검사에서 측정의 재현성이 좋지 않는 것이 과제가 되고 있다.
본 발명은, 상기와 같은 종래 기술의 문제점을 해결하는 것이며, 기판의 이면측 전극과 척 톱의 재치면 도체와의 사이에서 접촉 저항의 저감과 균일화를 실현함으로써, 기판의 양면에 전극을 가지는 파워 디바이스에 대한 전기적 특성 검사의 측정 정밀도 및 전력 소비 효율을 향상시키는 프로브 장치를 제공한다.
본 발명의 프로브 장치는, 피검사 기판 상에 형성되고 상기 기판의 양면에 전극을 가지는 파워 디바이스의 전기적 특성을 검사하기 위한 프로브 장치로서, 상기 기판을 재치하여 지지하는 이동 가능한 척 톱과, 상기 척 톱과 대향하여 그 상방에 배치되고, 상기 척 톱에 지지되어 있는 상기 기판의 표면에 노출되어 있는 상기 파워 디바이스의 표면측 전극에 그 선단에서 접촉 가능한 프로브 니들을 지지하는 프로브 카드와, 상기 파워 디바이스의 표면측 전극을 테스터의 대응하는 제 1 단자에 전기적으로 연결하기 위한 상기 프로브 니들을 포함하는 제 1 측정 라인과, 상기 척 톱 상에서 재치면을 형성하고, 상기 척 톱에 지지되어 있는 상기 기판의 이면에 노출되어 있는 상기 파워 디바이스의 이면측 전극과 접촉하는 재치면 도체와, 상기 파워 디바이스의 이면측 전극을 상기 테스터의 대응하는 제 2 단자에 전기적으로 연결하기 위한 상기 재치면 도체를 포함하는 제 2 측정 라인과, 상기 재치면 상에 설치된 흡착 영역 내에 고밀도로 분포하고, 각각이 상기 재치면 도체의 표면으로부터 내측 심부로 수직으로 연장되는 무수의 수직 미세홀을 포함하고, 상기 척 톱에 지지되어 있는 상기 기판의 이면에 상기 수직 미세홀을 통하여 진공의 흡인력을 부여하는 흡착 기구를 가지고, 상기 흡착 영역에서, 상기 수직 미세홀의 구경 및 피치를 각각 φ, p로 하면 φ < p ≤ 2φ이다.
본 발명의 프로브 장치에 있어서는, 척 톱 상에 지지되는 기판의 이면에 진공의 흡인력을 부여하는 흡착 기구가, 척 톱의 재치면 도체에 φ < p ≤ 2φ의 조건을 충족시키는 패턴(구경(φ), 피치(p))으로 무수의 수직 미세홀을 고밀도로 형성하는 구성에 의해, 기판의 이면측 전극과 재치면 도체의 사이에서 접촉 저항(웨이퍼 접촉 저항)의 대폭적인 저감과 균일화를 실현할 수 있다.
본 발명의 프로브 장치에 의하면, 상기와 같은 구성 및 작용에 의해, 기판의 이면측 전극과 척 톱의 재치면 도체의 사이에서 접촉 저항의 저감과 균일화를 실현할 수 있고, 그에 따라 기판의 양면에 전극을 가지는 파워 디바이스에 대한 전기적 특성 검사의 측정 정밀도 및 전력 소비 효율을 향상시킬 수 있다.
도 1은 본 발명의 일실시예에서의 프로브 장치의 구성을 도시한 일부 단면 정면도이다.
도 2는 상기 프로브 장치의 프로브 카드 주변의 구성을 기울기 하방으로부터 본 사시도이다.
도 3은 상기 프로브 장치에서 척 톱의 재치면 상의 흡착 영역 및 수직 미세홀을 도시한 평면도이다.
도 4는 상기 척 톱의 재치면 도체의 내부 구조를 도시한 종단면도이다.
도 5는 상기 재치면 도체의 제작 공정을 모식적으로 설명하기 위한 사시도이다.
도 6a는 흡착 기구에서의 진공 통로의 레이아웃의 일례를 도시한 대략 평면도이다.
도 6b는 상기 진공 통로의 레이아웃의 다른 예를 도시한 대략 평면도이다.
도 7a 및 도 7b는 반도체 웨이퍼가 실험예의 수직 미세홀 및 비교예의 수직홀에 의해 재치면 도체에 흡착되어 있는 각각의 상태를 대비하여 도시한 종단면도이다.
도 8a ~ 도 8e는 실시예에서의 수직 미세홀의 패턴(구경 및 피치)에 대하여 몇 개의 적합한 예를 도시한 평면도이다.
도 9는 상기 척 톱의 재치면 상의 흡착 영역에 관한 일변형예를 도시한 평면도이다.
도 10은 다른 실시예에서의 프로브 장치의 구성을 도시한 일부 단면 정면도이다.
이하, 첨부도를 참조하여 본 발명의 실시예를 설명한다.
[프로브 장치 전체의 구성 및 작용]
도 1에, 본 발명의 일실시예에서의 프로브 장치의 구성을 도시한다. 도 2에, 이 프로브 장치에서 기울기 하방으로부터 본 프로브 카드 주변의 구성을 도시한다.
이 프로브 장치는, 반도체 프로세스의 전공정을 마친 반도체 웨이퍼(W)를 피검사 기판으로 하고, 이 반도체 웨이퍼(W) 상에 형성되고, 칩의 양면 즉 웨이퍼의 양면에 전극이 형성되어 있는 다수의 파워 디바이스(예를 들면 IGBT)에 대하여, 웨이퍼 레벨로 칩마다의 전기적 특성 검사를 행할 수 있도록 구성되어 있다.
이 프로브 장치는, 테스터의 본체(도시하지 않음)의 근방에 설치되고, 하우징(도시하지 않음)에 의해 구획하여 형성되는 프로브실(10) 중에서, 척 톱(재치대)(12)을 이동 스테이지(14)에 탑재하고, 또한 척 톱(12)의 상방에 프로브 카드(16)를 프로브 카드 홀더(18)에 의해 수평으로 지지(고정)하고, 프로브 카드(16) 및 프로브 카드 홀더(18) 상에서 테스터의 테스트 헤드(20)와 착탈 가능하게 도킹할 수 있도록 되어 있다.
보다 상세하게는, 척 톱(12)은, 피검사 기판인 반도체 웨이퍼(W)를 수평으로 재치하여 지지하는 원형의 재치면을 가지고, 이 재치면을 전기 전도율이 높은 예를 들면 무산소 구리로 이루어지는 판상의 재치면 도체(22)로 구성하고 있다. 이 재치면 도체(22) 상에 반도체 웨이퍼(W)를 재치하면, 반도체 웨이퍼(W) 상의 이면에 칩 단위로 노출되어 있는 전극(컬렉터 전극)이 재치면 도체(22)에 직접적인 접촉으로 전기적으로 접속되도록 되어 있다. 척 톱(12)의 재치면 도체(22)는 이 실시예의 주된 특징 부분이며, 그 구성 및 작용에 대해서는 이후에 상세히 설명한다.
이동 스테이지(14)는, 척 톱(12)을 수평(XY) 방향, 수직(Z) 방향 및 주회(θ) 방향으로 이동시키고, 또한 가동 범위 내의 임의의 위치에서 고정(정지)할 수 있도록 구성되어 있다.
프로브 카드(16)는, 프린트 배선판의 일종으로서 제작되고, 반도체 웨이퍼(W) 상의 표면에 칩 단위로 노출되어 있는 전극(게이트 전극, 이미터 전극)에 개별 접촉 또는 공통 접촉하기 위한 1 개 또는 복수 개의 프로브 니들(24G, 24E)을 하면에 장착하고 있다. 보다 상세하게는, 각 프로브 니들(24)은, 그 기단부(基端部) 또는 근원에서 프로브 카드(16)의 대응하는 접속 도체(26G, 26E)의 하단에 접합되고, 또한 중간부에서 프로브 카드(16)의 하면으로부터 돌출되는 절연체의 지지부(28)에 지지되고, 선단부(자유단)에서 반도체 웨이퍼(W)의 표면으로 노출되어 있는 대응하는 전극(게이트 전극, 이미터 전극)에 접촉하도록 되어 있다.
각 접속 도체(26G, 26E)는 프로브 카드(16)의 관통홀(스루홀)(30G, 30E)을 수직 방향으로 관통하여 프로브 카드(16)의 상하로 노출 또는 돌출되고, 도시한 바와 같이, 도킹 상태에서는 그 상단 또는 정면(頂面)에서 테스트 헤드(20)의 대응하는 단자(32G, 32E)와 각각 직접적인 접촉으로 전기적으로 접속하도록 되어 있다. 또한, 도킹 상태에서 테스트 헤드(20)와 프로브 카드(16) 사이에서 안정적인 전기적 접속을 얻기 위하여, 예를 들면 테스트 헤드(20)측의 단자(32G, 32E)측에 스프링(도시하지 않음)을 장착해도 된다.
프로브 카드 홀더(18)는, 프로브실(10)의 상면을 구성하는 견고한 금속판이며, 프로브 카드(16)를 둘러싸 그 주위에 수평으로 연장되어 있고, 그 중심부에 형성되는 개구 중에 프로브 카드(16)를 착탈 가능 또는 교환 가능하게 장착하도록 되어 있다.
또한 프로브 카드 홀더(18)는, 그 하면으로부터 이격하여 도전성의 컨택트 플레이트(34)를 지지한다. 이 실시예에서는, 프로브 카드(16)의 프로브 니들(24G, 24E)과 간섭하지 않도록 그 좌우 양측으로 나뉘어 한 쌍의 컨택트 플레이트(34)가 프로브 카드 홀더(18)와 척 톱(12)의 사이에서 수평하게 배치된다. 프로브 카드 홀더(18)의 관통홀에 위로부터 절연성의 볼트(36)가 삽입되고, 이 볼트(36)의 선단부가 컨택트 플레이트(34)의 나사홀(35)에 나사 결합함으로써, 컨택트 플레이트(34)는 수평으로 지지된다.
컨택트 플레이트(34)의 상면에는, 그 중앙부에 패드 형상의 플레이트 상면 단자(38)가 형성되고, 이 플레이트 상면 단자(38) 상에 수직 방향으로 연장되는 봉 형상 또는 블록 형상의 접속 도체(40)의 하단이 직접 접촉 또는 납땜 접합 등으로 전기적으로 접속되어 있다. 이 접속 도체(40)는, 프로브 카드 홀더(18)의 관통홀(스루홀)(42)을 관통하여 프로브 카드 홀더(18) 상에도 노출 또는 돌출되어 있다. 그리고 도 1에 도시한 바와 같이, 테스트 헤드(20)와의 도킹 상태에서, 접속 도체(40)는, 그 상단 또는 정면(頂面)에서 테스트 헤드(20)의 대응하는 단자(32C)와 직접적인 접촉으로 전기적으로 접속하도록 되어 있다.
도킹 상태에서 안정적인 전기적 접속을 얻기 위하여, 예를 들면 테스트 헤드(20)측의 단자(32C)측에 스프링(도시하지 않음)을 장착해도 된다. 또한, 접속 도체(40)를 프로브 카드 홀더(18)에 지지시키도록, 관통홀(42) 중에 절연체의 슬리브 또는 패킹(도시하지 않음)을 삽입해도 된다. 또한, 한 쌍의 컨택트 플레이트(34)에 대응하는 테스트 헤드(20)의 좌우 한 쌍의 단자(32C)는, 테스트 헤드(20) 중에서는 전기적으로 공통 접속되어 있다.
척 톱(12)의 측면에는, 좌우 한 쌍의 컨택트 플레이트(34)와 각각 독립으로 접촉 가능한 한 쌍의 접촉자(44)가 좌우로 나뉘어 장착되어 있다. 재치대(12)가 그 가동 범위 내의 어떠한 위치에 있어도, 어느 일방의 접촉자(44)가 원위치로부터 일정한 높이 위치까지 상승 이동(왕복 이동)하면, 그 상단 또는 정면(頂面)이 대향하는 컨택트 플레이트(34)의 하면에 접촉하도록 되어 있다.
이 실시예에서는, 접촉자(44)가 예를 들면 프로브 핀으로 이루어지고, 이동 스테이지(14)로부터 독립적으로 접촉자(44)의 승강 이동 및 승강 위치를 제어할 수 있는 승강 기구(45)가 구비되어 있다. 또한, 접촉자(44)와 컨택트 플레이트(34) 사이에서 안정적인 전기적 접촉을 얻기 위하여, 접촉자(44)에 스프링(도시하지 않음)을 장착할 수 있다. 각각의 접촉자(44)는, 척 톱(12)의 주변 엣지로부터 바깥으로 연장되는 가요성(可撓性)의 접속 도체, 예를 들면 하드 와이어(46)를 개재하여 재치면 도체(22)에 전기적으로 접속되어 있다.
이 프로브 장치에서, 반도체 웨이퍼(W) 상의 각 칩(파워 디바이스)에 대하여 동특성의 검사를 행하기 위해서는, 도 1에 도시한 바와 같이 테스터의 테스트 헤드(20)가 도킹되어 있고, 프로브 니들(24G, 24E)의 선단으로부터 반도체 웨이퍼(W)가 아래로 이격되어 있고, 또한 접촉자(44)가 컨택트 플레이트(34)로부터 아래로 이격되어 있는 상태 하에서, 우선 프로브 카드(16) 내지 프로브 니들(24G, 24E)에 대한 반도체 웨이퍼(W) 상의 피검사 칩(파워 디바이스)의 위치 조정이 행해진다. 이 위치 조정으로는, 이동 스테이지(14) 상에서 척 톱(12)이 수평(XY) 방향으로 이동하여, 피검사 칩의 표면측 전극(게이트 전극, 이미터 전극)이 각각 대응하는 프로브 니들(24G, 24E)의 선단의 직하(直下)에 위치 결정된다.
이어서, 척 톱(12)이 수직 상방으로 일정 스트로크만큼 상승하여, 피검사 칩의 표면측 전극(게이트 전극, 이미터 전극)을 각각 대응하는 프로브 니들(24G, 24E)의 선단에 아래로부터 누른다. 이에 의해, 피검사 칩의 표면측 전극(게이트 전극, 이미터 전극)과 테스트 헤드(20)의 대응하는 단자(32G, 32E)와의 사이에서, 프로브 카드(16)의 접속 도체(26G, 26E) 및 프로브 니들(24G, 24E)로 이루어지는 귀로의 측정 라인을 개재하여 전기적 도통 상태가 확립된다.
한편, 좌우 중 어느 편방의 접촉자(44)를 상승 이동(왕복 이동)시켜, 그 상단 또는 정면(頂面)을 컨택트 플레이트(34)의 하면에 접촉시킨다. 이에 의해, 피검사 칩의 이면측 전극(컬렉터 전극)과 테스트 헤드(20)의 대응하는 편방의 단자(32C)와의 사이에서, 재치대(12)의 재치면 도체(22), 하드 와이어(46), 편방의 접촉자(44), 편방의 컨택트 플레이트(34) 및 편방의 접속 도체(40)로 이루어지는 왕로의 측정 라인을 개재하여 전기적 도통 상태가 확립된다.
상기와 같이 하여, 반도체 웨이퍼(W) 상의 피검사 칩, 즉 파워 디바이스의 각 전극(게이트 전극, 이미터 전극, 컬렉터 전극)과 테스트 헤드(20)의 각 대응하는 단자(32G, 32E, 32C) 사이에서 전기적 도통 상태가 취해진다. 그리고 이 상태 하에서, 테스터로부터 왕로 및 귀로의 측정 라인을 통하여 당해 파워 디바이스의 컬렉터 전극 및 이미터 전극 간에 소정의 고전압이 인가되고, 게이트 전극에 소정의 제어 펄스가 인가되면, 당해 파워 디바이스로부터 전류의 펄스가 출력되고, 이 전류의 펄스가 왕로 및 귀로의 측정 라인을 흘러 테스터로 도입된다. 이 때, 왕로 및 귀로의 측정 라인 상에서 임피던스의 저항분에 따른 전력 손실이 발생한다. 테스터는, 테스트 헤드(20)의 단자(32C) 또는 단자(32E)로 도입된 펄스를 기초로, 소정의 신호 처리에 의해, 예를 들면 턴 온 시간 또는 턴 오프 시간, 혹은 개시 시간 또는 종료 시간 등을 측정하여 동특성을 평가하고, 당해 파워 디바이스의 양부 판정을 행한다.
이 프로브 장치에서는, 상기와 같은 동특성의 검사뿐 아니라, 내압 시험 또는 온 저항 측정과 같은 정특성의 검사도, 테스터측으로부터 부여되는 전압 또는 제어 신호가 상이할 뿐이며, 상기와 동일한 방법으로 행할 수 있다.
이 프로브 장치는, 반도체 웨이퍼(W)를 척 톱(12)의 재치면 도체(22)에 보지(保持)하기 위하여, 이하에 상세히 설명하는 흡착 기구(50)를 구비하고 있다. 이 흡착 기구(50)는, 척 톱(12)의 재치면 도체(22)에 종래의 홀형의 약 300 배의 고밀도로 분포하는 무수의 수직 미세홀(52)을 가지고, 이에 의해 반도체 웨이퍼(W)의 이면측 전극(컬렉터 전극)과 척 톱(12)의 재치면 도체(22)의 사이에서 접촉 저항(웨이퍼 접촉 저항)의 대폭적인 저감과 균일화를 실현하고 있다. 그리고, 웨이퍼 접촉 저항의 대폭적인 저감과 균일화에 의해, 반도체 웨이퍼(W) 상의 파워 디바이스에 대한 전기적 특성 검사의 측정 정밀도 및 전력 소비 효율을 크게 향상시킬 수 있다.
또한 이 실시예에서는, 상기한 바와 같이, 검사 대상의 파워 디바이스의 각 전극과 테스트 헤드(20)의 각 대응하는 단자와의 사이에서 전기적 도통 상태를 형성하는 왕로 및 귀로의 측정 라인을 가급적 짧게 하고 있다. 특히 귀로의 측정 라인에서, 프로브 니들(24G, 24E)의 기단과 테스트 헤드(20)의 대응하는 단자(32G, 32E)는 수직 방향에서 정면으로 대항하여, 프로브 카드(16)의 접속 도체(26G, 26E)를 개재하여 최단 거리로 전기적으로 접속되어 있다.
또한 왕로의 측정 라인에서, 검사 대상의 파워 디바이스의 이면측 전극(컬렉터 전극)과 테스터의 대응하는 단자(32C) 사이에서 전기적 도통 상태를 확립하기 위한 중계 수단으로서, 프로브 카드 홀더(18)와 척 톱(12)의 사이에 컨택트 플레이트(34)를 배치하고, 재치면 도체(22)에 전기적으로 접속되어 있는 접촉자(44)를 척 톱(12)의 측면에 승강 가능하게 장착하고 있다. 재치면 도체(22)는, 컨택트 플레이트(34)에 접촉자(44)를 개재하여 최단 루트로 전기적으로 접속된다. 그리고, 컨택트 플레이트(34)의 플레이트 상면 단자(38)와 테스트 헤드(20)의 대응하는 단자(32C)는, 수직 방향에서 정면으로 대항하여, 프로브 카드 홀더(18)의 관통홀(42)을 전기적으로 접촉 관통하는 봉 형상(또는 블록 형상)의 접속 도체(40)를 개재하여 최단 거리로 전기적으로 접속되어 있다. 이와 같이 왕로 및 귀로의 측정 라인의 선로 길이를 가급적 짧게 함으로써, 그들 선로의 임피던스를 낮게 하여, 반도체 웨이퍼(W) 상의 파워 디바이스에 대한 전기적 특성 검사의 측정 정밀도 및 전력 소비 효율을 한층 향상시키고 있다.
[흡착 기구의 구성 및 작용]
이 실시예에서의 흡착 기구(50)는, 도 3에 도시한 바와 같이, 척 톱(12)의 재치면 상에 설정된 원형의 흡착 영역(BE) 내에 일정한 고밀도로 예를 들면 격자 형상으로 분포하는 무수의 수직 미세홀(52)을 가지고 있다. 이 수직 미세홀(52)의 구경(φ)및 피치(p)는, 예를 들면 φ = 0.25 mm, p = 0.5 mm이며, 종래의 전형적인 홀형의 흡착 기구에서의 흡인홀에 비하여, 구경(φ)은 1 / 2로, 피치(p)는 1 / 20로 축소되어 있다.
이러한 고밀도의 수직 미세홀(52)을 기계 가공에 의해 재치면 도체(22)에 제작하는 것은, 기술적으로도 코스트적으로도 불가능할 만큼 어렵다. 이 실시예에서는, 도 4에 도시한 바와 같이, 재치면 도체(22) 중 적어도 표층부는, 각 수직 미세홀(52)과 대응하는 위치에 동일 구경의 개구(AP)가 형성되어 있는 복수 매(예를 들면 10 ~ 20 매)의 박판 도체(54(1), 54(2), …, 54(n))를 중첩하여 구성되어 있다. 각각의 박판 도체(54(i)(i = 1 ~ n))는, 재치면 도체(22)와 동일 재질 즉 무산소 구리로 이루어진다.
각각의 박판 도체(54(i))에서, 개구(AP)는 에칭(통상은 웨트 에칭)에 의해 동일한 패턴으로, 즉 동일한 구경(φ) 및 동일한 피치(p)로 형성된다. 에칭 가공이므로, 개구(AP)의 주위에 가공 변형 또는 버(burr)가 발생하지 않는다.
그리고 도 5에 도시한 바와 같이, 복수 매의 박판 도체(54(1), 54(2), …, 54(n))를 각 대응하는 위치의 개구(AP)가 일렬로 나란하도록 중첩시켜, 확산 접합에 의해 접합한다. 확산 접합은, 모재를 용해시키지 않고 가열·가압하고, 원자의 확산을 이용하여 접합하는 기술이다. 확산 접합에 의해 일체화된 박판 도체(54(1), 54(2), …, 54(n))로 이루어지는 라미네이트 구조의 재치면 도체(22)에는, 각 박판 도체(54(i))의 개구(AP)와 동일한 패턴으로, 즉 동일한 구경(φ) 및 피치(p)로 수직 미세홀(52)이 형성된다.
도 4에 도시한 바와 같이, 재치면 도체(22)에서는, 그 표면으로부터 소정의 깊이(d)(바람직하게는 0.5 mm ~ 3 mm)까지는 각각의 수직 미세홀(52)이 분리 독립되어 있고, 이에 의해 수직 미세홀(52)로부터 반도체 웨이퍼(W)에 작용하는 진공 흡인력이 각 위치에서 수직 하방을 향하도록 되어 있다. 그리고, 재치면 도체(22)에서 상기 소정의 깊이(d)를 초과한 내측 심부에서는 서로 인접하는 수직 미세홀(52)의 사이에서 횡으로 연장되는 연통로 또는 홈(56)이 형성되고, 또한 재치면 도체(22)의 하부 또는 아래에는 상면이 개구되어 있는 홈 형상의 진공 통로(58)가 형성된다. 진공 통로(58)는, 그 바로 직상(直上)에 위치하는 수직 미세홀(52)과 직접 연결되어 있을 뿐 아니라, 직상으로부터 벗어나 있는 부근의 수직 미세홀(52)과도 연통로(56)를 개재하여 연결되어 있다.
진공 통로(58)는, 척 톱(12)의 내측에서, 예를 들면 도 6a에 도시한 바와 같이 소용돌이 형상으로 연속하여 연장되어 있고, 척 톱(12)의 중심부에 위치하고 있는 시단(始端)이 커넥터 또는 이음새(60) 및 외부 진공관(62)을 개재하여 진공원 예를 들면 진공 펌프(도시하지 않음)에 접속되어 있다. 이 구성에서는, 척 톱(12)의 재치면 도체(22)에 반도체 웨이퍼(W)를 재치하여, 흡착 기구(50)를 기동시키면, 진공 펌프로부터의 진공 흡인력은 먼저 소용돌이 형상 진공 통로(58)의 시단 부근의 직상에서 반도체 웨이퍼(W)의 중심부에 작용하고, 그로부터 반경 방향의 외측으로 갈수록 늦게 소용돌이 형상 진공 통로(58)의 각 부의 직상에서 반도체 웨이퍼(W)의 각 부에 작용한다. 이에 의해, 반도체 웨이퍼(W)의 각 부는 중심부로부터 반경 방향 외측을 향해 순차 또는 단계적으로 재치면 도체(22)에 흡착되므로, 반도체 웨이퍼(W)에 휨이 있어도, 그 휨을 교정하여 반도체 웨이퍼(W)의 이면을 평탄면 상태로 재치면 도체(22)에 밀착시킬 수 있다.
혹은 도 6b에 도시한 바와 같이, 척 톱(12)의 내측에서, 진공 통로(58)를 동심원 형상으로 복수의 원환 유로(58(1), 58(2), 58(3), 58(4))로 분할하고, 그들 원환 유로(58(1), 58(2), 58(3), 58(4))를 반경 방향으로 연장되는 연통로(64)로 접속하는 구성도 가능하다. 이 경우에는, 가장 내측(소경)의 원환 유로(58(1))가 커넥터(60) 및 외부 진공관(62)을 개재하여 진공 펌프에 접속된다. 연통로(64)에 압력 지연 회로(도시하지 않음)를 설치하는 것도 가능하다.
이 구성에서도, 척 톱(12)의 재치면 도체(22)에 반도체 웨이퍼(W)를 재치하여, 흡착 기구(50)를 기동시키면, 진공 펌프로부터의 진공 흡인력은 먼저 최내주의 원환 유로(58(1))의 직상에서 반도체 웨이퍼(W)의 중심부에 작용하고, 그로부터 반경 방향 외측을 향해 원환 유로(58(2), 58(3), 58(4))의 순으로 그들의 직상에서 반도체 웨이퍼(W)의 각 부에 작용한다. 이에 의해, 반도체 웨이퍼(W)의 각 부는 중심부로부터 반경 방향 외측을 향해 순차 또는 단계적으로 재치면 도체(22)에 흡착되므로, 반도체 웨이퍼(W)에 휨이 있어도, 그 휨을 교정하여 반도체 웨이퍼(W)의 이면을 평탄면 상태로 재치면 도체(22)에 밀착시킬 수 있다.
상기와 같이, 이 실시예에서의 흡착 기구(50)는, 척 톱(12)의 재치면 도체(22)에 예를 들면 구경(φ) = 0.25 mm, 피치(p) = 0.5 mm, 개구율(AR) = 19.6%로 무수의 수직 미세홀(52)을 형성하고 있다.
도 7a 및 도 7b에, 두께(tW)(예를 들면 6 인치 구경의 웨이퍼의 경우는 tW = 125 μm)의 반도체 웨이퍼(W)가 실험예의 수직 미세홀(52)에 의해 재치면 도체(22)에 흡착되어 있는 상태(도 7a)와, 비교예의 수직홀(70)에 의해 재치면 도체(22)에 흡착되어 있는 상태(도 7b)를 대비하여 도시한다. 여기서, 비교예의 수직홀(70)은, 구경(φ') = 0.50 mm, 피치(p') = 10 mm, 개구율(AR') = 0.196%이며, 종래의 전형적인 홀형의 흡착 기구에서의 흡인홀에 상당한다. 도면 중, 반도체 웨이퍼(W)의 표면에 접촉하고 있는 프로브 니들(예를 들면 캔틸레버 니들)(24)의 선단의 직경(s)은 s = 100 μm이다.
도 7a 및 도 7b에 도시한 바와 같이, 실험예(도 7a)와 비교예(도 7b)는, 수직 미세홀(52) 및 수직홀(70)의 피치(p, p')가 한 자리수(정확하게는 20 배) 다르고, 홀 밀도가 두 자리수(정확하게는 400 배) 다르고, 개구율이 두 자리수(정확하게는 100 배) 다르기 때문에, 반도체 웨이퍼(W)와 재치면 도체(22) 간의 접촉 응력의 균일성 내지 접촉 저항(웨이퍼 접촉 저항)이 현저히 상이하다.
또한, 이 실시예에서 재치면 도체(22)에 상기와 같은 고밀도의 수직 미세홀(52)을 형성하는 구성은, 재치면 도체(22) 중 적어도 표층부를 이른바 다공질의 금속으로 구성하는 것과는 완전히 상이하다. 즉, 척 톱(12) 상에서 반도체 웨이퍼(W)를 일정한 위치에 고정하기 위한 보지 기능에 관해서는, 실시예의 고밀도 수직 미세홀(52)과 다공질 금속체는 그다지 다르지 않다. 그러나, 반도체 웨이퍼(W)의 이면측 전극과 재치면 도체(22)의 사이에서 접촉 저항(웨이퍼 접촉 저항)을 저감하는 기능 및 그 자체의 전기 저항율에 관해서는, 다공질 금속체는 실시예의 고밀도 수직 미세홀(52)보다 현격히 뒤떨어져, 재치면 도체(22)에는 적합하지 않다. 특히, 파워 디바이스에 수 1000 V의 전압을 인가하여 수 100 A의 전류를 흘리는 검사에서는, 웨이퍼 접촉 저항 및 고유의 전기 저항율이 높은 다공질 금속체는 재치면 도체(22)에는 사용할 수 없다. 이 실시예에서는, 재치면 도체(22)에 상기와 같은 고밀도의 수직 미세홀(52)을 형성하는 구성에 의해, 파워 디바이스에 대한 전기적 특성 검사에서는 수 100 A 이상의 전류라도 적은 전력 손실로 안정적으로 흘릴 수 있다.
이 실시예에서는, 상기와 같이 에칭 가공 및 확산 접합의 기술을 이용하여 재치면 도체(22)에 고밀도의 수직 미세홀(52)을 제작하므로, 수직 미세홀(52)의 패턴 즉 구경(φ), 피치(p), 개구율(AR)을 넓은 범위에서 임의로 선택할 수 있다. 예를 들면, 도 8a ~ 도 8e에 도시한 바와 같이,
(도 8a) φ = 0.2 mm, 피치(p) = 0.3 mm, AR = 34%
(도 8b) φ = 0.3 mm, 피치(p)=0.4 mm, AR = 44%
(도 8c) φ = 0.4 mm, 피치(p) = 0.5 mm, AR = 50%
(도 8d) φ = 0.5 mm, 피치(p) = 0.6 mm, AR = 57%
(도 8e) φ = 0.6 mm, 피치(p) = 0.7 mm, AR = 55%
등의 패턴도 적합하게 선택할 수 있다. 모든 경우, 상기 실험예(φ = 0.25 mm, 피치(p) = 0.5 mm)와 마찬가지로 φ < p ≤ 2φ의 조건을 충족시키고 있다.
[다른 실시예 또는 변형예]
상술한 실시예에서는, 척 톱(12)의 재치면 상에 일면의 흡착 영역(BE)을 설정하고, 이 일면의 흡착 영역(BE)에 고밀도의 수직 미세홀(52)을 형성했다. 흡착 영역(BE)에 관한 일변형예로서, 도 9에 도시한 바와 같이, 피검사 기판이 되는 반도체 웨이퍼(W)의 구경 사이즈에 맞추어, 수직 미세홀(52)이 없는 경면의 원환 분리대(FBa, FBb)를 동심원 형상으로 1 개 또는 복수 설치하여, 흡착 영역을 직경 방향으로 복수(도시의 예는 3 개)의 영역(BE1, BE2, BE3)으로 분할하는 것도 가능하다.
예를 들면, 구경 4 인치(100 mm)의 반도체 웨이퍼(W)는, 웨이퍼 엣지의 전체 둘레가 내측 또는 소경의 원환 분리대(FBa) 내에 들어가도록 재치된다. 그 때, 경면 또는 평탄면의 원환 분리대(FBa)는, 촬상 소자를 이용하는 광학적인 웨이퍼 엣지 검출을 용이하게 한다. 이 경우, 반도체 웨이퍼(W)는, 중심부의 제 1 흡착 영역(BE1)에서, 그 영역 내의 고밀도 수직 미세홀(52)로부터 진공 흡인력을 받아 재치면 도체(22)에 밀착하여 고정된다.
구경 6 인치(150 mm)의 반도체 웨이퍼(W)는, 웨이퍼 엣지의 전체 둘레가 외측 또는 대경의 원환 분리대(FBb) 내에 들어가도록 재치된다. 그 때, 평탄면의 원환 분리대(FBb)는, 촬상 소자를 이용하는 광학적인 웨이퍼 엣지 검출을 용이하게 한다. 이 경우, 반도체 웨이퍼(W)는, 제 1 및 제 2 흡착 영역(BE1, BE2)에서, 그들의 영역 내의 고밀도 수직 미세홀(52)로부터 진공 흡인력을 받아, 재치면 도체(22)에 밀착하여 고정된다.
또한, 구경 8 인치(200 mm)의 반도체 웨이퍼(W)는, 웨이퍼 엣지의 전체 둘레가 재치면 도체(22)의 원환 가장자리부(FBc) 내에 들어가도록 재치된다. 그 때, 평탄면의 원환 가장자리부(FBc)는, 촬상 소자를 이용하는 광학적인 웨이퍼 엣지 검출을 용이하게 한다. 이 경우, 반도체 웨이퍼(W)는, 전부(제 1, 제 2 및 제 3)의 흡착 영역(BE1, BE2, BE3)에서, 그들의 영역 내의 고밀도 수직 미세홀(52)로부터 진공 흡인력을 받아, 재치면 도체(22)에 밀착하여 고정된다.
도 10에, 다른 실시예에서의 프로브 장치의 구성을 도시한다. 이 프로브 장치는, 상술한 제 1 실시예의 프로브 장치와 마찬가지로, 반도체 웨이퍼(W) 상에 형성되고 칩의 양면 즉 웨이퍼의 양면에 전극이 형성되어 있는 다수의 파워 디바이스에 대하여, 웨이퍼 레벨로 칩마다의 전기적 특성(동특성, 정특성)의 검사를 행할 수 있도록 구성되어 있다.
단, 피검사 파워 디바이스의 이면측 전극과 테스터 사이에서 전기적 도통 상태를 확립하기 위한 왕로의 측정 라인으로서, 컨택트 플레이트(34)(도 1)를 이용하지 않고(따라서, 접촉자(44) 및 접속 도체(40)도 이용하지 않고), 재치대(12)의 재치면 도체(22)로부터 테스트 헤드(20)의 대응하는 단자(32C)까지 전기 케이블(80)을 라우팅하는 구성을 채용하고 있다. 전기 케이블(80)의 양단은, 커넥터(82, 84)를 개재하여 재치면 도체(22) 및 단자(32C)에 각각 접속된다.
12 : 척 톱(재치대)
14 : 이동 스테이지
16 : 프로브 카드
18 : 프로브 카드 홀더
20 : 테스트 헤드
22 : 재치면 도체
24G, 24E : 프로브 니들
26G, 26E : 접속 도체
32G, 32E, 32C : 테스트 헤드의 단자
34 : 컨택트 플레이트
40 : 접속 도체
44 : 접촉자
50 : 흡착 기구
52 : 수직 미세홀
54(1), 54(2), …, 54(n) : 박판 도체
56 : 연통로
58 : 진공 통로

Claims (14)

  1. 피검사 기판 상에 형성되고 상기 기판의 양면에 전극을 가지는 파워 디바이스의 전기적 특성을 검사하기 위한 프로브 장치로서,
    상기 기판을 재치하여 지지하는 이동 가능한 척 톱과,
    상기 척 톱과 대항하여 그 상방에 배치되고, 상기 척 톱에 지지되어 있는 상기 기판의 표면에 노출되어 있는 상기 파워 디바이스의 표면측 전극에 그 선단에서 접촉 가능한 프로브 니들을 지지하는 프로브 카드와,
    상기 파워 디바이스의 표면측 전극을 테스터의 대응하는 제 1 단자에 전기적으로 연결하기 위한 상기 프로브 니들을 포함하는 제 1 측정 라인과,
    상기 척 톱 상에서 재치면을 형성하고, 상기 척 톱에 지지되어 있는 상기 기판의 이면에 노출되어 있는 상기 파워 디바이스의 이면측 전극과 접촉하는 재치면 도체와,
    상기 파워 디바이스의 이면측 전극을 상기 테스터의 대응하는 제 2 단자에 전기적으로 연결하기 위한 상기 재치면 도체를 포함하는 제 2 측정 라인과,
    상기 재치면 상에 형성된 흡착 영역 내에 분포하고, 각각이 상기 재치면 도체의 표면으로부터 내측 심부로 수직으로 연장되는 복수의 수직 미세홀을 포함하고, 상기 척 톱에 지지되어 있는 상기 기판의 이면에 상기 수직 미세홀을 통하여 진공의 흡인력을 부여하는 흡착 기구를 가지고,
    상기 흡착 영역에서, 상기 수직 미세홀의 구경 및 피치를 각각 φ, p로 하면, φ < p ≤ 2φ인 프로브 장치.
  2. 제 1 항에 있어서,
    상기 수직 미세홀의 밀도는 100 개/cm2 이상인 프로브 장치.
  3. 제 2 항에 있어서,
    상기 수직 미세홀의 밀도는 400 개/cm2 이상인 프로브 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 수직 미세홀의 구경(φ)은 0.2 mm ~ 0.6 mm인 프로브 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 흡착 영역에서, 상기 수직 미세홀의 개구율은 20% ~ 60%인 프로브 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 재치면 도체 중 적어도 표층부는, 상기 수직 미세홀에 대응하는 위치에 동일 구경의 개구가 형성되어 있는 복수의 박판 도체를 중첩하여 구성되어 있는 프로브 장치.
  7. 제 6 항에 있어서,
    상기 박판 도체의 상기 개구는, 에칭 가공에 의해 형성되는 프로브 장치.
  8. 제 6 항에 있어서,
    상기 박판 도체는, 확산 접합에 의해 서로 접합되어 있는 프로브 장치.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 재치면 도체에서, 그 표면으로부터 소정의 깊이까지는, 각각의 상기 수직 미세홀이 분리 독립되어 있는 프로브 장치.
  10. 제 9 항에 있어서,
    상기 재치면 도체에서, 상기 소정의 깊이를 초과한 내측 심부에서는, 서로 인접하는 상기 수직 미세홀의 사이에 연통로가 설치되어 있는 프로브 장치.
  11. 제 9 항에 있어서,
    상기 소정의 깊이는 0.5 mm ~ 3 mm인 프로브 장치.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 흡착 기구는, 상기 흡착 영역의 각 위치에서 상기 수직 미세홀의 하단에 접속하도록 상기 재치면 도체의 내부 또는 아래에 설치되고, 진공원에 접속 가능한 진공 통로를 가지는 프로브 장치.
  13. 제 12 항에 있어서,
    상기 진공 통로는, 상기 재치면의 반경 방향에서 중심부로부터 주변부까지 나선 형상으로 연장되고, 또는 동심원 형상으로 분포하고, 상기 진공원에 대하여 중심부가 가장 상류측에 위치하고, 주변부를 향해 하류가 되는 프로브 장치.
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 흡착 기구는, 상기 기판에 대한 흡착을 상기 재치면의 중심부에서 가장 빨리 개시하고, 상기 재치면의 중심부로부터 주변부를 향해 상기 기판에 대한 흡착의 개시를 연속적 또는 단계적으로 늦추는 프로브 장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6440587B2 (ja) * 2015-07-16 2018-12-19 三菱電機株式会社 吸着プレート、半導体装置の試験装置および半導体装置の試験方法
KR102419083B1 (ko) 2015-10-19 2022-07-07 한국전기연구원 반도체 웨이퍼 측정 장치
CN108122796B (zh) * 2016-11-28 2020-06-23 无锡华润华晶微电子有限公司 键合损伤的检测系统
CN108427021B (zh) * 2017-02-13 2020-08-21 华邦电子股份有限公司 探针头、探针模块及其制作方法
KR20200103849A (ko) * 2018-01-23 2020-09-02 도쿄엘렉트론가부시키가이샤 기판 처리 장치 및 기판 처리 방법
JP7007219B2 (ja) * 2018-03-09 2022-01-24 株式会社日本マイクロニクス 半導体デバイスの検査装置及び検査方法
CN109559999B (zh) * 2018-11-27 2021-04-02 德淮半导体有限公司 检测系统及检测方法
CN113053774A (zh) * 2019-12-27 2021-06-29 迪科特测试科技(苏州)有限公司 探测装置
TWI738449B (zh) * 2020-08-03 2021-09-01 致茂電子股份有限公司 晶圓檢測系統及其晶圓檢測設備
EP4027150A1 (en) * 2021-01-07 2022-07-13 Afore Oy Testing device and method for reducing vibration in a testing device
JP7511498B2 (ja) 2021-02-01 2024-07-05 三菱電機株式会社 半導体試験装置および半導体試験方法
TW202313431A (zh) * 2021-09-17 2023-04-01 致茂電子股份有限公司 電子元件測試設備及其測試方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012058225A (ja) 2010-03-12 2012-03-22 Tokyo Electron Ltd プローブ装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63210148A (ja) * 1987-02-26 1988-08-31 Nikko Rika Kk 真空チヤツク用プラスチツクス焼結体
KR0140034B1 (ko) * 1993-12-16 1998-07-15 모리시다 요이치 반도체 웨이퍼 수납기, 반도체 웨이퍼의 검사용 집적회로 단자와 프로브 단자와의 접속방법 및 그 장치, 반도체 집적회로의 검사방법, 프로브카드 및 그 제조방법
JP2001144197A (ja) * 1999-11-11 2001-05-25 Fujitsu Ltd 半導体装置、半導体装置の製造方法及び試験方法
WO2007023501A2 (en) * 2005-08-26 2007-03-01 Camtek Ltd. Wafer inspection system and a method for translating wafers
JP4991495B2 (ja) * 2007-11-26 2012-08-01 東京エレクトロン株式会社 検査用保持部材及び検査用保持部材の製造方法
KR101232691B1 (ko) * 2008-02-29 2013-02-13 니혼 하츠쵸 가부시키가이샤 배선기판 및 프로브 카드
KR20100011117A (ko) * 2008-07-24 2010-02-03 원철호 패턴이 형성된 프로브 카드 테스트용 플레이트
KR100990198B1 (ko) * 2009-08-07 2010-10-29 가부시키가이샤 어드밴티스트 웨이퍼 트레이 및 시험 장치
JP2011089891A (ja) 2009-10-22 2011-05-06 Micronics Japan Co Ltd 電気的接続装置及びこれを用いる試験装置
WO2012029130A1 (ja) * 2010-08-31 2012-03-08 株式会社アドバンテスト ウェハトレイ、半導体ウェハ試験装置、及び半導体ウェハの試験方法
DE102010043211A1 (de) * 2010-11-02 2012-05-03 Siemens Aktiengesellschaft Vorrichtung und Verfahren zum Haltern und Kontaktieren von Wafern
JP5345161B2 (ja) * 2011-01-20 2013-11-20 東京エレクトロン株式会社 パワーデバイス用のウエハキャリア及びこのウエハキャリアを用いる検査装置
JP2013254905A (ja) * 2012-06-08 2013-12-19 Mitsubishi Electric Corp 半導体ウエハ用プロービングステージ、半導体検査装置、及びステージの溝幅決定方法
JP5943742B2 (ja) * 2012-07-04 2016-07-05 三菱電機株式会社 半導体試験治具およびそれを用いた半導体試験方法
JP2014195016A (ja) * 2013-03-29 2014-10-09 Sharp Corp 半導体検査装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012058225A (ja) 2010-03-12 2012-03-22 Tokyo Electron Ltd プローブ装置

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