JP2017219669A - 液晶表示パネルおよび当該液晶表示パネルを備えた液晶表示装置 - Google Patents

Abstract

【課題】液晶表示装置の表示領域外に設けるダミー画素領域において、デザイン上の必要から額縁を狭くするためにダミー画素サイズを小さくすると、表示領域とダミー画素領域の境界近傍に表示不良が生じる。【解決手段】ダミー画素領域２内のダミー画素ＤＸのサイズが、表示領域１内の表示画素ＰＸのサイズよりも小さいＦＦＳ方式の液晶表示装置において、表示画素ＰＸのコモン電極１５にはスリット７を形成するが、ダミー画素ＤＸのコモン電極１５にはスリット７を形成しない。【選択図】図３

Description

この発明は、フリンジフィールドスイッチング（Fringe Field Switching：ＦＦＳ）方式の液晶表示パネルおよび当該液晶表示パネルを備えた液晶表示装置に関する。

近年、従来のブラウン管に代わって、液晶、エレクトロルミネセンス等の原理を利用した薄型で平面形状の表示パネルを有する新しい表示装置が多く使用されるようになった。これらの新しい表示装置の代表である液晶表示装置は、薄型、軽量だけでなく、低電圧で駆動できるという特徴を有している。

液晶表示装置は、２枚の基板の間に液晶層を封入して形成する。一方の基板は複数の画素がマトリックス状に配置されて表示領域を構成するアレイ基板であり、他方の基板が対向基板であるが、対向基板にカラーフィルタを形成した場合は特にカラーフィルタ基板と呼ぶことがある。

特に、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）型液晶表示装置は、アレイ基板上の各画素にスイッチング素子であるＴＦＴが設けられ、各画素が独立して液晶層を駆動する電圧を保持できるので、クロストークの少ない高画質な表示が可能である。また、各画素には、ＴＦＴのＯＮ、ＯＦＦを制御するゲート配線（走査配線）と、画像データ入力用のソース配線（信号配線）が設けられている。各画素は、通常はゲート配線とソース配線に囲まれた領域が対応する。

昨今の液晶表示装置では、視野角特性に優れ、且つ光透過率が高い、フリンジフィールドスイッチング（ＦＦＳ）方式が提案されている。（特許文献１、２参照）ＦＦＳ方式の液晶表示装置は、液晶層にフリンジ電界（横電界と縦電界の両成分を含む斜め電界）を印加して表示を行う。ＦＦＳ方式の液晶表示装置では、透明画素電極と透明コモン電極が片側のアレイ基板上に形成され、透明画素電極と透明コモン電極は絶縁膜を介して上下に重ねられる。通常、下層側は板状（複数の枝形状の場合もある）電極で、上層側は、下層側の板状とほぼ同位置にスリットなる隙間部を複数有した電極で、このスリットを介して下層電極側からの電界により液晶を制御する。このとき、画素電極とコモン電極の両者を透明導電膜により形成することにより、高い光透過率を実現することが可能となる。

このような、広い視野角特性と高透過率を有するＦＦＳ方式の液晶表示装置は、さまざまなアプリケーションへ展開されている。そのため、製品デザインを重視した要求として、表示領域の周辺となる額縁の幅を狭くする狭額縁化が強く求められている。

これら液晶表示装置において複数の画素がマトリックス状に配置されて表示領域を構成するアレイ基板において、表示領域の周辺には、表示領域内の表示画素を模擬するダミー画素が配列されてなるダミー画素領域を配置するのが一般的である。（特許文献３参照）。表示装置の表示部としては、アレイ基板上で表示画素とダミー画素とが配列された領域を指す場合もあるようだが、厳密には表示領域とダミー画素領域とは異なる。なぜなら、表示画素を介する光が表示に寄与する一方で、ダミー画素は表示には直接寄与しないという違いがあるからである。そのため、ダミー画素と対向するカラーフィルタ基板にブラックマトリクス等の遮光部材を設けたり、ダミー画素と表示画素とでＴＦＴの駆動条件を変えたりすることがある。

このようなダミー画素は、外見上は表示領域の表示画素と同一サイズで、同一構造のものが作り込まれる。一方、先に記したように額縁の幅を狭くする要求に応えるために、表示画素に比べて幅寸法の小さいダミー画素を配置した構造が提案されていた（特許文献４参照） 。

特開２００３−８４３０３号公報 特開２００９−１３３９５４号公報 特開平１−２９３３１７号公報 特開平９−５７８０号公報

しかしながら、特許文献４の如く、ダミー画素を小さくすると、ダミー画素における蓄積容量や配線との容量や抵抗等が表示領域内の表示画素のそれらと比べて変化する。このため、ダミー画素と表示領域内の画素との電気的或いは光学的性質が不連続に変化してしまう。よって、ダミー画素の付近で、画質が不連続に変化しやすい状況を生じるため、液晶表示装置の表示領域の周辺ムラなどのように表示品位を低下させる不良が生じる。また、ダミー画素に構成される蓄積容量が小さくなるため、静電気による信号配線の電位変動が大きくなり、表示領域内でのゲート配線やソース配線間ショートにより線欠陥多発による歩留りの低下となる。

特に、ＦＦＳ方式の液晶表示装置は、液晶層にフリンジ電界（横電界と縦電界の両成分を含む斜め電界）を印加して表示を行うため、表示領域周辺の電界変動の影響を受けやすい傾向にあり、不良や歩留まり低下の影響もより大きい。

本発明は上記問題点に鑑みてなされたものであり、ダミー画素本来の機能を殆ど害することなく且つダミー画素が占める領域を縮小させて額縁の幅を狭くすることにより、表示特性が良好でデザイン性が高い液晶表示パネル、及びそのようなパネルを備えた液晶表示装置を提供する。

本発明に係る液晶表示パネルは、互いに対向配置された第１の基板および第２の基板と、 前記第１、第２基板の間に封止された液晶と、を備えたＦＦＳ方式の液晶表示パネルであって、第１基板は、絶縁性基板と、前記絶縁性基板上に設けられた複数のゲート配線と、前記ゲート配線と交差するように設けられた複数のソース配線と、を備え、前記ゲート配線とソース配線とで区切られる画素は、表示領域内の表示画素と、ダミー画素領域内のダミー画素とを有し、さらに各画素は、前記ゲート配線と前記ソース配線の交差位置近傍に設けられるスイッチング素子と、前記スイッチング素子に接続される画素電極と、前記画素電極の上層に絶縁膜を介して設けられて前記透明画素電極と共に前記液晶を駆動するコモン電極と、を有し、前記表示画素の１画素あたりの面積は前記ダミー画素の１画素あたりの面積よりも大きく、前記表示画素の前記コモン電極はスリットを有し、前記ダミー画素において前記画素電極と前記コモン電極とが重畳する面積と当該ダミー画素の画素電極の面積との比率は、前記表示画素において前記画素電極と前記コモン電極とが重畳する面積と当該表示画素の画素電極の面積との比率よりも大きいことを特徴とする。

表示領域内の画素と同等のダミー画素の容量を形成するために必要な画素電極を小さくすることが可能となり、ダミー画素縮小による狭額縁化が図れる。特に、スリットを形成しない場合は、液晶配向異常領域が表示領域周辺に存在せず、光モレなどの周辺ムラが軽減される。

実施の形態１に係る液晶表示装置の断面図 実施の形態１に係る液晶表示パネルのアレイ基板の平面図 実施の形態１に係る液晶表示パネルのアレイ基板の平面図 実施の形態１に係る液晶表示パネルのアレイ基板の断面図 実施の形態２に係る液晶表示パネルのアレイ基板の平面図 実施の形態２に係る液晶表示パネルのアレイ基板の断面図 実施の形態３に係る液晶表示パネルのアレイ基板の平面図 実施の形態３に係る液晶表示パネルのアレイ基板の断面図 実施の形態４に係る液晶表示パネルのアレイ基板の平面図 実施の形態４係る液晶表示パネルのアレイ基板の断面図

＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
図１は、本発明の実施の形態１に係る液晶表示装置５００の断面図である。液晶表示装置５００は液晶表示パネル１００とバックライトユニットＢＬ１と光学フィルムＬＦ１とを含む。液晶表示パネル１００は後述する通り、ＦＦＳモードの液晶表示パネルである。以降、液晶表示パネル１００のうち映像が表示される側を視認側と呼び、反対に映像が表示されない側を反視認側と呼ぶ。

バックライトユニットＢＬ１はＬＥＤ等の光源を備え、表示パネル１００の反視認側に配置されて、映像を表示するために使用する光を表示パネル１００に向けて出射する。液晶表示パネル１００とバックライトユニットＢＬ１との間には、例えば位相差板等から構成される光学フィルムＬＦ１が設けられている。

さらに液晶表示装置５００は筐体（図示せず）を備える。筐体は樹脂、金属等から構成され、液晶表示装置５００が備える各構成要素を収容する。当該構成要素は、例えば、液晶表示パネル１００、バックライトユニットＢＬ１、光学フィルムＬＦ１等である。液晶表示パネル１００は第１の基板であるアレイ基板１１０と、第２の基板である対向基板であるカラーフィルタ基板１２０、液晶層３０とを備える。カラーフィルタ基板１２０はカラーフィルタＣＦ１とブラックマトリクスＢＭ１を有する対向基板である。

アレイ基板１１０、カラーフィルタ基板１２０の各々は透光性を有する。アレイ基板１１０は液晶層３０を制御するための構成を有している。カラーフィルタ基板１２０は液晶表示パネル１００の視認側に設けられており、それ自体を透過する光を色光として出射するための基板である。当該色光は例えば、赤色光、緑色光、青色光等である。

アレイ基板１１０とカラーフィルタ基板１２０とはシール材ＳＬ１により互いに貼り合わされた構造を有する。つまり、カラーフィルタ基板１２０はＴＦＴアレイ基板１１０に対向する基板である。両者の間には液晶材料が封入され、液晶層３０が形成される。液晶層３０と各基板との間には液晶材料中の液晶分子３１を配向させるための配向膜１１２、１２２も形成される。偏光板６５ａ、６５ｂも形成される。

液晶表示パネル１００は、表示部Ｒｇ１とその周辺領域である額縁領域Ｒｇ２とを有する。表示部Ｒｇ１とは液晶表示パネル１００が映像を表示するための領域である。表示部Ｒｇ１は後述するが行列状あるいはマトリクス状に配置された複数の画素部（図示せず）を有する。液晶表示パネル１００は、当該複数の画素部における液晶との電気光学作用により映像を表示する。

図２に、実施の形態１に係る液晶表示パネルのアレイ基板の平面図を示す。図１で説明したように液晶表示パネルはアレイ基板とカラーフィルタ基板を貼り合せて成るが、このうちアレイ基板のみについて示したものである。言い換えれば、液晶表示パネルをカラーフィルタ基板が手前または上側になるように置き、カラーフィルタ基板を取り除いた時に見える上面図である。

図２において、アレイ基板１１０は、表示領域１、ダミー画素領域２と、それ以外の領域であってダミー画素領域２よりも外側に位置する周辺領域３とに分かれている。表示領域１内には走査線であるゲート配線と信号線であるソース配線が互いに複数本で交差しており、交差により区切られる各領域が画素である。表示領域１内の画素を表示画素ＰＸと、ダミー画素領域２内の画素をダミー画素ＤＸとする。

各配線の一部または全部はダミー画素領域２を通って周辺領域に配置された駆動ＩＣ２１まで到達する。ここで、各配線のうちダミー画素領域２よりも外側にある配線を表示領域内の配線と位置的に区別するために引き出し配線と呼ぶことがある。

駆動ＩＣ２１はバンプ等を介してアレイ基板１１０上に実装されており、さらに例えばＦＰＣのようなフレキシブル基板２２を介して外部の駆動回路２３と電気的に接続する。すなわち、表示領域１内のソース配線５やゲート配線４は引き出し配線、駆動ＩＣ２１を介して外部の駆動回路２３と電気的に接続され、表示に必要な電気信号を供給される。具体的には、ソース配線５には表示パネル１００の映像を表示するための映像信号を印加して、ゲート配線４には表示パネル１００の映像を表示するための走査信号を順次印加する。

なお、図示しないが、図１におけるシール材ＳＬ１は、引き出し配線を含む周辺領域３あるいはダミー画素領域と周辺領域３の境界を横切るような位置に形成されており、カラーフィルタ基板１２０もその近傍を含んだ範囲でアレイ基板と重畳する。また、液晶表示パネル１００の表示部Ｒｇ１は、図２に示す表示領域１とダミー画素領域２の両方を含めて指す場合もあるが、両者は後述するように遮光構造や駆動電位等の点で異なるため、本実施の形態における表示部Ｒｇ１は表示領域１に相当するものとする。

次に、表示領域とダミー画素領域とを説明するために、ソース配線５が表示領域１とダミー画素領域２を通過する境界を含む領域Ａ（点線で囲んだ領域）における平面図を図３に示す。また、図３においてＡ−Ａで示す箇所におけるアレイ基板１１０の断面図を図４に示す。

図３より、表示領域１内にはゲート配線４とソース配線５との交差で区切られるようにして表示画素ＰＸが形成されている。表示画素ＰＸは点線で囲んだ領域が相当する。表示画素ＰＸ内にはスイッチング素子である薄膜トランジスタＴＦＴと画素電極６が形成されている。薄膜トランジスタＴＦＴの構造については後に説明する。

表示領域１の周囲にはダミー画素領域２が形成され、ダミー画素領域２には、ダミー画素ＤＸがゲート配線４の延びる方向に沿って配列するように配置されている。ダミー画素ＤＸも表示画素ＰＸと同様に薄膜トランジスタＴＦＴと画素電極６を有し、ゲート配線４とソース配線５とで区切られた領域であり、点線で囲んだ領域として示している。

ここで、ダミー画素ＤＸを駆動する薄膜トランジスタＴＦＴと接続するゲート配線４は、周辺領域３の内側において最も外側に位置するゲート配線とも言えるものであり、これ以降、最外周ゲート配線４ａと呼ぶことがある。また、図２に示す領域Ｂでも同様に最外周ソース配線５ａが定義される。

配線により画素が区切られるという点では両者は共通するが、その一方でダミー画素領域２内のダミー画素ＤＸは直接的に表示に寄与しないため、一般的に表示画素ＰＸとは遮光構造や駆動条件等の点で違いを設けることがある。例えば図示しないが、ダミー画素領域２と対向する領域のカラーフィルタ基板１２０にブラックマトリクス等の遮光部材を設けることもある。あるいは、ダミー画素ＤＸの薄膜トランジスタＴＦＴを常にオフとするような電圧をゲート配線４に印加してもよい。たとえば、ダミー画素領域２と周辺領域３との境界に位置するゲート配線４に印加する電気信号を、表示領域１内のゲート配線４に印加する走査信号と異ならせ、常に薄膜トランジスタをオフとするような電圧を印加してもよい。

本発明に係る液晶表示装置では、ダミー画素ＤＸの大きさを表示画素ＰＸよりも小さくしている。また、ダミー画素ＤＸの画素電極の面積を表示画素ＰＸの画素電極の面積よりも小さくしている。

具体的には、ゲート配線４が延びる方向の長さは両者とも同じであるが、ソース配線５が延びる方向の長さはダミー画素ＤＸの方がより短い。つまり、ダミー画素３においてゲート配線４と最外周ゲート配線４ａとの距離は表示領域１内のゲート配線４と隣接するゲート配線４との距離よりも短い。

また、本発明に係る液晶表示装置では、図２においてゲート配線４が表示領域１とダミー画素領域２を通過する境界を含む領域においても同様な形態としてもよい。理解のために、図２の中で当該領域の一部を領域Ｂ（点線で囲んだ領域）として示している。すなわち、領域Ｂのようにゲート配線４が表示領域１とダミー画素領域２を通過する境界において、ソース配線５が延びる方向の長さはダミー画素ＤＸ、表示画素ＰＸとも同じであるが、ゲート配線４が延びる方向の長さは表示画素ＰＸよりもダミー画素ＤＸの方が短い。つまり、ダミー画素ＤＸにおいてソース配線５と最外周ソース配線５ａとの距離は表示領域１内のソース配線５と隣接するソース配線５ａとの距離よりも短い。

また、図３に示すアレイ基板の表示領域１とダミー画素領域２のほぼ全面を覆うようにして透明導電膜からなるコモン電極１５も形成されている。後述するように、各画素内において画素電極６とコモン電極１５との間には誘電絶縁膜が形成されて容量を形成している。この容量はストレージ容量、補助容量、ＣＳ容量とも呼ばれることがある容量であり、液晶表示パネルの基準電位（共通電位、コモン電位とも呼ばれる）と画素電極との間に形成される容量であり、画素電極の電位を安定させるために形成される。

ゲート配線４と平行になるよう形成されているＣＳ配線９はコンタクトホール８を介してコモン電極１５と接続している。ＣＳ配線９はコモン電極１５の電気的抵抗を低減するために設けることがあるが、その形成は必須ではない。

コモン電極１５は一部パターンが形成されていない領域である間隙部ともいうべきスリット７を含むが、それは表示画素ＰＸのみに設けられている。このスリット７はＦＦＳ方式の特徴というべきものであり、液晶層３０の液晶分子はこのスリット７の近傍で画素電極６とコモン電極１５との間に生じる電界により駆動されるが、詳細は後述する。

一方、本実施の形態１に係る液晶パネルでは、ダミー画素ＤＸのコモン電極１５にはスリット７が形成されていない。従って図２においてコモン電極１５はダミー画素ＤＸの全面を覆っていることになる。

各画素において画素電極６とコモン電極１５との間の容量は、両方の電極が重畳する面積に比例する。そのため、ダミー画素ＤＸのコモン電極１５にもスリット７を設けた場合には、表示画素ＰＸとダミー画素ＤＸにおける各容量の差は画素電極の面積の差に応じて大きなものとなるため、表示領域１の周辺部に表示不良を生じさせる。

一方、本発明の実施の形態１に係る液晶表示パネルにおいては、ダミー画素ＤＸにも通常設けるスリット７をダミー画素ＤＸには形成していない。そのため、スリットを形成しない分だけダミー画素ＤＸにおいて画素電極６とコモン電極１５とが重畳する面積が増えることになり、ダミー画素ＤＸにもスリット７を設ける場合に比べて、上述のような表示画素ＰＸとダミー画素ＤＸとの容量の差を低減することが可能であり、表示領域の周辺部で生じる不良も改善することができる。

本実施の形態１においては、図３に示すようにダミー画素ＤＸにスリット７を全く設けない形態について説明しているが、この形態に限定されない。表示画素ＰＸにおけるスリット７に対応したスリット７をダミー画素ＤＸに設ける場合に比べて、スリット７の長さ、幅、数の少なくとも１つを減らすことにより、ダミー画素ＤＸにおける画素電極６とコモン電極１５との重畳面積を実効的に増やすこととなり、発明の効果を奏することができる。

ここで、表示画素ＰＸにおけるスリット７に対応したスリット７、について具体的には規定しないが、例えばダミー画素ＤＸにおいても表示画素ＰＸと同様のフリンジ電界を生じさせるものである。図３の形態において、表示画素ＰＸにおけるスリット７に対応したスリット、の形態を想定すると、ダミー画素ＤＸのスリット７の幅と本数は表示画素ＰＸと同一であって、ソース配線５に沿った長さをより短くするような形態が推察される。なお、ここで、幅とはスリットの短手方向の長さを、長さとはスリットの長手方向の長さを指している。

このような形態は言い換えれば、表示画素ＰＸとダミー画素ＤＸにおいて、１画素内のスリットの総面積と画素電極の面積との比率が同じという関係が成り立つとも言える。本実施の形態としては、ダミー画素ＤＸにおける１画素内のスリットの総面積と画素電極の面積との比率は、表示画素ＰＸにおける比率よりも小さいことを特徴とするとも言える。

逆に、画素電極６とコモン電極１５とが重畳する面積と画素電極の面積との比率で言い換えると、本実施の形態としては、ダミー画素ＤＸの上記比率は、表示画素ＰＸにおける上記比率よりも大きいことを特徴とするとも言える。

先に説明したように表示画素ＰＸにおけるスリットに対応したスリットをダミー画素に設ける場合、ダミー画素ＤＸと表示画素ＰＸの面積の大小関係から、ダミー画素ＤＸにおける容量の方が表示画素ＰＸにおける容量より小さいが、ダミー画素ＤＸ内のスリットの本数、長さ、幅の少なくとも１つを小さくする等の手段により、ダミー画素ＤＸのスリットの総面積を減らしていくと、ダミー画素ＤＸの容量は表示画素ＰＸの容量に近づくことになる。そして、ダミー画素ＤＸの容量と表示画素ＰＸの容量とが等しくなるような形態において、本発明の効果を最も奏することができる。

したがって、ダミー画素ＤＸにおける容量と表示画素ＰＸにおける容量とが等しくなった状態からさらにダミー画素ＤＸのスリット７の面積を小さくしていくと、逆にダミー画素ＤＸの容量が表示画素ＰＸの容量よりも大きくなるため、ダミー画素ＤＸのスリット７は必ずしも無くした方が良いとは限らない。ダミー画素ＤＸのスリット７を無くす趣旨は、ダミー画素ＤＸでの容量と表示画素ＰＸでの容量をなるべく近づけることにあるからである。

また、図３に示すようにダミー画素ＤＸのスリットを全て無くしたとしても表示画素ＰＸにおける容量の方がダミー画素ＤＸにおける容量よりも大きいままであるという場合であっても、表示画素ＰＸにおけるスリットに対応したスリットをダミー画素ＤＸに設けた場合に比べて、表示領域１の周辺ムラ等の不良を改善する効果を奏するのは前述のとおりである。

さらに、ダミー画素ＤＸのコモン電極１５にスリット７を全く形成しない場合には、ダミー画素ＤＸにおいては液晶層３０の液晶をフリンジ電界で駆動することができなくなるため、ダミー画素領域２と周辺領域３との境界に位置するゲート配線４に印加する電気信号に関わらず確実に表示に寄与できなくすることができる。これにより、該ゲート配線への電気信号の印加や遮光材の形成を不要とすることができ、駆動ＩＣのピン数や駆動電圧種類の低減、駆動ＩＣ数の低減、ＦＰＣ部材縮小による低コスト化といった効果がある。

次に、図４を用いてアレイ基板１１０の断面について説明する。

アレイ基板１１０の絶縁性基板１６には、ガラス基板や石英基板などの光透過性を有する基板が用いられる。絶縁性基板１６上には、ゲート配線４が設けられる。ゲート配線４には、駆動回路から映像を表示させるために必要な走査信号が印加される。ゲート配線４を含む絶縁性基板１６上にはゲート絶縁膜１３が設けられる。

ゲート絶縁膜１３上には、半導体層であるチャネル層１２が設けられる。チャネル層１２は、ゲート絶縁膜１３を介してゲート配線４の一部と対向する位置に形成され、チャネル層１２と対向する位置のゲート配線４はゲート電極と呼ばれることがある。チャネル層１２上に積層するようにソース電極１１が形成され、ソース電極１１はソース配線５から分岐している。したがって、ソース電極１１にはソース配線５を介して駆動回路２３から映像の表示に必要な映像信号が印加される。

ソース電極１１と対向するように、ドレイン電極１０がチャネル層１２およびゲート絶縁膜１３の上に亘って設けられる。画素電極６はドレイン電極１０上に積層されるようにゲート絶縁膜１３の上に設けられる。このようにして、ゲート電極、ゲート絶縁膜１３、ソース電極１１、ドレイン電極１０を有する薄膜トランジスタＴＦＴと、薄膜トランジスタＴＦＴと電気的に接続する画素電極６とが形成される。そして、これらゲート絶縁膜１３、画素電極６、チャネル層１２、ソース電極１１、ドレイン電極１０、およびソース配線５の上には、保護膜１４が設けられる。

画素電位を安定させるための容量は、画素電極６と保護膜１４の上に配置された透明導電膜を有するコモン電極１５との間で形成される。保護膜１４は当該容量の誘電性絶縁膜も兼ねることになる。図４において、コモン電極１５は薄膜トランジスタＴＦＴ上に形成されていないがＴＦＴを含めた全面に亘って形成しても良い。

図３に示すように、表示領域１の画素電極６上に位置するコモン電極１５には、液晶を駆動させるためのスリット７が形成されている。これは、ＦＦＳ方式においてはスリット７のエッヂ部において画素電極６とコモン電極１５との間に生じるフリンジ電界により液晶層３０の液晶分子を駆動させて表示を行うためであり、ＦＦＳ方式の構造の特徴である。

その一方で図３に示すように、ダミー画素領域２に配置されたダミー画素ＤＸには、画素電極６上に位置するコモン電極１５にスリット７が形成されていない。この構成により、表示領域１の画素と同等の容量に必要なダミー画素ＤＸの画素電極６を小さくすることができ、ダミー画素領域２が縮小でき、液晶パネルの狭額縁化が可能となる。

また、ダミー画素領域２のコモン電極１５にスリットを設けないため、液晶の配向異常領域が表示領域１の周辺に存在せず、周辺ムラの発生が軽減される。つまり、液晶表示パネルの狭額縁化が図れると共に、表示領域周辺のムラを低減できる高品位のＦＦＳモードの液晶表示装置を実現することができる。

なお図３ではソース配線５が表示領域１とダミー画素領域２を通過する境界の領域Ａについて説明したが、ゲート配線４が表示領域１とダミー画素領域２を通過する境界の領域についても同様の形態を適用することができ、同様の効果を奏することができる。この場合、ダミー画素領域２と周辺領域３との境界に配置されるソース配線５には、表示領域１内のソース配線５に印加される映像信号と異なる信号を印加しても良い。

＜Ａ−２．製造工程＞
次に、アレイ基板１１０の製造工程を説明する。

まず、絶縁性基板１６上に、ゲート配線４となる第１のメタル膜（図示せず）を形成する。第１のメタル膜は、ＤＣマグネトロンを用いたスパッタリング法や蒸着法などの成膜方法により形成される。第１のメタル膜は、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａ、Ｃｕやこれらを主成分とする合金膜でもよく、厚みは１００〜５００ｎｍでよい。その後、該膜のパターニングを行うことによりゲート配線４を得るが、ダミー画素領域２のダミー画素２の面積が表示画素１よりも小さくなるようにゲート配線４をパターン形成する。

次に、プラズマＣＶＤ法等の成膜方法によりゲート絶縁膜１３を形成する。ゲート絶縁膜１３にはシリコン窒化膜を用いることが一般的であるが、シリコン酸化膜やシリコン酸化窒化膜等であってもよいし、それらの積層構造であってもよい。シリコン酸化膜の場合、ＳＯＧ等の塗布法で形成してもよい。厚みは２００〜５００ｎｍ程度でよい。

ゲート絶縁膜１３の形成後、プラズマＣＶＤ法によりａ−Ｓｉ膜（アモルファスシリコン膜）を形成する。ａ−Ｓｉ膜は、チャネル層１２を構成する真性半導体層と、リンなどを含んだ不純物半導体層（図示せず）の積層構造とすることが一般的である。不純物半導体層は、後述するソース電極１１およびドレイン電極１０とのオーミックコンタクトを確保するために積層する。その後パターニングを行い、島状パターンのａ−Ｓｉ膜として、チャネル層１２を得る。なお、チャネル層の形成の際、ａ−Ｓｉ膜に替えてＩｎ−Ｇａ−Ｚｎ−Ｏ等の酸化物半導体膜を用いてもよいし、結晶性シリコン膜を用いてもよい。

次に、ＤＣマグネトロンを用いたスパッタリング法や蒸着法により第２のメタル膜（図示せず）を形成する。第２のメタル膜はＭｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれらを主成分とする合金膜でよい。その後パターニングを行い、ソース電極１１、ドレイン電極１０、およびソース配線５を得る。図２に示すようにゲート配線４が延在する方向と交差するようなダミー画素領域２を形成する際には、ダミー画素領域２のダミー画素２の面積が表示画素１よりも小さくなるようにソース配線５をパターン形成する。

上記パターニングが終わった後、ソース電極１１およびドレイン電極１０とのオーミックコンタクトを得るための不純物半導体層のうち露出している部分を除去するが、その際にはマスク工数を削減するため、すでにパタ−ニングを完了したソース電極１１およびドレイン電極１０をエッチングマスクとしてエッチング除去する場合もある。

ソース電極１１、ドレイン電極１０、およびソース配線５の形成後、ＤＣマグネトロンを用いたスパッタリング法で画素電極６となる第１の透明性導電膜（図示せず）を形成する。第１の透明性導電膜は、ＩＴＯやＩＺＯ（Indium Zinc Oxide）等で構成することができる。厚みは３０〜１５０ｎｍ程度でよい。その後パターニングを行い、透明な画素電極６を得る。

画素電極６の形成後、プラズマＣＶＤ法により保護膜１４を形成する。保護膜１４は、シリコン窒化膜、シリコン酸化膜、またはシリコン酸化窒化膜等あるいはその積層により形成することができる。あるいは、厚みを増やして絶縁性を向上させるため、アクリル系やイミド系の有機樹脂膜を塗布することによって表面が平坦な絶縁膜を形成しても良い。さらには、保護膜１４はシリコン窒化膜、シリコン酸化膜またはシリコン酸化窒化膜と、有機樹脂膜とを積層することにより構成しても良い。その後、第１のメタル膜、第２のメタル膜あるいは第１の透明性導電膜への導通をとるため、保護膜１４やゲート絶縁膜１３にコンタクトホール（図示せず）を形成する。

その後、コモン電極１５となる第２の透明性導電膜（図示せず）を形成する。第２の透明性導電膜は、表示光にとって透明性を有する導電膜であって、可視光の場合はＩＴＯやＩＺＯ等で構成することができる。その後、第２の透明性導電膜のパターニングを行ってコモン電極１５を得る。ここで、本実施の形態においては、表示領域１の画素電極６上のコモン電極１５にスリット７を形成するが、ダミー画素ＤＸの画素電極６上の領域のコモン電極１５にはスリットを形成しない。

なお、ここでダミー画素ＤＸに全くスリットを設けない形態としなくてもよい。先に説明したように、１画素内の画素電極６とコモン電極１５とが重畳する面積と画素電極の面積との比率において、ダミー画素ＤＸにおける上記比率は、表示画素ＰＸにおける上記比率よりも大きくなるようにコモン電極を形成しても良い。そのために、表示画素ＰＸにおけるスリット７に対応したスリット７をダミー画素ＤＸに設ける場合に比べて、スリット７の長さ、幅、数の少なくとも１つを減らすことにより、ダミー画素ＤＸにおける画素電極６とコモン電極１５との重畳面積を実効的に増やすように、コモン電極１５のスリット７を適宜形成してもよい。

以上の製法により、本実施の形態１に係る液晶パネルのアレイ基板を製造できる。それ以降は、カラーフィルタ基板とアレイ基板との間に液晶層を内包するようにシール材を介して貼り合わせた後、駆動回路を実装し、ＦＰＣ等を介して外部回路と接続し、バックライトユニットや光学シートとともに筐体に収容して液晶表示装置を製造できる。
＜B．実施の形態２＞

実施の形態１においては、画素電極とソース配線とをゲート絶縁層上に積層して形成した構造について説明した。本実施の形態２においては、画素電極とソース配線との間に絶縁膜が形成されている構造について本発明を適用した場合について説明する。

図５は、実施の形態２に係る液晶表示パネルのアレイ基板の平面図であって、図２の領域Ａに相当する領域の平面図である。また、図６は図５中のＢ−Ｂで示す箇所における断面図である。

本実施の形態２の平面図である図５と実施の形態１の平面図である図２との比較から明らかなように、本実施の形態２におけるダミー画素ＤＸの画素電極６は、１本のソース配線５をまたいで２つのダミー画素に亘って一体となって広がるように形成されている。図５では画素電極６は２つの画素に亘って形成されているが３以上の複数の画素に亘っていてもよい。

また、ダミー画素領域２において複数画素に亘って一体として広がる画素電極６は、それぞれのダミー画素における薄膜トランジスタＴＦＴと接続してもよい。後に図６を用いて説明するが、実施の形態２においてはソース配線５と画素電極６とは絶縁層を介して異なるレイヤーに形成されており、ソース配線５と画素電極６とは直接的には積層しない。そのため、実施の形態１と異なり、このような構造が可能となる。

図６を用いて、実施の形態２に係る液晶表示パネルのアレイ基板の構造を説明するが、薄膜トランジスタについては実施の形態１と同様なので、薄膜トランジスタよりも上層の構造についてのみ説明する。

薄膜トランジスタ上を覆うようにして窒化シリコンや酸化シリコンを含む保護膜１４と、例えばアクリル系やイミド系の有機樹脂膜からなる平坦化絶縁膜１８とが形成されている。平坦化絶縁膜１８上には透明導電膜からなる画素電極６が形成されており、画素電極６とドレイン電極１０とは保護膜１４と平坦化絶縁膜１８とに開口するコンタクトホール８を介して接続する。この構造により、画素電極６とソース配線５とは絶縁膜を介して異なるレイヤーに形成される。

画素電極６上には窒化シリコンや酸化シリコンを含む容量絶縁膜１９が形成されており、容量絶縁膜１９上にコモン電極１５が形成される。コモン電極１５と画素電極６とが平面視で重畳することにより容量を形成する点は実施の形態１と同様である。表示画素ＰＸのコモン電極１５にはスリット７を形成するのに対し、ダミー画素ＤＸのコモン電極１５にはスリットを設けていない点も実施の形態１と同様である。

また、図５に示すようにダミー画素ＤＸにおいてスリットを形成しない形態は、本実施の形態２の一例であって、表示画素ＰＸにおけるスリット７に対応したスリット７をダミー画素ＤＸに設ける場合に比べてスリット７の長さ、幅、数の少なくとも１つを減らすことにより、ダミー画素ＤＸにおける画素電極６とコモン電極１５との重畳面積を実効的に増やしてもよい点も実施の形態１と同様である。

さらに、ダミー画素ＤＸにおける１画素当たりのスリットの総面積と画素電極の面積との比率は、表示画素ＰＸにおける比率よりも小さいことを特徴とする点も、画素電極とコモン電極との重畳面積における大小関係も実施の形態１と同様である。ここで、１画素あたりとは、複数の画素に亘って一体形成されたコモン電極の面積そのままではなく、ゲート配線とソース配線とで区切られた領域を指す。

本実施の形態２では、すでに説明した通り、各ダミー画素ＤＸに設けた画素電極６を隣接する複数のダミー画素同士で繋げて一体として形成することを特徴としている。ここで、図６からもわかるように、画素電極６は保護膜１４及び平坦化絶縁膜１８上に形成されており、これら絶縁膜を介してソース配線５を乗り越える構造となる。ここで容量は、容量絶縁膜１９を介して厚み方向で対向する画素電極６とコモン電極１５との間に形成され、平坦化絶縁膜１８を介して隔離するソース配線５の存在は容量の形成には影響しない。

上記の構成により、ソース配線５が存在する領域においても画素電極６とコモン電極１５との間に容量を形成することができるため、ダミー画素領域２を更に縮小することができる。また、ソース配線５と画素電極６とは異なるレイヤーに形成されているため、画素電極６とソース配線５間の短絡による不良も軽減される。その結果、良好な表示特性と狭額縁化とが可能なＦＦＳモードの液晶表示装置を高い歩留まりで製造することができる。

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。図５においては、ソース配線５が表示領域１とダミー画素領域２を通過する境界の領域を示しているが、ソース配線５が表示領域１とダミー画素領域２を通過する境界の領域においても同様に適用することができる。

また、ゲート配線４とダミー画素領域２とが交差する領域Ｂにおいては、図４に示したようにドレイン電極１１と画素電極６とが直接積層するような構造であっても、ゲート配線４と画素電極６はゲート絶縁膜１３を介して異なるレイヤーに形成されているため、本実施の形態２で説明したように複数の画素に亘るダミー画素を設けても良い。もちろん、図６で示したような構造において領域Ｂに適用しても良い。
＜C．実施の形態３＞

図７は、実施の形態３に係る液晶表示パネルのアレイ基板の平面図であって、図２の領域Ａに相当する領域の平面図である。図８は図７中のＣ−Ｃで示す箇所における断面図である。

実施の形態３においても、ダミー画素ＤＸと表示画素ＰＸとの間の関係は実施の形態１と同様である。実施の形態１、２においては、ダミー画素ＤＸ内に薄膜トランジスタＴＦＴを形成していたが、本実施の形態３に係る液晶表示パネルのダミー画素領域２においては、ダミー画素ＤＸ内に薄膜トランジスタＴＦＴを設けていない。すなわち、実施の形態３では、各ダミー画素ＤＸにドレイン電極１０及びチャネル層１２を形成せず、ソース配線５から延びたソース電極１１と画素電極６を直接接続している。

この構造により、ダミー画素領域２と周辺領域３との境界に位置するゲート配線４、すなわちダミー画素ＤＸのゲート配線４を削除することができ、ダミー画素領域２を更に縮小することができるので、更なる狭額縁化を図ることが可能である。
＜D．実施の形態４＞

図９は、実施の形態４に係る液晶表示パネルのアレイ基板の平面図であって、図２の領域Ａに相当する領域の平面図である。図１０は図９のＤ−Ｄで示す箇所における断面図である。

実施の形態４においては、各ダミー画素ＤＸの画素電極６上に位置するコモン電極１５に、表示領域１のコモン電極１５に設けたスリット７の半分以下のピッチを有するスリット１７を設けている。すなわち、スリット１７の幅をスリット７の半分以下としている。

これにより、表示領域１内のコモン電極１５のスリット７をパターン形成する際、ダミー画素領域２に近隣する画素と、表示領域１の中央部のようにダミー画素領域２から遠く離れている画素とで生じていたエッチング速度の差を低減することができ、スリット７の寸法バラツキを抑制することができる。

従来、高精細化に従い画素サイズが小さくなることで加工寸法の変動による容量の変化が生じやすくなり、それに伴う輝度ムラや周辺ムラが生じていた。図９，１０に示す構造により、狭額縁化と高精細化を両立できるＦＦＳモードの液晶表示装置を実現することができる。

本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。各実施の形態に係る構造を適宜組合せてもよいし、公知の構造を適宜適用してもよい。たとえば、逆スタガ型ＴＦＴの代わりに、スタガ型、トップゲート型、コプラナー型のＴＦＴを用いてもよい。カラーフィルタを対向基板では無くアレイ基板上に設けてもよい。

また、画素電極の一部または全部にアルミや銀等の可視光を反射する材料を用いた反射型であってもよい。特に第１の透明性導電膜として可視光を反射する材料を含む膜を用いて画素電極の全てを反射材料で形成した場合には、アレイ基板は必ずしも透光性を有する必要が無く、表示パネルの反視認側のバックライトを不要とすることもできる。

また、ダミー画素領域内に配列するダミー画素は１列しかない形態について説明したが、２列以上あってもよい。

１００ 液晶表示パネル、５００ 液晶表示装置、
１１０ アレイ基板、１２０ カラーフィルタ基板
Ｒｇ１ 表示部、Ｒｇ２ 額縁領域、
Ａ、Ｂ 領域
１ 表示領域、２ ダミー画素領域、３ 周辺領域
ＰＸ 表示画素、ＤＸ ダミー画素、ＴＦＴ 薄膜トランジスタ、
４ ゲート配線、５ ソース配線、６ 画素電極、７、１７ スリット、
８ コンタクトホール、９ ＣＳ配線、
１０ ドレイン電極、１１ ソース電極、１２ チャネル層、
１３ ゲート絶縁膜、１４ 保護膜、
１５ コモン電極、１６ 絶縁性基板、
１８ 平坦化絶縁膜、１９ 容量絶縁膜、

Claims (8)

1. 互いに対向配置された第１の基板および第２の基板と、
   前記第１、第２基板の間に封止された液晶と、
   を備えたＦＦＳ方式の液晶表示パネルであって、
   第１基板は、
   絶縁性基板と、
   前記絶縁性基板上に設けられた複数のゲート配線と、
   前記ゲート配線と交差するように設けられた複数のソース配線と、を備え、
   前記ゲート配線とソース配線とで区切られる画素は、表示領域内の表示画素と、ダミー画素領域内のダミー画素とを有し、
   さらに各画素は、
   前記ゲート配線と前記ソース配線の交差位置近傍に設けられるスイッチング素子と、
   前記スイッチング素子に接続される画素電極と、
   前記画素電極の上層に絶縁膜を介して設けられて前記透明画素電極と共に前記液晶を駆動するコモン電極と、を有し、
   前記表示画素の１画素あたりの面積は前記ダミー画素の１画素あたりの面積よりも大きく、
   前記表示画素において前記コモン電極はスリットを有し、
   前記ダミー画素において前記画素電極と前記コモン電極とが重畳する面積と当該ダミー画素の画素電極の面積との比率は、前記表示画素において前記画素電極と前記コモン電極とが重畳する面積と当該表示画素の画素電極面積との比率よりも大きいことを特徴とする液晶表示パネル。
2. 互いに対向配置された第１の基板および第２の基板と、
   前記第１、第２基板の間に封止された液晶と、
   を備えたＦＦＳ方式の液晶表示パネルであって、
   第１基板は、
   絶縁性基板と、
   前記絶縁性基板上に設けられた複数のゲート配線と、
   前記ゲート配線と交差するように設けられた複数のソース配線と、を備え、
   前記ゲート配線とソース配線とで区切られる画素は、表示領域内の表示画素と、ダミー画素領域内のダミー画素とを有し、
   さらに各画素は、
   前記ゲート配線と前記ソース配線の交差位置近傍に設けられるスイッチング素子と、
   前記スイッチング素子に接続される画素電極と、
   前記画素電極の上層に絶縁膜を介して設けられた透明性導電膜を有し、前記画素電極と共に前記液晶を駆動するコモン電極と、を有し、
   前記表示画素の１画素あたりの面積は前記ダミー画素の１画素あたりの面積よりも大きく、
   前記表示画素の前記コモン電極はスリットを有しているが、
   前記ダミー画素の前記コモン電極はスリットを有していないことを特徴とする液晶表示パネル。
3. 前記ダミー画素において前記ゲート配線と最外周ゲート配線との距離は
   前記表示領域内の前記ゲート配線と隣接するゲート配線との距離よりも短いことを特徴とする請求項１または２に記載の液晶表示パネル。
4. 前記ダミー画素において前記ソース配線と最外周ソース配線との距離は
   前記表示領域内の前記ソース配線と隣接するソース配線との距離よりも短いことを特徴とする請求項１または２に記載の液晶表示パネル。
5. 前記ダミー画素における前記画素電極と前記コモン電極との容量と、
   前記表示画素における前記画素電極と前記コモン電極との容量と、が等しいこと
   を特徴とする請求項１または２に記載の液晶表示パネル。
6. 前記ダミー画素領域において、隣接する複数の画素に亘って前記画素電極が一体となっていること
   を特徴とする請求項１ないし５のいずれか１項に記載の液晶表示パネル。
7. 前記ダミー画素領域において、前記スイッチング素子は設けずに、前記ソース配線と前記画素電極を直接接続したこと
   を特徴とする請求項１ないし５のいずれか１項に記載の液晶表示パネル。
8. 請求項１ないし７のいずれか１項に記載の液晶表示パネルを備えた液晶表示装置。

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