JP2017183456A - 半導体装置の製造方法及び製造装置 - Google Patents

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Abstract

【課題】半導体装置製造における生産性を向上させることを課題とする。【解決手段】半導体チップ４と、基板１とを電気的に接続する半導体装置の製造方法であって、半導体チップ４の第２主面にはバンプ５が形成され、基板１の第１主面には電極パッド２が形成されており、接着剤７を介してバンプ５と電極パッド２とを対向させた仮配置体８を得る仮配置工程と、仮配置体８における半導体チップ４の位置ズレを検査し、位置ズレが所定の範囲にない位置ズレ半導体チップを特定する検査工程と、位置ズレ半導体チップがあれば、当該位置ズレ半導体チップを移動させて位置を修正する位置修正工程と、仮配置体８における半導体チップ４を加熱、加圧して、当該半導体チップ４のバンプ５と基板１の電極パッド２とを電気的に接続するとともに、接着剤７を硬化させる接続工程と、を備えた構成とした。【選択図】図１

Description

本発明は、生産性を向上させた半導体装置の製造方法及び製造装置に関するものである。
近年、半導体チップを直接基板に実装する技術や半導体チップ同士を積層させて実装密度を高める技術の開発が進んでいる。
特許文献１には、複数の半導体チップを仮圧着して積層した後、一括して本圧着するようにして、半導体チップが高温に曝される回数を少なくした構成が記載されている。また、特許文献２には、基板面に複数の半導体チップを仮圧着した後に高さバラツキを検出し、リペア判断手段を備える装置が記載されている。
特許文献１：特開２０１２−２２２０３８号公報
特許文献２：特開２０１０−２３２２３４号公報
しかしながら、特許文献１及び特許文献２に記載のものは、仮圧着時に位置ズレの問題が発生していたとしてもそのまま本圧着工程に進むため、歩留まりが悪く生産性が低下するという問題があった。
本発明は、上記問題点を解決して、半導体装置製造における生産性を向上させることを課題とする。
上記課題を解決するために本発明は、半導体チップと、基板とを電気的に接続する半導体装置の製造方法であって、
前記半導体チップの第２主面にはバンプが形成され、前記基板の第１主面には電極パッドが形成されており、
（Ａ）接着剤を介して前記バンプと前記電極パッドとを対向させた仮配置体を複数得る仮配置工程、と
（Ｂ）前記仮配置体における半導体チップの位置ズレを検査し、前記位置ズレが所定の範囲にない位置ズレ半導体チップを特定する検査工程、と
（Ｃ）前記位置ズレ半導体チップがあれば、当該位置ズレ半導体チップを移動させて位置を修正する位置修正工程、と
（Ｄ）前記仮配置体における半導体チップを加熱、加圧して、当該半導体チップの前記バンプと前記基板の前記電極パッドとを電気的に接続するとともに、前記接着剤を硬化させる接続工程、と
を備えたことを特徴とする半導体装置の製造方法を提供するものである。
この構成により、位置ズレをなくして半導体チップを基板に接続することができ、半導体装置製造における生産性を向上させることができる。
また、上記課題を解決するために本発明は、半導体チップを積層した半導体装置を得る半導体装置の製造方法であって、各半導体チップの第１主面には電極パッドが形成され第２主面にはバンプが形成されており、（Ａ）半導体チップの第１主面を上にして当該半導体チップを仮基板上に複数配置する配置工程、と（Ｂ）新たな半導体チップの第２主面に形成されたバンプと、前記仮基板上の半導体チップの第１主面に形成された電極パッドとを接着剤を介して対向させた仮配置体を複数得る仮配置工程、と（Ｃ）前記仮配置体における新たな半導体チップの前記バンプと、当該バンプと対向する前記電極パッドとの位置ズレを検査し、前記位置ズレが所定の範囲にない位置ズレ半導体チップを特定する検査工程、と（Ｄ）前記位置ズレ半導体チップがあれば、当該位置ズレ半導体チップを移動させて位置を修正する位置修正工程、と（Ｅ）前記仮配置体における各半導体チップを一括して、加熱、加圧して半導体チップ間のバンプと電極パッドとを電気的に接続するとともに、当該半導体チップ間の接着剤を硬化させる接続工程、とを備えたことを特徴とする半導体装置の製造方法を提供するものである。
この構成により、位置ズレをなくして半導体チップ同士を接続することができ、半導体装置製造における生産性を向上させることができる。
前記仮配置工程（Ｂ）、前記検査工程（Ｃ）、及び前記位置修正工程（Ｄ）を複数回繰り返すようにしてもよい。
この構成により、位置ズレのない半導体チップを積層した半導体装置を製造することができる。
前記接着剤は熱硬化性の非導電性接着フィルムであり、前記位置修正工程（Ｄ）においては、前記接着剤が軟化する温度に加熱して当該半導体チップを移動させるようにしてもよい。
この構成により、容易に位置ズレした半導体チップの位置を修正することができる。
前記バンプは少なくとも先端部分にはんだを有しており、当該バンプと対向する電極パッドとの間隙は、１μｍ〜５μｍの範囲内であるようにしてもよい。
この構成により、加熱、加圧後にバンプと電極パッド間に接着剤がトラップされることを防止することができる。
さらに、上記課題を解決するために本発明は、半導体チップの第２主面に形成されたバンプと、基板又は半導体チップ（以下、「基板等」という）の第１主面に形成された電極パッドとを電気的に接続する半導体装置の製造装置であって、半導体チップを吸着して基板等上に移動させるとともに加熱、加圧して、基板等の第１主面に仮配置する吸着ノズルと、前記半導体チップ及び前記基板等を撮像する撮像装置と、前記基板等の第１主面に接着剤を介して積層された前記半導体チップを加熱、加圧して前記バンプと前記電極パッドとを電気的に接続するとともに前記接着剤を硬化させる圧着ヘッドと、前記吸着ノズル、前記撮像装置、及び前記圧着ヘッドを制御する制御部と、を備え、前記制御部は、前記吸着ノズルを制御して、接着剤を介して前記バンプと前記電極パッドとを対向させて仮配置体を形成する仮配置処理部と、前記撮像装置が撮像した画像に基づいて、前記仮配置体における半導体チップと前記基板等との位置ズレを検査し、位置ズレ半導体チップを特定する検査処理部と、前記吸着ノズルを制御して、当該位置ズレ半導体チップを移動させて位置修正する位置修正処理部と、前記圧着ヘッドを制御して、前記バンプと前記電極パッドとを電気的に接続するとともに前記接着剤を硬化させる接続処理部と、を有したことを特徴とする半導体装置の製造装置を提供するものである。
この構成により、位置ズレをなくして半導体チップを基板等に接続することができ、半導体装置の装置製造における生産性を向上させることができる。
本発明の半導体装置の製造方法及び製造装置により、位置ズレをなくして半導体チップを基板や別の半導体チップに接続することができ、半導体装置製造における生産性を向上させることができる。
本発明の実施例１における半導体チップの仮配置工程を説明する図である。 本発明の実施例１における検査工程を説明する図である。 本発明の実施例１における位置修正工程を説明する図である。 本発明の実施例１における接続工程を説明する図である。 本発明の実施例１における半導体装置の製造装置を説明する図である。 本発明における接着剤の温度−粘度特性を説明する図である。 本発明の実施例２における半導体チップの仮配置工程を説明する図である。 本発明の実施例２における検査工程を説明する図である。 本発明の実施例２における位置修正工程を説明する図である。 本発明の実施例２における接続工程を説明する図である。 本発明の実施例２における半導体装置の製造装置を説明する図である。 ピラーバンプの構成を説明する図である。
本発明の実施例１について、図１〜図６、及び図１２を参照しながら説明する。図１は、本発明の実施例１における半導体チップの仮配置工程を説明する図である。図２は、本発明の実施例１における検査工程を説明する図である。図３は、本発明の実施例１における位置修正工程を説明する図である。図４は、本発明の実施例１における接続工程を説明する図である。図５は、本発明の実施例１における半導体装置の製造装置を説明する図である。図６は、本発明における接着剤の温度−粘度特性を説明する図である。図１２は、ピラーバンプの構成を説明する図である。
（基板）図１に示すように、基板１にはその上面（第１主面）に複数の電極パッド２と複数の位置決め用のマーク３が設けられている。基板１は、シリコンからなるウェハであり、後述する半導体チップ４を実装する領域ごとに一つの回路が形成されていて、基板１を半導体チップ４実装後にダイシングすることにより、半導体チップ４を搭載した半導体装置を形成することができる。電極パッド２は、基板１内の回路に接続することができる入出力端子として機能する。マーク３は、後述するように、基板１の位置を検出するための目印である。
なお、実施例１においては、基板１をシリコンからなるウェハとしたが、必ずしもこれに限定されるものではなく、半導体装置の都合により適宜選択できる。例えば、シリコン以外の材料からなるウェハでもよいし、ガラエポ基板やセラミック基板としてもよい。
（半導体チップ）半導体チップ４は、小片のシリコンからなる半導体チップであり、その第２主面には、基板１の電極パッド２に対向する位置に少なくとも先端がはんだからなるバンプ５が形成されている。実施例１においては、Ｓｎ−Ａｇからなるはんだが用いられている。なお、図１〜図４におけるバンプ５は丸く描いているが、好ましくは、銅ピラー５Ｐの先端にはんだ５Ｓが形成されているものであり、その構成を図１２に示す。また、第２主面にはバンプ５を内包するように、事前に熱硬化性の非導電性接着フィルム（ＮＣＦ）からなる接着剤７がラミネートされている。半導体チップ４の第２主面のバンプ５から反対面の第１主面まで図示しない貫通電極が設けられ、この貫通電極の第１主面側には電極パッド６が設けられており、これによって、第１主面の電極パッド６は、貫通電極を介して第２主面のバンプ５に電気的に接続されている。また、電極パッド６の位置とバンプ５の位置とはＺ方向に異なっているのみであって、Ｘ、Ｙの位置座標は同一である。
なお、実施例１においては、半導体チップ４をシリコンからなる半導体チップとしたが、必ずしもこれに限定されず、半導体装置の都合により適宜選択できる。例えば、シリコン以外の材料からなる半導体チップでもよい。
（半導体装置の製造装置）本発明の実施例１における半導体装置の製造装置３０について、図５を参照して説明する。半導体装置の製造装置３０は、制御部２０、撮像装置１１、モニタＴＶ１４、移動手段１５、吸着ノズル１６、及び圧着ヘッド１３を含んでいる。制御部２０は、検査処理部２１、仮配置処理部２２、位置修正処理部２３、及び接続処理部２４を備えている。移動手段１５は、吸着ノズル１６を有して、この吸着ノズル１６をＸ、Ｙ、Ｚ方向に移動可能に構成されている。吸着ノズル１６は、ヒータを内部に含んでおり、加熱することが可能である。また、圧着ヘッド１３もＸ，Ｙ、Ｚ方向に移動可能に構成されるともに、内部に設けられたヒータにより加熱することができる。
撮像装置１１は、ＣＭＯＳセンサで構成され、基板１のマーク３及び各仮配置体８における半導体チップ４の電極パッド６を撮像する。撮像された画像は、制御部２０における検査処理部２１に入力され、画像処理を実施することにより、基板１のマーク３の位置、及び各仮配置体８における半導体チップ４の電極パッド６の位置を計測し、各半導体チップ４の位置ズレ量を認識する。また、この位置ズレ量が予め定めた所定の範囲であるか否かを判断する。撮像装置１１が撮像した画像は、モニタＴＶ１４でモニタすることができる。
仮配置処理部２２は、後述する仮配置工程を制御する。すなわち、移動手段１５と吸着ノズル１６を制御して、半導体チップ４を容器等から取り出し、検査処理部２１が計測した基板１のマーク３の位置から算出した電極パッド２の位置に半導体チップ４のバンプ５を対向させるように位置合わせして図１のように仮配置する。
位置修正処理部２３は、後述する位置修正工程を制御する。そして、前述の仮配置処理部と同様に移動手段１５と吸着ノズル１６とを制御して、位置ズレ量が所定の範囲でない場合に、当該位置ズレ半導体チップを吸着ノズル１６で吸着保持しながら、位置ズレを解消するようにＸ、Ｙ方向に移動させる。このとき、吸着ノズル１６は加熱して後述するように、接着剤７が軟化する温度まで加熱することにより、容易に位置ズレ半導体チップを移動させることができる。
接続処理部２４は、後述する接続工程を制御する。すなわち、圧着ヘッド１３を駆動制御して、仮配置体８を加熱、加圧して、半導体チップ４のバンプ５と基板１の電極パッド２とを電気的に接続するとともに、接着剤７を硬化温度まで加熱して硬化させる。
実施例１における半導体装置の製造方法は、仮配置工程、検査工程、位置修正工程、接続工程の順に行われる。最初に、仮配置工程について説明する。
（仮配置工程）図１に示すように仮配置工程では、接着剤７を介して、半導体チップ４のバンプ５と基板１の電極パッド２とを対向させるように位置決めして仮配置する。接着剤７は、熱硬化性の非導電性接着フィルム（ＮＣＦ）であり、前述したように予め半導体チップ４の第２主面にバンプ５を内包するようにラミネートされている。仮配置工程では、半導体チップ４を加熱、加圧して基板１に仮配置されるが、基板１の電極パッド２には接触しないように間隙を有して仮配置される。半導体チップ４のバンプ５の先端から基板１の電極パッド２の表面までの間隙は、１〜５μｍが好ましく、より好ましくは１〜３μｍである。
この値は、実験的に求めた値であり、これより間隙を狭くしたりバンプ４と電極パッド２とを接触させたりすると、後述する接続工程で両者を接続したときに、バンプ５−電極パッド２間に接着剤７が残留する可能性があることがわかっている。これは、トラップと呼ばれる現象であって、はんだバンプの融点まで加温することによって、はんだが溶融して接着剤７を巻き込むためであると考えられる。また、この値より間隙を広くすると、接続工程で半導体チップ４を加圧したときに、半導体チップ４が滑って位置ズレが発生する可能性があり、品質に重大な問題となる。
接着剤７は、図６に示すように、その温度に応じて粘度が変動する。具
体的には、熱硬化性の非導電性接着フィルム（ＮＣＦ）である接着剤７は、その特性から定まる基準温度Ｔｓ未満の温度域においては硬化することなく、可逆的に温度上昇に伴って粘度が低くなる性質を示し、また、温度を低下させると粘度が高くなる性質を示す。一方、基準温度Ｔｓ以上の温度域においては硬化し、不可逆的に温度上昇に伴って粘度が高くなる性質を示す。つまり、一旦基準温度Ｔｓ以上に加熱すると温度が低下しても粘度が低下することはなく硬化状態となる。
そのため、仮配置工程においては、基準温度Ｔｓ未満の温度であり、接着剤７が軟化する温度に接着剤７を加熱して半導体チップ４を仮配置する。その後放置することにより、接着剤７の温度が下がって粘度が高くなり半導体チップ４が位置ズレすることを防止することができる。
仮配置工程では、複数の半導体チップ４を基板１上に接着剤７を介して仮配置する。具体的には、撮像装置１１で基板１のマーク３を撮像し、検査処理部２１でマーク３の位置を計測して、予め定められたマーク３と電極パッド２との位置関係から、電極パッド２のそれぞれの位置を認識する。次に、移動手段１５により吸着ノズル１６を移動させて容器等に収納されている半導体チップ４の第１主面を吸着する。その後、吸着ノズル１６を基板１の上方に移動させ、基板１の電極パッド２と吸着ノズル１６で吸着している半導体チップ４のバンプ５とを対向させた後、吸着ノズル１６を基板１の電極パッド２に近づけて加熱、加圧して基板１上に仮配置する。ここで、前述したように、半導体チップ４のバンプ５との間隙は前述した範囲内に止めておく。
なお、実施例１では、接着剤７として接着フィルムを用い、事前に半導体チップ４にラミネートするようにしたが、必ずしもこれに限定されず、工程の都合により適宜選択することができる。例えば、液状の接着剤を用いて、塗布ノズルから基板１上に塗布するようにしてもよい。
（検査工程）複数の仮配置体８を形成したら、次は、検査工程を実施する。図２を参照しながら、検査工程を説明する。検査工程では、基板１の電極パッド２と各仮配置体８における半導体チップ４の電極パッド６との位置ズレを検査し、位置ズレが所定の範囲にない仮配置体８における半導体チップ４を位置ズレ半導体チップとして特定する。具体的には、撮像装置１１で基板１のマーク３、及び各仮配置体８における半導体チップ４の電極パッド６を撮像し、撮像画像を検査処理部２１に入力する。検査処理部２１は、撮像画像から基板１のマーク３の位置、及び各仮配置体８における半導体チップ４の電極パッド６の位置を計測する。そして、計測した基板１のマーク３の位置から基板１の電極パッド２の位置を算出する。算出した基板１の電極パッド２の位置と、計測した各仮配置体８における半導体チップ４の電極パッド６の位置とから、各仮配置体８における半導体チップ４の位置ズレを算出する。そして算出した位置ズレが予め定めた所定の範囲であるか否かを判断し、所定の範囲にない半導体チップ４を位置ズレ半導体チップとして特定する。
なお、実施例１においては、撮像装置１１を用いて、基板１のマーク３と各仮配置体８における半導体チップ４の電極パッド６を撮像するように構成したが、必ずしもこれに限定されず、装置構成の都合により適宜選択することができる。例えば、撮像装置１１としてＸ線センサや赤外線センサを用いて、各仮配置体８を透過させて、基板１の電極パッド２と各仮配置体８における半導体チップ４のバンプ５の位置ズレを直接計測してもよい。
（位置修正工程）図３を参照しながら、位置修正工程を説明する。前述した検査工程で、位置ズレした半導体チップ４が発見されれば、図３に示すように、当該半導体チップ４の位置ズレを解消すべく、位置修正工程を実施してその位置を修正する。具体的には、吸着ノズル１６で位置ズレした半導体チップ４の第１主面を吸着保持したまま、位置ズレの逆向きにＸ、Ｙ方向へ移動させる。この位置修正工程では、接着剤７を基準温度Ｔｓ未満の温度であり軟化する温度に加熱して半導体チップ４を移動させる。そして、位置修正後、放置することにより、接着剤７の温度が下がって粘度が高くなり半導体チップ４が位置ズレすることを防止することができる。
（接続工程）図４を参照しながら、接続工程を説明する。接続工程では、基板１上の仮配置体８を順次、基準温度Ｔｓ以上の硬化温度に接着剤７を加熱し、また半導体チップ４を加圧して、バンプ５を基板１の電極パッド２に接触させて電気的に接続するとともに、接着剤７を硬化させる。具体的には、圧着ヘッド１３を各仮配置体８の上方まで移動させ、次に圧着ヘッド１３を仮配置体８に近づけ、圧着ヘッド１３を加熱しながら半導体チップ４を加圧することにより行うことができる。
この接続工程は、１０秒程度の時間を要するので、複数の仮配置体８を含む面積を有する圧着ヘッドを用いて、複数の半導体チップ４を同時に加熱、加圧するようにしてもよい。
このように、本発明の実施例１によれば、半導体チップと基板とを電気的に接続する半導体装置の製造方法であって、前記半導体チップの第２主面にはバンプが形成され、前記基板の第１主面には電極パッドが形成されており、（Ａ）接着剤を介して前記バンプと前記電極パッドとを対向させた仮配置体を複数得る仮配置工程、と（Ｂ）前記仮配置体における半導体チップの位置ズレを検査し、前記位置ズレが所定の範囲にない位置ズレ半導体チップを特定する検査工程、と（Ｃ）前記位置ズレ半導体チップがあれば、当該位置ズレ半導体チップを移動させて位置を修正する位置修正工程、と（Ｄ）前記仮配置体における半導体チップを加熱、加圧して、当該半導体チップの前記バンプと前記基板の前記電極パッドとを電気的に接続するとともに、前記接着剤を硬化させる接続工程、とを備えたことを特徴とする半導体装置の製造方法により、位置ズレをなくして半導体チップを基板に接続することができ、半導体装置製造における生産性を向上させることができる。
また、半導体チップの第２主面に形成されたバンプと、基板又は半導体チップ（以下、「基板等」という）の第１主面に形成された電極パッドとを電気的に接続する半導体装置の製造装置であって、半導体チップを吸着して基板等上に移動させるとともに加熱、加圧して、基板等の第１主面に仮配置する吸着ノズルと、前記半導体チップ及び前記基板等を撮像する撮像装置と、前記基板等の第１主面に接着剤を介して積層された前記半導体チップを加熱、加圧して前記バンプと前記電極パッドとを電気的に接続するとともに前記接着剤を硬化させる圧着ヘッドと、前記吸着ノズル、前記撮像装置、及び前記圧着ヘッドを制御する制御部と、を備え、前記制御部は、前記吸着ノズルを制御して、接着剤を介して前記バンプと前記電極パッドとを対向させて仮配置体を形成する仮配置処理部と、前記撮像装置が撮像した画像に基づいて、前記仮配置体における半導体チップと前記基板等との位置ズレを検査し、位置ズレ半導体チップを特定する検査処理部と、前記吸着ノズルを制御して、当該位置ズレ半導体チップを移動させて位置修正する位置修正処理部と、前記圧着ヘッドを制御して、前記バンプと前記電極パッドとを電気的に接続するとともに前記接着剤を硬化させる接続処理部と、を有したことを特徴とする半導体装置の製造装置により、位置ズレをなくして半導体チップを基板に接続することができ、半導体装置製造における生産性を向上させることができる。
本発明の実施例２について、図７〜図１２を参照しながら説明する。図７は、本発明の実施例２における半導体チップの仮配置工程を説明する図である。図８は、本発明の実施例２における検査工程を説明する図である。図９は、本発明の実施例２における位置修正工程を説明する図である。図１０は、本発明の実施例２における接続工程を説明する図である。図１１は、本発明の実施例２における半導体装置の製造装置を説明する図である。図１２は、ピラーバンプの構成を説明する図である。
実施例２は、半導体チップの接続対象が基板ではなく、半導体チップである点が実施例１に対して異なっている。すなわち、半導体チップ同士を積層した半導体装置の製造について、生産性を向上させるものである。
（ベースとなる半導体チップの準備）図７に示すように、複数の半導体チップ１５４をその第２主面を下にして、仮基板の上に配置しておく。仮基板は、後工程で半導体チップ１５４が分離しやすい表面状態のものであればよく、適宜、工程の都合により選択できる。例えば、ガラエポ基板を用いてもよいし、板材やステージの上に離型紙を貼りつけたものでもよいし、吸着機能のあるステージを用いてもよい。半導体チップ１５４は、小片のシリコンからなる半導体チップであり、その第２主面には、基板１の電極パッド２に対向する位置に少なくとも先端がはんだからなるバンプ１５５が形成されている。実施例２においては、Ｓｎ−Ａｇからなるはんだが用いられている。なお、実施例１と同様に、図７〜図１０におけるバンプ１５５を丸く描いているが、バンプ１５５として銅ピラー５Ｐの先端にはんだ５Ｓが形成されているものを用いることが好ましい（図１２参照）。半導体チップ１５４の第２主面のバンプ１５５から反対面の第１主面まで図示しない貫通電極が設けられ、この貫通電極の第１主面側には電極パッド１５６が設けられており、これによって、第１主面の電極パッド１５６は、貫通電極を介して第２主面のバンプ１５５に電気的に接続されている。また、電極パッド６の位置とバンプ５の位置とはＺ方向に異なっているのみであって、Ｘ、Ｙの位置座標は同一である。
（半導体装置の製造装置）本発明の実施例２における半導体装置の製造装置１３０について、図１１を参照して説明する。半導体装置の製造装置１３０は、制御部１２０、Ｘ線センサからなる撮像装置１１１、Ｘ線源１１２、モニタＴＶ１１４、移動手段１１５、吸着ノズル１１６、及び圧着ヘッド１１３を含んでいる。制御部１２０は、検査処理部１２１、仮配置処理部１２２、位置修正処理部１２３、及び接続処理部１２４を備えている。移動手段１１５は、吸着ノズル１１６を有して、この吸着ノズル１１６をＸ、Ｙ、Ｚ方向に移動可能に構成されている。吸着ノズルは内部にヒータを含んでいて加熱することが可能となっている。また、圧着ヘッド１１３もＸ，Ｙ、Ｚ方向に移動可能に構成されているとともに、ヒータにより加熱することができる。
Ｘ線源１１２で発生させたＸ線を積層された半導体チップに入射させ、透過したＸ線をＸ線センサで撮像して、バンプと電極パッドとの透視画像を得る。撮像された透視画像は、制御部１２０における検査処理部１２１に入力され、画像処理を実施することにより、半導体チップ１５４の電極パッド１５６の位置、及び半導体チップ１０４のバンプ１０５の位置（図７、図８参照）を計測し、半導体チップ１５４と半導体チップ１０４との位置ズレを認識する。また、この位置ズレが予め定めた所定の範囲であるか否かを判断する。また、撮像装置１１１が撮像した透視画像は、モニタＴＶ１１４でモニタすることができる。
仮配置処理部１２２は、後述する仮配置工程を制御する。すなわち、移動手段１１５と吸着ノズル１１６を制御して、半導体チップ１０４を容器等から取り出し、検査処理部１２１が計測した半導体チップ１５４の電極パッド１５６の位置に半導体チップ１０４のバンプ１０５を対向させるように位置合わせして図７のように仮配置する。
位置修正処理部１２３は、後述する位置修正工程を制御し、位置ズレが所定の範囲でない場合に、当該位置ズレ半導体チップを吸着ノズル１１６で吸着保持しながら、位置ズレを解消するようにＸ、Ｙ方向に移動させる。なお、多段積層の場合でも、上側（吸着ノズル１１６側）から熱を供給することで最上段の接着剤７のみ流動性を高めることができるため、位置ズレ補正が可能となる。
接続処理部１２４は、後述する接続工程を制御する。すなわち、圧着ヘッド１１３を駆動制御して、仮装着体１０８を加圧して半導体チップ１０４のバンプ１０５と半導体チップ１５４の電極パッド１５６とを電気的に接続するとともに、接着剤１０７を硬化温度に加熱して硬化させる。
実施例２における半導体装置の製造方法は、仮配置工程、検査工程、位置修正工程、接続工程の順に行われる。
（仮配置工程）最初に、仮配置工程について説明する。図７に示すように仮配置工程では、接着剤１０７を介して、半導体チップ１０４のバンプ１０５と半導体チップ１５４の電極パッド１５６とを対向させるように位置決めして仮配置する。半導体チップ１０４も半導体チップ１５４と同様の構成であり、第２主面から反対面の第１主面まで図示しない貫通電極が設けられ、この貫通電極の第１主面側には電極パッド１０６が設けられており、これによって、第１主面の電極パッド１０６は、貫通電極を介して第２主面のバンプ１０５に電気的に接続されている。また、電極パッド１０６の位置とバンプ１０５の位置とはＺ方向に異なっているのみであって、Ｘ、Ｙの位置座標は同一である。また、図７〜図１０におけるバンプ１０５を丸く描いているが、本発明が対象とする高集積な半導体装置においてはバンプ５として銅ピラー５Ｐの先端にはんだ５Ｓが形成されているものを用いることが好ましい（図１２参照）。接着剤１０７は、熱硬化性の非導電性接着フィルム（ＮＣＦ）であり、予め半導体チップ１０４の第２主面にバンプ１０５を内包するようにラミネートされている。仮配置工程では、半導体チップ１０４を加熱、加圧して半導体チップ１５４に仮配置されるが、半導体チップ１５４の電極パッド１５６には接触しないように間隙を有して仮配置される。実施例１と同様に、半導体チップ１０４のバンプ１０５の先端から半導体チップ１５４の電極パッド１５６の表面までの間隙は１〜５μｍが好ましく、より好ましくは１〜３μｍである。
この値は、実験的に求めた値であり、これより間隙を狭くしたりバンプ１０４と電極パッド１５６とを接触させたりすると、後述する接続工程で両者を接続したときに、バンプ１０５−電極パッド１５６間に接着剤１０７が残留する可能性があることがわかっている（トラップ現象）。また、この値より間隙を広くすると、接続工程で半導体チップ１０４を加圧したときに、半導体チップ１０４が滑って位置ズレが発生する可能性があり、品質に重大な問題となる。
接着剤１０７は、図６に示すように、その温度に応じて粘度が変動する。具体的には、熱硬化性の非導電性接着フィルム（ＮＣＦ）である接着剤１０７は、その特性から定まる基準温度Ｔｓ未満の温度域においては硬化することなく、可逆的に温度上昇に伴って粘度が低くなる性質を示し、また、温度を低下させると粘度が高くなる性質を示す。一方、基準温度Ｔｓ以上の温度域においては硬化し、不可逆的に温度上昇に伴って粘度が高くなる性質を示す。つまり、基準温度Ｔｓ以上に一旦加熱すると温度が低下しても粘度が低下することはなく硬化状態となる。
そのため、仮配置工程においては、接着剤１０７を基準温度Ｔｓ未満の温度であり軟化する温度に加熱して半導体チップ１０４を仮配置する。その後放置することにより、接着剤１０７の温度が下がって粘度が高くなり半導体チップ１０４が位置ズレすることを防止することができる。
仮配置工程では、複数の半導体チップ１０４を半導体チップ１５４上に接着剤１０７を介して仮配置して複数の仮配置体１０８を形成する。具体的には、移動手段１１５により吸着ノズル１１６を移動させて容器等に収納されている半導体チップ１０４の第１主面を吸着する。その後、吸着ノズル１１６を半導体チップ１５４の上方に移動させ、半導体チップ１５４の電極パッド１５６と吸着ノズル１１６で吸着している半導体チップ１０４のバンプ１０５とを対向させた後、吸着ノズル１１６を半導体チップ１５４の電極パッド１５６に近づけて加熱、加圧して半導体チップ１５４上に仮配置する。ここで、前述したように、半導体チップ１０４のバンプ１０５との間隙は前述した範囲内に止めておく。また、半導体チップ１０４を積層する前の半導体チップ１５４の電極パッド１５６の位置を予めＣＣＤカメラ等の撮像装置で撮像して位置を計測して記憶しておくと正確に積層することができる。
（検査工程）複数の仮配置体１０８を形成したら、次は、検査工程を実施する。図８を参照しながら、検査工程を説明する。検査工程では、半導体チップ１５４の電極パッド１５６と半導体チップ１０４の電極パッド１０６との位置ズレを検査し、位置ズレが所定の範囲にない仮配置体１０８における半導体チップ１０４を位置ズレ半導体チップとして特定する。具体的には、撮像装置１１１がＸ線源１１２からのＸ線を撮像することにより、半導体チップ１０４のバンプ１０５と半導体チップ１５４の電極パッド１５６との透視画像を撮像する。撮像画像は、検査処理部１２１に入力される。検査処理部１２１は、撮像画像から半導体チップ１５４の電極パッド１５６の位置と、半導体チップ１０４のバンプ１０５の位置とから、各配置体１０８における半導体チップ１０４の位置ズレを算出する。そして算出した位置ズレが予め定めた所定の範囲であるか否かを判断し、所定の範囲にない半導体チップ１０４を位置ズレ半導体チップとして特定する。
なお、実施例２においては、撮像装置１１１とＸ線源１１２とを用いて、半導体チップ１５４の電極パッド１５６と半導体チップ１０４のバンプ５の透視画像を撮像するように構成したが、必ずしもこれに限定されず、装置構成の都合により適宜選択することができる。例えば、撮像装置として赤外線センサを用いて、赤外線源からの赤外線が仮配置体１０８を透過させて、半導体チップ１５４の電極パッド１５６と半導体チップ１０４のバンプ１０５の透視画像を撮像するようにしてもよいし、ＣＣＤカメラやＣＭＯＳセンサ等を用いて、半導体チップ１０４を積層する前の半導体チップ１５４の電極１５６の位置を計測、記憶しておいて、半導体チップ１０４を積層した後、当該半導体チップ１０４の電極パッド１０６をＣＣＤカメラやＣＭＯＳセンサ等で撮像し、両者の位置ズレを検査するようにしてもよい。
（位置修正工程）図９を参照しながら、位置修正工程を説明する。前述した検査工程で、位置ズレした半導体チップ１０４が発見されれば、図９に示すように、当該半導体チップ１０４の位置ズレを解消すべく、位置修正工程を実施してその位置を修正する。具体的には、吸着ノズル１１６で位置ズレした半導体チップ１０４の第１主面を吸着保持したまま、位置ズレの逆向きにＸ、Ｙ方向へ移動させる。この位置修正工程では、接着剤１０７を基準温度Ｔｓ未満の温度であり軟化する温度に加熱して半導体チップ１０４を移動させる。なお、上述したように、多段積層の場合でも、上側（吸着ノズル１１６側）から熱を供給することで最上段の接着剤７のみ軟化する温度に加熱ことができるため、位置ズレ補正が可能となる。そして、位置修正後、放置することにより、接着剤１０７の温度が下がって粘度が高くなり半導体チップ１０４が位置ズレすることを防止することができる。
（接続工程）図１０を参照しながら、接続工程を説明する。接続工程では、仮基板上の仮配置体１０８における半導体チップ１０４を加圧してバンプ１０５を半導体チップ１５４の電極パッド１５６に接触させて電気的に接続するとともに、接着剤１０７を基準温度Ｔｓ以上に加熱して接着剤１０７を硬
化させる。具体的には、圧着ヘッド１１３を各仮配置体１０８の上方まで移動させ、次に圧着ヘッド１１３を仮配置体１０８に近づけ、半導体チップ１０４を加熱、加圧することにより行うことができる。
この接続工程は、１０秒程度の時間を要するので、複数の仮配置体１０８を含む面積を有する圧着ヘッドを用いて、複数の半導体チップ１０４を同時に加熱、加圧するようにしてもよい。
仮配置工程、検査工程、及び位置修正工程を複数回繰り返すことにより、半導体チップ１０４を多段に積層した仮配置体１０８を製造することができる。この場合の接続工程では、圧着ヘッド１１３で一括して全てのバンプと電極パッドとを電気的に接続するとともに全ての接着剤１０７を硬化させる。これにより、位置ズレのない半導体チップ１０４を多段に積層した仮配置体１０８を製造することができる。
このように、本発明の実施例２によれば、半導体チップを積層した半導体装置を得る半導体装置の製造方法であって、各半導体チップの第１主面には電極パッドが形成され第２主面にはバンプが形成されており、（Ａ）半導体チップの第１主面を上にして当該半導体チップを仮基板上に複数配置する配置工程、と（Ｂ）新たな半導体チップの第２主面に形成されたバンプと、前記仮基板上の半導体チップの第１主面に形成された電極パッドとを接着剤を介して対向させた仮配置体を複数得る仮配置工程、と（Ｃ）前記仮配置体における新たな半導体チップの前記バンプと、当該バンプと対向する前記電極パッドとの位置ズレを検査し、前記位置ズレが所定の範囲にない位置ズレ半導体チップを特定する検査工程、と（Ｄ）前記位置ズレ半導体チップがあれば、当該位置ズレ半導体チップを移動させて位置を修正する位置修正工程、と（Ｅ）前記仮配置体における各半導体チップを一括して、加熱、加圧して半導体チップ間のバンプと電極パッドとを電気的に接続するとともに、半導体チップ間の接着剤を硬化させる接続工程、とを備えたことを特徴とする半導体装置の製造方法により、位置ズレをなくして半導体チップを基板に接続することができ、半導体装置製造における生産性を向上させることができる。
本発明における半導体装置の製造方法及び製造装置は、基板又は半導体チップに半導体チップを積層する分野に広く用いることができる。
１：基板 ２：電極パッド ３：マーク ４：半導体チップ ５：バンプ ６：電極パッド ７：接着剤 ８：仮配置体１１：撮像装置 １３：圧着ヘッド １４：モニタＴＶ１５：移動手段 １６：吸着ノズル２０：制御部 ２１：検査処理部 ２２：仮配置処理部 ２３：位置修正処理部２４：接続処理部 ３０：半導体装置の製造装置１０４：半導体チップ １０５：バンプ １０６：電極パッド １０７：接着剤 １０８：仮配置体１１１：Ｘ線センサ １１２：Ｘ線源 １１３：圧着ヘッド １１４：モニタＴＶ１１５：移動手段 １１６：吸着ノズル１２０：制御部 １２１：検査処理部 １２２：仮配置処理部 １２３：位置修正処理部 １２４：接続処理部 １３０：半導体装置の製造装置１５４：半導体チップ １５５：バンプ １５６：電極パッド

Claims (6)

  1. 半導体チップと、基板とを電気的に接続する半導体装置の製造方法であって、
    前記半導体チップの第２主面にはバンプが形成され、前記基板の第１主面には電極パッドが形成されており、
    （Ａ）接着剤を介して前記バンプと前記電極パッドとを対向させた仮配置体を複数得る仮配置工程、と
    （Ｂ）前記仮配置体における半導体チップの位置ズレを検査し、前記位置ズレが所定の範囲にない位置ズレ半導体チップを特定する検査工程、と
    （Ｃ）前記位置ズレ半導体チップがあれば、当該位置ズレ半導体チップを移動させて位置を修正する位置修正工程、と
    （Ｄ）前記仮配置体における半導体チップを加熱、加圧して、当該半導体チップの前記バンプと前記基板の前記電極パッドとを電気的に接続するとともに、前記接着剤を硬化させる接続工程、と
    を備えたことを特徴とする半導体装置の製造方法。
  2. 半導体チップを積層した半導体装置を得る半導体装置の製造方法であって、
    各半導体チップの第１主面には電極パッドが形成され、第２主面にはバンプが形成されており、
    （Ａ）半導体チップの第１主面を上にして当該半導体チップを仮基板上に複数配置する配置工程、と
    （Ｂ）新たな半導体チップの第２主面に形成されたバンプと、前記仮基板上の半導体チップの第１主面に形成された電極パッドとを接着剤を介して対向させた仮配置体を複数得る仮配置工程、と
    （Ｃ）前記仮配置体における新たな半導体チップの前記バンプと、当該バンプと対向する前記電極パッドとの位置ズレを検査し、前記位置ズレが所定の範囲にない位置ズレ半導体チップを特定する検査工程、と
    （Ｄ）前記位置ズレ半導体チップがあれば、当該位置ズレ半導体チップを移動させて位置を修正する位置修正工程、と
    （Ｅ）前記仮配置体における各半導体チップを一括して、加熱、加圧して半導体チップ間のバンプと電極パッドとを電気的に接続するとともに、半導体チップ間の接着剤を硬化させる接続工程、と
    を備えたことを特徴とする半導体装置の製造方法。
  3. 前記仮配置工程（Ｂ）、前記検査工程（Ｃ）、前記位置修正工程（Ｄ）を複数回繰り返すことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記接着剤は熱硬化性の非導電性接着フィルム（ＮＣＦ）であり、前記位置修正工程（Ｄ）においては、前記接着剤が軟化する温度に加熱して当該位置ズレ半導体チップを移動させることを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
  5. 前記バンプは少なくとも先端部分にはんだを有しており、当該バンプと対向する電極パッドとの間隙は、１μｍ〜５μｍの範囲内であることを特徴とする請求項１〜４に記載の半導体装置の製造方法。
  6. 半導体チップの第２主面に形成されたバンプと、基板又は半導体チップ（以下、「基板等」という）の第１主面に形成された電極パッドとを電気的に接続する半導体装置の製造装置であって、
    半導体チップを吸着して基板等上に移動させるとともに加熱、加圧して、基板等の第１主面に仮配置する吸着ノズルと、
    前記半導体チップ及び前記基板等を撮像する撮像装置と、
    前記基板等の第１主面に接着剤を介して積層された前記半導体チップを加熱、加圧して前記バンプと前記電極パッドとを電気的に接続するとともに前記接着剤を硬化させる圧着ヘッドと、
    前記吸着ノズル、前記撮像装置、及び前記圧着ヘッドを制御する制御部と、を備え、
    前記制御部は、
    前記吸着ノズルを制御して、接着剤を介して前記バンプと前記電極パッドとを対向させて仮配置体を形成する仮配置処理部と、
    前記撮像装置が撮像した画像に基づいて、前記仮配置体における半導体チップと前記基板等との位置ズレを検査し、位置ズレ半導体チップを特定する検査処理部と、
    前記吸着ノズルを制御して、当該位置ズレ半導体チップを移動させて位置修正する位置修正処理部と、
    前記圧着ヘッドを制御して、前記バンプと前記電極パッドとを電気的に接続するとともに前記接着剤を硬化させる接続処理部と、を有したことを特徴とする半導体装置の製造装置。

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019073304A1 (en) * 2017-10-13 2019-04-18 Denselight Semiconductors Pte. Ltd. METHOD FOR ATTACHING SEMICONDUCTOR CHIP TO WAFER LEVEL

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102252732B1 (ko) * 2019-06-11 2021-05-18 세메스 주식회사 다이 본딩 방법 및 다이 본딩 장치
JP7402188B2 (ja) * 2021-01-05 2023-12-20 プライムプラネットエナジー＆ソリューションズ株式会社 積層型電極体の製造方法および製造装置
CN112951972B (zh) * 2021-02-02 2022-08-16 东莞市中麒光电技术有限公司 一种cob模块修复方法
CN113013307A (zh) * 2021-03-01 2021-06-22 东莞市中麒光电技术有限公司 一种显示模块故障芯片修复方法
CN113394241B (zh) * 2021-06-10 2022-10-14 东莞市中麒光电技术有限公司 一种精准稳定的芯片巨量转移方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330393A (ja) * 1995-03-24 1996-12-13 Matsushita Electric Ind Co Ltd フラットパネルディスプレイへのｉｃ部品の接合方法
US20090321948A1 (en) * 2008-06-27 2009-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
JP2011199138A (ja) * 2010-03-23 2011-10-06 Fujikura Ltd 電子部品相互の接続方法及び接続構造
JP2012222038A (ja) * 2011-04-05 2012-11-12 Elpida Memory Inc 半導体装置の製造方法
WO2013133015A1 (ja) * 2012-03-07 2013-09-12 東レ株式会社 半導体装置の製造方法および半導体装置の製造装置
JP2015095499A (ja) * 2013-11-11 2015-05-18 東レ株式会社 半導体装置の製造方法
JP2016009850A (ja) * 2014-06-26 2016-01-18 東レエンジニアリング株式会社 実装装置および実装方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3147116B2 (ja) * 1999-07-16 2001-03-19 松下電器産業株式会社 電子部品の半田付け方法及び電子部品の仮止め用ボンド
JP2007220837A (ja) * 2006-02-16 2007-08-30 Juki Corp 電子部品実装方法及び装置
JP2009239256A (ja) * 2008-03-03 2009-10-15 Panasonic Corp 半導体装置及びその製造方法
JP2010232234A (ja) 2009-03-26 2010-10-14 Toray Eng Co Ltd 実装装置および実装方法
JP5104844B2 (ja) * 2009-11-12 2012-12-19 富士通株式会社 電子部品の実装方法
JP2011199184A (ja) * 2010-03-23 2011-10-06 Fujifilm Corp 基板実装装置及び基板実装方法
JP5772050B2 (ja) * 2011-02-22 2015-09-02 富士通株式会社 半導体装置及びその製造方法、電源装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08330393A (ja) * 1995-03-24 1996-12-13 Matsushita Electric Ind Co Ltd フラットパネルディスプレイへのｉｃ部品の接合方法
US20090321948A1 (en) * 2008-06-27 2009-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
JP2011199138A (ja) * 2010-03-23 2011-10-06 Fujikura Ltd 電子部品相互の接続方法及び接続構造
JP2012222038A (ja) * 2011-04-05 2012-11-12 Elpida Memory Inc 半導体装置の製造方法
WO2013133015A1 (ja) * 2012-03-07 2013-09-12 東レ株式会社 半導体装置の製造方法および半導体装置の製造装置
JP2015095499A (ja) * 2013-11-11 2015-05-18 東レ株式会社 半導体装置の製造方法
JP2016009850A (ja) * 2014-06-26 2016-01-18 東レエンジニアリング株式会社 実装装置および実装方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019073304A1 (en) * 2017-10-13 2019-04-18 Denselight Semiconductors Pte. Ltd. METHOD FOR ATTACHING SEMICONDUCTOR CHIP TO WAFER LEVEL

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