JP2017069825A - 発振回路 - Google Patents
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Abstract
【課題】Ｖ/Ｉ変換回路に何らかの異常が生じても周波数の最大値、最小値を制限することが出来る発振回路を提供する。
【解決手段】入力電流に基づいて発振する電流制御発振器１０４と、入力電流を第１の定電流Ｉｍａｘと第２の定電流Ｉｍｉｎのそれぞれと比較し、入力電流が第１の定電流に達すると、入力電流の経路上に備えられたトランジスタ１２１により入力電流の最大電流値を制限し、入力電流が第２の定電流まで低下すると、入力電流の経路と並列に備えられたトランジスタ１２２により、入力電流の経路に電流を加えて入力電流の最小電流を制限する電流制限回路１０６を備える。
【選択図】図１
【解決手段】入力電流に基づいて発振する電流制御発振器１０４と、入力電流を第１の定電流Ｉｍａｘと第２の定電流Ｉｍｉｎのそれぞれと比較し、入力電流が第１の定電流に達すると、入力電流の経路上に備えられたトランジスタ１２１により入力電流の最大電流値を制限し、入力電流が第２の定電流まで低下すると、入力電流の経路と並列に備えられたトランジスタ１２２により、入力電流の経路に電流を加えて入力電流の最小電流を制限する電流制限回路１０６を備える。
【選択図】図１
Description
本発明は、発振回路に関し、より詳しくは、電流で発振周波数が制御される発振回路の異常な制御電流に対応する技術に関する。
図４に、従来の発振回路４００の回路図を示す。
従来の発振回路４００は、電源端子１０１と、接地端子１０２と、Ｖ／Ｉ変換回路１０３と、ＰＭＯＳトランジスタ１１５及び１１８と、電流制御発振器１０４とを備えている。
Ｖ／Ｉ変換回路１０３は、第１の基準電圧源１１１と、誤差増幅回路１１２と、ＮＭＯＳトランジスタ１１４と、抵抗１１３とを備えている。
従来の発振回路４００は、電源端子１０１と、接地端子１０２と、Ｖ／Ｉ変換回路１０３と、ＰＭＯＳトランジスタ１１５及び１１８と、電流制御発振器１０４とを備えている。
Ｖ／Ｉ変換回路１０３は、第１の基準電圧源１１１と、誤差増幅回路１１２と、ＮＭＯＳトランジスタ１１４と、抵抗１１３とを備えている。
図５に、電流制御発振器１０４の回路図を示す。
電流制御発振器１０４は、コンデンサ１４１と、第２の基準電圧源１４３と、比較器１４２と、ＮＭＯＳトランジスタ１４４とを備えている。
電流制御発振器１０４は、コンデンサ１４１と、第２の基準電圧源１４３と、比較器１４２と、ＮＭＯＳトランジスタ１４４とを備えている。
図４及び５を参照して、従来の発振回路４００の接続について説明する。誤差増幅器１１２は、非反転入力端子が第１の基準電圧源１１１の一端に接続される。第１の基準電圧源１１１は、他端が接地端子１０２に接続される。ＮＭＯＳトランジスタ１１４は、ゲートが誤差増幅器１１２の出力に接続され、ソースが誤差増幅器１１２の反転入力端子と抵抗１１３の一端に接続される。抵抗１１３は、他端が接地端子１０２に接続される。ＰＭＯＳトランジスタ１１５は、ソースが電源端子１０１に接続され、ゲートとドレインがＮＭＯＳトランジスタ１１４のドレインに接続される。ＰＭＯＳトランジスタ１１８は、ソースが電源端子１０１に接続され、ゲートがＰＭＯＳトランジスタ１１５のゲートに接続され、ドレインが電流制御発振器１０４内部のコンデンサ１４１の一端とＮＭＯＳトランジスタ１４４のドレインと比較器１４２の非反転入力端子に接続される。比較器１４２の反転入力端子は、第２の基準電圧源１４３の一端に接続される。第２の基準電圧１４３は、他端が接地端子１０２に接続される。ＮＭＯＳトランジスタ１４４は、ゲートが比較器１４２の出力に接続され、ソースが接地端子１０２に接続される。コンデンサ１４１は、他端が接地端子１０２に接続される。
従来の発振回路４００の動作について説明する。
Ｖ／Ｉ変換回路１０３は、誤差増幅器１１２を含む負帰還ループによって、第１の基準電圧源１１１の電圧ＶＲＥＦとＮＭＯＳトランジスタ１１４のソース電圧が等しくなるように動作する。結果として、抵抗１１３に電圧ＶＲＥＦに等しい電圧が印加され、ＮＭＯＳトランジスタ１１４のドレイン電流Ｉ１は定電流となる。ＰＭＯＳトランジスタ１１５と１１８とは、カレントミラーを構成し、電流Ｉ１に比例した電流Ｉ２を電流制御発振器１０４に供給する。
Ｖ／Ｉ変換回路１０３は、誤差増幅器１１２を含む負帰還ループによって、第１の基準電圧源１１１の電圧ＶＲＥＦとＮＭＯＳトランジスタ１１４のソース電圧が等しくなるように動作する。結果として、抵抗１１３に電圧ＶＲＥＦに等しい電圧が印加され、ＮＭＯＳトランジスタ１１４のドレイン電流Ｉ１は定電流となる。ＰＭＯＳトランジスタ１１５と１１８とは、カレントミラーを構成し、電流Ｉ１に比例した電流Ｉ２を電流制御発振器１０４に供給する。
図６に、電流制御発振器１０４の動作を説明するための波形図を示す。電流制御発振器１０４は、電流Ｉ２をコンデンサ１４１の充電電流とし、コンデンサ１４１の一端にスロープ状の電圧ＶＲＡＭＰを生成する。電圧ＶＲＡＭＰが第２の基準電圧源１４３の電圧ＶＰＫに達すると、比較器１４２の出力ＣＭＰＯＵＴがＨｉｇｈとなり、ＮＭＯＳトランジスタ１４４がオンしてコンデンサ１４１の電荷が放電される。比較器１４２には検出遅延が存在するため、ある遅延時間を持って出力ＣＭＰＯＵＴがＬｏｗとなり、ＮＭＯＳトランジスタ１４４がオフして再びコンデンサ１４１が充電される。上記動作の繰り返しによって、電圧ＶＲＡＭＰは、所定振幅、及び所定周波数を持つ鋸波となり、発振動作が継続する。
このような従来の発振回路において、発振周波数の上限値及び下限値を所望の値に制御することができるように誤差増幅回路１１２を構成することが特許文献１に示されている。
しかしながら、特許文献１に示された発振回路では、基準電圧源１１１の電圧ＶＲＥＦを変化させることにより、ＮＭＯＳトランジスタ１１４に流れる電流を変化させて発振周波数の上限値及び下限値を制御する構成であることから、Ｖ／Ｉ変換回路１０３自体に何らかの異常が生じた場合、ＮＭＯＳトランジスタ１１４の電流が制御不能となり、所望の範囲外の周波数が出力されてしまうことがあった。
例えば、抵抗１１３がショート故障した場合、ＮＭＯＳトランジスタ１１４に過大な電流が流れ、周波数が所望の範囲を超えてしまう。また、一方で抵抗１１３がオープン故障した場合は、ＮＭＯＳトランジスタ１１４の電流が０Ａとなり発振動作を停止してしまう。
本発明は、以上のような課題を解決するために考案されたものであり、Ｖ／Ｉ変換回路１０３に何らかの異常が生じても周波数の最大値、最小値を制限することが出来る発振回路を提供するものである。
従来の課題を解決するために、本発明の発振回路は、電源端子と電流入力端子の間の第１の電流経路に流れる第１の電流に基づいて第２の電流を生成する電流源回路と、前記第２の電流に基づいて発振する電流制御発振器とを備え、前記電流源回路は、前記第１の電流経路に設けられ、ゲートとドレインが接続された第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタとカレントミラーを構成し、前記第２の電流を流す第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタとカレントミラーを構成する第３のＰＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタのドレインに接続された定電流源と、前記第３のＰＭＯＳトランジスタのドレインの電圧によりゲートを制御され、前記第１の電流の電流値を制限する第４のＰＭＯＳトランジスタとを有することを特徴とする。
本発明の発振回路によれば、電流入力端子に入力される入力電流が大きくなりすぎた場合、または流れなくなった場合でも、定電流源の電流値と第１の電流との大小関係に応じて、第４のＰＭＯＳトランジスタにより第１の電流の最大値または最小値を制限することが可能となる。
図１は、本発明の第１の実施形態の発振回路１００の回路図である。
本実施形態の発振回路１００は、Ｖ／Ｉ変換回路１０３と、電流制御発振器１０４と、電流源回路１０５とを備えて構成されている。
本実施形態の発振回路１００は、Ｖ／Ｉ変換回路１０３と、電流制御発振器１０４と、電流源回路１０５とを備えて構成されている。
Ｖ／Ｉ変換回路１０３及び電流制御発振器１０４の回路構成は、図４に示す従来の発振回路４００におけるＶ／Ｉ変換回路１０３及び図５に示す電流制御発振器１０４と同様であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
なお、Ｖ／Ｉ変換回路１０３のＮＭＯＳトランジスタ１１４に流れる電流については、電流源回路１０５の電流入力端子Ｔｉｎに入力される電流として、図１においては入力電流Ｉｉｎとしている。
電流源回路１０５は、従来の発振回路４００におけるＰＭＯＳトランジスタ１１５と１１８とで構成されたカレントミラーに、ＰＭＯＳトランジスタ１１５に流れる電流Ｉ１の最大電流値と最小電流値を制限する電流制限回路１０６が追加された構成となっている。
電流制限回路１０６は、ＰＭＯＳトランジスタ１１６、１１７、１２１、及び１２２と、定電流源１１９及び１２０とを備えている。定電流源１１９及び１２０の電流値は、それぞれＩｍａｘ及びＩｍｉｎである。
電流源回路１０５の接続について説明する。
ＰＭＯＳトランジスタ１１５は、ソースが電源端子１０１に接続され、ゲートとドレインが接続されている。ＰＭＯＳトランジスタ１１６は、ソースが電源端子１０１に接続され、ドレインが電流源１１９の一端とＰＭＯＳトランジスタ１２１のゲートに接続されている。ＰＭＯＳトランジスタ１１７は、ソースが電源端子１０１に接続され、ドレインが電流源１２０の一端とＰＭＯＳトランジスタ１２２のゲートに接続されている。ＰＭＯＳトランジスタ１１８は、ソースが電源端子１０１に接続され、ドレインが電流制御発振器１０４に接続されている。
ＰＭＯＳトランジスタ１１５は、ソースが電源端子１０１に接続され、ゲートとドレインが接続されている。ＰＭＯＳトランジスタ１１６は、ソースが電源端子１０１に接続され、ドレインが電流源１１９の一端とＰＭＯＳトランジスタ１２１のゲートに接続されている。ＰＭＯＳトランジスタ１１７は、ソースが電源端子１０１に接続され、ドレインが電流源１２０の一端とＰＭＯＳトランジスタ１２２のゲートに接続されている。ＰＭＯＳトランジスタ１１８は、ソースが電源端子１０１に接続され、ドレインが電流制御発振器１０４に接続されている。
ＰＭＯＳトランジスタ１１５、１１６、１１７、及び１１８は、ゲートが共通接続されており、ＰＭＯＳトランジスタ１１５と１１６、ＰＭＯＳトランジスタ１１５と１１７、及びＰＭＯＳトランジスタ１１５と１１８は、それぞれカレントミラーを構成している。ここでは、以降の説明を簡単にするために、各カレントミラーのミラー比を１：１とする。
ＰＭＯＳトランジスタ１２１は、ソースがＰＭＯＳトランジスタ１１５のドレインに接続されている。ＰＭＯＳトランジスタ１２２は、ソースがＮＭＯＳトランジスタ１１４のドレインとＰＭＯＳトランジスタ１２１のドレインに接続され、ドレインが接地端子１０２に接続されている。電流源１１９は、他端が接地端子１０２に接続されている。電流源１２０は、他端が接地端子１０２に接続されている。
次に、本実施形態の発振回路１００の動作を説明する。
図２は、本実施形態の発振回路の動作を説明するための図である。
図２において、横軸は抵抗１１３の抵抗値ＲＴを示し、縦軸はＰＭＯＳトランジスタ１１５に流れる電流Ｉ１を示している。
図２は、本実施形態の発振回路の動作を説明するための図である。
図２において、横軸は抵抗１１３の抵抗値ＲＴを示し、縦軸はＰＭＯＳトランジスタ１１５に流れる電流Ｉ１を示している。
まず、図２のＡの領域について説明する。この領域においては、電流制限回路１０６は動作せず、Ｖ／Ｉ変換回路１０３で生成される電流Ｉｉｎは、ＮＭＯＳトランジスタ１１４のドレインを介して出力され、電流源回路１０５に入力電流として入力される。このとき、入力電流ＩｉｎとＰＭＯＳトランジスタ１１５の電流Ｉ１とは等しい電流値となっている。ＰＭＯＳトランジスタ１１５と１１８は上述のとおりカレントミラーを構成しているため、電流Ｉ１に比例した電流Ｉ２、本実施形態ではミラー比が１：１であるため電流Ｉ１と同じ電流値の電流Ｉ２が電流制御発振器１０４に供給され、電流制御発振器１０４は所定の周波数で発振する。
ＰＭＯＳトランジスタ１１５と１１６はカレントミラーを構成するため、電流Ｉ１と同じ電流値の電流が電流源１１９に供給される。領域Ａでは、ＰＭＯＳトランジスタ１１６のドレイン電流が電流源１１９の電流を下回っており、ＰＭＯＳトランジスタ１２１はゲート電圧がほぼ０Ｖであるため、オンしている。ＰＭＯＳトランジスタ１１５と１１７はカレントミラーを構成するため、電流Ｉ１と同じ電流値の電流が電流源１２０に供給される。領域Ａでは、ＰＭＯＳトランジスタ１１７のドレイン電流が電流源１２０の電流を上回っており、ＰＭＯＳトランジスタ１２２はゲート電圧がほぼ電源端子１０１の電圧に等しいため、オフしている。
次に、図２の領域Ｂについて説明する。抵抗１１３の抵抗値ＲＴが減少すると電流Ｉｉｎ及び電流Ｉ１が増加する。これにより、電流Ｉ１をミラーするＰＭＯＳトランジスタ１１６の電流が増加する。このＰＭＯＳトランジスタ１１６の電流が電流源１１９の電流Ｉｍaｘを上回ると、ＰＭＯＳトランジスタ１２１のゲート電圧が増加し、電流Ｉ１は、電流源１１９の電流Ｉｍaｘに制限される。その結果、電流Ｉ１をミラーするＰＭＯＳトランジスタ１１８の電流Ｉ２の最大電流が制限され、電流制御発振器１０４の最大周波数が制限される。なお、ＰＭＯＳトランジスタ１２２は、領域Ａと同様にオフしている。
最後に、図２の領域Ｃについて説明する。抵抗ＲＴが増加すると電流Ｉｉｎ及び電流Ｉ１が減少する。これにより、電流Ｉ１をミラーするＰＭＯＳトランジスタ１１７の電流が減少する。このＰＭＯＳトランジスタ１１７の電流が電流源１２０Ｉｍｉｎの電流を下回ると、ＰＭＯＳトランジスタ１２２のゲート電圧が減少してドレイン電流が増加する。電流Ｉｉｎの減少分を補うようにＰＭＯＳトランジスタ１２２のドレイン電流が増加し、結果として電流Ｉ１の最小電流が電流源１２０の電流Ｉｍiｎに制限される。その結果、電流Ｉ１をミラーするＰＭＯＳトランジスタ１１８の電流Ｉ２の最小電流が制限され、電流制御発振器１０４の最小周波数が制限される。なお、ＰＭＯＳトランジスタ１２１は、領域Ａと同様にオンしている。
上述の動作説明では、抵抗１１３の変化について述べたが、Ｖ／Ｉ変換回路１０３の他の要素が故障した場合も同様に電流Ｉ１及びＩ２が制限される。
以上説明したように、本実施形態の発振回路によれば、Ｖ／Ｉ変換回路に何らかの異常が生じた場合であっても、電流制御発振器１０４に供給される電流が制限され、周波数の最大値と最小値を制限することが出来る。
以上説明したように、本実施形態の発振回路によれば、Ｖ／Ｉ変換回路に何らかの異常が生じた場合であっても、電流制御発振器１０４に供給される電流が制限され、周波数の最大値と最小値を制限することが出来る。
図３は、本発明の第２の実施形態の発振回路２００を示す回路図である。
本実施形態の発振回路２００は、第１の実施形態の発振回路１００におけるＶ／Ｉ変換回路１０３に替えて、クロック入力端子２０１と、位相周波数比較回路（ＰＦＤ）２０２と、チャージポンプ回路（ＣＰ）２０３と、コンデンサ２０４と、ＮＭＯＳトランジスタ２１４と、抵抗２１３とを備えている。
電流制御発振器１０４と電流源回路１０５については、図１に示す発振回路１００と同様であるため、同一の構成要素には同一の符号を付し、重複する説明は省略する。
本実施形態の発振回路２００は、第１の実施形態の発振回路１００におけるＶ／Ｉ変換回路１０３に替えて、クロック入力端子２０１と、位相周波数比較回路（ＰＦＤ）２０２と、チャージポンプ回路（ＣＰ）２０３と、コンデンサ２０４と、ＮＭＯＳトランジスタ２１４と、抵抗２１３とを備えている。
電流制御発振器１０４と電流源回路１０５については、図１に示す発振回路１００と同様であるため、同一の構成要素には同一の符号を付し、重複する説明は省略する。
位相周波数比較回路２０２は、入力にクロック入力端子２０１から入力されるクロック信号ＣＬＫと電流制御発振器１０４の出力を受ける。チャージポンプ回路２０３は、入力に位相周波数比較回路２０２の出力を受け、出力にコンデンサ２０４の一端とＮＭＯＳトランジスタ２１４のゲートが接続されている。コンデンサ２０４の他端は接地端子１０２に接続されている。ＮＭＯＳトランジスタ２１４のドレインは電流源回路１０５の入力端子Ｔｉｎに接続され、ソースは抵抗２１３を介して接地端子１０２に接続されている。
発振回路２００は、発振回路１００におけるＶ／Ｉ変換回路１０３を上記の構成要素を追加することによってＰＬＬ回路を構成する。電流源回路１０５の入力端子Ｔｉｎには、コンデンサ２０４の電圧ＶＣＰをＮＭＯＳトランジスタ２１４と抵抗２１３でＶ／Ｉ変換することによって入力電流Ｉｉｎ２が入力される。
図１の発振回路１００と同様に、入力電流Ｉｉｎ２によってＰＭＯＳトランジスタ１１５に流れる電流Ｉ１に比例した電流Ｉ２が電流制御発振器１０４に供給され、所望の周波数が得られる。ここで、クロック入力端子に所望の範囲を上回る周波数の信号が入力された場合、ＰＬＬ動作によってコンデンサ２０４の電圧ＶＣＰが増加し、ＮＭＯＳトランジスタ２０４の電流Ｉｉｎ２が増加するため、電流Ｉ１及び電流Ｉ２が増加する。電流Ｉ１が上限値に達すると電流制限回路１０６が動作し、図１の発振回路１００と同様にして、電流Ｉ１が電流源１１９の電流Ｉｍａｘに制限される。詳しい説明は省略するが、最小値も同様に制限が可能である。このようにＰＬＬ回路の構成であっても、電流制御発振器１０４に供給される電流が制限され、周波数の最大値と最小値を制限することが出来る。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態においては、発振器として電流制御発振器１０４を用いた例を説明したが、リングオシレータ等、その他の発振器を用いてもよい。
例えば、上記実施形態においては、発振器として電流制御発振器１０４を用いた例を説明したが、リングオシレータ等、その他の発振器を用いてもよい。
また、上記実施形態において、電流制限回路１０６として、最大値及び最小値の両方を制限する構成を示したが、最大値を制限する構成、最小値を制限する構成のどちらか一方のみを採用しても構わない。
また、ＰＭＯＳトランジスタ１２１は、入力端子Ｔｉｎ（ＮＭＯＳトランジスタ１１４又は２１４のドレイン）から電源端子１０１の経路上であればどこに配置しても良く、図１及び図３に示す配置に限定されない。
さらに、ＰＭＯＳトランジスタ１２２のドレインは、入力端子ＴｉｎからＰＭＯＳトランジスタ１１５のドレインの経路上であればどこに接続しても良く、図１及び図３に示す配置に限定されない。
１００，２００ 発振回路
１０３ Ｖ／Ｉ変換回路
１０４ 電流制御発振器
１０５ 電流源回路
１０６ 電流制限回路
２０２ 位相周波数比較回路
２０３ チャージポンプ
１０３ Ｖ／Ｉ変換回路
１０４ 電流制御発振器
１０５ 電流源回路
１０６ 電流制限回路
２０２ 位相周波数比較回路
２０３ チャージポンプ
Claims (7)
- 電源端子と電流入力端子の間の第１の電流経路に流れる第１の電流に基づいて第２の電流を生成する電流源回路と、
前記第２の電流に基づいて発振する電流制御発振器とを備え、
前記電流源回路は、
前記第１の電流経路に設けられ、ゲートとドレインが接続された第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタとカレントミラーを構成し、前記第２の電流を流す第２のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタとカレントミラーを構成する第３のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのドレインに接続された定電流源と、
前記第３のＰＭＯＳトランジスタのドレインの電圧によりゲートを制御され、前記第１の電流の電流値を制限する第４のＰＭＯＳトランジスタとを有することを特徴とする発振回路。 - 前記第４のＰＭＯＳトランジスタは前記第１の電流経路に設けられ、前記第１の電流の最大電流値を制限することを特徴とする請求項１に記載の発振回路。
- 前記第４のＰＭＯＳトランジスタは前記電流入力端子と接地端子との間の第２の電流経路に設けられ、前記第１の電流の最小電流値を制限することを特徴とする請求項１に記載の発振回路。
- 前記第１のＰＭＯＳトランジスタとカレントミラーを構成する第５のＰＭＯＳトランジスタと、
前記第５のＰＭＯＳトランジスタのドレインに接続された定電流源と、
前記電流入力端子と接地端子との間の第２の電流経路に設けられた第６のトランジスタとをさらに備え、
前記第６のトランジスタは前記第１の電流の最小電流値を制限することを特徴とする請求項２に記載の発振回路。 - 所定の電圧に基づき所定の電流を出力するＶ／Ｉ変換回路をさらに備え、
Ｖ／Ｉ変換回路の出力が前記電流入力端子に接続されていることを特徴とする請求項１乃至４のいずれか一項に記載の発振回路。 - クロック信号と前記電流制御発振器の出力を受ける位相周波数比較回路と、
前記位相周波数比較回路の出力を受けるチャージポンプ回路と、
前記チャージポンプ回路の出力に接続されたコンデンサと、
前記電流入力端子にドレインが接続され、前記チャージポンプ回路の出力をゲートに受けるＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのソースに接続された抵抗とをさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の発振回路。 - 入力電流に基づいて発振する電流制御発振器と、
前記入力電流を第１の定電流と第２の定電流のそれぞれと比較し、前記入力電流が前記第１の定電流に達すると、前記入力電流の経路上に備えられたトランジスタにより前記入力電流の最大電流値を制限し、前記入力電流が前記第２の定電流まで低下すると、前記入力電流の経路と並列に備えられたトランジスタにより、前記入力電流の経路に電流を加えて前記入力電流の最小電流を制限する電流制限回路を備えたことを特徴とする発振回路。
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