JP2017038046A - 可撓性基板の上にある印刷された構成要素とのベアダイの集積化 - Google Patents

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Abstract

【課題】可撓性基板の上にチップを集積化する際、接着剤で結合し得るチップ上の接触パッドの最小サイズに制限がある。【解決手段】電子回路要素のための製造プロセスが提供され、該表面が、接続した基板と同じ高さにあり、接続パッドを保持している。電子回路要素と、基板の中の開口部の端部との間にギャップが存在し、フィラー材料（例えば、結合材料）が充填される。基板の裏側と電子回路要素同士を包み込むか、または結合するためにも結合材料を使用する。製造プロセス中、電子回路要素の前側表面（接触パッドを含む）と、電子回路を含む基板の前側表面は、接着性または粘着性の材料（例えば、ＰＤＭＳ）を含む上側表面を有する平らな材料によって、接着した関係に保持される。平坦な材料が除去されると、平らで平坦であるか、または高さが同じ上側表面が、インクジェット印刷または他の技術による導電性トレースの生成を容易に受け入れることができる。【選択図】なし

Description

本出願は、電子機器の製造に関し、さらに具体的には、共通の基板の上に配置された異なる種類の要素（例えば、集積回路）および別個の要素で構成されるハイブリッド電子プラットフォームの製造に関する。ハイブリッド電子プラットフォームは、同じ複雑な機能性を維持し、ケイ素に由来する系としての処理能力を維持しつつ、費用対効果が高い大きな領域を製造する技術を使用する。温度および機械的な理由のために、従来のケイ素の集積化法（例えば、ソルダ結合およびワイヤボンディング）は、可撓性の印刷された電子機器を含み得るハイブリッドプラットフォームに適していない場合がある。可撓性基板の上にチップを集積化するために種々のパッケージ化技術が開発されている。例えば、異方性導電性膜（ＡＣＦ）を適用し、プラスチック基板上でチップを回路に結合し、接続することができる。しかし、この方法の不都合な点は、接着剤で結合し得るチップ上の接触パッドの最小サイズに制限があることである。
上述の制限などを克服する技術を提供することが有用であると考えられる。
電子回路要素（例えば、特に、ベアダイおよびパッケージに入れられた集積化されたチップ）のための製造プロセスが提供され、電子回路要素の表面が、接続した基板と同じ高さにある。電子回路要素の表面が、接続パッドを含む電子要素を保持している。電子回路要素と、基板の中の開口部の端部との間にギャップが存在する。このギャップは、フィラー材料（例えば、結合材料）が充填される。基板と電子回路要素同士を包み込むか、または結合するためにも結合材料を使用する。製造プロセス中、電子回路要素の前側表面（接触パッドを含む電子要素を保持する）と、基板の前側表面（これも種々の電子要素を保持する）は、接着性または粘着性の材料（例えば、ＰＤＭＳ）を含む上側表面を有する平らな材料によって、接着した関係に保持される。平坦な材料が分離し、除去されると、平らで平坦であるか、または高さが同じ上側表面が、インクジェット印刷または他の技術による導電性トレースの生成を容易に受け入れることができる。
図１は、関連する構成要素の周囲に斜面が作られる相互接続を与えるためのプロセスを示す。 図２は、本出願の概念を実施し得るチップを示す。 図３は、斜面を必要としないシステム中に相互接続が作られる本出願のプロセスを示す。 図４Ａは、組み立てられたシリコーン（ＳＩ）試験ダイアセンブリの試作品の上面図を示す。 図４Ｂは、組み立てられたシリコーン（ＳＩ）試験ダイアセンブリの試作品の斜視図を示す。 図５は、図３の教示に従って作られた構造の代替的な実施形態を示す。 図６Ａは、本教示と組み合わせて使用可能な基板を示す。 図６Ｂは、本教示と組み合わせて使用可能な電子回路要素を示す。
以下の議論において、「電子回路要素」という用語の使用は、限定されないが、特に、ベアダイ、電子回路パッケージに入れられた電子チップを含む任意の多くの電子回路構造を含むものと理解すべきである。
可撓性基板の上で電子回路要素を集積化するための製造プロセスを提供するために、本議論は、印刷プロセスと組み合わせた、高解像度を容易にするための方法および構造を開示する。この実施形態において、開示される構造に対し、電子回路要素の表面（接触パッドおよび他の電子回路を含む電子要素を保持する）は、基板と同じ高さである。電子回路要素の側壁の周囲に、この要素と基板とを架橋するために用いられるフィラー材料が存在する。フィラーの上部表面も、基板表面および電子回路要素の上部表面（接触パッドおよび他の電子回路を保持する）と直線状であるか、または基板表面および電子回路要素の上部表面と実質的に同じ高さである。この配置によって、この要素の上の回路と、基板の上の回路との間に導電性トレースまたは接続を構築するか、または設置することが容易に行われる高解像度のパターン形成が可能になる。
パッケージ化の複雑さの課題を満足するために、一実施形態は、ジェット系の印刷技術、例えば、高密度および低い抵抗の相互接続を可能にする能力を与えるインクジェット印刷と一般的に呼ばれるものを使用し、ある実施形態において、三次元（３Ｄ）型印刷であってもよい。インクジェット型技術を使用すると、相互接続が、平坦な、平らな、高さが同じ領域の上の印刷された導電性（例えば、金属の）線から作られるとき、標準的なワイヤボンディングプロセスを置き換えることができる。従って、印刷される材料は、印刷可能な導電性材料であると理解されたい。
図１を見ると、一連の模式図１０２〜１０８によって表され、インクジェット印刷を使用する既知の組立プロセス１００が示されている。プロセス１００は、以下を含む。
模式図１０２によって示される第１の工程に示されるように、非導電性接着剤１０２Ａは、分注デバイス１０２Ｂによって基板１０２Ｃの上側表面に分注される。非導電性接着剤は、準軟質の状態である。
次に、模式図１０４によって示される第２の工程において、電子要素１０４Ａおよび１０４Ｂは、これらが非導電性接着剤１０２Ａと接触した状態になるように、基板１０２Ｃの表面の適切な位置に配置され、非導電性材料が、構成要素１０４Ａ、１０４Ｂの周囲に盛り上がるように、非導電性材料へと押さえつけられてもよい。構成要素は、上側の位置でこれらの接触接続を有するように配置される（すなわち、構成要素１０４Ａ、１０４Ｂの接続部分は、非導電性接着剤と接触した状態ではない）。この時点で、硬化操作が行われ、非導電性接着剤を硬化させる。硬化は、例えば、限定されないが、硬化ランプ１０４Ｃのような多くの既知の様式で達成することができる。
模式図１０６によって示される第３の工程に移り、インクジェット型プリンタ１０６Ａを使用し、回路パターンおよび相互接続１０６Ｂをインクジェット印刷し、これらを構成要素１０４Ａ、１０４Ｂの接触領域（例えば、パッド）１０６Ｃに接続する。
最後に、模式図１０８によって示される第４の工程において、焼結要素１０８Ａが提供され、これを使用し、印刷された導電性材料を焼結する。
模式図１０４および１０６によって示される工程の具体的な概念は、非導電性接着剤を利用し、構成要素１０４Ａ、１０４Ｂ（レジスタ、ベアダイなどであってもよい）の側壁を密封するために斜面を形成し、印刷された導電性トレースのための支持表面を提供し、基板１０２Ｃの上に印刷される回路の構成要素の上にある接触パッドに接続することである。
図２は、例示的なベアダイ２００を示し、ベアダイ２００は、３６個の接触パッド２０２を有し（すべてのパッドの番号が付けられているわけではない）、接触パッド２０２は、最も小さなピッチが約１２０μｍであり、ベアダイの縁２０４に対するパッド間の空間は、約６０μｍである。実際には、チップまたはダイの接触パッドを覆わずに、図１の斜面を構築し、ダイの側壁を密封することは困難である。
可撓性基板の上での電子回路要素の集積化（ベアダイ、パッケージに入れられたチップなどを含む）のための製造プロセスを提供するために、本願発明者らは、適切な印刷プロセスを用い、高い解像度の接続を容易にする方法および構造を開発した。開示された構造において、電子回路要素の表面は、基板と実質的に同じ高さにある。電子回路要素の側壁の周囲に、電子回路要素と基板とのギャップを架橋するためのフィラーが存在する。フィラーの上部表面も、基板表面と直線状であるか、または基板表面と実質的に同じ高さまたは平面である。従って、図１のプロセスで使用されるような斜面を必要とすることなく、基板の上の電子回路要素と回路との間の導電性接続を構築するための高解像度のパターン形成を簡単に行うことができる（すなわち、以下、斜面を用いない解決策を記載する）。
図３を見ると、本出願に従って、ハイブリッド電子機器のプラットフォームアセンブリを構築するための処理工程３００が示され、これは図３（すなわち、模式図３０８）にも示される。
模式図３０２に示されるように、基板３０２Ａが提供される（ある実施形態において、基板は、可撓性基板、例えば、プラスチック基板である）。基板３０２Ａは、第１の表面３０２Ｂと、第１の表面と反対側の第２の表面３０２Ｃを有する。これらの表面は、基板３０２Ａの高さを規定する。第１の表面３０２Ｂは、電子回路３０２Ｄ、例えば、限定されないが、導電性回路追跡器を含んでいてもよい。また、側面図に示されているが、基板３０２Ａは、もちろん、幅と長さの寸法を有することも理解されたい。
材料除去デバイス３０２Ｅは、基板３０２Ａのあらかじめ特定した位置の中に開口部３０２Ｆを形成する（開口部３０２Ｆは、平行に下向きに向かう複数の矢印によって規定される）。さらに具体的には、基板を貫通する開口部を形成するのに適した、基板３０２Ａの第１の表面３０２Ｂの上の少なくとも１つの位置が特定される。その後、材料除去デバイス３０２Ｅは、材料除去操作を行い、基板３０２Ａに開口部３０２Ｆを作成し、開口部３０２Ｆは、基板３０２Ａの長さおよび幅の境界の範囲内に位置し、開口部は、第１の表面３０２Ｂと第２の表面３０２Ｃを貫通して延びる。
材料除去デバイス３０２Ｅは、一実施形態において、レーザ配置であり、一方、別の実施形態において、物理的に接触して切断するデバイスである。さらなる実施形態において、材料を正確に除去し、開口部３０２Ｆを形成することができる他のデバイスを使用してもよい。１つの基板に複数の開口部が作られてもよく、同じ基板に図３の組立プロセスを複数回繰り返し、複数の開口部を形成してもよいことも理解されたい。
開口部３０２Ｆは、組み込まれる特定の電子回路要素（例えば、ベアダイ）の形状および寸法に合わせて作られる。しかし、電子回路要素３０４Ｂを確実に受け入れることができるように、特定量のクリアランス（例えば、５〜２５μｍ）が与えられる。電子回路要素３０４Ｂは、ベアダイまたはあらかじめパッケージに入れられた電子回路要素のうち、少なくとも１つである。
模式図３０４によって示される次の工程において、開口部３０２Ｆは、もっと明確に示される。ここで、模式図３０４は、改変された側面図であり、理解を容易にするために、例えば、電子回路要素３０４Ｂの前にある基板材料は示されていないことを述べておく。しかし、電子回路要素３０４Ｂの位置は、基板３０２Ａの境界の範囲内にあるため、電子回路要素３０４Ｂの前側の基板の一部が存在していてもよく（ギャップ３０４Ｅが見えないように妨害するだろう）、また、電子回路要素３０４Ｂの下側部分に基板の一部が存在していてもよい。
模式図３０４において、基板３０２Ａは、第１の表面３０２Ｂが（回路／トレース３０２Ｄと共に）下側を向くようにひっくり返されている。さらに、粘着性の上側表面（例えば、ポリジメチルシロキサン（ＰＤＭＳ）材料、または要素を保持するが、要素同士を永久的に結合しない他のエラストマーポリマー）３０４Ａを有する平坦な物品は、開口部３０２Ｆと、基板３０２Ａの第１の表面３０２Ｂの少なくとも一部の上に配置される。次いで、前側表面３０４Ｃが下側を向いた状態で電子回路要素３０４Ｂが、開口部３０２Ｆの中に配置される。前側表面３０４Ｃが、導電性回路トレース（接触パッドを含む）３０４Ｇを含むことを述べておく。
粘着性表面３０４Ａを有する平坦な部品の上側面は、整列領域３０４Ｄと考えられてもよく、ここで、基板３０２Ａの第１の表面３０２Ｂと、電子回路要素３０４Ｂの第１の表面３０４Ｃとが、平坦な部品３０４Ａに起因して、実質的に平らまたは平坦に、または同じ高さの関係で整列する。
模式図３０４には、開口部３０２Ｆの端部と、電子回路要素３０４Ｂとの間に存在するギャップ３０４Ｅも示される。ギャップ３０４Ｅは、過度に大きくないが、電子回路要素３０４Ｂの配置を妨害しない程度に十分な大きさであることが好ましい（例えば、約５〜２５μｍ）。
図３の模式図３０６を見ると、結合材料３０６Ａは、電子回路要素３０４Ｂの第２の表面（裏側）３０６Ｂの表面および上側と、基板３０２Ａの第２の表面３０２Ｃの少なくとも一部の表面および上側に提供される。この裏側の領域は、非整列領域３０６Ｃであると理解されてもよく、ここで、基板３０２Ａの第２の表面３０２Ｃと、電子回路要素３０４Ｂの第２の表面３０６Ｂは、整列していない。言い換えると、電子回路要素３０４Ｂの高さは、基板の高さより大きい。
一実施形態において、結合材料３０６Ａは、この整列の裏側に分注されたＵＶ硬化性ポリマーであり、この結合材料は、ギャップ３０４Ｅを密封するように作用する。ＵＶ硬化性ポリマーの硬化を行うために、硬化整列（硬化ランプ、加熱部および／または他の適切な構成要素を含んでいてもよい）３０６Ｄが提供される。ＵＶ硬化後、ＵＶ硬化したポリマーは、このアセンブリのための結合構造を与える。もちろん、当該技術分野で既知の他の結合材料も、ＵＶ結合材料の代わりに使用してもよい。
図３の模式図３０８において、このアセンブリは、ひっくり返され、平坦な物品（例えば、ＰＤＭＳ材料）３０４Ａは分離され、除去され、実質的に平坦または平らであるか、または高さが同じ表面が、充填されたギャップ３０４Ｅ’（すなわち、結合材料３０６Ａが充填され、平坦または平らな表面を形成する）を横切って、さらに、第１の表面３０４Ｄを横切って、第１の表面３０２Ｂから露出する。選択される接着材料は、上述の構成要素を保持するが、分離するときには、他の方法ではさらなる組立プロセスを妨害し得るような望ましくない量の残渣を残さないという特徴を有する。また、任意の工程として、構成要素および基板表面の洗浄は、分離および除去の後に行われてもよい。ここに示した操作によって、図１のプロセスによって作られる斜面は除外される。
最後に、導電性トレース３０８Ａは、基板３０２Ａの第１の表面３０２Ｂと、第１の表面３０４Ｄの間に延び、電子回路要素３０４Ｂが形成されるか、または設置される（例えば、設置は、斜面のない構造で達成される）。一実施形態において、トレース３０８Ａは、インクジェット型プリンタデバイス３０８Ｂを用いることによって（導電性の流体を用いて）作られる。代替的な実施形態において、トレースは、フォトリソグラフィーを用いることによって作られてもよく、導電性トレースを作成するために、平坦または平らであるか、または高さが同じ表面が必要である。
図３の処理工程３０２〜３０８に引き続き注目し、レーザによる切断（３０２Ｆ）が、あらかじめ製造された回路板（例えば、基板３０２Ａ）に対して行われることを示す実施形態が記載され、この処理順序は変更することができる。例えば、レーザによる切断をブランク基板に対して行い、電子回路要素３０４Ｂを結合させ、次いで、さらに、接続経路を有する回路を印刷してもよい。
図４Ａおよび４Ｂを見ると、シリコーン（Ｓｉ）ベアダイアセンブリの試作品の上面図４００および斜視図４０２が示されている。本出願の教示によれば、試験ダイ４０４の大きさは、おおよそ４×６ｍｍである。基板４０６は、厚みがおおよそ１２０μｍのポリエチレンナフタレン（ＰＥＮ）シートである。この試作品について、結合材料（Ｎｏｒｌａｎｄ Ｐｒｏｄｕｃｔｓ Ｉｎｃ．８３Ｈ接着剤）４０８を使用した。
切断輪郭４１０は、ベアダイ４０４の外側領域に沿って与えられる。ギャップ４１２は、ベアダイ４０４と基板切断輪郭４１０との間の領域を規定する。この図には、Ｓｉベアダイ４０４の上に配置される接触パッド４１４も示されている（図面の明確性のために、特定の接触パッド４１４のみが、番号を付けられている）。これに加え、印刷された接続トレース４１６は、このアセンブリから外側に延びるように示されており、接続トレース４１６が、接触パッド４１４とギャップ４１２の上を通過する（図面の明確性のために、ほんの限定された数の印刷された接続トレース４１６が示されており、番号を付けられている）。
結合材料４０８は、基板４０６の反対側表面にあり、この試作品では、基板４０６が透明であるため、基板４０６を通して見ることができることが理解されるべきである。
図５は、図３の一般的な教示を遵守して作られた構造の代替的な実施形態を示す。
図５の側面図５００は、基板５０２Ａを含み、上側基板表面５０２Ｂと、下側基板表面５０２Ｃとを有する。電子回路５０２Ｄ、例えば、限定されないが、導電性回路追跡器は、上側表面５０２Ｂに保持される。この実施形態において、電子回路要素５０３Ａは、上側表面５０３Ｂを有し、電子回路５０３Ｃ（限定されないが、接触パッドを含む）を保持する。電子回路要素５０３Ａは、さらに、裏側表面５０３Ｅと、側壁５０３Ｆおよび５０３Ｇとを有する。導電性トレース５０８Ａは、充填されたギャップ５０６Ａを交差しつつ、電子回路要素５０３Ａと基板５０２Ａの間に延びる。導電性トレース５０８Ａは、インクジェット型印刷（導電性材料を用いて）、フォトリソグラフィーまたは他の既知の技術のような印刷技術によって作られる。
図５のこの実施形態において、具体的な違いは、結合材料５０４Ａが、以前の実施形態よりも自由度が低い様式で適用されることである（すなわち、図３の模式図３０６および結合材料３０６Ａを参照）。具体的には、結合材料（この観点では、硬化している）５０４Ａが、ギャップ５０６Ａを充填するために適用され、電子回路５０３Ａの側壁５０３Ｆおよび５０３Ｇに沿ってギャップ５０６Ａを通って延び、また、基板５０２Ａの側壁に沿った部分および基板５０２Ａの裏側表面５０２Ｃの小さな部分に向かって延びる。従って、この実施形態は、さらに小型の材料集約的なアセンブリを与える。
別の実施形態において、図３（および図５）に関連して開示されるプロセスを、改良した操作に適用してもよい。例えば、これらの状況において、基板は、回路と電子回路要素（例えば、３０４Ｂ、５０３Ａ）とを有する、あらかじめ製造された回路板である。この状況において、このプロセスは、さらに、回路板にさらなる電子回路要素を少なくとも加えることによって、および／またはあらかじめ製造された回路板の上にすでに存在する電子回路要素を置き換えることによって、あらかじめ製造された回路板を改良することを含む。それぞれの場合に、図３および図５の教示に従って、このような改良を行う。
ここで、図６Ａおよび６Ｂを見ると、上の実施形態において、それぞれの電子回路は、それぞれの基板表面と実質的に高さが同じである。しかし、本発明の概念は、電子回路と基板が同一平面上にないときにも有用であることを理解すべきである。例えば、図６Ａおよび６Ｂにおいて、基板６００と電子回路要素６０２が示されている。ここから理解することができるように、基板６００の上の電子回路またはトレース６００Ａ、および電子要素６０２の上の電子回路またはトレース６０２Ａは、外形で、それぞれの表面６００Ｂ、６０２Ｂよりも上にある。特定の実施形態において、この外形は、実質的に１〜２０ミクロンであり、さらに具体的には、その表面よりも１０〜２０ミクロン上である。従って、レーザ切断型アセンブリについての上の図に記載されるプロセスは、図６Ａおよび６Ｂに示されるような項目および上の図に示されるような項目に適しており、同じ種類のプロセスが使用されるだろう。例えば、電子回路要素が、十分にやわらかい材料（例えば、ＰＤＭＳ）と接触した状態で配置されるとき、電子回路要素がＰＤＭＳ材料に押しつけられ、まだ受けていない残りのプロセスのために適切な位置決めを与える。
同様に、基板の上の導電性トレースが、６００および６０２のような要素に適用されるとき、前の図に示されるような実質的に平坦な回路線を作成するために、十分な堆積高さを有する。
前の議論は、ハイブリッド電子アセンブリを作成する方法を記載している。この方法は、第１の表面と、第１の表面と反対側の第２の表面とを有し、第１の表面が、導電性回路追跡器を含み、高さ、幅および長さの寸法を有する基板を提供する工程を含むことを述べておく。少なくとも１つの位置が、基板の第１の表面で特定され、基板を貫通する少なくとも１つの開口部を形成する。材料除去操作は、特定された少なくとも１つの位置で行われ、少なくとも１つの特定された位置で、基板に少なくとも１つの開口部を作成する。接着性表面を有する物品が、少なくとも１つの開口部の上の第１の平坦または平らな側と、基板の第１の表面の側にある基板の少なくとも一部に接続する。電子回路要素は、電子回路要素の第１の表面が、エラストマー材料と係合し、基板の実質的に第２の表面で開口部を覆うまで、電子回路要素の第１の表面が、開口部の中を通過する向きで、少なくとも１つの開口部の中に配置され、電子回路要素の第１の表面と、基板の第１の表面は、両方とも、実質的に平らまたは平坦、または高さが同じ関係で配置される。結合材料は、電子回路要素の少なくとも一部と、基板の第２の表面の少なくとも一部とを物理的に結合させるために適用される。硬化操作は、結合材料を硬化させるために行われ、それによって、基板と電子回路要素との間に頑丈な物理的接続を与える。第１の平坦または平らな側に粘着性表面を有する物品は、電子回路要素の第１の表面および基板の第１の表面から分離する。その後、導電性トレースは、基板と電子回路要素の間に設置され、それによって、電気接続を与える。
上に記載した方法のいくつかの態様を以下に記載する。
設置は、斜面のない構造で達成される。
電子回路要素の第１の表面および基板の第１の表面は、導電性トレースを作るのに十分なほど、同じ高さであることを含む。
基板は、あらかじめ製造された回路板であり、記載した方法は、さらに、さらなる電子回路要素を少なくとも加えること、あらかじめ製造された回路板の上にすでに存在する電子回路要素を置き換えることの少なくとも１つによって、あらかじめ製造された回路板を改良することを含む。
電子回路要素は、ベアダイ、およびあらかじめパッケージに入れられた電子回路要素の少なくとも１つである。
導電性トレースの設置は、インクジェット印刷、フォトリソグラフィーおよび三次元印刷を少なくとも行うことを含む。
材料除去操作は、レーザによる切断、溶融操作および物理的に接触する切断操作のいずれかによって行われる。
結合材料は、一実施形態において、ＵＶ硬化性ポリマー材料である。
基板は、プラスチック基板である。
基板は、可撓性基板である。
粘着性表面を有する物品は、平坦なＰＤＭＳ材料またはエラストマー材料である。
記載される工程は、第１の表面と、第１の表面と反対側の第２の表面とを有する基板を含む電子ハイブリッドアセンブリを形成し、これらが基板の高さを規定し、第１の表面が、導電性回路追跡器を含み、基板が、基板の長さおよび幅の中に規定される少なくとも１つの開口部を含み、この開口部が、第１の表面および第２の表面を貫通して延びており、電子回路要素は、第１の表面と第２の表面を有し、第１の表面が、導電性回路追跡器を含み、電子回路要素が、基板の少なくとも１つの開口部の中に配置され、基板の中の少なくとも１つの開口部の中で、または少なくとも１つの開口部を貫通して適合するのに十分な高さ、幅および長さの寸法を有する。整列領域は、基板の第１の表面と電子回路要素の第１の表面が、基板の少なくとも１つの開口部の中に配置される電子回路要素と実質的に平らで平坦な関係で整列するように提供される。非整列領域は、基板の第２の表面と電子回路要素の第２の表面が、整列していない関係にあるように提供され、電子回路要素の高さは、基板の高さより大きく、電子回路要素は、少なくとも１つの開口部の中に配置され、電子回路要素の第２の表面は、基板の第２の表面を通過して延びる。結合材料は、基板の第２の表面の少なくとも一部および電子回路要素の少なくとも一部の上に作られ、結合材料は、基板と電子回路要素が物理的に密に接続する状態を維持するために十分な基板および電子回路要素の部分を包含する。導電性トレースは、基板の第１の表面と電子回路要素の第１の表面の間に作られ、基板と電子回路要素の間の電気接続を与える。

Claims (10)

  1. ハイブリッド電子アセンブリを作成する方法であって、
    第１の表面と、前記第１の表面と反対側の第２の表面とを有し、前記第１の表面が、導電性回路追跡器を有し、高さ、幅および長さの寸法を有する基板を提供することと、
    前記基板の前記第１の表面の上の少なくとも１つの位置を特定し、前記基板を貫通する少なくとも１つの開口部を作成することと、
    前記特定された少なくとも１つの位置で材料除去操作を行い、前記少なくとも１つの特定された位置で、前記基板に前記少なくとも１つの開口部を作成することと、
    前記少なくとも１つの開口部の上にある第１の平坦または平らな側にある粘着性表面および前記基板の前記第１の表面側にある前記基板の少なくとも一部に物品を接続することと、
    電子回路要素の第１の表面が、エラストマー材料と係合し、前記基板の実質的に前記第２の表面で開口部を覆うまで、前記電子回路要素の前記第１の表面が、前記開口部の中を通過する向きで、前記電子回路要素が前記少なくとも１つの開口部の中に配置され、前記電子回路要素の前記第１の表面と、前記基板の前記第１の表面が、両方とも、実質的に平らまたは平坦、または高さが同じ関係で配置されることと、
    結合材料を適用し、前記電子回路要素の少なくとも一部と、前記基板の前記第２の表面の少なくとも一部を物理的に接続することと、
    硬化操作を行い、前記結合材料を硬化させることによって、前記基板と前記電子回路要素との間に頑丈な物理的接続を与えることと、
    第１の平坦または平らな側に前記粘着性表面を有する前記物品が、前記電子回路要素の前記第１の表面および前記基板の前記第１の表面から分離することと、
    導電性トレースが、前記基板と前記電子回路要素の間に設置され、それによって、電気接続を与えることとを含む、方法。
  2. 前記設置が、斜面のない構造で達成される、請求項１に記載の方法。
  3. 前記電子回路要素の前記第１の表面および前記基板の前記第１の表面が、前記導電性トレースを作るのに十分なほど、同じ高さであることを含む、請求項１に記載の方法。
  4. 前記基板は、あらかじめ製造された回路板であり、前記方法は、さらに、さらなる電子回路要素を少なくとも加えること、前記あらかじめ製造された回路板の上にすでに存在する電子回路要素を置き換えることの少なくとも１つによって、前記あらかじめ製造された回路板を改良することを含む、請求項１に記載の方法。
  5. 前記電子回路要素は、ベアダイ、あらかじめパッケージに入れられた電子回路要素である、請求項１に記載の方法。
  6. 前記導電性トレースの設置は、インクジェット印刷、フォトリソグラフィーおよび三次元印刷を少なくとも行うことを含む請求項１に記載の方法。
  7. ハイブリッド電子アセンブリであって、
    第１の表面と、前記第１の表面と反対側の第２の表面とを有する基板を有し、これらが前記基板の高さを規定し、前記第１の表面が、導電性回路追跡器を含み、前記基板が、さらに、前記基板の長さおよび幅の中に規定される少なくとも１つの開口部を含み、前記開口部が、前記第１の表面および前記第２の表面を貫通して延びている、基板と、
    第１の表面と第２の表面を有し、前記第１の表面が、導電性回路追跡器を含み、電子回路要素が、前記基板の前記少なくとも１つの開口部の中に配置され、前記基板の中の前記少なくとも１つの開口部の中で、または前記少なくとも１つの開口部を貫通して適合するのに十分な高さ、幅および長さの寸法を有する、電子回路要素と、
    前記基板の前記第１の表面と前記電子回路要素の前記第１の表面が、前記基板の前記少なくとも１つの開口部の中に配置される前記電子回路要素と実質的に平らで平坦な関係で整列する整列領域と、
    前記基板の前記第２の表面と前記電子回路要素の前記第２の表面が、整列していない関係にあり、前記電子回路要素の高さは、前記基板の高さより大きく、前記電子回路要素は、前記少なくとも１つの開口部の中に配置され、前記電子回路要素の前記第２の表面は、前記基板の前記第２の表面を通過して延びる、非整列領域と、
    前記基板の前記第２の表面の少なくとも一部および前記電子回路要素の少なくとも一部の上に作られ、前記基板と前記電子回路要素が物理的に密に接続する状態を維持するために十分な前記基板および前記電子回路要素の部分を包含する、結合材料と、
    前記基板の前記第１の表面と前記電子回路要素の前記第１の表面の間に作られ、前記基板と前記電子回路要素の間の電気接続を与える導電性トレースとを含む、ハイブリッド電子アセンブリ。
  8. 設置が、斜面のない構造で達成される、請求項７に記載のアセンブリ。
  9. 前記電子回路要素の前記第１の表面および前記基板の前記第１の表面が、前記導電性トレースを作るのに十分なほど、同じ高さであることを含む、請求項７に記載のアセンブリ。
  10. 前記基板は、あらかじめ製造された回路板であり、前記アセンブリは、前記あらかじめ製造された回路基板にさらなる電子回路要素を含む改良アセンブリである、請求項７に記載のアセンブリ。

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10206288B2 (en) * 2015-08-13 2019-02-12 Palo Alto Research Center Incorporated Bare die integration with printed components on flexible substrate
US10165677B2 (en) 2015-12-10 2018-12-25 Palo Alto Research Center Incorporated Bare die integration with printed components on flexible substrate without laser cut
EP3602642A4 (en) 2017-03-31 2020-12-23 3M Innovative Properties Company ELECTRONIC DEVICES WITH FIXED SEMI-CONDUCTOR CHIPS
US10847384B2 (en) 2017-05-31 2020-11-24 Palo Alto Research Center Incorporated Method and fixture for chip attachment to physical objects
US10795452B2 (en) 2018-02-07 2020-10-06 Microsoft Technology Licensing, Llc Multi-stage cure bare die light emitting diode
CN113130330B (zh) * 2021-03-17 2024-05-24 浙江臻镭科技股份有限公司 新型芯片表面贴装结构及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6411357A (en) * 1987-07-04 1989-01-13 Horiba Ltd Method of taking out lead of semiconductor chip component
JPH11238956A (ja) * 1998-02-23 1999-08-31 Omron Corp 電子部品の実装構造、並びに、電磁波読み取り可能なｉｃシート
JP2006165506A (ja) * 2004-11-11 2006-06-22 Seiko Epson Corp 実装基板及び電子機器
JP2010251376A (ja) * 2009-04-10 2010-11-04 Sumitomo Electric Printed Circuit Inc 配線体，その製造方法および電子機器
JP2013531378A (ja) * 2010-06-29 2013-08-01 クーレッジ ライティング インコーポレイテッド 柔軟な基板を有する電子素子

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2527036A1 (fr) * 1982-05-14 1983-11-18 Radiotechnique Compelec Procede pour connecter un semiconducteur a des elements d'un support, notamment d'une carte portative
US4658330A (en) * 1985-09-09 1987-04-14 Tektronix, Inc. Mounting a hybrid circuit to a circuit board
CN1117395C (zh) 1994-03-18 2003-08-06 日立化成工业株式会社 半导体组件的制造方法及半导体组件
US6815251B1 (en) * 1999-02-01 2004-11-09 Micron Technology, Inc. High density modularity for IC's
JP4649745B2 (ja) 2001-02-01 2011-03-16 ソニー株式会社 発光素子の転写方法
US7208345B2 (en) 2005-05-11 2007-04-24 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising stacked chips and a corresponding semiconductor device
JP4538416B2 (ja) 2006-02-03 2010-09-08 株式会社日立メディアエレクトロニクス 光ピックアップ装置、その製造方法及び光ドライブ装置
US9681550B2 (en) * 2007-08-28 2017-06-13 Joseph C. Fjelstad Method of making a circuit subassembly
KR20100009896A (ko) 2008-07-21 2010-01-29 삼성전자주식회사 반도체 소자 패키지 및 그 제조 방법
WO2011127328A2 (en) * 2010-04-07 2011-10-13 Intellipaper, Llc Electronic assemblies and methods of forming electronic assemblies
EP2558832B1 (en) 2010-04-12 2015-01-07 IMEC vzw Optical shear sensor and method of producing such an optical shear sensor
KR20120004777A (ko) 2010-07-07 2012-01-13 삼성전기주식회사 전자 부품 모듈 및 이의 제조방법
US8501544B2 (en) 2010-08-31 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive material over semiconductor die and carrier to reduce die shifting during encapsulation
US20140291001A1 (en) * 2010-11-22 2014-10-02 Bridge Semiconductor Corporation Method of making hybrid wiring board with built-in stiffener and interposer and hybrid wiring board manufactured thereby
US20120268899A1 (en) 2011-04-21 2012-10-25 Tessera Research Llc Reinforced fan-out wafer-level package
US8937382B2 (en) * 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US10388584B2 (en) 2011-09-06 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming Fo-WLCSP with recessed interconnect area in peripheral region of semiconductor die
EP2639278A1 (en) 2012-03-13 2013-09-18 Nitto Denko Corporation Heat-resistant pressure-sensitive adhesive tape for production of semiconductor device and method for producing seminconductor device using the tape
TWI461127B (zh) * 2012-12-25 2014-11-11 Univ Nat Taipei Technology 電子裝置及其製法
DE102013201926A1 (de) 2013-02-06 2014-08-07 Robert Bosch Gmbh Verfahren zum elektrischen Kontaktieren eines Bauteils und Bauteilverbund
US8963318B2 (en) * 2013-02-28 2015-02-24 Freescale Semiconductor, Inc. Packaged semiconductor device
TWI518852B (zh) 2013-10-02 2016-01-21 矽品精密工業股份有限公司 半導體封裝件及其製法
EP2881986A3 (en) 2013-12-06 2015-08-12 Ka Wa Cheung System and method for manufacturing a cavity down fabricated carrier
US9396972B2 (en) 2014-02-11 2016-07-19 Palo Alto Research Center Incorporated Micro-assembly with planarized embedded microelectronic dies
US10206288B2 (en) * 2015-08-13 2019-02-12 Palo Alto Research Center Incorporated Bare die integration with printed components on flexible substrate
US10165677B2 (en) * 2015-12-10 2018-12-25 Palo Alto Research Center Incorporated Bare die integration with printed components on flexible substrate without laser cut

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6411357A (en) * 1987-07-04 1989-01-13 Horiba Ltd Method of taking out lead of semiconductor chip component
JPH11238956A (ja) * 1998-02-23 1999-08-31 Omron Corp 電子部品の実装構造、並びに、電磁波読み取り可能なｉｃシート
JP2006165506A (ja) * 2004-11-11 2006-06-22 Seiko Epson Corp 実装基板及び電子機器
JP2010251376A (ja) * 2009-04-10 2010-11-04 Sumitomo Electric Printed Circuit Inc 配線体，その製造方法および電子機器
JP2013531378A (ja) * 2010-06-29 2013-08-01 クーレッジ ライティング インコーポレイテッド 柔軟な基板を有する電子素子

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