KR20100009896A - 반도체 소자 패키지 및 그 제조 방법 - Google Patents

반도체 소자 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20100009896A
KR20100009896A KR1020080070719A KR20080070719A KR20100009896A KR 20100009896 A KR20100009896 A KR 20100009896A KR 1020080070719 A KR1020080070719 A KR 1020080070719A KR 20080070719 A KR20080070719 A KR 20080070719A KR 20100009896 A KR20100009896 A KR 20100009896A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
insulating layer
fillet member
fillet
forming
Prior art date
Application number
KR1020080070719A
Other languages
English (en)
Inventor
장철용
김평완
이택훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080070719A priority Critical patent/KR20100009896A/ko
Priority to US12/505,606 priority patent/US20100013076A1/en
Publication of KR20100009896A publication Critical patent/KR20100009896A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83909—Post-treatment of the layer connector or bonding area
    • H01L2224/83951—Forming additional members, e.g. for reinforcing, fillet sealant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은 반도체 소자 패키지를 제공한다. 이 패키지는 도전 패드가 배치된 상면, 상면에 대향하는 하면 및 상면과 하면을 연결하는 측면을 갖는 반도체칩, 상면을 덮으며 반도체칩의 외측으로 연장된 제 1 절연막, 측면과 제 1 절연막이 만나는 경계를 덮는 필릿 부재 및 반도체칩의 하면, 필릿 부재 및 제 1 절연막을 덮는 몰딩막을 포함한다.
절연막, 필릿 부재, 몰딩막

Description

반도체 소자 패키지 및 그 제조 방법{Semiconductor Device Package And Method of Fabricating The same}
본 발명은 반도체 소자 패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로는 팬 아웃(fan out) 구조를 갖는 반도체 소자 패키지 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 개별적인 칩단위로 절단되는 반도체칩의 크기도 소형화 되어가고 있다. 이에 대응하여, 반도체 소자 패키지도 소형화되고 있다. 예를 들면, 반도체 칩규모의 형태로 제조함으로써 그 크기를 최소화하기 용이한 칩규모의 반도체 소자 패키지(Chip Scale Package: CSP)가 있다.
반도체칩의 크기가 소형화됨에 따라, 반도체 소자 패키지에서 반도체칩에 배치된 미세 피치의 칩 패드와 전기적으로 연결되는 외부 접속 단자의 배치가 제약될 수 있다. 외부 접속 단자의 배치 제약을 해결하기 위해, 외부 접속 단자가 반도체칩의 외곽에 부착된 소위, 팬 아웃 구조의 반도체 소자 패키지를 제공할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 신뢰성 및 성능이 개선된 반도체 소자 패키지 및 그 제조 방법을 제공하는 데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자 패키지를 제공한다. 이 패키지는 도전 패드가 배치된 상면, 상기 상면에 대향하는 하면 및 상기 상면과 상기 하면을 연결하는 측면을 갖는 반도체칩; 상기 상면을 덮으며 상기 반도체칩의 외측으로 연장된 제 1 절연막; 상기 측면과 상기 제 1 절연막이 만나는 경계를 덮는 필릿 부재; 및 상기 반도체칩의 하면, 상기 필릿 부재 및 상기 제 1 절연막을 덮는 몰딩막을 포함한다.
본 발명의 실시예에 따르면, 상기 필릿 부재는 상기 제 1 절연막과 동일한 물질을 포함할 수 있다. 상기 제 1 절연막은 상기 반도체칩의 상면과 접하는 제 1 면, 상기 제 1 면에 대향하는 제 2 면, 상기 제 1 면으로 연장된 제 1 연장면 및 상기 제 1 연장면에 대향하며 상기 제 2 면으로부터 연장된 제 2 연장면을 가질 수 있다.
본 발명의 실시예에 따르면, 상기 필릿 부재는 상기 경계를 덮으며, 상기 반도체칩의 측면에 밀착된 제 3 면과 상기 제 1 연장면에 밀착된 제 4 면을 가질 수 있다.
본 발명의 실시예에 따르면, 상기 필릿 부재는 상기 반도체칩의 측면이 노출되지 않도록 상기 측면을 전부 덮을 수 있다. 상기 필릿 부재는 상기 제 1 절연막의 제 1 연장면이 노출되지 않도록 상기 측면의 연장면을 전부 덮을 수 있다.
본 발명의 실시예에 따르면, 상기 제 1 절연막은 상기 도전 패드를 노출하는 제 1 개구부를 가질 수 있다. 이 패키지는 상기 노출된 도전 패드와 전기적으로 연결되며, 상기 제 1 절연막의 제 2 면 및 제 2 연장면을 따라 상기 반도체칩의 외측으로 연장되는 재배선 패턴; 상기 재배선 패턴을 덮으며 상기 연장된 재배선 패턴의 일부를 노출하는 제 2 개구부를 갖는 제 2 절연막; 및 상기 노출된 재배선 패턴 상에 제공되여, 상기 재배선 패턴과 전기적으로 연결되는 외부 접속 단자를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제 2 개구부는 상기 반도체칩의 외측에 배치될 수 있다.
본 발명의 실시예의 변형예에 따르면, 상기 반도체칩의 측면은 서로 대향하는 제 1 측면 및 제 2 측면과 상기 제 1 측면과 상기 제 2 측면과 연결되며 서로 대향하는 제 3 측면 및 제 4 측면을 포함할 수 있다. 상기 필릿 부재는 상기 제 1 내지 제 4 측면들 중 적어도 한 측면에 배치될 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자 패키지의 제조 방법을 제공한다. 이 방법은 양면 접착성을 갖는 접착막을 부착한 운반 부재를 준비하고;도전 패드가 배치된 상면, 상기 상면에 대향하는 하면 및 상기 상면과 상기 하면을 연결하는 측면을 갖는 반도체칩을 준비하여, 상기 상면을 상기 접착막에 부착하고;상기 반도체칩의 측면과 상기 접착막이 만나는 경계를 덮는 필릿 부재를 형성하고; 그리고 상기 반도체칩의 하면, 상기 필릿 부재 및 상기 접착막을 덮는 몰딩막을 형성하는 것을 포함한다.
본 발명의 실시예에 따르면, 상기 필릿 부재를 형성하는 것은: 상기 반도체칩의 측면과 상기 접착막이 만나는 경계를 따라, 열경화성 물질을 도포한 후 경화하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 필릿 부재를 형성하는 것은: 상기 반도체칩의 측면과 상기 접착막이 만나는 경계를 따라, 열경화성 물질을 점사 도포하여 서로 간격이 떨어져 복수개로 필릿 부재를 형성하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 필릿 부재를 형성하는 것은: 상기 경화 공정에 의해, 상기 반도체칩의 측면에 밀착된 제 3 면, 상기 상기 접착막에 부착된 제 4 면 및 상기 제 3 면과 상기 제 4 면을 연결하며 노출된 제 5 면을 형성하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 몰딩막을 형성하는 것은: 몰딩 물질을 가압하여 상기 반도체칩의 하면, 상기 필릿 부재의 제 5 면 및 상기 접착막 상에 제공하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 이 방법은 상기 접착막을 탈착하여, 상기 반도체칩의 상면, 상기 필릿 부재의 제 4 면 및 상기 반도체칩 사이의 몰딩막을 노출하고; 그리고 상기 반도체칩의 상면, 상기 필릿 부재의 제 4 면 및 상기 몰딩막과 접촉하는 상면을 가지는 제 1 절연막을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제 1 절연막은 상기 필릿 부재와 동일한 물질을 포함할 수 있다.
본 발명의 실시예에 따르면, 이 방법은 상기 제 1 절연막에 상기 도전 패드 를 노출하는 제 1 개구부를 형성하는 것을 더 포함할 수 있다. 이 방법은 상기 노출된 도전 패드와 전기적으로 연결되며, 상기 제 1 절연막의 상면에 대향하는 하면을 따라 상기 반도체칩의 외측으로 연장된 재배선 패턴을 형성하고; 상기 연장된 재배선 패턴의 일부를 노출하는 제 2 개구부를 갖는 제 2 절연막을 형성하고; 상기 노출된 재배선 패턴 상에 외부 접속 단자를 제공하고; 그리고 상기 외부 접속 단자가 제공된 반도체칩 각각을 분리하는 것을 더 포함할 수 있다.
본 발명에 따르면, 반도체칩의 이동 및 몰딩 물질의 침투에 의한 반도체칩의 상면의 오염이 감소될 수 있다. 이에 따라, 반도체 소자 패키지의 성능 및 신뢰성이 개선될 수 있다.
본 발명에 따르면, 반도체칩, 몰딩막 및 제 1 절연막의 팽창 계수들이 서로 다름으로 인해 발생하는 박리 현상은 감소될 수 있다. 이에 따라, 반도체 소자 패키지의 신뢰성이 개선될 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 실시예에 따른 반도체 소자 패키지의 단면도이다. 도 1b는 본 발명의 실시예에 따른 반도체 소자 패키지의 사시도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 반도체 소자 패키지(500)는 반도체칩(100), 반도체칩(100)의 외측으로 연장된 재배선 패턴(130), 필릿 부재(fillet member, 200) 및 몰딩막(300)을 포함한다. 상기 반도체 소자 패키지(500)는 가령, 팬 아웃 패키지(fan out package)일 수 있다.
반도체칩(100)은 상면(104), 상면(104)에 대향하는 하면(102), 및 상면(104)과 하면(102)을 연결하는 측면(106)을 포함할 수 있다. 반도체칩(100)에는 집적회로(미도시)가 형성되어있고, 상기 상면(104)에는 활성면으로서 상기 집적회로와 전기적으로 연결된 도전 패드(120)가 배치된다. 도전 패드(120)가 상기 상면(104)의 중앙 부근에 복수개로 배치될 수 있다. 도전 패드(120)의 배치는 이에 한정하지 않는다. 도전 패드(120)는 알루미늄이나 구리를 비롯한 금속이나 합금 등의 전도성 재료로 구성될 수 있다.
제 1 절연막(122)이 반도체칩(100)의 상면(104) 상에 제공될 수 있다. 제 1 절연막(122)은 반도체칩(100)의 상면(104)을 덮으며 도전 패드(120)의 노출하고 반도체칩(100)의 외측으로 연장될 수 있다. 제 1 절연막(122)은 열경화성 물질을 포함할 수 있다. 제 1 절연막(122)은 가령, 폴리이미드 계열의 물질을 포함할 수 있다. 제 1 절연막(122)은 반도체칩(100)의 상면(104)과 접촉하는 제 1 면(124a) 및 상기 제 1 면(124a)과 대향하는 제 2 면(126a)을 포함할 수 있다. 제 1 절연막(122)은 상기 제 1 면(124a)으로부터 연장된 제 1 연장면(124b) 및 상기 제 1 연 장면(124b)과 대향하는 제 2 연장면(126b)을 포함할 수 있다. 제 2 연장면(126b)은 상기 제 2 면(126a)으로부터 연장될 수 있다. 제 1 면(124a) 및 제 1 연장면(124b)은 제 1 절연막(122)의 상면(124)을 구성할 수 있고, 제 2 면(126a) 및 제 2 연장면(126b)은 제 1 절연막(122)의 하면(126)을 구성할 수 있다.
재배선 패턴(130)은 제 1 절연막(122) 상에 배치될 수 있다. 재배선 패턴(130)은 도전 패드(120)와 전기적으로 접촉하며 제 1 절연막(122)의 제 2 면(126a) 및 제 2 연장면(126b)을 따라 일측으로 연장되어 반도체칩(100)의 외측으로 연장될 수 있다. 재배선 패턴(130)은 금속이나 합금 등 전도성 재료, 예를 들어, 전기전도성이 비교적 우수한 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합으로 구성될 수 있다. 재배선 패턴(130)을 덮으며, 상기 연장된 재배선 패턴(130)의 일부를 노출하는 개구부를 갖는 제 2 절연막(128)이 제공될 수 있다. 상기 개구부는 반도체칩(100)의 외측으로 배치될 수 있다. 상기 연장된 재배선 패턴(130)의 일부 상에 외부 접속 부재(150)가 제공된다. 외부 접속 부재(150)은 외부 회로에 전기적으로 연결하는 수단으로서 가령, 솔더 볼일 수 있다.
필릿 부재(200)는 반도체칩(100)의 측면(106)과 제 1 절연막(122)의 상면(124)과 만나는 경계(108)을 덮을 수 있다. 필릿 부재(200)는 열경화성 물질을 포함할 수 있다. 필릿 부재(200)는 가령, 폴리 이미드 계열의 물질을 포함할 수 있다. 필릿 부재(200)은 제 1 절연막(122)를 구성하는 절연 물질과 동일하거나 유사한 물질을 채택할 수 있다. 이에 따라, 필릿 부재(200)와 제 1 절연막(122)과의 신 뢰성있는 접촉이 구현될 수 있다. 필릿 부재(200)는 반도체칩(100)의 측면(106)의 일부 및 제 1 절연막(122)의 제 1 연장면(124b)의 일부가 노출될 수 있다. 필릿 부재(200)는 가령, 링 형상을 가질 수 있다.
필릿 부재(200)는 반도체칩(100)의 측면(106)에 밀착된 제 3 면(202), 제 1 절연막(122)의 제 1 연장면(124b)에 밀착된 제 4 면(204) 및 상기 제 3 면(202)과 제 4 면(204)을 연결하는 제 5 면(206)을 가질 수 있다. 필릿 부재(200)는 반도체칩(100)의 측면(106)이 노출되지 않을 수 있다. 필릿 부재(200)는 제 1 절연막(122)의 제 1 연장면(124b)도 노출되지 않을 수 있다.
본 발명의 실시예에 따르면, 필릿 부재(200)가 없으며 반도체칩(100), 몰딩막(300) 및 제 1 절연막(122)이 서로 다른 이종물질로 사용되는 경우 반도체칩(100), 몰딩막(300) 및 제 1 절연막(122)이 서로 접하는 경계에 비해, 반도체칩(100), 제 1 절연막(122) 및 필릿 부재(200)가 서로 접하는 경계(108)에서 필릿 부재(200)와 제 1 절연막(122)의 신뢰성 있는 접촉에 의해, 박리(터짐) 현상이 감소될 수 있다. 즉, 반도체칩(100), 몰딩막(300) 및 제 1 절연막(122)의 팽창 계수들이 서로 다름으로 인해 발생하는 박리 현상은 필릿 부재(200)와 제 1 절연막(122)이 서로 동일 또는 유사한 절연 물질로 사용됨에 의해, 감소될 수 있다. 이에 따라, 반도체 장치에 대한 신뢰성 시험, 가령 열에 대한 시험 및 벤딩 시험에서 본 발명에 따른 반도체 소자 패키지를 구비하는 반도체 장치의 신뢰성이 개선될 수 있다.
몰딩막(300)은 반도체칩(100)의 하면(102), 필릿 부재(200)의 제 5 면(206) 및 제 1 절연막(122)의 제 1 연장면(124b)의 일부를 덮을 수 있다. 몰딩막(300)은 가령, 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)와 같은 성형 수지(molding resin)일 수 있다.
도 2 내지 7은 본 발명의 실시예에 따른 반도체 소자 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 상면 및 상기 상면에 대향하는 하면을 갖는 캐리어(carrier, 110)를 준비한다. 캐리어(110)는 가령, 플레이트 형태 또는 디스크 형태일 수 있으며, 재사용될 수 있다.
캐리어(110)의 상면에 접착막(115)의 제 1 면(115a)을 부착한다. 접착막(115)은 상기 제 2 면(115b)와 대향하는 제 1 면(115a)을 포함한다. 접착막(115)은 절연성의 막이며, 상기 제 1 면(115a)과 상기 제 2 면(115b) 각각은 접착성을 가질 수 있다.
도 3을 참조하면, 복수개의 반도체칩(100)이 형성된 반도체 웨이퍼(wafer)를 절단하여, 개개로 분리된 반도체칩(100)을 준비한다. 반도체칩(100)은 상면(104), 상면(104)에 대향하는 하면(102) 및 상면(104)과 하면(102)을 연결하는 측면(106)을 갖는다. 반도체칩(100)에는 집적회로(미도시)가 형성되어 있다. 상기 상면(104)에는 활성면으로서 상기 집적회로와 전기적으로 연결된 도전 패드(120)가 배치된다. 도전 패드(120)는 가령, 반도체칩(100)의 상면(104)의 중심 부근에 복수개로 배치될 수 있다. 도전 패드(120)의 배치는 이에 한정하지 않는다. 도전 패드(120)는 알루미늄이나 구리를 비롯한 금속이나 합금 등의 전도성 재료로 구성될 수 있 다.
반도체칩(100) 간의 간격을 조정하여, 반도체칩(100)을 접착막(115)의 제 1 면(115a)에 부착한다. 반도체칩(100)간의 간격은 반도체칩(100)의 외측으로 외부 접속 단자, 가령 솔더 볼(도 1의 150)이 배치될 수 있도록 조정될 수 있다. 반도체칩(100) 사이의 일정 영역에 싱귤레이션 영역(singulation region, 180)이 정의될 수 있다. 싱귤레이션 영역(180)은 후속으로 몰딩된 반도체칩(100) 각각을 분리하기 위한 분리 영역일 수 있다. 반도체칩(100)은 싱귤레이션 영역(180)에 의해 구획될 수 있다.
도 4를 참조하면, 반도체칩(100)의 측면(106)과 접착막(115)의 제 1 면(115a)이 만나는 경계를 따라 절연 물질을 도포한 후 경화하여 필릿 부재(fillet member, 200)를 형성할 수 있다. 필릿 부재(200)는 열경화성 물질을 포함할 수 있다. 필릿 부재(200)는 가령, 폴리 이미드 계열의 물질을 포함할 수 있다. 필릿 부재(200)는 반도체칩(100)의 측면(106)과 접착막(115)의 제 1 면(115a)이 만나는 경계를 덮으며, 상기 반도체칩(100)의 측면(106)과 밀착된 제 3 면(202) 및 반도체칩(100)의 외측의 접착막(115)의 제 1 면(115a)에 부착된 제 4 면(204), 상기 제 3 면(202) 및 상기 제 4 면(204)을 연결하며 노출된 제 5 면(206)을 포함할 수 있다.반도체칩(100)의 측면(106) 일부 및 접착막(115)의 일부가 노출될 수 있다. 필릿 부재(200)는 가령, 링 형상을 가질 수 있다. 필릿 부재(200)는 반도체칩(100)의 측면(106)이 노출되지 않을 수도 있다. 필릿 부재(200)는 반도체칩(100) 사이에 접착막(115)의 제 1 면(115a)이 노출되지 않을 수도 있다.
반도체칩(100)의 하면(102), 필릿 부재(200)의 제 5 면(206) 및 반도체칩(100) 사이의 노출된 접착막(115)을 덮는 몰딩막(300)을 형성할 수 있다. 몰딩막(300)은 반도체칩(100)의 하면(102), 필릿 부재(200)의 제 5 면(206) 및 상기 노출된 접착막(115) 상에 몰딩 물질을 가압 주입한 후 경화하여 형성할 수 있다. 몰딩막(300)은 가령, 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)와 같은 성형 수지(molding resin)일 수 있다.
본 발명의 실시예에 따르면, 몰딩 물질의 주입 시에 반도체칩(100)에 가해진 압력이 필릿 부재(200)에 의해 완충되어, 접착막(115)에만 부착된 반도체칩(100)에 비해, 반도체칩(100)의 이동이 적어질 수 있다. 게다가, 몰딩 물질이 경화하는 동안 몰딩 물질의 반도체칩(100)과 접착막(115) 사이로의 침투도 필릿 부재(200)에 의해 차단될 수 있다. 즉, 반도체칩(100)의 이동 및 몰딩 물질의 침투에 의한 반도체칩(100)의 상면(104)의 오염이 감소될 수 있다. 이에 따라, 후속으로 수행되는 재배선 패턴의 공정 및 외부 접속 단자의 제공 공정에서, 재배선 패턴 및 외부 접속 단자의 오정렬의 문제와 칩 패드와 재배선 패턴과의 접촉 불량의 문제가 감소될 수 있어, 반도체 소자 패키지의 성능이 개선될 수 있다.
도 5를 참조하면, 접착막(도 4의 120)을 탈착하여, 반도체칩(100)의 상면(104), 필릿 부재(200)의 제 4 면(204) 및 반도체칩(100) 사이의 몰딩막(300)을 노출시킨다. 캐리어(도 4의 110)는 재사용하기 위해 회수될 수 있다.
반도체칩(100)의 상면(104)를 덮고 도전 패드(120)를 노출하는 제 1 개구부를 갖는 제 1 절연막(122)을 형성할 수 있다. 제 1 절연막(122)은 필릿 부재(200) 의 제 4 면(204) 및 반도체칩(100) 사이의 노출된 몰딩막(300)을 덮을 수 있다. 제 1 절연막(122)으로는 필릿 부재(200)를 구성하는 절연 물질과 동일하거나 유사한 물질을 채택할 수 있다. 이에 따라, 필릿 부재(200)와 제 1 절연막(122)과의 신뢰성있는 접촉이 구현될 수 있다.
본 발명의 실시예에 따르면, 필릿 부재(200)가 없으며 반도체칩(100), 몰딩막(300) 및 제 1 절연막(122)이 서로 다른 이종물질이 사용되는 경우 반도체칩(100), 몰딩막(300) 및 제 1 절연막(122)이 서로 접하는 경계에 비해, 반도체칩(100), 제 1 절연막(122) 및 필릿 부재(200)가 서로 접하는 경계(108)에서, 필릿 부재(200)와 제 1 절연막(122)의 신뢰성 있는 접촉에 의해, 박리(터짐) 현상이 감소할 수 있다.
도 6을 참조하면, 상기 개구부를 채워 노출된 도전 패드(120)와 접촉하며 제 1 절연막(122)의 상면을 따라 일측으로 연장되는 재배선 패턴(130)을 형성할 수 있다. 재배선 패턴(130)은 금속이나 합금 등 전도성 재료, 예를 들어, 전기전도성이 비교적 우수한 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합으로 구성될 수 있다.
제 1 절연막(122)의 상면 상에, 상기 일측으로 연장된 재배선 패턴(130)의 일부를 노출하는 제 2 개구부를 갖는 제 2 절연막(128)을 형성할 수 있다.
도 7를 참조하면, 노출된 재배선 패턴(130) 상에 외부 접속 부재(150) 가령, 솔더 볼을 제공할 수 있다. 외부 접속 부재(150)은 외부 회로에 전기적으로 연결하는 접속 수단이다. 상기 싱귤레이션 영역(180)을 따라 절단하여, 도 1a에 도시된 것 같은 반도체 소자 패키지(500)를 완성할 수 있다.
도 8a는 본 발명의 실시예의 변형예에 따른 반도체 소자 패키지의 단면도이다. 도 8b는 본 발명의 실시예의 변형예에 따른 반도체 소자 패키지의 사시도이다.상기 변형예에 따른 반도체 소자 패키지는 앞서 설명한 실시예에 따른 반도체 소자 패키지와 유사할 수 있다. 따라서, 설명의 간결함을 위해 아래에서는 앞서 설명한 실시예의 반도체 소자 패키지와 중복되는 기술적 특징에 대한 설명은 개략적으로 언급되거나 생략된다.
도 8a 및 도 8b를 참조하면, 반도체칩(100)의 측면은 서로 대향하는 제 1 측면(106a) 및 제 2 측면(106b)과 상기 제 1 측면(106a)과 상기 제 2 측면(106b)과 연결되며 서로 대향하는 제 3 측면(106c) 및 제 4 측면(106d)을 포함할 수 있다. 필릿 부재(200p)는 상기 제 1 측면(106a), 상기 제 2 측면(106b), 제 3 측면(106c) 및 제 4 측면(106d) 각각에 상기 경계(108) 일부를 덮으며 배치될 수 있다. 필릿 부재는 제 1 내지 제 4 측면들(106a, 106b, 106c, 106d) 중 적어도 한 측면에 배치될 수도 있다. 필릿 부재(200p)는 열경화성 물질을 점사 도포한 후 경화하여 서로 간격이 떨어져 복수개로 형성될 수 있다.
본 발명의 실시예의 변형예에 따르면, 필릿 부재(200p)는 경계(108)를 따라 서로 간격이 떨어져 복수개로 배치될 수 있다.
도 9는 본 발명에 따른 반도체 소자 패키지를 포함하는 전기 기기의 시스템을 보여주기 위한 블럭도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 전자 기기는 가령, 무선 통신 칩(radio frequency communication chip, RF chip 1020), 스마트 카드(1030), 스위칭 회로(1040), 배터리(1050) 및 컨트롤러(1060)를 포함한 이동 통신 단말기(1000)를 포함할 수 있다. 이동통신 단말기(1000)는 본 발명의 실시예들에 따른 반도체 소자 패키지(500)를 구비할 수 있다. 즉, 이동통신 단말기(1000)는 신뢰성 및 성능이 향상된 반도체 소자 패키지(500)를 구비할 수 있다.
본 발명의 실시예들을 따른 반도체 소자 패키지(500)는 가령, 메모리 칩 또는 로직 칩으로 제조될 수 있다. 무선 통신 칩(RF chip, 1020)은 가령, 프로세서 및 메모리 칩을 포함할 수 있다. 스마트 카드(1030)는 메모리 칩을 포함하고, 컨트롤러(1060)은 로직 칩을 포함할 수 있다.
무선 통신 칩(1020)은 안테나(1010)를 통하여 외부 RFID 인식기(미 도시)와의 무선 신호 송수신을 수행한다. 무선 통신 칩(1020)은 스마트 카드(1030) 또는 컨트롤러(1060)로부터 제공되는 신호를 RFID 인식기로 전송하고, 안테나(1010)를 통해 RFID 인식기로부터 수신된 신호를 스마트 카드(1030) 또는 컨트롤러(1060)로 전송한다. 스마트 카드(1030)는 무선 통신 칩(1020) 및 컨트롤러(1060)와 통신한다. 배터리(1050)는 이동통신 단말기(1000)에서 필요로 하는 전원을 공급한다. 컨트롤러(1060)는 이동통신 단말기(1000)의 전반적인 동작을 제어한다.
본 발명에 따른 반도체 소자 패키지(500)를 구비하는 전기 기기는 가령, 이동통신 단말기(1000)이외에 개인 휴대용 정보 단말기(Personal Digital Assistant: PDA), MP3 플레이어, 동영상 재생기, 휴대용 게임기 등과 같은 다양한 모바일 디바이스들, 데스크 톱 컴퓨터, 대형 컴퓨터, GPS(Global Position System), PC 카드, 노트북 컴퓨터, 캠코더, 및 디지털 카메라를 포함할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 실시예에 따른 반도체 소자 패키지의 단면도이다.
도 1b는 본 발명의 실시예에 따른 반도체 소자 패키지의 사시도이다.
도 2 내지 7은 본 발명의 실시예에 따른 반도체 소자 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 8a는 본 발명의 실시예의 변형예에 따른 반도체 소자 패키지의 단면도이다.
도 8b는 본 발명의 실시예의 변형예에 따른 반도체 소자 패키지의 사시도이다.
도 9는 본 발명에 따른 반도체 소자 패키지를 포함하는 전기 기기의 시스템을 보여주기 위한 블럭도이다.

Claims (20)

  1. 도전 패드가 배치된 상면, 상기 상면에 대향하는 하면 및 상기 상면과 상기 하면을 연결하는 측면을 갖는 반도체칩;
    상기 상면을 덮으며 상기 반도체칩의 외측으로 연장된 제 1 절연막;
    상기 측면과 상기 제 1 절연막이 만나는 경계를 덮는 필릿 부재; 및
    상기 반도체칩의 하면, 상기 필릿 부재 및 상기 제 1 절연막을 덮는 몰딩막을 포함하는 반도체 소자 패키지.
  2. 제 1 항에 있어서,
    상기 필릿 부재는 상기 제 1 절연막과 동일한 물질을 포함하는 반도체 소자 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 절연막은 상기 반도체칩의 상면과 접하는 제 1 면, 상기 제 1 면에 대향하는 제 2 면, 상기 제 1 면으로 연장된 제 1 연장면 및 상기 제 1 연장면에 대향하며 상기 제 2 면으로부터 연장된 제 2 연장면을 갖는 반도체 소자 패키지.
  4. 제 3 항에 있어서,
    상기 필릿 부재는 상기 경계를 덮으며, 상기 반도체칩의 측면에 밀착된 제 3 면과 상기 제 1 연장면에 밀착된 제 4 면을 갖는 반도체 소자 패키지.
  5. 제 4 항에 있어서,
    상기 필릿 부재는 상기 반도체칩의 측면이 노출되지 않도록 상기 측면을 전부 덮는 반도체 소자 패키지.
  6. 제 4 항에 있어서,
    상기 필릿 부재는 상기 제 1 절연막의 제 1 연장면이 노출되지 않도록 상기 측면의 연장면을 전부 덮는 반도체 소자 패키지.
  7. 제 1 항에 있어서,
    상기 반도체칩의 측면은 서로 대향하는 제 1 측면 및 제 2 측면과 상기 제 1 측면과 상기 제 2 측면과 연결되며 서로 대향하는 제 3 측면 및 제 4 측면을 포함하는 반도체 소자 패키지.
  8. 제 7 항에 있어서,
    상기 필릿 부재는 상기 제 1 내지 제 4 측면들 중 적어도 한 측면에 배치되는 반도체 소자 패키지.
  9. 제 3 항에 있어서,
    상기 제 1 절연막은 상기 도전 패드를 노출하는 제 1 개구부를 갖는 반도체 소자 패키지.
  10. 제 9 항에 있어서,
    상기 노출된 도전 패드와 전기적으로 연결되며, 상기 제 1 절연막의 제 2 면 및 제 2 연장면을 따라 상기 반도체칩의 외측으로 연장되는 재배선 패턴;
    상기 재배선 패턴을 덮으며 상기 연장된 재배선 패턴의 일부를 노출하는 제 2 개구부를 갖는 제 2 절연막; 및
    상기 노출된 재배선 패턴 상에 제공되여, 상기 재배선 패턴과 전기적으로 연결되는 외부 접속 단자를 더 포함하는 반도체 소자 패키지.
  11. 제 10 항에 있어서,
    상기 제 2 개구부는 상기 반도체칩의 외측에 배치되는 반도체 소자 패키지.
  12. 양면 접착성을 갖는 접착막을 부착한 운반 부재를 준비하고;
    도전 패드가 배치된 상면, 상기 상면에 대향하는 하면 및 상기 상면과 상기 하면을 연결하는 측면을 갖는 반도체칩을 준비하여, 상기 상면을 상기 접착막에 부착하고;
    상기 반도체칩의 측면과 상기 접착막이 만나는 경계를 덮는 필릿 부재를 형 성하고; 그리고
    상기 반도체칩의 하면, 상기 필릿 부재 및 상기 접착막을 덮는 몰딩막을 형성하는 것을 포함하는 반도체 소자 패키지의 제조 방법.
  13. 제 12 항에 있어서,
    상기 필릿 부재를 형성하는 것은:
    상기 반도체칩의 측면과 상기 접착막이 만나는 경계를 따라, 열경화성 물질을 도포한 후 경화하는 것을 포함하는 반도체 소자 패키지의 제조 방법.
  14. 제 12 항에 있어서,
    상기 필릿 부재를 형성하는 것은:
    상기 반도체칩의 측면과 상기 접착막이 만나는 경계를 따라, 열경화성 물질을 점사 도포하여 서로 간격이 떨어져 복수개로 필릿 부재를 형성하는 것을 포함하는 반도체 소자 패키지의 제조 방법.
  15. 제 13 항에 있어서,
    상기 필릿 부재를 형성하는 것은:
    상기 경화 공정에 의해, 상기 반도체칩의 측면에 밀착된 제 3 면, 상기 상기 접착막에 부착된 제 4 면 및 상기 제 3 면과 상기 제 4 면을 연결하며 노출된 제 5 면을 형성하는 것을 포함하는 반도체 소자 패키지의 제조 방법.
  16. 제 15 항에 있어서,
    상기 몰딩막을 형성하는 것은:
    몰딩 물질을 가압하여 상기 반도체칩의 하면, 상기 필릿 부재의 제 5 면 및 상기 접착막 상에 제공하는 것을 포함하는 반도체 소자 패키지의 제조 방법.
  17. 제 16 항에 있어서,
    상기 접착막을 탈착하여, 상기 반도체칩의 상면, 상기 필릿 부재의 제 4 면 및 상기 반도체칩 사이의 몰딩막을 노출하고; 그리고
    상기 반도체칩의 상면, 상기 필릿 부재의 제 4 면 및 상기 몰딩막과 접촉하는 상면을 가지는 제 1 절연막을 형성하는 것을 더 포함하는 반도체 소자 패키지의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 절연막은 상기 필릿 부재와 동일한 물질을 포함하는 반도체 소자 패키지의 제조 방법.
  19. 제 17 항에 있어서,
    상기 제 1 절연막에 상기 도전 패드를 노출하는 제 1 개구부를 형성하는 것을 더 포함하는 반도체 소자 패키지의 제조 방법.
  20. 제 19 항에 있어서,
    상기 노출된 도전 패드와 전기적으로 연결되며, 상기 제 1 절연막의 상면에 대향하는 하면을 따라 상기 반도체칩의 외측으로 연장된 재배선 패턴을 형성하고;
    상기 연장된 재배선 패턴의 일부를 노출하는 제 2 개구부를 갖는 제 2 절연막을 형성하고;
    상기 노출된 재배선 패턴 상에 외부 접속 단자를 제공하고; 그리고
    상기 외부 접속 단자가 제공된 반도체칩 각각을 분리하는 것을 더 포함하는 반도체 소자 패키지의 제조 방법.
KR1020080070719A 2008-07-21 2008-07-21 반도체 소자 패키지 및 그 제조 방법 KR20100009896A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080070719A KR20100009896A (ko) 2008-07-21 2008-07-21 반도체 소자 패키지 및 그 제조 방법
US12/505,606 US20100013076A1 (en) 2008-07-21 2009-07-20 Semiconductor device package and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080070719A KR20100009896A (ko) 2008-07-21 2008-07-21 반도체 소자 패키지 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20100009896A true KR20100009896A (ko) 2010-01-29

Family

ID=41529568

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080070719A KR20100009896A (ko) 2008-07-21 2008-07-21 반도체 소자 패키지 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20100013076A1 (ko)
KR (1) KR20100009896A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110108136A (ko) * 2010-03-26 2011-10-05 삼성전자주식회사 반도체 하우징 패키지, 상기 반도체 하우징 패키지를 포함하는 반도체 패키지 구조물 및 상기 반도체 패키지 구조물을 포함하는 프로세서 베이스드 시스템
WO2018080012A1 (ko) * 2016-10-27 2018-05-03 덕산하이메탈(주) 솔더볼 및 이를 이용한 반도체 패키지

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8501544B2 (en) 2010-08-31 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive material over semiconductor die and carrier to reduce die shifting during encapsulation
US9245773B2 (en) * 2011-09-02 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packaging methods and structures thereof
JP2014072494A (ja) * 2012-10-01 2014-04-21 Toshiba Corp 半導体装置及びその製造方法
US10206288B2 (en) 2015-08-13 2019-02-12 Palo Alto Research Center Incorporated Bare die integration with printed components on flexible substrate
US10165677B2 (en) * 2015-12-10 2018-12-25 Palo Alto Research Center Incorporated Bare die integration with printed components on flexible substrate without laser cut
TWI602275B (zh) * 2016-10-14 2017-10-11 恆勁科技股份有限公司 封裝結構及其製作方法
US10847384B2 (en) 2017-05-31 2020-11-24 Palo Alto Research Center Incorporated Method and fixture for chip attachment to physical objects
US10504841B2 (en) * 2018-01-21 2019-12-10 Shun-Ping Huang Semiconductor package and method of forming the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603191B2 (en) * 2000-05-18 2003-08-05 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP2002083904A (ja) * 2000-09-06 2002-03-22 Sanyo Electric Co Ltd 半導体装置およびその製造方法
WO2005093829A1 (en) * 2004-03-16 2005-10-06 Infineon Technologies Ag Semiconductor package having an interfacial adhesive layer
DE102005045767B4 (de) * 2005-09-23 2012-03-29 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauteils mit Kunststoffgehäusemasse
US7906860B2 (en) * 2007-10-26 2011-03-15 Infineon Technologies Ag Semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110108136A (ko) * 2010-03-26 2011-10-05 삼성전자주식회사 반도체 하우징 패키지, 상기 반도체 하우징 패키지를 포함하는 반도체 패키지 구조물 및 상기 반도체 패키지 구조물을 포함하는 프로세서 베이스드 시스템
WO2018080012A1 (ko) * 2016-10-27 2018-05-03 덕산하이메탈(주) 솔더볼 및 이를 이용한 반도체 패키지

Also Published As

Publication number Publication date
US20100013076A1 (en) 2010-01-21

Similar Documents

Publication Publication Date Title
KR20100009896A (ko) 반도체 소자 패키지 및 그 제조 방법
EP1639644B1 (en) Integrated circuit package having stacked integrated circuits and method therefor
US6798049B1 (en) Semiconductor package and method for fabricating the same
KR101083044B1 (ko) 단측 리드를 갖춘 에스아이피 모듈
US7633144B1 (en) Semiconductor package
US20130295725A1 (en) Semiconductor package and method of forming the same
US8193624B1 (en) Semiconductor device having improved contact interface reliability and method therefor
US10490479B1 (en) Packaging of semiconductor device with antenna and heat spreader
US10818637B2 (en) Thin bonded interposer package
KR20180064401A (ko) 임베디드 PoP(package on package) 디바이스를 포함하는 통합된 디바이스
US10553514B2 (en) Substrate strip including conductive plane around periphery of chip mounting regions and method of manufacturing semiconductor package using the same
US8134242B2 (en) Integrated circuit package system with concave terminal
US20190051614A1 (en) Semiconductor packages with electromagnetic interference shielding
KR20190015097A (ko) 칩 패키지 및 그 제조방법
US20100148359A1 (en) Package on Package Assembly using Electrically Conductive Adhesive Material
CN111276445A (zh) 半导体装置以及制造半导体装置的方法
KR20100010747A (ko) 반도체 소자 패키지
CN111554620A (zh) 一种芯片封装方法
KR101958831B1 (ko) 양면 접착성 테이프, 반도체 패키지 및 그 제조 방법
KR101286571B1 (ko) 반도체 패키지 제조방법 및 반도체 패키지
JPH11186439A (ja) 半導体パッケージ用基板及びその製造方法
CN117223098A (zh) 具有竖直热路径的高功率裸片散热器
KR20160034496A (ko) 반도체 패키지 제조방법
US9177897B1 (en) Integrated circuit packaging system with trace protection layer and method of manufacture thereof
KR20140054716A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid