KR20190015097A - 칩 패키지 및 그 제조방법 - Google Patents

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Abstract

패키지의 강도를 향상시키고, 제조 공정을 단순화할 수 있는 칩 패키지 및 이의 제조방법이 개시된다. 이는 칩 상에 접착층을 이용하여 보강층을 추가로 형성하고, 칩과 보강층을 몰딩층을 이용하여 일체화하도록 몰딩함으로써 패키지의 내구성을 향상시킬 수 있다. 또한, 베이스 기판과 재배선층 사이에 솔더볼을 형성하여 몰딩층으로 일체화하는 구조를 취함으로써 패키지의 강도를 향상시킬 수 있으며, 몰딩층으로 폴리이미드(PI)를 사용함으로써 종래와 같이 몰딩층 상에 형성된 별도의 절연층을 소모하지 않고 몰딩층 상에 바로 배선층을 형성할 수 있다.

Description

칩 패키지 및 그 제조방법{Chip Package and Method of Manufacturing the Same}
본 발명은 칩 패키지 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 패키지의 강도를 향상시키고, 제조 공정을 단순화할 수 있는 칩 패키지 및 이의 제조방법에 관한 것이다.
최근, 보안 및 기밀 유지를 위한 산업체 및 연구소를 비롯하여, 일반 가정 및 아파트 등의 출입통제, 금융권의 ATM 및 모바일 폰 등에서는 신원 확인을 위해 생체인식에 의한 인증기술이 적용되고 있다.
보안 인증을 위한 생체인식의 종류로서, 사람마다 서로 다른 지문, 홍채, 목소리, 얼굴, 혈관 등을 사용하고 있지만, 그 중에서도 지문 센싱은 편의성이나 보안성 등 여러 가지 이유로 현재 가장 많이 상용화되어 있다.
지문 센싱을 위한 센서 패키지의 경우, 일반적인 반도체 칩과 마찬가지로 EMC등의 수지재에 의해 밀봉되어, 센서 패키지로서 전자기기의 메인보드에 조립된다.
허나, 최근 지문인식 센서 패키지가 탑재되는 전자 장치가 소형화 및 박형화 됨에 따라 지문인식 센서 패키지도 소형화 및 박형화 될 필요가 있다.
한국공개특허 10-2017-0084941
본 발명이 이루고자 하는 제1 기술적 과제는 패키지의 강도를 향상시키고, 제조 공정을 단순화할 수 있는 칩 패키지를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 제2 기술적 과제는 상기 제1 기술적 과제를 달성하기 위한 칩 패키지의 제조방법을 제공하는데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명은, 패드가 형성된 활성면과 이에 대응하는 비활성면을 갖는 칩, 상기 칩을 매립하고, 상기 칩의 활성면과 동일 방향으로 형성된 제1면 및 상기 제1면과 대응하는 면인 제2면을 갖는 봉지부, 상기 칩과 연결되고, 외부와 전기적으로 접속되는 외부연결단자 및 상기 패드 및 상기 외부연결단자와 전기적으로 연결된 배선부를 포함한다.
상기 배선부는, 상기 봉지부의 제1면에 형성되고, 상기 칩의 영역을 벗어나 연장 형성된 상부 배선부을 더 포함할 수 있다.
상기 상부 배선부는, 상기 칩의 활성면 및 상기 봉지부의 제1면 상에 형성된 상부 절연층 및 상기 상부 절연층 상에 형성되고, 상기 패드와 전기적으로 연결된 상부 배선층을 포함할 수 있다.
상기 칩의 활성 영역 상에 투광성 절연층이 형성될 수 있다.
봉지부는, 상기 봉지부 내에 형성된 제1 몰드 비아 및 제2 몰드 비아를 포함할 수 있다.
상부 배선부는, 상기 봉지부의 제1면과 접하도록 형성되고, 상기 제1 몰드 비아 및 제2 몰드 비아를 전기적으로 연결하는 상부 배선층 및 상기 상부 배선층 상에 형성된 상부 절연층을 포함할 수 있다.
상기 배선부는, 상기 봉지부의 제2면에 형성된 하부 배선부 및 상기 상부 배선부와 상기 하부 배선부를 전기적으로 연결하는 연결부를 포함할 수 있다.
상기 하부 배선부는, 상기 봉지부의 제2면 상에 형성된 하부 절연층 및 상기 하부 절연층 상에 형성된 하부 배선층을 포함할 수 있다.
상기 연결부는 상기 봉지부를 관통하여 형성될 수 있다.
상기 연결부는, 몸체부, 상기 몸체부의 적어도 일부를 관통하는 적어도 하나의 관통부 및 상기 관통부에 마련된 도전성 연결부를 포함할 수 있다.
상기 도전성 연결부는 상기 관통부를 매립하거나, 또는 상기 관통부의 측면에 형성될 수 있다.
상기 연결부는, 상기 몸체부의 상측으로 돌출되고, 상기 도전성 연결부를 전기적으로 연결하는 비아 포스트를 포함할 수 있다.
상기 비아 포스트의 직경은 상기 도전성 연결부의 직경보다 크거나 같을 수 있다.
상기 도전성 연결부 상에 마련된 접속 패드를 포함할 수 있다.
상기 몸체부는 상기 칩의 비활성 영역으로 연장된 판 형상을 가지며, 상기 판 형상 내측에는 상기 하부 배선부가 형성될 수 있다.
상기 몸체부 상측에 상기 상부 배선부와 접촉된 솔더볼을 포함할 수 있다.
상기 솔더볼의 높이는 상기 칩의 활성면과 동일 평면이 되도록 형성될 수 있다.
상기 칩의 비활성면이 상기 몸체부에 접착될 수 있다.
상기 연결부는 상기 봉지부를 관통하여 형성되고, 상기 연결부의 수직 단면의 중심점을 기준으로 상하 방향으로 연결부의 폭이 좁아질 수 있다.
상기 몸체부는 내부 관통공을 갖는 링 형상을 가지며, 상기 관통공 내에 상기 칩이 배치될 수 있다.
상기 봉지부의 제2면에는 상기 도전성 연결부와 상기 하부 배선부를 전기적으로 연결하는 몰드 비아를 포함할 수 있다.
상기 연결부는, 상기 칩의 일측 영역에 배치되거나, 또는 상기 칩의 양측 영역에 배치될 수 있다.
상기 연결부는, 상기 칩 주위를 둘러싸도록 배치될 수 있다.
상기 봉지부는 상기 몸체부의 적어도 측면을 감쌀 수 있다.
상기 칩의 활성면은 상기 몸체부의 상측면과 동일 평면상에 배치되거나, 또는 상기 칩의 활성면이 상기 몸체부의 상측면보다 돌출되도록 배치될 수 있다.
상기 몸체부의 두께가 상기 칩의 두께보다 두꺼울 수 있다.
상기 칩의 비활성면에 마련된 보강층을 더 포함할 수 있다.
상기 보강층은 SUS, Cu, Ag, Au, W, Pt, Cr, 에폭시 및 우레탄 중 어느 하나로 형성될 수 있다.
상기 보강층은 판 형상을 가지되, 상기 연결부의 적어도 일부를 노출시킬 수 있다.
상기 보강층은, 상기 연결부가 삽입되도록 형성된 삽입홀 및 상기 봉지부가 상기 보강층 하부로 주입되어 상기 칩을 매립하도록 형성된 주입홀을 포함할 수 있다.
상기 외부연결단자는 상기 봉지부의 제1면 영역에 형성되고, 상기 상부 배선부와 전기적으로 접속될 수 있다.
상기 외부연결단자는 상기 봉지부의 제2면 영역에 형성되고, 상기 연결부와 상기 하부 배선부에 전기적으로 접속될 수 있다.
상기 외부연결단자는 LGA패드를 포함할 수 있다.
상기 상부 배선부 상에 상기 상부 배선부를 커버하도록 하는 보호층을 더 포함할 수 있다.
상술한 본 발명에 따르면, 칩 상에 접착층을 이용하여 보강층을 추가로 형성하고, 칩과 보강층을 몰딩층을 이용하여 일체화하도록 몰딩함으로써 패키지의 내구성을 향상시킬 수 있다.
또한, 베이스 기판과 재배선층 사이에 솔더볼을 형성하여 몰딩층으로 일체화하는 구조를 취함으로써 패키지의 강도를 향상시킬 수 있으며, 몰딩층으로 폴리이미드(PI)를 사용함으로써 종래와 같이 몰딩층 상에 형성된 별도의 절연층을 소모하지 않고 몰딩층 상에 바로 배선층을 형성할 수 있다. 따라서, 배선층 하부에 별도의 절연층을 형성하는 공정이 생략될 수 있으므로 절연층의 소모를 감소시키고 공정시간을 단축시킬 수 있으며, 절연층 감소에 따른 패키지의 두께를 감소시킬 수 있는 효과가 있다.
더 나아가, 비아 프레임의 상부 및 하부에 각각 재배선층을 형성함으로써 칩과 외부연결단자를 전기적으로 연결시킬 수 있기 때문에 패키지의 두께를 효과적으로 감소시킬 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 칩 패키지에 따른 제1 실시예를 도시한 단면도이다.
도 2 및 도 3은 본 발명의 제1 실시예에 따른 프레임 배치의 다른 실시예를 나타내는 도면이다.
도 4 내지 도 6은 본 발명에 따른 보강층의 다른 실시예를 나타내는 도면이다.
도 7 내지 도 16은 본 발명의 제1 실시예에 따라 상기 도 1 및 도 3 에 도시된 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 칩 패키지에 따른 제2 실시예를 도시한 단면도이다.
도 18 내지 도 20은 본 발명의 칩 패키지의 칩 주위의 솔더볼 배치를 나타내는 도면이다.
도 21은 본 발명의 칩 패키지에 따른 제3 실시예를 도시한 단면도이다.
도 22 내지 도 32는 본 발명의 제2 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 33 내지 도 43은 본 발명의 제3 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 44 내지 도 50은 본 발명의 제3 실시예에 따른 칩 패키지의 다른 제조방법을 설명하기 위한 단면도들이다.
도 51은 본 발명의 칩 패키지에 따른 제4 실시예를 도시한 단면도이다.
도 52 내지 도 54는 본 발명의 제4 실시예에 따른 비아 포스트 배치를 나타내는 평면도이다.
도 55는 본 발명의 칩 패키지에 따른 제5 실시예를 도시한 단면도이다.
도 56 내지 도 66은 본 발명의 제4 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 67 내지 도 76은 본 발명의 제5 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 77은 본 발명의 칩 패키지에 따른 제6 실시예를 도시한 단면도이다.
도 78 내지 도 80은 본 발명의 제6 실시예에 따른 비아 프레임과 칩의 구조를 나타내는 평면도이다.
도 81은 본 발명의 제6 실시예에 따른 비아홀의 다른 실시예를 나타내는 도면이다.
도 82는 본 발명의 칩 패키지에 따른 제7 실시예를 도시한 단면도이다.
도 83 내지 도 91은 본 발명의 제6 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 92 내지 도 100은 본 발명의 제7 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
실시예
도 1은 본 발명의 칩 패키지에 따른 제1 실시예를 도시한 단면도이다.
도 2 및 도 3은 본 발명의 제1 실시예에 따른 프레임 배치의 다른 실시예를 나타내는 도면이다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 칩 패키지(1000)는 프레임(1100), 칩(1200), 보강층(1300), 몰딩층(1400), 외부연결단자(1500) 및 재배선층(1600)을 포함한다.
프레임(1100)은 절연성 재질 또는 반도체 재질임이 바람직하다. 또한, 상기 프레임(1100)은 이후에 개시되는 캐리어 기판(1110) 또는 상술한 몰딩층(1400)과 유사한 열팽창 계수를 가짐이 바람직하다. 따라서, 상기 프레임(1100)은 절연 세라믹 또는 반도체 재질의 세라믹일 수 있다. 상기 절연 세라믹은 다양한 재질을 가지는 바, 금속 산화물 또는 금속 질화물 등이 사용될 수 있으며, 소다라임 글라스 또는 사파이어 등이 사용될 수 있다.
또한, 반도체 재질의 세라믹은 실리콘 재질을 가질 수 있으며, 이외에 ZnO, GaN 및 GaAs 등이 사용될 수도 있다. 다만, 상기 프레임(1100)은 사용되는 캐리어 기판(1110) 또는 몰딩층(1400)의 재질에 따라 다양하게 선택될 수 있다.
상기 프레임(1100)은 관통공(1101)과 관통공(1101) 주변에 형성된 비아홀(1102)을 가진다. 만일, 상기 프레임(1100)이 반도체 재질을 가지는 경우, 관통공(1101)의 내주면 상에는 별도의 절연층이 형성될 수 있다. 상기 절연층은 반도체 재질의 프레임(1100)과 칩(1200) 사이의 전기적 연결을 차단하기 위해 구비될 수 있다. 또한, 프레임(1100)이 반도체 재질을 가지는 경우, 비아홀(1102)의 내주면에도 별도의 절연층이 형성될 수 있다.
프레임(1100)의 관통공(1101)은 프레임(1100)을 관통하도록 마련될 수 있으며, 프레임(1100)의 중앙부에 위치할 수 있다. 관통공(1101)은 칩(1200)의 너비보다 넓게 마련되어 칩(1200)을 수용할 수 있다. 또한, 프레임(1100)의 두께는 칩(1200)의 두께와 같거나, 칩(1200)의 두께보다 두꺼울 수 있다.
다만, 도 2 및 도 3에서와 같이, 실시의 형태에 따라 프레임(1100)이 칩(1200)의 일측에 배치되거나, 또는 양측에 배치되는 구조를 취할 수 있다. 따라서, 프레임(1100)의 비아홀(1102)과 연결되는 배선층(1620)은 프레임(1100)의 배치에 따라 변경될 수 있다.
비아홀(1102)은 프레임(1100)을 관통하도록 형성되며, 칩(1200)의 외곽을 따라 복수로 마련될 수 있다. 또한, 비아홀(1102) 내에는 상하 방향으로 전기적 신호를 전달하는 비아 컨택(1700)이 마련될 수 있다. 비아 컨택(1700)은 프레임(1100)의 제1면(1103)에 마련되는 재배선층(1600)에서 전달되는 전기적 신호를 프레임(1100)의 제1면(1103)과 대향되는 면인 제2면(104)으로 전달 할 수 있다. 일예로, 비아 컨택(1700)의 제1면(1103)은 재배선층(1600)과 접속되되 배선층(1620)을 통해 칩(1200)과 전기적으로 연결되고, 제2면(1104)은 외부연결단자(1500)와 전기적으로 연결되어 외부의 기판 등에 접속 될 수 있다.
또한, 비아 컨택(1700)은 비아홀(1102)에 충진되는 도전성 물질일 수 있으며, 비아홀(1102)에 코팅되는 금속층일 수 있다. 일예로, 비아 컨택(1700)은 원기둥 형상으로 마련될 수 있다. 또는 비아 컨택(1700)은 솔더볼 등의 형태로 마련되어 비아홀(1102)을 관통하거나, 비아홀(1102)에 충진되는 솔더 레지스트 잉크일 수 있다.
프레임(1100)의 제2면(1104) 상에는 비아 컨택(1700) 상부와 전기적으로 연결되고, 몰딩층(1400)으로부터 일부가 노출되는 외부연결단자(1500)를 더 포함할 수 있다. 외부연결단자(1500)는 비아 컨택(1700)과 전기적으로 연결됨으로써 칩 패키지와 외부 기판 또는 다른 반도체 패키지 등을 전기적으로 연결시킬 수 있다. 또한, 외부연결단자(1500)의 표면에는 유기물 코팅 또는 금속도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.
프레임(1100)의 관통공(1101) 내에는 칩(1200)이 배치된다. 칩(1200)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면일 수 있다. 한편, 칩(1200)의 배면은 비활성면일 수 있다. 이와 달리, 칩(1200)의 양면이 모두 활성면으로 마련되는 경우를 포함한다. 칩(1200)의 활성면에는 외부와 신호를 교환하기 위한 패드(1210)가 복수로 마련될 수 있으며, 패드(1210)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 패드(1210)는 칩(1200)과 일체로 형성되는 것을 포함한다.
상기 칩(1200)의 패드(1210)는 재배선층(1600)을 향하도록 배치될 수 있다. 또한, 상기 칩(1200)의 활성면은 프레임(1100)의 제1면(1103)과 동일 평면을 이룸이 바람직하다.
또한, 본 발명에 따른 칩(1200) 패키지의 칩(1200)이 지문센서로 적용시에는 칩(1200) 활성면에 지문을 감지하는 센싱부(201)를 포함할 수 있다. 센싱부(1201)는 다양한 형태로 이루어질 수 있으며, 일예로, 도전체를 이용하여 형성될 수 있다. 센싱부(1201)는 사용자의 손가락의 지문의 산과 골의 형상에 따른 높이 차에 의한 정전용량의 차이를 찾을 수 있으며, 지문의 이미지를 스캐닝(Scanning)하여 지문 이미지를 만들어 낼 수 있다. 따라서, 본 발명에 따른 칩(1200)의 활성면은 후술할 상부 재배선층(1600)에 대해 개방된 형태로 형성될 수 있으며, 개방된 활성면에 의해 외부 정보, 일예로, 사용자의 손가락에 의한 지문 정보를 수집할 수 있다. 또한, 본 발명에서의 칩(1200)의 센싱부(1201)는 지문센서로써 설명되나, 상기 칩(1200)은 지문센서의 센싱 외에 전자기 센싱, 광 센싱 및 의료 센싱 등의 칩(1200)으로도 적용이 가능하다.
칩(1200)의 두께는 상기 프레임(1100)의 두께와 같거나, 다른 값을 가질 수 있으나, 후술할 칩(1200) 상에 적층되는 보강층(1300)을 고려하여 상기 프레임(1100)의 두께보다 얇은 두께를 갖는 것이 바람직하다.
보강층(1300)은 칩(1200) 상에 형성될 수 있다. 보강층(1300)은 칩(1200) 상에 형성되되, 칩(1200)과 보강층(1300) 사이에 접착층을 이용하여 칩(1200) 상에 적층될 수 있다. 즉, 보강층(1300)은 칩(1200)의 비활성면 상에 접착층(1310)을 이용하여 적층될 수 있다.
도 4 내지 도 6은 본 발명에 따른 보강층의 다른 실시예를 나타내는 도면이다.
도 4 내지 도 6을 참조하면, 본 발명에 따른 보강층(1300)의 다른 실시예로써, 보강층(1300)의 폭은 칩(1200)의 폭과 같거나, 작을 수 있다. 또한, 다른 실시예로써, 도 4 및 도 5에서와 같이 보강층(1300)은 칩(1200)의 폭보다 큰 폭을 가지되, 프레임(1100)의 폭보다는 작은 폭을 갖거나, 또는, 프레임(1100)을 감싸도록 프레임(1100)의 전체 폭보다 큰 폭을 갖을 수 있다. 보강층(1300)이 프레임(1100)의 폭보다 큰 폭을 가질 경우, 도 6에 도시한 바와 같이, 판 형상으로 형성된 보강층(1300)을 칩(1200)에 부착시 프레임(1100)과 보강층(1300)이 간섭 되지 않도록, 보강층(1300) 양 측에 프레임(1100)을 관통하여 삽입하기 위한 삽입홀(1301)을 포함할 수 있다. 또한, 보강층(1300)을 프레임(1100)에 삽입 후 몰딩층(1400)을 패키지 내에 주입하여 형성하기 위한 주입홀(1302)이 포함될 수 있다.
보강층(1300)은 금속, 금속 합금 및 세라믹 물질 중 적어도 어느 하나를 포함할 수 있다. 일예로, 보강층(1300)은 스테인레스(SUS), 은(Ag), 구리(Cu), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 크롬(Cr) 및 이들의 합금일수 있다. 바람직하게는 SUS 또는 Cu로 형성될 수 있다. 다른 예로써, 보강층(1300)은 에폭시(epoxy) 또는 우레탄(urethane) 등의 강성이 향상된 물질을 포함할 수 있다. 즉, 칩(1200) 상에 보강층(1300)을 적층함으로써, 몰딩층(1400)의 밀봉 및 열경화를 행했을 때 칩(1200)의 휘어짐을 교정하고, 몰딩공정이후 웨이퍼를 평탄하게 유지할 수 있으므로 패키지의 내구성을 향상시킬 수 있는 효과를 가진다.
따라서, 본 발명에 따른 보강층(1300)은 칩(1200)을 보강하는 역할을 다하고, 거의 모든 공정을 칩(1200)을 보강한 상태로 유동시킬 수 있으므로, 웨이퍼 레벨 패키지의 박형화를 실현시키는데 적합하고, 종래에 발생되던 칩(1200)의 크랙을 방지할 수 있다.
몰딩층(1400)은 관통공(1101) 내에 배치된 칩(1200) 및 프레임(1100)을 일체화하도록 몰딩할 수 있다. 즉, 몰딩층(1400)은 칩(1200)의 측면과 칩(1200) 상에 적층된 보강층(1300)을 매립하도록 형성될 수 있으며, 프레임(1100)과 프레임(1100)의 제2면(1104) 상에 형성된 외부연결단자(1500)를 매립하도록 형성될 수 있다. 이때, 몰딩층(1400)은 외부연결단자(1500)의 단부를 노출하도록 마련될 수 있다. 즉, 몰딩층(1400)은 프레임(1100) 및 보강층(1300)이 외부로 노출되지 않도록 덮는 정도로 마련되되, 외부연결단자(1500)의 단부가 노출되도록 외부연결단자(1500)의 단부보다 낮은 높이로 마련될 수 있다.
몰딩층(1400)은 통상의 에폭시 몰딩 컴파운드(EMC) 재질을 가지며, 액상 또는 분말상으로 공급될 수 있다. 액상으로 공급되는 경우, 용매의 휘발을 통해 몰딩층(1400)으로 형성된다. 또한, 상기 몰딩층(1400)은 절연성 고분자를 주성분으로 하고, 실리카 입자 등이 포함될 수 있다.
재배선층(1600)은 칩(1200)의 패드(1210)와 비아 컨택(1700)의 일 측을 전기적으로 연결하도록 마련될 수 있다. 일예로, 재배선층(1600)은 제1 절연층(1610), 배선층(1620) 및 제2 절연층(1630)을 포함할 수 있다. 제1 절연층(1610)과 제2 절연층(1630)은 절연물질로 형성되어 배선층(1620)을 절연하도록 마련된다.
제1 절연층(1610)은 칩(1200)의 활성면, 몰딩층(1400) 및 프레임(1100)의 제1면(1103) 상에 적층되도록 형성될 수 있다. 또한, 제1 절연층(1610)은 칩(1200)의 패드(1210)와 비아 컨택(1700)을 노출하여 제1 절연층(1610) 상에 적층되는 배선층(1620)이 패드(1210) 및 비아 컨택(1700)과 접속되도록 할 수 있다.
배선층(1620)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 제1 절연층(1610) 상에 적층될 수 있다. 다만, 본 발명에 따른 칩 패키지의 칩(1200)이 지문센서로써 기능을 수행시에는, 상기 배선층(1620)을 칩(1200)의 활성면이 개방되도록 형성함으로써 칩(1200)의 센싱부(1201)가 개방된 형태를 취하도록 하는 것이 바람직하다.
배선층(1620)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
제2 절연층(1630)은 제1 절연층(1610)과 배선층(1620) 상에 적층되어 배선층(1620)을 외부로부터 절연시키도록 형성될 수 있다. 다만, 도면에는 제2 절연층(1630)이 배선층(1620)을 밀봉하는 것을 도시하였지만, 이와 달리 제2 절연층(1630)이 배선층(1620)의 일부를 노출시키도록 마련될 수 있으며, 노출된 배선층(1620)을 통해 추가적인 배선라인을 형성함으로써 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 또한, 복수의 칩이 너비 방향으로 인접하여 또는 접촉하여 배치될 수도 있다.
상기 실시예에서는 칩(1200) 상에 형성된 재배선층(1600)만이 도시되었으나, 실시예에 따라 재배선층(1600)이 형성되는 몰딩층(1400)의 대향되는 면에 외부연결단자(1500)를 전기적으로 연결시키는 하부 재배선층이 형성될 수 있다.
도 7 내지 도 16은 본 발명의 제1 실시예에 따라 상기 도 1 및 도 3 에 도시된 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 7 내지 도 16을 참조하면, 본 발명의 제1 실시예에 따른 칩 패키지(1000)의 제조방법은 관통공(1101)과 관통공(1101) 주위에 형성된 비아홀(1102)을 가지는 프레임(1100)을 준비하는 단계, 프레임(1100)을 캐리어 기판(1110) 상에 배치하고, 칩(1200)의 활성면 상에 형성된 패드(1210)가 캐리어 기판(1110)을 향하도록 관통공(1101)에 상기 칩(1200)을 배치하는 단계, 칩(1200)의 비활성면 상에 보강층(1300)을 형성하는 단계, 프레임(1100)과 칩(1200)을 몰딩층(1400)으로 매립하는 단계 및 칩(1200)의 패드(1210) 상에 재배선층(1600)을 형성하고, 재배선층(1600)을 비아 컨택(1700)과 전기적으로 연결시키는 단계를 포함한다.
도 7은 관통공(1101)과 비아홀(1102)을 가지는 프레임(1100)을 준비하는 단계를 도시한다. 즉, 프레임(1100)은 중앙에 관통공(1101)을 형성하고, 중앙에 형성된 관통공(1101) 주위에 복수의 비아홀(1102)을 형성할 수 있다. 도 4에는 하나의 관통공(1101) 주변에 형성된 비아홀(1102)들은 관통공(1101)의 좌우측에만 형성된 것으로 도시되나, 비아홀(1102)들은 관통공(1101) 주변의 다양한 위치에 형성될 수 있다.
만일, 프레임(1100)이 반도체 재질을 가지는 경우, 프레임(1100)의 표면은 산화물 또는 질화물의 절연층으로 도포될 수 있다. 따라서, 프레임(1100)에 형성된 관통공(1101)의 내주면 및 비아홀(1102)의 내주면에는 절연층이 도포될 수 있다.
도 8 및 도 9는 캐리어 기판(1110) 상에 프레임(1100) 및 칩(1200)을 배치하는 단계를 도시한다. 도 8에 도시된 바와 같이, 캐리어 기판(1110) 상에는 접착부(1120)가 형성되고, 접착부(1120) 상에 프레임(1100)이 배치된다. 이때 프레임(1100)의 제1면(1103)은 캐리어 기판(1110)을 향하여 배치되고, 관통공(1101) 및 비아홀(1102)을 통해 캐리어 기판(1110)의 표면은 노출된다.
캐리어 기판(1110)은 프레임(1100)과 칩(1200)을 지지하기위한 것으로 강성이 상당하고 열변형이 적은 재질로 마련될 수 있다. 캐리어 기판(1110)은 고형(rigid type)의 재료일 수 있으며, 예를 들어, 몰드 성형물 내지 몰리이미드 테이프등의 재료를 사용할 수 있다.
접착부(1120)는 양면 접착필름을 사용할 수 있으며, 일면이 캐리어 기판(1110) 상에 부착되어 고정되고 타 면에 프레임(1100)이 부착될 수 있다.
캐리어 기판(1110) 상에 프레임(1100)이 배치되면, 도 9에서와 같이, 캐리어 기판(1110)상에 칩(1200)이 배치된다. 좀 더 상세하게는, 칩(1200)은 프레임(1100)의 중앙에 위치하는 관통공(1101) 내에 배치될 수 있으며, 칩(1200)의 양 측면은 프레임(1100)과 떨어져 배치될 수 있다. 또한, 칩(1200)은 활성면이 캐리어 기판(1110)을 향하도록 하여 배치될 수 있다.
도 10은 칩(1200) 상에 보강층(1300)을 형성하는 단계를 도시한다. 도 10에 도시한 바와 같이, 보강층(1300)은 칩(1200) 상에 형성될 수 있다. 보강층(1300)은 칩(1200) 상에 형성되되, 칩(1200)과 보강층(1300) 사이에 접착층(1310)을 이용하여 칩(1200) 상에 적층될 수 있다. 즉, 보강층(1300)은 칩(1200)의 비활성면 상에 접착층(1310)을 이용하여 적층될 수 있다.
보강층(1300)은 금속, 금속 합금 및 세라믹 물질 중 적어도 어느 하나를 포함할 수 있다. 일예로, 보강층(1300)은 스테인레스(SUS), 은(Ag), 구리(Cu), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 크롬(Cr) 및 이들의 합금일수 있다. 바람직하게는 SUS 또는 Cu로 형성될 수 있다. 다른 예로써, 보강층(1300)은 에폭시(epoxy) 또는 우레탄(urethane) 등의 강성이 향상된 물질을 포함할 수 있다. 보강층(1300)으로 에폭시 또는 우레탄으로 형성되는 경우 칩(1200) 상에 증착 공정이나 도포 공정을 통해 형성될 수 있다.
즉, 칩(1200) 상에 보강층(1300)을 적층함으로써, 몰딩층(1400)의 밀봉 및 열경화를 행했을 때 칩(1200)의 휘어짐을 교정하고, 몰딩공정이후 웨이퍼를 평탄하게 유지할 수 있으므로 패키지의 내구성을 향상시킬 수 있는 효과를 가진다.
따라서, 본 발명에 따른 보강층(1300)은 칩(1200)을 보강하는 역할을 다하고, 거의 모든 공정을 칩(1200)을 보강한 상태로 유동 시킬 수 있으므로, 웨이퍼 레벨 패키지의 박형화를 실현시키는데 적합하고, 종래에 발생되던 칩(1200)의 크랙을 방지할 수 있다.
또한, 상기 보강층(1300)은 캐리어 기판(1110) 상에 칩(1200)이 적층된 후에 칩(1200) 상에 적층되는 것으로 설명되었으나, 칩(1200)의 웨이퍼 레벨 단계에서 웨이퍼 레벨의 칩의 배면에 보강층(1300)을 부착한 후 쏘잉(sawing) 공정을 이용하여 칩(1200) 상에 보강층(1300)이 적층된 형태로 캐리어 기판(1110)에 적층될 수도 있다.
계속해서, 프레임(1100)에는 비아 컨택(1700)이 마련될 수 있다. 즉, 비아홀(1102) 내부에 비아 컨택(1700)이 충진되어 프레임(1100)의 양 면을 전기적으로 연결할 수 있다. 또한, 비아 컨택(1700)이 형성된 프레임(1100)의 제2면(1104)에는 비아 컨택(1700)과 연결되는 접속패드(1701)가 마련될 수 있으며, 접속패드(1701)는 신호 리드일 수 있다. 비아 컨택(1700)과 접속패드(1701)는 하나의 공정으로 형성될 수 있다.
또한, 비아 컨택(1700)의 상부면에는 외부연결단자(1500)가 형성될 수 있다. 외부연결단자(1500)는 비아 컨택(1700)의 일면에 부착되어 칩 패키지를 외부와 전기적으로 연결한다. 외부는 회로기판 또는 다른 반도체 패키지가 될 수 있다.
한편, 도면에는 외부연결단자(1500)의 일예로 솔더볼을 나타내었지만 솔더범프 등을 포함할 수 있다.
도 11은 프레임(1100)과 칩(1200)을 몰딩층(1400)으로 매립하는 과정을 도시한다. 몰딩층(1400)은 캐리어 기판(1110)과 상부 금형(미도시) 사이에 유동성이 있는 상태로 주입되어 캐리어 기판(1110) 상에 제공될 수 있으며, 상부 금형에 의해 고온 상태에서 압착되어 경화될 수 있다.
몰딩층(1400)은 금형 안에 부어져 프레임(1100)과 칩(1200) 및 보강층(1300)을 덮도록 몰딩한다. 시간의 경과에 따라 몰딩층(1400)이 경화되고, 이 과정에서 프레임(1100)과 칩(1200) 및 보강층(1300)이 일체화된다.
몰딩층(1400)을 밀봉하는 방법으로 몰딩층(1400)이 유동성 있는 상태로 주입되는 것을 설명하였지만, 이와 달리 도포되거나 인쇄되는 등의 방법을 사용할 수 있다. 또한, 몰딩층(1400)의 몰딩 방법으로 관련 기술분야에서 통상적으로 사용되는 다양한 기술들이 사용될 수 있다.
몰딩층(1400)은 외부연결단자(1500)의 단부를 노출시키도록 형성될 수 있다. 몰딩층(1400)을 몰딩하는 과정에서 외부연결단자(1500)를 노출하기 위해 몰딩층(1400)의 두께를 조절할 수 있다. 몰딩층(1400)의 두께를 조절하기 위해 외부연결단자(1500)의 노출부에 마스킹 부재(미도시)를 접촉시킬 수 있다. 마스킹 부재는 상부 금형(미도시)과 몰딩층(1400)이 들러붙는 것을 방지하기 위한 필름일 수 있으며, 일예로 이형필름(Release Film)일 수 있다. 또한, 상부 금형의 하부에 별도로 삽입되는 부재를 포함한다.
마스킹 부재는 신축성을 가질 수 있으며, 이에 의해 외부연결단자(1500)의 노출부를 수용할 수 있다. 따라서 몰딩층(1400)이 캐리어 기판(1110)과 마스킹 부재 사이에 충진될 때 외부연결단자(1500)의 노출부는 몰딩층(1400)에 의해 밀봉되지 않을 수 있다. 또한, 외부연결단자(1500)를 노출시키기 위한 다른 실시예로써, 몰딩 이후에 외부연결단자(1500)가 노출되도록 몰딩층(1400) 상부를 그라인드(Grind) 또는 샌드 블러스트(sand blast) 등의 공정을 이용하여 외부연결단자(1500)의 노출부가 노출되도록 할 수 있다.
본 발명의 제1 실시예(1000)에서 외부연결단자(1500)는 몰딩층(1400)이 매립되기 전에 형성되는 것으로 설명되었으나, 다른 실시예로써, 몰딩층(1400)이 형성된 이후에 비아 컨택(1700)의 상부면 외부연결단자(1500)를 형성하는 것도 가능하다.
도 12 및 도 13은 도 3에 도시된 다른 실시예에 따른 보강층의 제조방법을 설명하기 위한 도면이다.
도 12에서와 같이, 판 형상으로 형성된 보강층이 접착층(1310) 상에 형성될 수 있다. 이때, 프레임은 보강층에 형성된 삽입홀에 삽입되어 보강층에 장착되기 때문에 보강층은 접착층에 적층되어 칩과 접착될 수 있다. 또한, 도 13에서와 같이, 몰딩층(1400)은 금형 안에 부어져 프레임(1100)과 칩(1200) 및 보강층(1300)을 덮도록 몰딩된다. 이때, 몰딩층은 보강층 상에 형성된 주입홀을 통해 보강층 하부로 주입될 수 있기 때문에 몰딩층은 보강층 하부에 배치된 칩을 덮도록 몰딩될 수 있다.
계속해서, 도 14 내지 도 16은 캐리어 기판(1110)이 제거되고, 칩(1200)의 활성면 및 프레임(1100)의 제1면(1103) 상에 재배선층(1600)이 형성되는 과정을 도시한다.
먼저, 몰딩층(1400)이 형성된 프레임(1100)은 캐리어 기판(1110)으로부터 분리된다. 캐리어 기판(1110)과의 분리를 통해 칩(1200)의 패드(1210) 및 프레임(1100)의 제1면(1103)은 노출된다. 또한, 칩(1200)의 패드(1210) 및 프레임(1100)의 제1면(1103) 상에 재배선층(1600)이 형성된다. 재배선층(1600)은 제1 절연층(1610), 배선층(1620) 및 제2 절연층(1630)을 포함할 수 있다.
제1 절연층(1610)은 칩(1200)과 프레임(1100)과 몰딩층(1400)를 덥도록 적층될 수 있다. 이 때, 제1 절연층(1610)은 비아 컨택(1700)과 칩(1200)의 패드(1210)를 노출하도록 형성 될 수 있다. 제1 절연층(1610)의 일부를 제거하는 과정은 식각 공정 또는 레이저 제거 공정을 이용할 수 있다. 제1 절연층(1610)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
제1 절연층(1610)이 형성된 후 배선층(1620)이 형성될 수 있다. 배선층(1620)은 제1 절연층(1610) 상에 적층되고, 칩(1200)의 패드(1210)와 비아 컨택(1700)을 전기적으로 연결하는 재배선 패턴을 형성할 수 있다. 배선층(1620)은 제1 절연층(1610)의 개구된 부분을 충진할 수 있고, 이 과정에서 칩(1200)의 패드(1210) 및 비아 컨택(1700)과 접속될 수 있다. 다만, 본 발명의 제1 실시예 따른 칩 패키지(1000)의 칩(1200)이 지문센서로써 기능을 수행시에는, 상기 배선층(1620)을 칩(1200)의 활성면이 개방되도록 형성함으로써 칩(1200)의 센싱부(201)가 개방된 형태를 취하도록 하는 것이 바람직하다. 배선층(1620)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
배선층(1620)이 형성된 후 제2 절연층(1630)이 형성될 수 있다. 제2 절연층(1630)은 제1 절연층(1610)과 배선층(1620)의 노출된 면에 적층될 수 있다. 도면에는 제2 절연층(1630)이 배선층(1620)이 외부로 노출되지 않도록 덥는 것을 도시하였지만, 이와 달리 제2 절연층(1630)의 일부가 제거되어 배선층(1620)을 외부로 노출할 수 있다. 이 때, 노출된 배선층(1620)은 외부와 전기적으로 접속될 수 있는 통로로 사용될 수 있다. 제2 절연층(1630)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
상술한 과정을 통해 프레임(1100)의 관통공(1101) 내에 칩(1200)이 실장되고, 칩(1200) 상에 보강층(1300)이 적층된다. 또한, 비아홀(1102)에 비아 컨택(1700)이 형성된 이후, 보강층(1300)이 적층된 칩(1200)과 프레임(1100)은 몰딩층(1400)에 의해 일체화된다. 몰딩층(1400)이 형성되면 칩(1200)의 활성면 및 프레임(1100)의 제1면(1103) 상에는 재배선층(1600)이 형성된다.
도 17은 본 발명의 칩 패키지에 따른 제2 실시예를 도시한 단면도이다.
도 17을 참조하면, 본 발명의 제2 실시예에 따른 칩 패키지(2100)는 베이스 기판(2110), 솔더볼(2120), 칩(2130), 몰딩층(2140) 및 재배선층(2150)을 포함한다.
베이스 기판(2110)은 평판 형태로 형성될 수 있다. 또한, 베이스 기판(2110)은 상하면이 직사각형 형태일 수 있으나, 이에 한정하지는 않는다. 베이스 기판(2110)은 금속 패드(2111)가 형성된 제1면(2112)과 제1면(2112)과 대향되는 제2면(2113)을 갖는다. 제1면(2112)에 형성된 금속 패드(2111)는 신호가 입출력되거나 전원이 공급되는데 사용될 수 있으며, 금속 패드(2111)의 재질로는 접촉부의 부식을 막고 접촉 성능을 높이기 위해 무전해 니켈금도금(Electronic Nickel Immersion gold, ENIG)으로 형성될 수 있다.
베이스 기판(2110)의 제2면(2113) 상에는 후술할 솔더볼(2120)이 형성될 수 있다. 솔더볼(2120)은 베이스 기판(2110) 내부의 내부 배선(2114) 등을 통해 제1면(2112)에 형성된 금속 패드(2111)와 전기적으로 연결될 수 있다.
베이스 기판(2110)은 회로가 인쇄된 인쇄회로기판(printed circuit board, PCB) 또는 연성인쇄회로기판(flexible printed circuit board, FPCB) 일 수 있으며, 바람직하게는 단면 인쇄회로기판(single-side PCB) 일 수 있다. 또한, 인쇄회로기판은 박형의 필름(Film), 글래스(Glass), 또는 테이프(Tape) 등을 포함한다. 상기와 같이 베이스 기판(2110)으로 단면 인쇄회로기판을 사용함으로써 패키지의 두께를 감소시킬 수 있기 때문에 초박형 패키지 구현이 가능하다.
솔더볼(2120)은 베이스 기판(2110)의 제2면(2113)에 융착될 수 있다. 또한, 베이스 기판(2110)에 솔더볼(2120)을 융착시키기 위해 베이스 기판(2110)의 제2면(2113) 상에 노출된 내부 배선(2114)에는 솔더볼 패드(2121)가 형성될 수 있다. 즉, 솔더볼(2120)은 솔더볼 패드(2121)에 의해 베이스 기판(2110) 상부에 융착될 수 있다. 솔더볼(2120)은 후술할 재배선층(2150)과 베이스 기판(2110)을 전기적으로 연결하는 기능한다.
칩(2130)은 베이스 기판(2110)에 형성된 솔더볼(2120) 사이에 배치될 수 있다.
칩(2130)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면일 수 있다. 한편, 칩(2130)의 활성면과 대향되는 배면은 비활성면일 수 있다. 이와 달리, 칩(2130)의 양면이 모두 활성면으로 마련되는 경우를 포함한다. 칩(2130)의 활성면에는 외부와 신호를 교환하기 위한 패드(2131)가 복수로 마련될 수 있으며, 패드(2131)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 패드(2131)는 칩(2130)과 일체로 형성되는 것을 포함한다.
상기 칩(2130)의 패드(2131)가 형성된 활성면은 재배선층(2150)을 향하도록 배치될 수 있다. 즉, 칩(2130)의 비활성면은 베이스 기판(2110)과 마주보도록 배치될 수 있다.
칩(2130)의 두께는 베이스 기판(2110) 상에 형성된 솔더볼(2120)의 두께보다 작은 두께를 갖을 수 있다. 일예로써, 솔더볼(2120)의 높이를 1이라 했을 때, 솔더볼(2120)의 높이 대비 칩(2130)의 두께가 0.8 이내인 것이 바람직하다. 더욱 바람직하게는 솔더볼(2120)의 높이 대비 칩(2130)의 두께가 0.5 이내인 것이 바람직하다. 만약, 솔더볼(2120) 높이 대비 칩(2130)의 두께가 0.8 이상의 두께를 가지면, 베이스 기판(2110)을 칩(2130)에 적층시, 베이스 기판(2110)과 칩(2130) 간에 간섭이 발생될 수 있다.
또한, 칩(2130) 주위에는 솔더볼(2120)이 배치될 수 있다.
도 18 내지 도 20은 본 발명의 칩 패키지의 칩 주위의 솔더볼 배치를 나타내는 도면이다.
도 18 내지 도 20을 참조하면, 솔더볼(2120)은 도 18에서와 같이 칩(2130) 주위를 둘러싸도록 배치되거나, 도 19 및 도 20에서와 같이 칩(2130) 일측에 배치되거나, 또는 양측에 배치될 수 있다. 상기와 같이, 칩(2130) 주위의 솔더볼(2120) 배치에 따라 칩(2130)의 패드(2131)와 솔더볼(2120)을 전기적으로 연결하는 재배선층(2150)의 구조도 솔더볼(2120)의 배치에 맞게 변경가능하다.
칩(2130)의 측면과 비활성면에는 몰딩층(2140)이 형성될 수 있다. 또한, 몰딩층(2140)은 솔더볼(2120)과 베이스 기판(2110)의 제2면(2113) 및 측면을 감사도록 형성될 수 있다. 즉, 베이스 기판(2110)은 금속 패드(2111)가 형성된 제1면(2112)을 제외한 상부 및 측면이 모두 몰딩층(2140)에 의해 충진될 수 있다. 상기 몰딩층(2140)은 통상의 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC) 또는 엔캡슐런트(encapsulant) 재질을 가지며, 액상 또는 분말상으로 공급될 수 있다. 액상으로 공급되는 경우, 용매의 휘발을 통해 몰딩층(2140)으로 형성된다.
재배선층(2150)은 칩(2130)의 패드(2131)와 솔더볼(2120)의 상부를 전기적으로 연결하도록 마련될 수 있다. 일예로, 재배선층(2150)은 제1 절연층(2151), 배선층(2152) 및 제2 절연층(2153)을 포함할 수 있다. 제1 절연층(2151)과 제2 절연층(2153)은 절연물질로 형성되어 배선층(2152)을 절연하도록 마련된다.
제1 절연층(2151)은 칩(2130)의 활성면, 몰딩층(2140) 및 솔더볼(2120) 일측에 적층되도록 형성될 수 있다. 또한, 제1 절연층(2151)은 칩(2130)의 패드(2131)와 솔더볼(2120) 상부를 노출하여 제1 절연층(2151) 상에 적층되는 배선층(2152)이 패드(2131) 및 솔더볼(2120)과 접속될 수 있도록 할 수 있다.
배선층(2152)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 제1 절연층(2151) 상에 적층될 수 있다. 다만, 본 발명에 따른 칩 패키지의 칩(2130)이 지문센서로써 기능을 수행시에는, 제1 실시예(1000)에서와 같이, 상기 배선층(2152)을 칩(2130)의 활성면이 개방되도록 형성함으로써 칩(2130)의 센싱부(2132)가 개방된 형태를 취하도록 하는 것이 바람직하다.
제2 절연층(2153)은 제1 절연층(2151)과 배선층(2152) 상에 적층되어 배선층(2152)을 외부로부터 절연시키도록 형성될 수 있다. 다만, 제1 실시예(1000)에서와 같이, 도면에는 제2 절연층(2153)이 배선층(2152)을 밀봉하는 것을 도시하였지만, 실시의 형태에 따라 제2 절연층(2153)이 배선층(2152)의 일부를 노출시키도록 마련될 수 있으며, 노출된 배선층(2152)을 통해 추가적인 배선라인을 형성함으로써 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 또한, 복수의 칩이 너비 방향으로 인접하여 또는 접촉하여 배치될 수도 있다.
도 21은 본 발명의 칩 패키지에 따른 제3 실시예를 도시한 단면도이다.
도 21을 참조하면, 본 발명의 제3 실시예에 따른 칩 패키지(2200)는 제2 실시예(2100)에서와 같이, 베이스 기판(2210), 솔더볼(2220), 칩(2230), 몰딩층(2240) 및 재배선층(2250)을 포함할 수 있다.
다만, 제2 실시예(2100)에서의 칩(2230)은 비활성면에 접착층(260)이 형성될 수 있다. 즉, 제3 실시예(2200)에서의 칩(2230)은 제2 실시예(2100)에서의 칩(2130)과 달리 칩(2230)의 비활성면에 형성된 접착층(2260)에 의해 베이스 기판(2210)에 접착될 수 있다.
예를 들어, 접착층(2260)은 필름의 형태로 베이스 기판(2210)과 칩(2130)을 부착시킬 수 있으며, 이와 달리, 베이스 기판(2210) 상에 수지의 형태로 도포한 후 칩(2230)을 베이스 기판(2210) 상에 부착할 수 있다.
상기와 같이 칩(2230)이 접착층(2260)에 의해 베이스 기판(2210)과 접착되어 고정될 수 있기 때문에 제3 실시예의 칩 패키지(2200)는 제2 실시예(2100)에서의 칩 패키지(2100) 구조보다 패키지 강도를 향상시킬 수 있다.
또한, 몰딩층(2240)은 베이스 기판(2210) 상에 솔더볼(2220)과 칩(2230)을 매립하도록 충진되되, 제3 실시예(2200)에서의 몰딩층(2240)은 제2 실시예(2100)에서 베이스 기판(2110)의 측면 및 칩(2130)과 베이스 기판(2110)의 제2면(2113) 사이를 충진하는 것과는 달리 칩(2230)의 측면만이 충진될 수 있다. 즉, 칩(2230)의 비활성면이 접착층(2260)에 의해 베이스 기판(2210)과 접착되므로 몰딩층(2240)은 칩(2230)의 측면과 솔더볼(2220)을 감싸도록 형성될 수 있다. 따라서, 베이스 기판(2210)의 측면 및 제1면(2212)은 몰딩층(2240)으로부터 노출될 수 있다.
이외에, 베이스 기판(2210)의 제2면(2213)에 형성된 솔더볼(2220) 및 칩(2230)의 활성면 상에 형성된 재배선층(2250)은 제2 실시예(2100)와 동일한 구조를 취한다.
도 22 내지 도 32는 본 발명의 제2 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 22 내지 도 32를 참조하면, 본 발명의 제2 실시예에 따른 칩 패키지(2100)의 제조방법은 금속 패드(2111)가 형성된 제1면(2112)과 상기 제1면(2112)에 대향되는 제2면(2113)을 갖는 베이스 기판(2110)을 준비하는 단계, 상기 베이스 기판(2110)의 제2면(2113) 상에 솔더볼(2120)을 형성하는 단계, 상기 솔더볼(2120)이 형성된 베이스 기판(2110)을 커팅하는 단계, 상기 커팅된 베이스 기판(2110)과 칩(2130)을 캐리어 기판(2101) 상에 적층하는 단계, 상기 칩(2130)과 상기 솔더볼(2120)을 몰딩층(2140)으로 매립하는 단계 및 상기 칩(2130)의 활성면 상에 형성되고, 상기 칩(2130)의 패드(2131)와 상기 솔더볼(2120)을 전기적으로 연결시키기 위한 재배선층(2150)을 형성하는 단계를 포함한다.
도 22 내지 도 24는 베이스 기판(2110) 상에 솔더볼(2120)을 형성하는 단계를 도시한다. 즉, 도 22에서와 같이, 금속 패드(2111)가 형성된 제1면(2112)과 제1면(2112)과 대향되는 제2면(2113)을 갖는 베이스 기판(2110)을 준비한다. 제1면(2112)에 형성된 금속 패드(2111)는 신호가 입출력되거나 전원이 공급되는데 사용될 수 있으며, 금속 패드(2111)의 재질로는 접촉부의 부식을 막고 접촉 성능을 높이기 위해 무전해 니켈금도금(Electronic Nickel Immersion gold, ENIG)으로 형성될 수 있다.
베이스 기판(2110)은 회로가 인쇄된 인쇄회로기판(printed circuit board, PCB) 또는 연성인쇄회로기판(flexible printed circuit board, FPCB) 일 수 있으며, 바람직하게는 단면 인쇄회로기판(single-side PCB) 일 수 있다. 또한, 인쇄회로기판은 박형의 필름(Film), 글래스(Glass), 또는 테이프(Tape) 등을 포함한다. 상기와 같이 베이스 기판(2110)으로 단면 인쇄회로기판을 사용함으로써 패키지의 두께를 감소시킬 수 있기 때문에 초박형 패키지 구현이 가능하다.
베이스 기판(2110) 내부에는 금속 패드(2111)와 전기적으로 연결되고, 제2면(2113)에 노출된 내부 배선(2114)이 형성될 수 있다. 내부 배선(2114)이 노출된 제2면(2113) 상에는 솔더볼(2120)이 형성될 수 있으며, 솔더볼(2120)은 솔더볼 패드(2121)를 통해 베이스 기판(2110)에 융착될 수 있다. 이때, 솔더볼(2120)의 높이는 후술할 칩(2130)의 높이보다 높게 형성하는 것이 바람직하다.
베이스 기판(2110) 상에 솔더볼(2120)을 융착시킨 후에는 도 24에 도시한 바와 같이, 개별화된 칩 패키지의 베이스 기판(2110)을 얻기 위해 베이스 기판(2110)을 컷팅한다.
도 25 및 도 26은 캐리어 기판(2101) 상에 칩(2130)과 베이스 기판(2110)을 적층하는 단계를 도시한다. 우선, 도 25에서와 같이, 제1 접착부(2102)가 형성된 캐리어 기판(101) 상에 칩(2130)을 적층한다. 일 예로, 상기 캐리어 기판(101)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있다. 또한, 상기 제1 접착부(2102)는 액상 접착제 또는 접착 테이프일 수 있다.
칩(2130)은 캐리어 기판(2101) 상에 적층되되, 칩(2130)의 활성면이 캐리어 기판(2101)과 접하도록 적층하는 것이 바람직하다.
캐리어 기판(2101) 상에 칩(2130)을 적층한 후에는 베이스 기판(2110)을 캐리어 기판(2101) 상에 적층한다. 이때, 베이스 기판(2110)은 칩(2130) 상부에 위치하도록 적층되되, 베이스 기판(2110)의 제2면(2113)과 칩(2130)의 비활성면이 마주하고, 솔더볼(2120)이 상기 캐리어 기판(2101)과 접하도록 베이스 기판(2110)을 상기 캐리어 기판(2101) 상에 적층하는 것이 바람직하다.
이때, 칩(2130)의 두께는 베이스 기판(2110) 상에 형성된 솔더볼(2120)의 두께보다 작은 두께를 갖을 수 있다. 일예로써, 솔더볼(2120)의 높이를 1이라 했을 때, 솔더볼(2120)의 높이 대비 칩(2130)의 두께가 0.8 이내인 것이 바람직하다. 더욱 바람직하게는 솔더볼(2120)의 높이 대비 칩(2130)의 두께가 0.5 이내인 것이 바람직하다. 만약, 솔더볼(2120) 높이 대비 칩(2130)의 두께가 0.8 이상의 두께를 가지면, 베이스 기판(2110)을 칩(2130)에 적층시, 베이스 기판(2110)과 칩(2130) 간에 간섭이 발생될 수 있다.
도 27은 칩(2130)과 솔더볼(2120)을 몰딩층(2140)으로 매립하는 단계를 도시한다. 몰딩층(2140)은 솔더볼(2120)과 베이스 기판(2110)의 제2면(2113) 및 측면을 감사도록 형성될 수 있다. 또한, 몰딩층(2140)은 칩(2130)의 측면 및 칩(2130)과 베이스 기판(2110)의 제2면(2113) 사이를 충진할 수 있다. 상기 몰딩층(2140)은 통상의 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC) 또는 엔캡슐런트(encapsulant) 재질을 가지며, 액상 또는 분말상으로 공급될 수 있다. 액상으로 공급되는 경우, 용매의 휘발을 통해 몰딩층(2140)으로 형성된다. 또한, 몰딩층(2140)은 인쇄(printing) 방식이나 압축 몰딩(compression molding)방식을 이용하여 형성될 수 있다.
도 28 내지 도 31은 재배선층(2150)을 형성하는 단계를 도시한다. 재배선층(2150)은 칩(2130)의 활성면 상에 형성되고, 칩(2130)의 패드(2131)와 솔더볼(2120)을 전기적으로 연결시킬 수 있다. 또한, 재배선층(2150)은 칩(2130)의 활성면과 솔더볼(2120)의 일측에 형성된 제1 절연층(2151), 제1 절연층(2151) 상에 형성되고, 칩(2130)의 패드(2131)와 솔더볼(2120)을 전기적으로 연결시키는 배선층(2152) 및 배선층(2152) 상에 형성된 제2 절연층(2153)을 포함한다.
우선, 재배선층(2150)을 형성하기 위해 도 28에서와 같이 캐리어 기판(2101)이 제거된다. 제1 절연층(2151)은 도 29에서와 같이, 칩(2130), 솔더볼(2120)의 일측면 및 몰딩층(2140)을 덥도록 적층될 수 있다. 이때, 제1 절연층(2151)은 칩(2130)의 패드(2131)와 솔더볼(2120) 일단이 노출되도록 형성될 수 있다. 제1 절연층(2151)의 일부를 제거하는 과정은 식각 공정 또는 레이저 제거 공정을 이용할 수 있다. 제1 절연층(2151)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
배선층(2152)은 도 30에서와 같이, 제1 절연층(2151) 상에 형성될 수 있다. 배선층(2152)은 제1 절연층(2151) 상에 적층되되, 칩(2130)의 패드(2131)와 솔더볼(2120)을 전기적으로 연결하는 재배선 패턴을 형성할 수 있다. 배선층(2152)은 제1 절연층(2151)의 개구된 부분을 충진할 수 있고, 이 과정에서 칩(2130)의 패드(2131) 및 솔더볼(2120)과 접속될 수 있다. 다만, 본 발명에 따른 칩 패키지의 칩(2130)은 지문센서로써 기능을 수행하기 때문에, 상기 배선층(2152)을 칩(2130)의 활성면이 개방되도록 형성함으로써 칩(2130)의 센싱부(2132)가 개방된 형태를 취하도록 하는 것이 바람직하다.
배선층(2152)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있으며, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 배선층(2152)은 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다.
제2 절연층(2153)은 도 31에서와 같이, 제1 절연층(2151)과 배선층(2152)이 노출된 면에 적층될 수 있다. 제2 절연층(2153)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
이어서, 도 32에서와 같이, 컷팅 라인을 따라 컷팅하여 개별화된 칩 패키지를 얻을 수 있다.
도 33 내지 도 43은 본 발명의 제3 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 33 내지 도 35는 준비된 베이스 기판(2210) 상에 솔더볼(2220)을 형성하는 단계를 도시한다. 도 33을 참조하면, 금속 패드(2211)가 형성된 제1면(2212)과 상기 제1면(2212)에 대향되는 제2면(2213)을 갖는 베이스 기판(2210)을 준비한다. 베이스 기판(2210)은 제2 실시예(2100)에서와 같이 단면 인쇄회로기판일 수 있다. 준비된 베이스 기판(2210)은 제1 캐리어 기판(2201) 상에 형성된 제1 접착부(2202)에 적층되되, 베이스 기판(2210)의 제1면(2212)이 제1 접착부(2202)와 접착되도록 적층될 수 있다.
제1 캐리어 기판(2201) 상에 베이스 기판(2210)이 적층된 후에는 베이스 기판(2210)의 내부 배선(2214)이 노출된 제2면(2213) 상에 솔더볼(2220)이 형성될 수 있다. 이때, 노출된 내부 배선(2214) 상에 솔더볼 패드(221)를 형성하고, 솔더볼 패드(221)를 통해 솔더볼(2220)이 베이스 기판(2210)에 융착될 수 있다.
솔더볼(2220)이 형성된 후에는 솔더볼(2220) 상부를 그라인딩(grinding) 처리 할 수 있다. 이는, 후술할 칩(2230) 적층단계에서 칩(2230)을 베이스 기판(2210) 상에 적층시, 칩(2230)의 활성면 높이와 솔더볼(2220) 높이를 동일 평면이 되도록 하기 위함이다.
일예로, 칩(2230)을 베이스 기판(2210) 상에 적층했을 때, 솔더볼(2220)의 높이를 1이라 가정하면, 솔더볼(2220)의 높이 대비 칩(2230)의 두께가 0.8 이내가 되도록 형성하는 것이 바람직하며, 실시예로써, 베이스 기판(2210)의 제2면(2213)과 솔더볼(2220) 상부까지의 높이가 180μ가 되도록 솔더볼(2220) 상부를 그라인딩 처리하는 것이 바람직하다.
도 36 및 도 37은 베이스 기판(2210) 상에 칩(2230)을 적층하는 단계를 도시한다. 칩(2230)을 베이스 기판(2210) 상에 적층하기 전에 칩(2230)의 비활성면에 접착층(2260)을 형성하고, 접착층(2260)이 형성된 칩(2230)은 도 36에서와 같이, 제2 접착부(2204)가 형성된 제2 캐리어 기판(2203) 상에 칩(2230)을 적층한다. 이때, 칩(2230)은 칩(2230)의 활성면이 제2 캐리어 기판(2203)과 접하도록 적층하는 것이 바람직하다. 여기서, 제2 캐리어 기판(2203)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있으며, 제2 접착부(2204)는 액상 접착제 또는 접착 테이프일 수 있다.
제2 캐리어 기판(2203) 상에 적층된 칩(2230)은 도 37에서와 같이, 베이스 기판(2210) 상에 접착층(2260)이 접착되도록 칩(2230)을 적층할 수 있다. 이때 솔더볼(2220)은 칩(2230)의 활성면이 솔더볼(2220) 상부와 동일 평면에 위치하도록 제2 캐리어 기판(2203)의 제2 접착부(2204)에 접할 수 있다.
도 38 및 도 39는 몰딩층(2240)을 형성하는 단계를 도시한다. 칩(2230)과 솔더볼(2220)을 몰딩층(2240)으로 매립하기 위해 도 38에서와 같이, 제2 캐리어 기판(2203)이 제거된 후에 몰딩층(2240)이 형성될 수 있다.
도 40 내지 도 41은 재배선층(2250)을 형성하는 단계를 도시한다. 재배선층(2250)은 칩(2230)의 활성면 상에 형성되고, 칩(2230)의 패드(231)와 솔더볼(2220)을 전기적으로 연결시킬 수 있다. 또한, 재배선층(2250)은 칩(2230)의 활성면과 솔더볼(2220)의 일측에 형성된 제1 절연층(2251), 제1 절연층(2251) 상에 형성되고, 칩(2230)의 패드(231)와 솔더볼(2220)을 전기적으로 연결시키는 배선층(2252) 및 배선층(2252) 상에 형성된 제2 절연층(2253)을 포함한다. 재배선층(2250)이 형성되는 과정은 제2 실시예(2100)와 동일 할 수 있다.
재배선층(2250)이 형성된 후에는 베이스 기판(2210)의 금속 패드(2211)가 노출되도록 제1 캐리어 기판(2201)이 제거되고, 컷팅 라인을 따라 컷팅하여 개별화된 칩 패키지를 얻을 수 있다.
도 44 내지 도 50은 본 발명의 제3 실시예에 따른 칩 패키지의 다른 제조방법을 설명하기 위한 단면도들이다.
도 44 내지 도 50을 참조하면, 본 발명의 제3 실시예에 따른 칩 패키지(2200)의 다른 제조방법은 도 44 및 도 45에 도시한 바와 같이, 제1 캐리어 기판(2201) 상에 솔더볼(2220)이 형성된 베이스 기판(2210)을 적층하는 과정은 전과 동일하다. 다만, 다른 실시예에서는 접착층(2260)이 형성된 칩(2230)을 제2 캐리어 기판(2203)을 사용하지 않고, 도 46에서와 같이, 베이스 기판(2210) 상에 접착층(2260)을 이용하여 바로 적층될 수 있다. 따라서, 칩(2230)의 활성면과 솔더볼(2220)의 상부를 동일 평면 상에 마련하기 위해 도 47에서와 같이, 솔더볼(2220)과 칩(2230)을 평탄화 하는 평탄화 및 본딩경화 단계가 더 포함될 수 있다.
평탄화 및 본딩경화 단계가 완료되면, 솔더볼(2220)과 칩(2230)을 몰딩층(2240)을 이용하여 매립하고, 평탄화된 솔더볼(2220)과 칩(2230) 상에 재배선층(2250)이 전과 동일한 과정으로 형성되어 개별화된 칩 패키지를 얻을 수 있다.
도 51은 본 발명의 칩 패키지에 따른 제4 실시예를 도시한 단면도이다.
도 51을 참조하면, 본 발명의 제4 실시예에 따른 칩 패키지(3100)는 베이스 기판(3110), 칩(3120), 몰딩층(3130) 및 배선부(3140)를 포함한다.
베이스 기판은(3110)은 제2 실시예(2100) 및 제3 실시예(2200)에서 사용된 기판으로 형성될 수 있다.
베이스 기판(3110)은 평판 형태로 형성될 수 있다. 또한, 베이스 기판(3110)은 상하면이 직사각형 형태일 수 있으나, 이에 한정하지는 않는다. 베이스 기판(3110)은 금속 패드(3111)가 형성된 제1면(3112)과 제1면(3112)과 대향되는 제2면(2113)을 갖는다. 제1면(3112)에 형성된 금속 패드(3111)는 신호가 입출력되거나 전원이 공급되는데 사용될 수 있으며, 금속 패드(3111)의 재질로는 접촉부의 부식을 막고 접촉 성능을 높이기 위해 무전해 니켈금도금(Electronic Nickel Immersion gold, ENIG)으로 형성될 수 있다.
베이스 기판(3110)의 제2면(3113)에는 비아 포스트(3114)와 안착홈(3115)이 형성될 수 있다. 비아 포스트(3114)는 제2면(3113)에 돌출되도록 형성되되, 칩(3120)의 높이보다 높거나, 또는 낮게 형성될 수 있으며, 내부에 형성된 내부 배선(3116)에 의해 금속 패드(3111)와 전기적으로 연결될 수 있다. 또한, 비아 포스트(3114)의 직경은 내부 배선(3116)의 직경보다 크거나 같게 형성될 수 있다.
도 52 내지 도 54는 본 발명의 제4 실시예에 따른 비아 포스트 배치를 나타내는 평면도이다.
비아 포스트(3114)는 도 52에서와 같이, 칩(3120)을 둘러싸도록 형성되거나, 도 53 및 도 54에서와 같이, 칩(3120)의 일측 또는 양측에 형성될 수 있다. 따라서, 비아 포스트(3114)의 내부 배선(3116)과 연결되는 배선층(3141)은 도 52 내지 도 54에 도시한 비아 포스트(3114)의 배치에 따라 변경될 수 있다.
내부 배선(3116)은 비아컨택(3117), 비아(3118) 및 하부 배선(3119)을 포함하며, 비아컨택(3117)과 하부 배선(3119)은 비아(3118)에 의해 전기적으로 연결될 수 있다. 비아컨택(3117) 및 하부 배선(3119)은 비아(3118)와 일체화며, 동일 재질로 제공됨이 바람직하다. 하부 배선(3119)은 비아(3118)로부터 일정 거리 신장된 형태로 제공될 수 있으며 금속 패드(3111)와 전기적으로 연결될 수 있다.
또한, 비아 포스트(3114)는 후술할 제1 몰드 비아(3131)와 배선부(3140)에 의해 칩(3120)과 전기적으로 연결될 수 있다. 안착홈(3115)은 베이스 기판(3110)의 제2면(3113) 상에 비아 포스트(3114) 사이에 홈 형태로 형성될 수 있다. 안착홈(3115) 내에는 칩(3120)이 배치되되, 안착홈(3115)의 크기는 칩(3120)의 크기보다 더 크게 형성될 수 있다.
베이스 기판(3110)은 제2 실시예(2100) 및 제3 실시예(2200)에서 사용된 인쇄회로기판이 적용될 수 있다.
베이스 기판(3110)의 안착홈(3115)에는 접착층(3150)을 이용하여 칩(3120)이 배치될 수 있다. 칩(3120)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면일 수 있다. 한편, 칩(3120)의 활성면과 대향되는 배면은 비활성면일 수 있다. 이와 달리, 칩(3120)의 양면이 모두 활성면으로 마련되는 경우를 포함한다. 칩(3120)의 활성면에는 외부와 신호를 교환하기 위한 패드(3121)가 복수로 마련될 수 있으며, 패드(3121)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 패드(3121)는 칩(3120)과 일체로 형성되는 것을 포함한다.
상기 칩(3120)의 패드(3121)가 형성된 활성면은 배선부(3140)를 향하도록 배치될 수 있다. 즉, 칩(3120)의 비활성면은 비활성면 하부에 형성된 접착층(3150)을 통해 베이스 기판(3110)과 마주하도록 배치될 수 있다.
또한, 본 발명에 따른 칩 패키지의 칩(3120)이 지문센서로 적용시에는 칩(3120) 활성면에 지문을 감지하는 센싱부(3122)를 포함할 수 있다. 센싱부(3122)는 다양한 형태로 이루어질 수 있으며, 일예로, 도전체를 이용하여 형성될 수 있다. 센싱부(3122)는 사용자의 손가락의 지문의 산과 골의 형상에 따른 높이 차에 의한 정전용량의 차이를 찾을 수 있으며, 지문의 이미지를 스캐닝(Scanning)하여 지문 이미지를 만들어 낼 수 있다. 따라서, 본 발명에 따른 칩(3120)의 활성면은 배선부(3140)에 대해 개방된 형태로 형성될 수 있으며, 개방된 활성면에 의해 외부 정보, 일예로, 사용자의 손가락에 의한 지문 정보를 수집할 수 있다. 또한, 본 발명에서의 칩(3120)의 센싱부(3122)는 지문센서로써 설명되나, 상기 칩(3120)은 지문센서의 센싱 외에 전자기 센싱, 광 센싱 및 의료 센싱 등의 칩으로도 적용이 가능하다.
베이스 기판(3110)과 칩(3120) 상에는 몰딩층(3130)이 형성될 수 있다. 또한, 몰딩층(3130)은 칩(3120)의 활성면 상부와 측면 및 베이스 기판(3110) 상부와 비아 포스트(3114)를 감싸도록 형성될 수 있다. 즉, 베이스 기판(3110)의 금속 패드(3111)가 형성된 제1면(3112)은 몰딩층(3130)으로부터 노출될 수 있다.
또한, 몰딩층(3130)에는 제1 몰드 비아(3131) 및 제2 몰드 비아(3132)가 포함될 수 있다. 제1 몰드 비아(3131)는 상기 비아 포스트(3114) 상부에 형성될 수 있고, 제2 몰드 비아(3132)는 칩(3120)의 패드(3121) 상에 형성될 수 있다. 제1 몰드 비아(3131)와 제2 몰드 비아(3132)는 도전성 물질로 충진될 수 있다. 여기서, 제1 몰드 비아(3131)는 비아(3131)의 수직 단면의 중심점을 기준으로 하부 방향으로 폭이 좁아지도록 형성될 수 있다.
몰딩층(3130)은 종래에 사용되는 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)나 엔캡슐런트(encapsulant) 등이 아닌 절연막인 폴리이미드(polyimide, PI)로 형성될 수 있다. 따라서, 후술할 배선부(3140) 공정에서 종래의 배선층(3141) 하부에 형성되는 절연층을 생략하고 몰딩층(3130) 상에 바로 배선층(3141) 형성이 가능하다. 즉, 몰딩층(3130) 상에 별도의 절연층을 소모하지 않고 몰딩층(3130) 상에 바로 배선층(3141)을 형성할 수 있기 때문에 배선층(3141) 하부에 별도의 절연층을 형성하는 공정이 생략될 수 있으므로 절연층의 소모를 감소시키고 공정시간을 단축시킬 수 있으며, 절연층 감소에 따른 패키지의 두께를 감소시킬 수 있는 효과를 가진다.
또한, 본 발명에 따른 몰딩층(3130)은 투광성을 가질 수 있다. 종래의 칩 패키지는 몰딩 컴파운드(EMC)로 몰딩층을 형성하고 칩의 활성층 상에 절연층이 형성되기 때문에 몰딩층이 투광일 필요가 없으나, 본 발명에 따른 칩 패키지는 칩(3120)의 활성면이 폴리이미드(PI)로 형성된 몰딩층(3130)으로 매립되고, 몰딩층(3130) 상에 배선층(3141)을 감싸는 절연층(3142)이 형성되기 때문에, 본 발명에 따른 패키지는 센서 패키지로써 기능하기 위해 몰딩층(3130)이 투광성을 가질 수 있다.
배선부(3140)는 칩(3120)의 패드(3121)와 비아 포스트(3114)를 전기적으로 연결하도록 마련될 수 있다. 일예로, 배선부(3140)는 배선층(3141) 및 절연층(3142)을 포함할 수 있다. 절연층(3142)은 절연물질로 형성되어 배선층(3141)을 절연하도록 마련된다.
배선층(3141)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 몰딩층(3130) 상에 형성될 수 있다. 다만, 본 발명에 따른 칩 패키지의 칩(3120)이 지문센서로써 기능을 수행시에는, 상기 배선층(3141)을 칩(3120)의 활성면이 개방되도록 형성함으로써 칩(3120)의 센싱부(3122)가 개방된 형태를 취하도록 하는 것이 바람직하다. 칩(3120)은 제1 몰드 비아(3131), 배선층(3141), 제2 몰드 비아(3132) 및 비아 포스트(3114)를 통해 베이스 기판(3110)과 전기적으로 연결될 수 있다.
절연층(3142)은 배선층(3141) 상에 형성되어 배선층(3141)을 외부로부터 절연시키도록 형성될 수 있다. 즉, 절연층(3142)은 몰딩층(3130)과 배선부(3140)의 노출된 면에 적층될 수 있다. 다만, 도면에는 절연층(3142)이 배선층(3141)을 밀봉하는 것을 도시하였지만, 이와 달리 절연층(3142)이 배선층(3141)의 일부를 노출시키도록 마련될 수 있으며, 노출된 배선층(3141)을 통해 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 또한, 복수의 칩이 너비 방향으로 인접하여 또는 접촉하여 배치될 수도 있다.
도 55는 본 발명의 칩 패키지에 따른 제5 실시예를 도시한 단면도이다.
도 55를 참조하면, 본 발명의 제5 실시예에 따른 칩 패키지(3200)는 베이스 기판(3210), 칩(3220), 몰딩층(3230) 및 배선부(3240)를 포함한다.
제5 실시예(3200)에 따른 베이스 기판(3210)은 제4 실시예(3100)에서와 같이, 금속 패드(3211)가 형성된 제1면(3212)과 제1면(3212)과 대향되는 제2면(3213)을 갖는다. 다만, 제5 실시예(3200)에 베이스 기판(3210)은 관통홀(3215)을 가질 수 있다. 관통홀(3215)은 베이스 기판(3210)의 금속 패드(3211) 사이에 베이스 기판(3210)을 관통하도록 형성될 수 있다. 금속 패드(3211) 상에는 베이스 기판(3210)의 제2면(3213)까지 연장되어, 외부로 노출되도록 내부 배선(3216)이 형성될 수 있다.
내부 배선(3216)은 비아컨택(3217), 비아(3218) 및 하부 배선(3219)을 포함하며, 비아컨택(3217)과 하부 배선(3219)은 비아(3218)에 의해 전기적으로 연결될 수 있다. 비아컨택(3217) 및 하부 배선(3219)은 비아(3218)와 일체화며, 동일 재질로 제공됨이 바람직하다. 하부 배선(3219)은 베이스 기판(3210)의 제1면(3212)에 형성된 금속 패드(3211)와 전기적으로 연결될 수 있다.
베이스 기판(3210)에 형성된 관통홀(3215) 내에는 칩(3220)이 배치될 수 있다. 칩(3220)은 패드(3221)가 형성된 활성면이 배선부(3240)와 마주하도록 형성될 수 있다. 또한, 칩(3220)의 비활성면은 베이스 기판(3210)의 금속 패드(3211)가 형성된 제1면(3212)과 동일 평면이 되도록 형성될 수 있다.
베이스 기판(3210)과 칩(3220)의 상에는 몰딩층(3230)이 형성될 수 있다. 또한, 몰딩층(3230)은 제4 실시에서와 같이, 칩(3220)의 활성면 상부와 측면 및 베이스 기판(3210) 상부와 관통홀(3215) 내에 충진될 수 있다. 다만, 베이스 기판(3210)의 금속 패드(3211)가 형성된 제1면(3212) 및 반도체 기판의 비활성면은 몰딩층(3230)으로부터 노출될 수 있다.
몰딩층(3230)은 제1 몰드 비아(3231) 및 제2 몰드 비아(3232)를 포함할 수 있다. 제1 몰드 비아(3231)는 상기 베이스 기판(3210)의 노출된 내부 배선(3216) 상에 형성될 수 있고, 제2 몰드 비아(3232)는 칩(3220)의 패드(3221) 상에 형성될 수 있다. 제1 몰드 비아(3231)와 제2 몰드 비아(3232)는 도전성 물질로 충진될 수 있다.
몰딩층(3230)은 칩(3220)의 활성면 상부와 측면 및 베이스 기판(3210) 상부와 관통홀(3215) 내부가 충진되도록 형성될 수 있다. 즉, 베이스 기판(3210)의 금속 패드(3211)가 형성된 제1면(3212)과 칩(3220)의 비활성면은 몰딩층(3230)으로부터 노출될 수 있다.
또한, 몰딩층(3230)은 제4 실시예(3100)에서와 같이 절연막인 폴리이미드(polyimide, PI)로 형성될 수 있다. 따라서, 후술할 배선부(3240) 공정에서 배선층(3241) 하부에 형성되는 절연층을 생략하고 몰딩층(3230) 상에 바로 배선층(3241) 형성이 가능하다.
배선부(3240)는 칩(3220)의 패드(3221)와 베이스 기판(3210)의 내부 배선(3216)을 전기적으로 연결하도록 마련될 수 있다. 일예로, 배선부(3240)는 제4 실시예(3100)에서와 같이 배선층(3241) 및 절연층(3242)을 포함할 수 있다. 절연층(3242)은 절연물질로 형성되어 배선층(3241)을 절연하도록 마련된다.
따라서, 제5 실시예에 따른 칩 패키지(3200)도 제4 실시예에 따른 칩 패키지(3100)와 같이 몰딩층(3230)으로 폴리이미드(PI)를 사용함으로써, 배선부(3240) 형성시 종래의 배선층(3241) 하부에 형성된 절연층이 불필요하기 때문에 제조 공정을 단순화 할 수 있고, 원가를 절감할 수 있는 효과가 있다.
도 56 내지 도 66은 본 발명의 제4 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 56 내지 도 66을 참조하면, 본 발명의 제4 실시예(3100)에 따른 칩 패키지의 제조방법은 금속 패드(3111)가 형성된 제1면(3112)과 상기 제1면(3112)에 대향되는 제2면(3113)을 갖는 베이스 기판(3110)을 준비하는 단계, 상기 베이스 기판(3110)의 제1면(3112)이 접하도록 제1 캐리어 기판(3102) 상에 상기 베이스 기판(3110)을 적층하고, 상기 베이스 기판(3110)에 칩(3120)을 배치하는 단계, 상기 베이스 기판(3110)과 상기 칩(3120)을 몰딩층(3130)으로 매립하는 단계, 상기 몰딩층(3130) 상에 제1 몰드 비아(3131) 및 제2 몰드 비아(3132)를 형성하는 단계 및 상기 몰딩층(3130) 상에 배선부(3140)를 형성하고, 상기 칩(3120)의 패드(3121)와 상기 비아 포스트(3114)를 전기적으로 연결시키는 단계를 포함한다.
단, 본 발명의 제4 실시예(3100)에 따른 칩 패키지의 제조방법은 베이스 기판(3110)을 준비하는 단계에서 상기 베이스 기판(3110) 상에 비아 포스트(3114)와 상기 칩(3120)이 배치되는 안착홈(3115)을 형성하는 단계를 더 포함할 수 있다.
도 56 내지 도 59는 베이스 기판(3110)에 비아 포스트(3114) 및 안착홈(3115)을 형성하는 과정을 도시한다. 즉, 내부 배선(3116)이 형성된 베이스 기판(3110)을 준비한다. 베이스 기판(3110) 내에 형성된 내부 배선(3116)은 비아컨택(3117), 비아(3118) 및 하부 배선(3119)을 포함하며, 비아컨택(3117)과 하부 배선(3119)은 비아(3118)에 의해 전기적으로 연결될 수 있다. 비아컨택(3117) 및 하부 배선(3119)은 비아(3118)와 일체화며, 동일 재질로 제공됨이 바람직하다. 하부 배선(3119)은 비아(3118)로부터 일정 거리 신장된 형태로 제공될 수 있으며 베이스 기판(3110)의 제1면(3112)에 형성된 금속 패드(3111)와 전기적으로 연결될 수 있다.
베이스 기판(3110)이 준비되면, 베이스 기판(3110)에서 노출된 비아컨택(3117)을 마스크(3101)를 이용하여 마스킹 한다. 마스킹 후 베이스 기판(3110)의 제2면(3113)을 블라스팅(Blasting) 공정을 수행하여, 제2면(3113) 상에 비아 포스트(3114) 및 안착홈(3115)을 형성한다. 여기서, 베이스 기판(3110)은 일예로, 회로가 인쇄된 인쇄회로기판(printed circuit board, PCB) 또는 연성인쇄회로기판(flexible printed circuit board, FPCB) 일 수 있으며, 바람직하게는 양면 인쇄회로기판(double-side PCB) 일 수 있다. 또한, 인쇄회로기판은 박형의 필름(Film), 글래스(Glass), 또는 테이프(Tape) 등을 포함한다.
도 60 내지 도 62는 베이스 기판(3110)에 칩(3120)을 배치하는 과정을 도시한다. 즉, 베이스 기판(3110)을 제1 캐리어 기판(3102) 상에 형성된 제1 접착부(3103)에 적층하고, 적층된 베이스 기판(3110)의 안착홈(3115) 바닥에 칩(3120)을 접착시키기 위한 접착층(3150)을 형성한다. 상기 제1 접착부(3103)는 액상 접착제 또는 접착 테이프일 수 있다.
접착층(3150)을 형성한 후에는 칩(3120)이 제2 캐리어 기판(3104) 상에 제2 접착부(3105)를 이용하여 접착될 수 있다. 이때, 칩(3120)의 패드(3121)가 형성된 활성면이 제2 캐리어 기판(3104)과 마주하도록 접착될 수 있다. 상기 제2 캐리어 기판(3104)은 제1 캐리어 기판(3102)과 같이 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있으며, 상기 제2 접착부(3105)는 액상 접착제 또는 접착 테이프일 수 있다.
제2 캐리어 기판(3104) 상에 적층된 칩(3120)은 상기 접착층(3150)이 형성된 안착홈(3115) 내에 적층될 수 있다. 즉, 칩(3120)의 비활성면이 접착층(3150)과 접하여 베이스 기판(3110) 상에 배치되도록 적층되고, 경화공정을 통해 경화될 수 있다.
도 63은 베이스 기판(3110)과 칩(3120)을 몰딩층(3130)으로 매립하는 단계를 도시한다. 즉, 제2 접착부(3105)를 포함한 제2 캐리어 기판(3104)을 제거하고, 베이스 기판(3110)과 칩(3120)을 몰딩층(3130)으로 매립할 수 있다. 몰딩층(3130)은 종래에 사용되는 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)나 엔캡슐런트(encapsulant) 등이 아닌 절연막인 폴리이미드(polyimide, PI)로 형성될 수 있다. 따라서, 후술할 배선부(3140) 공정에서 종래의 배선층(3141) 하부에 형성된 절연층을 생략하고 몰딩층(3130) 상에 바로 배선층(3141) 형성이 가능하다.
몰딩층(3130)은 칩(3120)의 활성면 상부와 측면 및 베이스 기판(3110) 상부와 비아 포스트(3114)를 감싸도록 형성될 수 있다. 즉, 베이스 기판(3110)의 금속 패드(3111)가 형성된 제1면(3112)은 몰딩층(3130)으로부터 노출될 수 있다.
또한, 몰딩층(3130)에는 패터닝(patterning) 공정을 통해 제1 몰드 비아(3131) 및 제2 몰드 비아(3132)를 형성할 수 있다. 제1 몰드 비아(3131)는 상기 비아 포스트(3114) 상부에 형성될 수 있고, 제2 몰드 비아(3132)는 칩(3120)의 패드(3121) 상에 형성될 수 있다.
도 64 및 도 65는 몰딩층(3130) 상에 배선부(3140)를 형성하는 과정을 도시한다. 즉, 몰딩층(3130)에 제1 몰드 비아(3131) 및 제2 몰드 비아(3132)를 형성한 후에 몰딩층(3130) 상에 배선부(3140)를 형성할 수 있다. 배선부(3140)가 형성되기 전에 제1 몰드 비아(3131)와 제2 몰드 비아(3132)는 도전성 물질로 충진될 수 있다. 예를 들어 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있으며, 다른 예로는 도전성 페이스트 또는 솔더 레지스트 잉크(solder resist ink)일 수 있다.
배선부(3140)는 칩(3120)의 패드(3121)와 비아 포스트(3114)를 전기적으로 연결하도록 마련될 수 있다. 일예로, 배선부(3140)는 배선층(3141) 및 절연층(3142)을 포함할 수 있다. 절연층(3142)은 절연물질로 형성되어 배선층(3141)을 절연하도록 마련된다.
배선층(3141)은 몰딩층(3130) 상에 형성되되, 제1 몰드 비아(3131)와 제2 몰드 비아(3132)를 전기적으로 연결하도록 형성될 수 있다. 즉, 배선층(3141)에 의해 칩(3120)은 제1 몰드 비아(3131), 배선층(3141), 제2 몰드 비아(3132) 및 비아 포스트(3114)를 통해 베이스 기판(3110)과 전기적으로 연결시킬 수 있다.
다만, 본 발명에 따른 칩 패키지의 칩(3120)이 지문센서로써 기능을 수행시에는, 상기 배선층(3141)을 칩(3120)의 활성면이 개방되도록 형성함으로써 칩(3120)의 센싱부(3122)가 개방된 형태를 취하도록 하는 것이 바람직하다.
배선층(3141)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있으며, 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다.
상기한 바와 같이, 몰딩층(3130)으로 PI를 사용함으로써 종래와 같이 몰딩층(3130) 상에 별도의 절연층을 소모하지 않고 몰딩층(3130) 상에 바로 배선층(3141)을 형성할 수 있다. 따라서, 배선층(3141) 하부에 별도의 절연층을 형성하는 공정이 생략될 수 있으므로 절연층의 소모를 감소시키고 공정시간을 단축시킬 수 있으며, 절연층 감소에 따른 패키지의 두께를 감소시킬 수 있는 효과가 있다.
배선층(3141)이 형성된 후 절연층(3142)이 형성될 수 있다. 절연층(3142)은 몰딩층(3130)과 배선층(3141)의 노출된 면에 적층될 수 있다. 도면에는 절연층(3142)이 배선층(3141)을 외부로 노출되지 않도록 덮는 것을 도시하였지만, 이와 달리 절연층(3142)의 일부가 제거되어 배선층(3141)을 외부로 노출할 수 있다. 이 때, 노출된 배선층(3141)은 외부와 전기적으로 접속될 수 있는 통로로 사용될 수 있다. 절연층(3142)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
배선부(3140)가 형성된 후에는 베이스 기판(3110)의 금속 패드(3111)가 노출되도록 제1 캐리어 기판(3102)을 제거한다.
도 67 내지 도 76은 본 발명의 제5 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 67 내지 도 76을 참조하면, 본 발명의 제5 실시예에 따른 칩 패키지(3200)의 제조방법은 금속 패드(3211)가 형성된 제1면(3212)과 상기 제1면(3212)에 대향되는 제2면(3213)을 갖는 베이스 기판(3210)을 준비하는 단계, 상기 베이스 기판(3210)의 제1면(3212)이 접하도록 제1 캐리어 기판(3202) 상에 상기 베이스 기판(3210)을 적층하고, 상기 베이스 기판(3210)에 칩(3220)을 배치하는 단계, 상기 베이스 기판(3210)과 상기 칩(3220)을 몰딩층(3230)으로 매립하는 단계, 상기 몰딩층(3230) 상에 제1 몰드 비아(3231) 및 제2 몰드 비아(3232)를 형성하는 단계 및 상기 몰딩층(3230) 상에 배선부(3240)를 형성하고, 상기 칩(3220)의 패드(3221)와 상기 비아 포스트(3214)를 전기적으로 연결시키는 단계를 포함한다.
또한, 제5 실시예(3200)에 따른 제조방법에서는 베이스 기판(3210)을 준비하는 단계에서 베이스 기판(3210)에 관통홀(3215)을 형성하는 단계와 베이스 기판(3210)에 칩(3220)을 배치하는 단계에서 칩(3220)을 제1 캐리어 기판(202) 상에 적층하는 단계가 더 포함될 수 있다.
도 67 내지 도 70은 베이스 기판(3210)에 관통홀(3215)을 형성하는 과정을 도시한다. 즉, 내부 배선(3216)이 형성된 베이스 기판(3210)을 준비한다. 베이스 기판(3210) 내에 형성된 내부 배선(3216)은 비아컨택(3217), 비아(3218) 및 하부 배선(3219)을 포함하며, 비아컨택(3217)과 하부 배선(3219)은 비아(3218)에 의해 전기적으로 연결될 수 있다. 비아컨택(3217) 및 하부 배선(3219)은 비아(3218)와 일체화며, 동일 재질로 제공됨이 바람직하다. 하부 배선(3219)은 베이스 기판(3210)의 제1면(3212)에 형성된 금속 패드(3211)와 전기적으로 연결될 수 있다.
베이스 기판(3210)이 준비되면, 베이스 기판(3210)에서 노출된 비아컨택(3217)을 마스크(3201)를 이용하여 마스킹 한다. 마스킹 후 베이스 기판(3210)의 제2면(3213)을 블라스팅 공정을 수행하여 베이스 기판(3210) 상에 관통홀(3215)을 형성한다.
도 71 및 도 72에서는 베이스 기판(3210)에 칩(3220)을 배치하는 단계를 도시한다. 제1 접착부(3203)가 형성된 제1 캐리어 기판(3202) 상에 관통홀(3215)이 형성된 베이스 기판(3210)을 적층하고, 칩(3220)을 관통홀(3215) 내에 삽입하여 제1 접착부(3203)를 통해 제1 캐리어 기판(3202) 상에 적층한다. 즉, 제4 실시예(3100)에서 칩(3220)은 제2 캐리어 기판(3204)에 적층된 후 베이스 기판(3210)의 안착홈(3215)에 적층되는 단계를 가지나, 본 발명의 제5 실시예(3200)에서는 칩(3220)이 제1 캐리어 기판(3202) 상에 바로 적층될 수 있기 때문에 제조공정을 단축할 수 있다. 칩(3220)이 제1 캐리어 기판(3202) 상에 적층될 때는 칩(3220)의 비활성면이 제1 캐리어 기판(3202)에 접하도록 적층하는 것이 바람직하다.
도 73은 제5 실시예(3200)에 따른 몰딩층(3230) 매립단계를 도시한다. 즉, 제1 캐리어 기판(3202) 상에 적층된 베이스 기판(3210)과 칩(3220)을 몰딩층(3230)으로 매립할 수 있다. 제4 실시예(3100)에서는 칩(3220)이 제2 캐리어 기판(3104)에 접착되어 있기 때문에 몰딩층(3230)을 형성하기 전에 제2 캐리어 기판(3104)을 제거하는 단계를 가지나, 제5 실시예(3200)에서는 별도의 제2 캐리어 기판(3104)이 사용되지 않기 때문에 제2 캐리어 기판(3104)를 제거하는 단계가 생략될 수 있다. 몰딩층(3230)은 칩(3220)의 활성면 상부와 측면 및 베이스 기판(3210) 상부와 관통홀(3215) 내부가 채워지도록 형성될 수 있다.
또한, 몰딩층(3230)에는 패터닝(patterning) 공정을 통해 제1 몰드 비아(3231) 및 제2 몰드 비아(3232)를 형성할 수 있다. 제1 몰드 비아(3231)는 베이스 기판(3210)의 내부 배선이 노출된 상부에 형성될 수 있고, 제2 몰드 비아(3232)는 칩(3220)의 패드(3221) 상에 형성될 수 있다.
도 74 및 도 75는 배선부(3240) 형성 단계를 도시하며, 이는 제4 실시예(3100)의 배선부(3240) 실시예와 동일한 과정으로 배선부(3240)가 형성될 수 있다. 즉, 배선부(3240)가 형성되기 전에 제1 몰드 비아(3231)와 제2 몰드 비아(3232)에 도전성 물질로 충진한 후 몰딩층(3230) 상에 배선층(3241)을 이용하여 제1 몰드 비아(3231)와 제2 몰드 비아(3232)를 전기적으로 연결하도록 형성될 수 있다. 따라서, 배선층(3241)에 의해 칩(3220)은 제1 몰드 비아(3231), 배선층(3241) 및 제2 몰드 비아(3232)를 통해 베이스 기판(3210)과 전기적으로 연결될 수 있다.
몰딩층(3230)과 배선층(3241)의 노출된 면에 절연층(3242)을 적층하여 배선부(3240) 공정을 완료한 후에는 베이스 기판(3210)의 금속 패드(3211)와 칩(3220)의 비활성면이 노출되도록 제1 캐리어 기판(3202)이 제거될 수 있다.
도 77은 본 발명의 칩 패키지에 따른 제6 실시예를 도시한 단면도이다.
도 77을 참조하면, 본 발명의 제6 실시예에 따른 칩 패키지(4100)는 비아 프레임(4110), 칩(4120), 몰딩층(4130), 상부 재배선층(4140) 및 하부 재배선층(4150)을 포함한다.
비아 프레임(4110)은 절연기판으로 마련될 수 있다. 비아 프레임(4110)은 절연 물질을 포함할 수 있으며, 예를 들어 실리콘(silicon), 글래스(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다.
또한, 상기 비아 프레임(4110)은 절연 세라믹 또는 반도체 재질의 세라믹일 수 있다. 상기 절연 세라믹은 다양한 재질을 가지는 바, 금속 산화물 또는 금속 질화물 등이 사용될 수 있으며, 소다라임 글라스 또는 사파이어 등이 사용될 수 있다. 반도체 재질의 세라믹은 실리콘 재질을 가질 수 있으며, 이외에 ZnO, GaN 및 GaAs 등이 사용될 수도 있다. 다만, 상기 비아 프레임(4110)은 사용되는 캐리어 기판 또는 몰딩층(4130)의 재질에 따라 다양하게 선택될 수 있다.
비아 프레임(4110)은 평판 형상으로 마련될 수 있으며, 원형 또는 다각형 등 다양한 형상으로 마련될 수 있다.
비아 프레임(4110) 내에는 상하로 관통된 제1 비아홀(4111)을 포함할 수 있다. 제1 비아홀(4111)은 칩(4120)의 상하 방향으로 전기 신호를 전달하기 위한 통로로 사용되고, 필요에 따라 복수가 형성되거나 그 위치를 달리할 수도 있다. 제1 비아홀(4111)에는 도전성 페이스트 등의 도전성 충진재가 충진될 수 있다. 만일, 상기 비아 프레임(4110)이 반도체 재질을 가지는 경우, 비아 프레임(4110) 외주면 상에는 별도의 절연층이 형성될 수 있다. 상기 절연층은 반도체 재질의 비아 프레임(4110)과 칩(4120) 사이의 전기적 연결을 차단하기 위해 구비될 수 있다. 또한, 비아 프레임(4110)이 반도체 재질을 가지는 경우, 제1 비아홀(4111)의 내주면에도 별도의 절연층이 형성될 수 있다.
제1 비아홀(4111)의 양 단에는 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)가 각각 형성될 수 있다. 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)는 금속을 포함하는 도전성 물질을 사용할 수 있으며, 제1 비아홀(4111)을 통한 전기적 신호를 보다 용이하게 전달하기 위해 사용될 수 있다.
칩(4120)은 비아 프레임(4110)과 인접하도록 배치된다. 칩(4120)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면일 수 있다. 한편, 칩(4120)의 배면은 비활성면일 수 있다. 이와 달리, 칩(4120)의 양면이 모두 활성면으로 마련되는 경우를 포함한다. 칩(4120)의 활성면에는 외부와 신호를 교환하기 위한 패드(4121)가 복수로 마련될 수 있으며, 패드(4121)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 패드(4121)는 칩(4120)과 일체로 형성되는 것을 포함한다.
상기 칩(4120)의 패드(4121)는 재배선층을 향하도록 배치될 수 있다. 바람직하게는 상부 재배선층(4140)을 향하도록 배치될 수 있다. 바람직하게는 상부 재배선층(4140)을 향하도록 배치될 수 있다. 상기 칩(4120)의 활성면은 제1 비아 컨택 패드(4112)의 일면과 동일 평면을 이룸이 바람직하다.
또한, 본 발명에 따른 칩 패키지의 칩(4120)이 지문센서로 적용시에는 칩(4120) 활성면에 지문을 감지하는 센싱부(4122)를 포함할 수 있다. 센싱부(4122)는 다양한 형태로 이루어질 수 있으며, 일예로, 도전체를 이용하여 형성될 수 있다. 센싱부(4122)는 사용자의 손가락의 지문의 산과 골의 형상에 따른 높이 차에 의한 정전용량의 차이를 찾을 수 있으며, 지문의 이미지를 스캐닝(Scanning)하여 지문 이미지를 만들어 낼 수 있다.
따라서, 본 발명에 따른 칩(4120)의 활성면은 후술할 상부 재배선층(4140)에 대해 개방된 형태로 형성될 수 있으며, 개방된 활성면에 의해 외부 정보, 일예로, 사용자의 손가락에 의한 지문 정보를 수집할 수 있다. 본 발명에서의 칩(4120)의 센싱부(4122)는 지문센서로써 설명되나, 상기 칩(4120)은 지문센서의 센싱 외에 전자기 센싱, 광 센싱 및 의료 센싱 등의 칩(4120)으로도 적용이 가능하다.
또한, 도 1에서 도시한 칩(4120)과 비아 프레임(4110)은 다양한 구조로 형성될 수 있다.
도 78 내지 도 80은 본 발명의 제6 실시예에 따른 비아 프레임과 칩의 구조를 나타내는 평면도이다.
도 78 내지 도 80를 참조하면, 비아 프레임(4110)은 도 78에서와 같이, 내부에 관통홀(4010)을 포함하며, 관통홀(4010) 내부에 칩(4120)이 배치될 수 있다. 즉, 칩(4120) 주위를 둘러싸도록 비아 프레임(4110)이 형성될 수 있다. 따라서, 몰딩층(4130)은 관통홀(4010) 내부를 매립하여 비아 프레임(4110)과 칩(4120)을 일체화 할 수 있다. 또한, 도 79 및 도 80은 칩(4120)의 일측 또는 양측에 비아 프레임(4110)이 배치되는 구조를 나타낸다. 즉, 도 79에서와 같이, 비아 프레임(4110)이 칩(4120)의 일측에 배치되거나, 도 80에서와 같이, 비아 프레임(4110)이 칩(4120)의 양측에 배치될 수 있다. 본 발명의 제6 실시예에 따른 칩 패키지(4100)는 도 79에서와 같이 비아 프레임(4110)이 칩(4120)의 일측에 배치되는 구조를 취할 수 있다.
상기와 같이, 칩(4120) 주위의 비아 프레임(4110)의 배치에 따라 칩(4120)의 패드(4121)와 비아를 전기적으로 연결하는 상부 재배선층(4140)의 배선 구조도 비아 프레임(4110)의 구조에 맞게 변경될 수 있다.
계속해서 도 77을 참조하면, 몰딩층(4130)은 칩(4120) 및 비아 프레임(4110)을 일체화하도록 몰딩될 수 있다. 즉, 몰딩층(4130)은 비아 프레임(4110)과 칩(4120)사이의 공간을 충진할 수 있다.
상기 몰딩층(4130)은 통상의 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 재질을 가지며, 액상 또는 분말상으로 공급될 수 있다. 액상으로 공급되는 경우, 용매의 휘발을 통해 몰딩층(4130)으로 형성된다. 또한, 상기 몰딩층(4130)은 절연성 고분자를 주성분으로 하고, 실리카 입자 등이 포함될 수 있다.
몰딩층(4130)은 칩(4120)의 활성면과 동일 평면에 위치하는 제1 면(4131)과 상기 제1 면(4131)과 대향되는 면인 제2 면(4132)을 가질 수 있다.
또한, 몰딩층(4130)은 제2 비아홀(4133)을 포함할 수 있다. 제2 비아홀(4133)은 몰딩층(4130)의 제2 면(4132)에서부터 상기 제2 비아 컨택 패드(4113)까지 연장되도록 비아를 형성함으로써 몰딩층(4130) 내에 형성될 수 있다. 일예로, 제2 비아홀(4133)의 폭은 상기 제1 비아홀(4111)의 폭보다 좁거나 또는, 넓은 폭을 가질 수 있으며, 폭이 점차 증가하다 다시 감소하는 솔더볼 형태를 가질 수 있다.
제2 비아홀(4133) 내부는 제1 비아홀(4111)과 같이 도전성 페이스트 등의 도전성 충진재가 충진될 수 있으며, 제2 비아 컨택 패드(4113)를 통해 제1 비아홀(4111)과 전기적으로 연결될 수 있다.
또한, 제2 비아홀(4133) 하부에는 제3 비아 컨택 패드(4160)가 형성될 수 있다. 즉, 제2 비아홀(4133) 일측은 제2 비아 컨택 패드(4113)와 접하고, 타측은 제3 비아 컨택 패드(4160)와 접할 수 있다. 제3 비아 컨택 패드(4160)는 몰딩층(4130)의 제2 면(4132) 상에 형성될 수 있으며, 후술할 하부 재배선층(4150)과 전기적으로 연결될 수 있다.
도 81은 본 발명의 제6 실시예에 따른 비아홀의 다른 실시예를 나타내는 도면이다.
도 81을 참조하면, 제1 비아홀(4111)과 제2 비아홀(4133) 내에 관통배선(4114)이 포함될 수 있다. 관통배선(4114)은 제1 비아홀(4111) 및 제2 비아홀(4133)의 내주면을 따라 마련되는 도전성 물질일 수 있으며, 제1 비아홀(4111) 및 제2 비아홀(4133)에 코팅되는 금속층일 수 있다. 또한, 관통배선(4114)은 이와 달리 비아홀(4111,4133) 내에 2열 이상의 관통배선(4114)이 마련되거나 제1 비아홀(4111) 또는 제2 비아홀(4133) 중 어느 하나의 비아홀에만 형성될 수도 있다.
관통배선(4114)은 원기둥 형상으로 마련될 수 있으며, 관통배선(4114)의 중공부에는 관통부재(4115)가 수용될 수 있다. 관통부재(4115)는 비도전성 레진(resin)일 수 있으며, 관통배선(4114)의 중공부에 충전되도록 형성될 수 있다. 한편, 관통부재(4115)가 도전성 물질로 마련되는 것을 포함한다.
또한, 관통배선(4114)은 솔더볼 등의 형태로 마련되어 비아홀(4111,4113)을 관통하거나, 비아홀(4111,4133)에 충진되는 솔더레지스트 잉크(Solder resist ink)일 수 있다. 관통배선(4114)의 형성 방법은 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등을 포함한다.
관통배선(4114)은 제1 비아홀(4111) 및 제2 비아홀(4133) 모두에 형성되거나, 제1 비아홀(4111) 또는 제2 비아홀(4133) 중 어느 하나의 비아홀에만 형성될 수도 있다.
계속해서 도 77을 참조하면, 본 발명에 따른 칩 패키지(4100)는 상부 재배선층(4140) 및 하부 재배선층(4150)을 포함할 수 있다.
상부 재배선층(4140)은 몰딩층(4130)의 제1 면(4131) 상에 형성될 수 있으며, 하부 재배선층(4150)은 몰딩층(4130)의 제2 면(4132) 상에 형성될 수 있다.
좀 더 상세하게는, 상부 재배선층(4140)은 칩(4120)의 활성면, 몰딩층(4130)의 제1 면(4131) 및 비아 프레임(4110) 상에 형성되어 칩(4120)의 패드(4121)와 제1 비아 컨택 패드(4112)를 전기적으로 연결하도록 마련될 수 있다. 일예로, 상부 재배선층(4140)은 상부 제1 절연층(4141), 상부 배선층(4142) 및 상부 제2 절연층(4143)을 포함할 수 있다.
상부 제1 절연층(4141)은 절연성 물질로 구성되며, 필름의 형태로 제공될 수 있다. 또한, 상부 제1 절연층(4141)은 칩(4120)의 패드(4121)를 노출하고, 상기 비아 프레임(4110)의 제1 비아 컨택 패드(4112)를 오픈하며, 칩(4120)이 활성영역을 차폐한다.
상부 배선층(4142)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 상부 제1 절연층(4141) 상에 형성될 수 있다. 상부 배선층(4142)의 일부는 칩(4120)의 패드(4121)를 노출하는 상부 제1 절연층(4141)의 개방 공간을 매립하여 칩(4120)의 패드(4121)와 연결된다. 또한, 상기 상부 배선층(4142)은 비아 프레임(4110)의 제1 비아 컨택 패드(4112)와 전기적으로 연결된다.
다만, 본 발명에 따른 칩 패키지의 칩(4120)이 지문센서로써 기능을 수행시에는, 상기 상부 배선층(4142)을 칩(4120)의 활성면이 개방되도록 형성함으로써 칩(4120)의 센싱부(4122)가 개방된 형태를 취하도록 하는 것이 바람직하다.
상부 배선층(4142)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
상부 제2 절연층(4143)은 상부 제1 절연층(4141)과 상부 배선층(4142) 상에 적층되어 상부 배선층(4142)을 외부로부터 절연시키도록 형성될 수 있다. 다만, 도면에는 상부 제2 절연층(4143)이 상부 배선층(4142)을 밀봉하는 것을 도시하였지만, 이와 달리 상부 제2 절연층(4143)이 상부 배선층(4142)의 일부를 노출시키도록 마련될 수 있으며, 노출된 상부 배선층(4142)을 통해 추가적인 배선라인을 형성함으로써 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 또한, 복수의 칩(4120)이 너비 방향으로 인접하여 또는 접촉하여 배치될 수도 있다.
하부 재배선층(4150)은 몰딩층(4130)의 제2 면(4132)과 제3 비아 컨택 패드(4160) 상에 형성되어 제3 비아 컨택 패드(4160)를 전기적으로 연결시킬 수 있다. 또한, 하부 재배선층(4150)은 하부 절연층(4151) 및 하부 배선층(4152)을 포함할 수 있다.
하부 절연층(4151)은 상부 절연층과 같이 절연성 물질로 구성되며, 필름의 형태로 제공될 수 있다. 또한, 하부 절연층(4151)은 제3 비아 컨택 패드(4160)를 노출하고, 몰딩층(4130)의 제2 면(4132)을 차폐한다.
하부 배선층(4152)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 하부 절연층(4151) 상에 형성될 수 있다. 하부 배선층(4152)의 일부는 제3 비아 컨택 패드(4160)를 노출하는 하부 절연층(4151)의 개방 공간을 매립하여 제3 비아 컨택 패드(4160)와 연결된다.
따라서, 칩(4120)은 칩(4120)의 패드(4121), 상부 재배선층(4140), 제1 비아홀(4111), 제2 비아홀(4133) 및 하부 재배선층(4150)을 통해 전기적으로 연결될 수 있다.
도 82는 본 발명의 칩 패키지에 따른 제7 실시예를 도시한 단면도이다.
도 82를 참조하면, 본 발명의 제7 실시예에 따른 칩 패키지(4200)는 비아 프레임(4210), 칩(4220), 몰딩층(4230), 상부 재배선층(4240), 하부 재배선층(4250), 보호층(4260) 및 LGA 패드(4270)를 포함한다.
비아 프레임(4210), 칩(4220), 몰딩층(4230) 및 상부 재배선층(4240)은 도 77에 도시한 제6 실시예의 칩 패키지(4100)와 구조 및 재질이 동일하다.
상부 재배선층(4240) 상에는 보호층(4260)이 형성될 수 있다. 보호층(4260)은 상부 재배선층(4240)을 커버하도록 형성함으로써 외부로부터 상부 재배선층(4240)이 노출되는 것을 방지할 수 있다. 보호층(4260)은 에폭시 필름, 열 에폭시, 에폭시 수지, B-스테이지 에폭시 필름, 선택적 아크릴 폴리머를 갖는 자외선(UV) B-스테이지 필름, 유전체 필름, 또는 다른 적합한 재료일 수 있다.
하부 재배선층(4250)은 하부 제1 절연층(4251), 하부 배선층(4252) 및 하부 제2 절연층(4253)을 포함할 수 있다.
하부 제1 절연층(4251)은 몰딩층(4230)의 제2 면(4232) 상에 형성될 수 있으며, 몰딩층(4230)과 하부 제1 절연층(4251) 상에는 제2 비아홀(4233)을 포함할 수 있다. 몰딩층(4230) 내에만 형성되었던 제6 실시예(4100)와 달리 제7 실시예(4200)에서는 몰딩층(4230)과 하부 제1 절연층(4251)에 비아를 형성하여 제2 비아 컨택 패드(4213)가 노출되도록 제2 비아홀(4233)이 형성될 수 있다. 제2 비아홀(4233) 내에는 도전성 페이스트 등의 도전성 충진재가 충진되어 제2 비아 컨택 패드(4213)와 전기적으로 연결될 수 있다.
하부 제1 절연층(4251) 및 제2 비아홀(4233) 상에는 하부 배선층(4252)이 형성될 수 있다. 하부 배선층(4252)은 제6 실시예(4100)와 달리 여러 개로 이격되어 형성될 수 있다. 또한, 하부 배선층(4252)은 칩(4220)의 다수의 패드와 각각 연결될 수 있다.
하부 제2 절연층(4253)은 상기 하부 제1 절연층(4251) 및 하부 배선층(4252) 상에 형성되되, 하부 배선층(4252)의 일부가 노출되도록 형성될 수 있다.
노출된 하부 배선층(4252) 상에는 LGA(Land Grid Array) 패드(4270)가 형성된다. 즉, LGA 패드(4270)는 하부 제2 절연층(4253)에 노출된 하부 배선층(4252) 상에 형성될 수 있으며, 하부 배선층(4252)과 같이 여러 개로 이격되어 형성될 수 있다.
LGA 패드(4270)는 칩(4220)이 외부의 회로와 전기적으로 연결될 수 있는 경로를 형성한다. 또한, LGA 패드(4270)와 하부 배선층(4252)은 하부 제2 절연층(4253)에 의해 서로 전기적으로 절연될 수 있다. 즉, 하부 배선층(4252) 상에 종래의 솔더볼 형태가 아닌 LGA 패드(4270)로 형성함으로써 패키지의 두께를 효과적으로 감소시킬 수 있다.
또한, 제7 실시예에 따른 칩 패키지(4200)의 제1 비아홀(4211) 및 제2 비아홀(4233)에도 도 81에 도시한 관통배선(4114) 및 관통부재(4115)가 포함될 수 있다. 관통배선(4114)은 제1 비아홀(4211) 및 제2 비아홀(4233) 모두에 형성되거나, 제1 비아홀(4211) 또는 제2 비아홀(4233) 중 어느 하나의 비아홀에만 형성될 수도 있다.
도 83 내지 도 91은 본 발명의 제6 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 83 내지 도 91을 참조하면, 도 83에서는 캐리어 기판(4101) 상에 비아 프레임(4110) 및 칩(4120)이 적층되는 단계를 도시한다. 비아 프레임(4110)은 절연기판으로 마련될 수 있다. 비아 프레임(4110)은 절연 물질을 포함할 수 있으며, 예를 들어 실리콘(silicon), 글래스(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다. 비아 프레임(4110)은 평판 형상으로 마련될 수 있으나, 원형 또는 다각형 형상으로 마련되는 것도 가능하다.
또한, 비아 프레임(4110)은 칩(4120) 주위를 둘러싸도록 관통홀이 형성된 형태이거나, 칩(4120)의 일측 또는 양측에 배치되는 구조를 취할 수 있다.
비아 프레임(4110) 상에는 캐리어 기판(4101)에 적층되기 전에 제1 비아홀(4111)이 형성될 수 있다. 제1 비아홀(4111)은 비아 프레임(4110)을 상하로 관통하도록 마련될 수 있으며, 필요에 따라 복수가 형성되거나 그 위치를 달리할 수도 있다. 제1 비아홀(4111)에는 도전성 페이스트 등의 도전성 충진재가 충진될 수 있다.
또한, 제1 비아홀(4111)의 양 단에는 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)가 각각 형성될 수 있다. 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)는 금속을 포함하는 도전성 물질이 사용될 수 있다.
비아 프레임(4110) 상에 제1 비아홀(4111)과 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)가 형성되면, 캐리어 기판 상에 비아 프레임(4110)과 칩(4120)이 적층될 수 있다. 일예로, 캐리어 기판 상면에는 제1 접착층이 접착되어 제1 접착층 상에 비아 프레임(4110)의 제1 비아 컨택 패드(4112)가 접하도록 적층될 수 있다. 또한, 칩(4120)은 비아 프레임(4110)과 인접하도록 제1 접착층 상에 적층되되, 칩(4120)의 활성면이 제1 접착층에 접하도록 적층될 수 있다.
도 84는 비아 프레임(4110)과 칩(4120)을 몰딩층(4130)으로 매립하는 단계를 도시한다.
몰딩층(4130)은 칩(4120)의 측면 및 비활성면을 매립할 수 있으며, 비아 프레임(4110)의 일 측면 및 제2 비아 컨택 패드(4113)가 매립되도록 캐리어 기판 상에 충진될 수 있다. 따라서, 비아 프레임(4110)과 칩(4120)은 몰딩층(4130)에 의해 일체화 될 수 있으며, 몰딩층(4130)은 비아 프레임(4110)과 칩(4120)을 외부로부터 보호할 수 있다. 또한, 몰딩층(4130)은 칩(4120)의 활성면과 동일 평면에 위치하는 제1 면(4131)과 상기 제1 면(4131)과 대향되는 면인 제2 면(4132)을 가질 수 있다. 몰딩층(4130)은 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다. 몰딩층(4130)은 인쇄(printing) 방식이나 압축 몰딩(compression molding) 방식을 이용하여 형성될 수 있다.
도 85 및 도 86은 몰딩층(4130)에 제2 비아홀(4133) 및 제3 비아 컨택 패드(4160)를 형성하는 단계를 도시한다.
제2 비아홀(4133)은 도 85에 도시한 바와 같이, 몰딩층(4130)의 제2 면(4132)에서부터 제2 비아 컨택 패드(4113)까지 연장되도록 비아를 형성함으로써 몰딩층(4130) 내에 형성될 수 있다. 바람직하게는 비아 프레임(4110)의 제2 비아 컨택 패드(4113) 상에 제2 비아 컨택 패드(4113)가 노출되도록 형성될 수 있다. 몰딩층(4130) 내에 제2 비아홀(4133)이 형성되면 제2 비아홀(4133) 내에는 도전성 페이스트 등의 도전성 충진재가 충진될 수 있다.
또한, 제2 비아홀(4133) 상에는 도 86에 도시한 바와 같이, 제3 비아 컨택 패드(4160)가 형성될 수 있다. 즉, 제3 비아 컨택 패드(4160)는 제2 비아홀(4133)의 일측과 몰딩층(4130)의 제2 면(4132) 상에 형성될 수 있다. 제3 비아 컨택 패드(4160)는 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)와 동일하게 금속을 포함하는 도전성 물질이 사용될 수 있다.
도 87 및 도 88은 하부 재배선층(4150)을 형성하는 단계를 도시한다. 하부 재배선층(4150)은 몰딩층(4130)의 제2 면(4132) 및 제3 비아 컨택 패드(4160) 상에 형성될 수 있다. 또한, 하부 재배선층(4150)은 하부 절연층(4151) 및 하부 배선층(4152)을 포함할 수 있다.
하부 절연층(4151)은 도 87에 도시한 바와 같이, 몰딩층(4130)의 제2 면(4132)을 덮도록 적층되되, 제3 비아 컨택 패드(4160)를 노출하도록 적층될 수 있다. 제3 비아 컨택 패드(4160)를 노출하는 과정은 식각 공정 또는 레이저 제거 공정을 이용할 수 있다. 하부 절연층(4151)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
하부 절연층(4151) 상에는 도 88에 도시한 바와 같이, 하부 배선층(4152)이 형성될 수 있다. 하부 배선층(4152)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 하부 절연층(4151) 상에 형성될 수 있다. 하부 배선층(4152)의 일부는 제3 비아 컨택 패드(4160)를 노출하는 하부 절연층(4151)의 개방 공간을 매립하여 제3 비아 컨택 패드(4160)와 연결된다. 하부 배선층(4152)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 하부 배선층(4152)은 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다.
도 89 내지 도 91은 상부 재배선층(4140)을 형성하는 단계를 도시한다.
상부 재배선층(4140)을 형성하기 전에 캐리어 기판이 제거된다. 캐리어 기판이 제거됨으로써 칩(4120)의 활성영역, 비아 프레임(4110) 및 몰딩층(4130)의 제1 면(4131)이 노출될 수 있다. 상부 재배선층(4140)은 상기 노출된 면 상에 형성되어 칩(4120)의 패드(4121)와 제1 비아 컨택 패드(4112)를 전기적으로 연결하도록 형성될 수 있다. 또한, 상부 재배선층(4140)은 상부 제1 절연층(4141), 상부 배선층(4142) 및 상부 제2 절연층(4143)을 포함할 수 있다.
상부 제1 절연층(4141)은 칩(4120)의 활성영역, 비아 프레임(4110) 및 몰딩층(4130)의 제1 면(4131) 상에 형성된다. 좀 더 상세하게는, 상부 제1 절연층(4141)은 칩(4120)의 패드(4121)를 노출하고, 상기 비아 프레임(4110)의 제1 비아 컨택 패드(4112)를 오픈하고, 칩(4120)이 활성영역을 덮도록 형성될 수 있다. 또한, 상부 제1 절연층(4141)은 절연성 물질로 구성되며, 필름의 형태로 제공될 수 있다.
상기 칩(4120)의 패드(4121) 및 상기 제1 비아 컨택 패드(4112)를 노출하는 과정은 식각 공정 또는 레이저 제거 공정을 이용할 수 있다. 상부 제1 절연층(4141)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
상부 배선층(4142)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 상부 제1 절연층(4141) 상에 형성될 수 있다. 상부 배선층(4142)의 일부는 칩(4120)의 패드(4121)를 노출하는 상부 제1 절연층(4141)의 개방 공간을 매립하여 칩(4120)의 패드(4121)와 연결된다. 또한, 상기 상부 배선층(4142)은 비아 프레임(4110)의 제1 비아 컨택 패드(4112)와 전기적으로 연결된다.
다만, 본 발명에 따른 칩 패키지의 칩(4120)이 지문센서로써 기능을 수행시에는, 상기 상부 배선층(4142)을 칩(4120)의 활성면이 개방되도록 형성함으로써 칩(4120)의 센싱부(4122)가 개방된 형태를 취하도록 하는 것이 바람직하다. 상부 배선층(4142)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
상부 제2 절연층(4143)은 상부 제1 절연층(4141)과 상부 배선층(4142)의 노출된 면에 적층되어 상부 제1 절연층(4141)과 상부 배선층(4142)을 외부로부터 절연시키도록 형성될 수 있다. 다만, 도면에는 상부 제2 절연층(4143)이 상부 배선층(4142)을 밀봉하는 것을 도시하였지만, 이와 달리 상부 제2 절연층(4143)이 상부 배선층(4142)의 일부를 노출시키도록 마련될 수 있으며, 노출된 상부 배선층(4142)을 통해 추가적인 배선라인을 형성함으로써 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 상부 제2 절연층(4143)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.
도 92 내지 도 100은 본 발명의 제7 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 92 내지 도 100을 참조하면, 도 92는 캐리어 기판 상에 비아 프레임(4210) 및 칩(4220)이 적층되는 단계를 도시하고, 도 93은 비아 프레임(4210)과 칩(4220)을 몰딩층(4230)으로 매립하는 단계를 도시한다. 도 92 및 도 93에 도시한 과정은 제6 실시예(4100)와 동일한 과정이므로 상세한 설명은 생략한다.
도 94는 하부 재배선층(4250)의 하부 제1 절연층(4251)을 형성하는 단계를 도시한다. 하부 제1 절연층(4251)은 몰딩층(4230)의 제2 면 상에 몰딩층(4230)을 덮도록 적층될 수 있다.
도 95는 제2 비아홀(4233)을 형성하는 단계를 도시한다. 제2 비아홀(4233)은 하부 제1 절연층(4251)에서부터 제2 비아 컨택 패드까지 연장되도록 형성될 수 있다. 즉, 제2 비아홀(4233)은 하부 제1 절연층(4251)과 몰딩층(4230)에 비아를 형성하여 제2 비아 컨택 패드가 노출되도록 형성될 수 있다.
도 96은 하부 재배선층(4250)의 하부 배선층(4252)을 형성하는 단계를 도시한다. 하부 배선층(4252)이 형성되기 전에 제2 비아홀(4233) 내에는 도전성 페이스트 등의 도전성 충진재가 충진될 수 있다.
도전성 충진재가 충진된 후에는 하부 배선층(4252)이 재배치 공정을 통해 하부 제1 절연층(4251) 및 제2 비아홀(4233) 상에 형성될 수 있다. 하부 배선층(4252)은 제2 비아홀(4233)과 전기적으로 연결되며, 하부 제1 절연층(4251) 상에서 여러 개로 이격되어 형성될 수 있다. 즉, 하부 배선층(4252)은 칩(4220)의 다수의 패드와 각각 연결될 수 있다. 하부 배선층(4252)은 상부 배선층과 마찬가지로 도전성 물질인 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
도 97은 하부 재배선층(4250)의 하부 제2 절연층(4253)을 형성하는 단계를 도시한다. 하부 제2 절연층(4253)은 하부 제1 절연층(4251) 및 하부 배선층(4252) 상에 형성되되, 하부 배선층(4252)의 일부가 노출되도록 형성될 수 있다. 하부 배선층(4252)을 노출시키기 위해 노출시킬 하부 배선층(4252) 영역에 포토 레지스트를 형성한 후, 상기 포터레지스트가 형성되지 않은 영역에 하부 제2 절연층(4253)을 채움으로써 형성될 수 있다. 따라서, 하부 제2 절연층(4253)은 하부 배선층(4252)의 일부 및 하부 제1 절연층(4251)을 덮도록 형성함으로써 이격되어 형성된 다수의 하부 배선층(4252)은 서로 전기적으로 절연될 수 있다.
도 98은 LGA 패드(4270)를 형성하는 단계를 도시한다. LGA 패드(4270)는 하부 제2 절연층(4253)을 통해 노출된 하부 배선층(4252) 상에 형성될 수 있다. 즉, 하부 제2 절연층(4253)을 통해 노출된 다수의 하부 배선층(4252) 상에 각각 형성될 수 있다. 또한, 다수의 LGA 패드(4270)는 하부 배선층(4252)과 전기적으로 연결되되, 하부 제2 절연층(4253)에 의해 서로 전기적으로 절연될 수 있다.
상기와 같이, 하부 배선층(4252) 상에 LGA 패드(4270)를 형성함으로써 종래의 솔더볼 형태의 외부접속단자 형태보다 패키지의 두께를 효과적으로 감소시킬 수 있다.
도 99는 상부 재배선층(4240)을 형성하는 단계를 도시한다. 상부 재배선층(4240)의 형성 과정은 제6 실시예(4100)와 동일한 과정이므로 상세한 설명은 생략한다.
도 100은 보호층(4260)을 형성하는 단계를 도시한다. 보호층(4260)은 상기 상부 재배선층(4240), 좀 더 상세하게는 상부 제2 절연층 상에 형성될 수 있다. 보호층(4260)을 상부 재배선층(4240)을 커버하도록 형성함으로써 외부로부터 상부 재배선층(4240)이 노출되는 것을 방지할 수 있다. 보호층(4260)은 에폭시 필름, 열 에폭시, 에폭시 수지, B-스테이지 에폭시 필름, 선택적 아크릴 폴리머를 갖는 자외선(UV) B-스테이지 필름, 유전체 필름, 또는 다른 적합한 재료일 수 있다.
상술한 바와 같이, 본 발명에 따른 칩 패키지는 칩(1200) 상에 접착층(1310)을 이용하여 보강층(1300)을 추가로 형성하고, 칩(1200)과 보강층(1300)을 몰딩층(1400)을 이용하여 일체화하도록 몰딩함으로써 패키지의 내구성을 향상시킬 수 있다.
또한, 베이스 기판(2110)과 재배선층(2150) 사이에 솔더볼(2120)을 형성하여 몰딩층(2140)으로 일체화하는 구조를 취함으로써 패키지의 강도를 향상시킬 수 있으며, 몰딩층(3130)으로 폴리이미드(PI)를 사용함으로써 종래와 같이 몰딩층 상에 형성된 별도의 절연층을 소모하지 않고 몰딩층(3130) 상에 바로 배선층(3141)을 형성할 수 있다. 따라서, 배선층(3141) 하부에 별도의 절연층을 형성하는 공정이 생략될 수 있으므로 절연층의 소모를 감소시키고 공정시간을 단축시킬 수 있으며, 절연층 감소에 따른 패키지의 두께를 감소시킬 수 있는 효과가 있다.
더 나아가, 비아 프레임(4110)의 상부 및 하부에 각각 재배선층(4140,4150)을 형성함으로써 칩(4120)과 외부연결단자를 전기적으로 연결시킬 수 있기 때문에 패키지의 두께를 효과적으로 감소시킬 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
1100 : 프레임 1200 : 칩
1300 : 보강층 1400 : 몰딩층
1500 : 외부연결단자 1600 : 재배선층
1700 : 비아 컨택

Claims (36)

  1. 패드가 형성된 활성면과 이에 대응하는 비활성면을 갖는 칩;
    상기 칩을 매립하고, 상기 칩의 활성면과 동일 방향으로 형성된 제1면 및 상기 제1면과 대응하는 면인 제2면을 갖는 봉지부;
    상기 칩과 연결되고, 외부와 전기적으로 접속되는 외부연결단자; 및
    상기 패드 및 상기 외부연결단자와 전기적으로 연결된 배선부를 포함하는 칩 패키지.
  2. 제1항에 있어서, 상기 배선부는,
    상기 봉지부의 제1면에 형성되고, 상기 칩의 영역을 벗어나 연장 형성된 상부 배선부을 더 포함하는 칩 패키지.
  3. 제2항에 있어서, 상기 상부 배선부는,
    상기 칩의 활성면 및 상기 봉지부의 제1면 상에 형성된 상부 절연층; 및
    상기 상부 절연층 상에 형성되고, 상기 패드와 전기적으로 연결된 상부 배선층을 포함하는 칩 패키지.
  4. 제2항에 있어서, 상기 배선부는,
    상기 봉지부의 제2면에 형성된 하부 배선부; 및
    상기 상부 배선부와 상기 하부 배선부를 전기적으로 연결하는 연결부를 포함하는 칩 패키지.
  5. 제4항에 있어서, 상기 하부 배선부는,
    상기 봉지부의 제2면 상에 형성된 하부 절연층; 및
    상기 하부 절연층 상에 형성된 하부 배선층을 포함하는 칩 패키지.
  6. 제4항에 있어서,
    상기 연결부는 상기 봉지부를 관통하여 형성되는 것인 칩 패키지.
  7. 제4항에 있어서, 상기 연결부는,
    몸체부;
    상기 몸체부의 적어도 일부를 관통하는 적어도 하나의 관통부; 및
    상기 관통부에 마련된 도전성 연결부를 포함하는 칩 패키지.
  8. 제7항에 있어서,
    상기 도전성 연결부는 상기 관통부를 매립하거나, 또는 상기 관통부의 측면에 형성되는 것인 칩 패키지.
  9. 제7항에 있어서, 상기 연결부는,
    상기 몸체부의 상측으로 돌출되고, 상기 도전성 연결부를 전기적으로 연결하는 비아 포스트를 포함하는 칩 패키지.
  10. 제9항에 있어서,
    상기 비아 포스트의 직경은 상기 도전성 연결부의 직경보다 크거나 같은 것인 칩 패키지.
  11. 제9항에 있어서,
    상기 칩의 활성 영역 상에 투광성 절연층이 형성된 것인 칩 패키지.
  12. 제11항에 있어서, 연결부는,
    상기 봉지부 내에 형성된 제1 몰드 비아 및 제2 몰드 비아를 포함하는 칩 패키지.
  13. 제12항에 있어서, 상부 배선부는,
    상기 봉지부의 제1면과 접하도록 형성되고, 상기 제1 몰드 비아 및 상기 제2 몰드 비아를 전기적으로 연결하는 상부 배선층; 및
    상기 상부 배선층 상에 형성된 상부 절연층을 포함하는 칩 패키지.
  14. 제12항에 있어서,
    상기 제1 몰드 비아는 상기 비아 포스트와 연결되고, 상기 제2 몰드 비아는 상기 패드와 연결되는 것인 칩 패키지.
  15. 제14항에 있어서, 상기 도전성 연결부는,
    상기 제1 몰드 비아와 연결되는 비아컨택;
    상기 비아컨택과 연결되고, 수직으로 연장된 비아; 및
    상기 비아로부터 소정거리 신장되어 상기 외부연결단자와 연결되는 하부 배선을 포함하는 칩 패키지.
  16. 제7항에 있어서,
    상기 도전성 연결부 상에 마련된 접속 패드를 포함하는 칩 패키지.
  17. 제7항에 있어서,
    상기 몸체부는 상기 칩의 비활성 영역으로 연장된 판 형상을 가지며, 상기 판 형상 내측에는 상기 하부 배선부가 형성된 것인 칩 패키지.
  18. 제7항에 있어서,
    상기 몸체부 상측에 상기 상부 배선부와 접촉된 솔더볼을 포함하는 칩 패키지.
  19. 제18항에 있어서,
    상기 솔더볼의 높이는 상기 칩의 활성면과 동일 평면이 되도록 형성되는 것인 칩 패키지.
  20. 제7항에 있어서,
    상기 칩의 비활성면이 상기 몸체부에 접착되는 것인 칩 패키지.
  21. 제4항에 있어서,
    상기 연결부는 상기 봉지부를 관통하여 형성되고, 상기 연결부의 수직 단면의 중심점을 기준으로 상하 방향으로 상기 연결부의 폭이 좁아지는 것인 칩 패키지.
  22. 제7항에 있어서,
    상기 몸체부는 내부 관통공을 갖는 링 형상을 가지며, 상기 관통공 내에 상기 칩이 배치되는 것인 칩 패키지.
  23. 제22항에 있어서,
    상기 봉지부의 제2면에는 상기 도전성 연결부와 상기 하부 배선부를 전기적으로 연결하는 몰드 비아를 포함하는 칩 패키지.
  24. 제4항에 있어서, 상기 연결부는,
    상기 칩의 일측 영역에 배치되거나, 또는 상기 칩의 양측 영역에 배치되는 것인 칩 패키지.
  25. 제4항에 있어서, 상기 연결부는,
    상기 칩 주위를 둘러싸도록 배치되는 것인 칩 패키지.
  26. 제7항에 있어서,
    상기 봉지부는 상기 몸체부의 적어도 측면을 감싸는 것인 칩 패키지.
  27. 제7항에 있어서,
    상기 칩의 활성면은 상기 몸체부의 상측면과 동일 평면상에 배치되거나, 또는 상기 칩의 활성면이 상기 몸체부의 상측면보다 돌출되도록 배치되는 것인 칩 패키지.
  28. 제7항에 있어서,
    상기 몸체부의 두께가 상기 칩의 두께보다 두꺼운 것인 칩 패키지.
  29. 제4항에 있어서,
    상기 칩의 비활성면에 마련된 보강층을 더 포함하는 칩 패키지.
  30. 제29항에 있어서,
    상기 보강층은 SUS, Cu, Ag, Au, W, Pt, Cr, 에폭시 및 우레탄 중 어느 하나로 형성되는 것인 칩 패키지.
  31. 제29항에 있어서,
    상기 보강층은 판 형상을 가지되, 상기 연결부의 적어도 일부를 노출시키는 것인 칩 패키지.
  32. 제29항에 있어서, 상기 보강층은,
    상기 연결부가 삽입되도록 형성된 삽입홀; 및
    상기 봉지부가 상기 보강층 하부로 주입되어 상기 칩을 매립하도록 형성된 주입홀을 포함하는 칩 패키지.
  33. 제4항에 있어서,
    상기 외부연결단자는 상기 봉지부의 제1면 영역에 형성되고, 상기 상부 배선부와 전기적으로 접속되는 것인 칩 패키지.
  34. 제4항에 있어서,
    상기 외부연결단자는 상기 봉지부의 제2면 영역에 형성되고, 상기 연결부와 상기 하부 배선부에 전기적으로 접속되는 것인 칩 패키지.
  35. 제34항에 있어서,
    상기 외부연결단자는 LGA패드를 포함하는 칩 패키지.
  36. 제2항에 있어서,
    상기 상부 배선부 상에 상기 상부 배선부를 커버하도록 하는 보호층을 더 포함하는 칩 패키지.
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