JP2017005061A - 記憶装置 - Google Patents
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Abstract
【課題】メモリセルのオン状態の電流値とオフ状態の電流値との比が大きい記憶装置を提供する。
【解決手段】実施形態の記憶装置は、Ｓｉ、Ｇｅ及び金属元素からなる群から選ばれる第１の元素を含む第１の導電層と、第１の金属元素と炭素又は窒素を含む第１の領域と、第２の金属元素と炭素又は窒素を含む第２の領域と、第１の領域と第２の領域との間に設けられ、第３の金属元素を含み、第３の金属元素の酸化物の標準生成自由エネルギーが第１の元素の酸化物の標準生成自由エネルギーよりも小さい第３の領域と、を有する第２の導電層と、第１の導電層と第２の導電層との間に設けられた強誘電体層と、第１の導電層と強誘電体層との間に設けられた常誘電体層と、を備える。
【選択図】図１
【解決手段】実施形態の記憶装置は、Ｓｉ、Ｇｅ及び金属元素からなる群から選ばれる第１の元素を含む第１の導電層と、第１の金属元素と炭素又は窒素を含む第１の領域と、第２の金属元素と炭素又は窒素を含む第２の領域と、第１の領域と第２の領域との間に設けられ、第３の金属元素を含み、第３の金属元素の酸化物の標準生成自由エネルギーが第１の元素の酸化物の標準生成自由エネルギーよりも小さい第３の領域と、を有する第２の導電層と、第１の導電層と第２の導電層との間に設けられた強誘電体層と、第１の導電層と強誘電体層との間に設けられた常誘電体層と、を備える。
【選択図】図１
Description
本発明の実施形態は、記憶装置に関する。
従来のフローティング型フラッシュメモリに代わる新たな記憶装置として、二端子の抵抗変化型メモリの開発がおこなわれている。抵抗変化型メモリは、通常、複数のビット線と、複数のビット線と交差する複数のワード線の交点に、可変抵抗素子を有するメモリセルがマトリックス状に配置されるクロスポイント型の構造を備える。
抵抗変化型メモリは、低電圧動作、高速スイッチング、微細化可能性の観点から、次世代の大容量記憶装置の有力な候補である。抵抗変化型メモリの中でも、強誘電体薄膜を利用したＦＴＪ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）メモリが、近年、注目を集めている。ＦＴＪメモリは、他の抵抗変化型メモリと比較して、低電流動作の実現が可能である。
本発明が解決しようとする課題は、メモリセルのオン状態の電流値とオフ状態の電流値との比が大きい記憶装置を提供することにある。
実施形態の記憶装置は、Ｓｉ、Ｇｅ及び金属元素からなる群から選ばれる第１の元素を含む第１の導電層と、第１の金属元素と炭素又は窒素を含む第１の領域と、第２の金属元素と炭素又は窒素を含む第２の領域と、前記第１の領域と前記第２の領域との間に設けられ、第３の金属元素を含み、前記第３の金属元素の酸化物の標準生成自由エネルギーが前記第１の元素の酸化物の標準生成自由エネルギーよりも小さい第３の領域と、を有する第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられた強誘電体層と、前記第１の導電層と前記強誘電体層との間に設けられた常誘電体層と、を備える。
本明細書中、「強誘電体」とは、外部から電場を印加せずとも自発的な分極（自発分極）があり、外部から電場を印加すると分極が反転する物質を意味する。また、本明細書中、「常誘電体」とは電場を印加すると分極が生じ、電場を除去すると分極が消滅する物質を意味する。
以下、図面を参照しつつ本発明の実施形態を説明する。
（第１の実施形態）
本実施形態の記憶装置は、Ｓｉ、Ｇｅ及び金属元素からなる群から選ばれる第１の元素を含む第１の導電層と、第１の金属元素と炭素又は窒素を含む第１の領域と、第２の金属元素と炭素又は窒素を含む第２の領域と、第１の領域と第２の領域との間に設けられ、第３の金属元素を含み、第３の金属元素の酸化物の標準生成自由エネルギーが第１の元素の酸化物の標準生成自由エネルギーよりも小さい第３の領域と、を有する第２の導電層と、第１の導電層と第２の導電層との間に設けられた強誘電体層と、第１の導電層と強誘電体層との間に設けられた常誘電体層と、を備える。
本実施形態の記憶装置は、Ｓｉ、Ｇｅ及び金属元素からなる群から選ばれる第１の元素を含む第１の導電層と、第１の金属元素と炭素又は窒素を含む第１の領域と、第２の金属元素と炭素又は窒素を含む第２の領域と、第１の領域と第２の領域との間に設けられ、第３の金属元素を含み、第３の金属元素の酸化物の標準生成自由エネルギーが第１の元素の酸化物の標準生成自由エネルギーよりも小さい第３の領域と、を有する第２の導電層と、第１の導電層と第２の導電層との間に設けられた強誘電体層と、第１の導電層と強誘電体層との間に設けられた常誘電体層と、を備える。
本実施形態の記憶装置は、上記構成を備えることにより、下部電極の酸化により常誘電体層の実効的な膜厚が厚くなることが抑制される。したがって、メモリセルのオン状態の電流値とオフ状態の電流値との比（オンオフ比）を大きくすることが可能となる。
図１は、本実施形態の記憶装置のメモリセルの模式断面図である。図２は、本実施形態の記憶装置のメモリセルアレイの概念図である。図１は、図２のメモリセルアレイ中の、例えば点線の円で示される一個のメモリセルの断面を示す。
図３は、本実施形態の記憶装置のメモリセル部の斜視図である。図４は、本実施形態の記憶装置のメモリセルアレイの断面図である。図４（ａ）が図２に示すＸＹＺ軸を基準にした場合のメモリセルアレイのＹＺ断面である。図４（ｂ）が図２に示すＸＹＺ軸を基準にした場合のメモリセルアレイのＸＺ断面である。
本実施形態の記憶装置は、ＦＴＪメモリである。
本実施形態の記憶装置は、半導体基板１０、絶縁層１１、下部電極（第１の導電層）１２、上部電極（第２の導電層）１４、常誘電体層１６、強誘電体層１８、層間絶縁膜２０、第１の配線２２、第２の配線２４、第１の制御回路２６、第２の制御回路２８を備える。
本実施形態の記憶装置のメモリセルアレイは、例えば、半導体基板１０上に設けられた絶縁層１１上に設けられる。メモリセルアレイは、複数の第１の配線２２と、第１の配線２２と交差する複数の第２の配線２４とを備える。例えば、第２の配線２４は、第１の配線２２の上層に設けられる。例えば、第１の配線２２と第２の配線２４は直交する。
第１の配線２２はワード線であり、第２の配線２４はビット線である。第１の配線２２及び第２の配線２４は、例えば、金属配線である。
第１の配線２２と、第２の配線２４が交差する領域に、複数のメモリセルが設けられる。本実施形態の記憶装置は、いわゆる、クロスポイント型の構造を備える。
第１の配線２２は、それぞれ、第１の制御回路２６に接続される。また、第２の配線２４は、それぞれ、第２の制御回路２８に接続される。
第１の制御回路２６及び第２の制御回路２８は、例えば、所望のメモリセルを選択し、そのメモリセルへのデータの書き込み、そのメモリセルのデータの読み出し、そのメモリセルのデータの消去等を行う機能を備える。第１の制御回路２６及び第２の制御回路２８は、例えば、半導体デバイスを用いた電子回路で構成される。
メモリセルは、図１に示すように、下部電極（第１の導電層）１２と、上部電極（第２の導電層）１４で挟まれる２端子のＦＴＪ素子である。メモリセルは、下部電極１２と、上部電極１４の間の強誘電体層１８を備える。また、強誘電体層１８と下部電極１２との間に、常誘電体層１６を備える。第１の配線２２と、第２の配線２４が交差する領域に設けられる複数のメモリセルの少なくとも一つが、図１に示す構造を備える。
下部電極１２は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）及び金属元素からなる群から選ばれる第１の元素を含む。下部電極１２は、半導体、金属又は金属化合物である。
第１の元素となる金属元素は、例えば、Ｔａ（タンタル）、Ｎｂ（ニオブ）、Ｖ（バナジウム）、Ｗ（タングステン）、Ｆｅ（鉄）、Ｍｏ（モリブデン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｃｕ（銅）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｐｔ（白金）からなる群より選ばれる元素である。
下部電極１２は、例えば、ｎ型多結晶シリコン、ｐ型多結晶シリコン、ｎ型多結晶シリコンゲルマニウム、ｐ型多結晶シリコンゲルマニウム、ｎ型多結晶ゲルマニウム、ｐ型多結晶ゲルマニウムからなる群より選ばれる半導体及びＴａ（タンタル）、Ｎｂ（ニオブ）、Ｖ（バナジウム）、Ｗ（タングステン）、Ｆｅ（鉄）、Ｍｏ（モリブデン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｃｕ（銅）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｐｔ（白金）からなる群より選ばれる金属である。
下部電極１２の仕事関数は、強誘電体層１８の強誘電性発現のために不可欠な酸素（Ｏ）の脱離による下部電極１２の酸化を抑制する観点から４．５ｅＶ以上であることが望ましい。
表１に各種金属の仕事関数を示す。ここで、仕事関数とは、導電層のフェルミ準位と真空準位とのエネルギー差である。
表１より、下部電極１２は、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｒｕ（ルテニウム）、Ｉｒ（イリジウム）、Ｃｕ（銅）、Ｐｄ（パラジウム）、Ｐｔ（白金）から選ばれる金属であることが望ましい。
また、下部電極１２は、ｐ型多結晶シリコン（Ｓｉ）、ｐ型多結晶シリコンゲルマニウム（ＳｉＧｅ）、ｐ型多結晶ゲルマニウム（Ｇｅ）を含むことが望ましい。半導体であるＳｉ（シリコン）、ＳｉＧｅ（シリコンゲルマニウム）、Ｇｅ（ゲルマニウム）は、ｐ型不純物であるＢ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）を含むことにより仕事関数を４．５ｅＶ以上とすることが可能である。
また、Ｔａ（タンタル）、Ｎｂ（ニオブ）、Ｖ（バナジウム）等の第５族元素の炭化物及び窒化物は、仕事関数が４．５ｅＶ以上となる。したがって、下部電極１２は、例えば、炭化タンタル、窒化タンタル、炭化ニオブ、窒化ニオブ、炭化バナジウム、窒化バナジウムからなる群より選ばれる金属化合物であることが望ましい。
上記例示列挙した金属炭化物及び金属窒化物は、酸素を添加することにより、仕事関数を大きくすることが可能である。上記金属炭化物又は金属窒化物で形成される下部電極１２の酸素濃度は、１原子パーセント以上１０原子パーセント以下であることが望ましい。上記範囲を下回ると、仕事関数の増大効果が得られないおそれがある。また、上記範囲を上回ると、メモリセルのオン電流が低下するおそれがある。
上部電極１４は、第１の領域１４ａ、第２の領域１４ｂ、第３の領域１４ｃを備える。第３の領域１４ｃは、第１の領域１４ａと第２の領域１４ｂとの間に設けられる。
第１の領域１４ａは、第１の金属元素と炭素又は窒素を含む。第２の領域１４ｂは、第２の金属元素と炭素又は窒素を含む。ここで、「炭素又は窒素を含む」とは、炭素又は窒素の少なくともいずれか一方を含むことを意味する。すなわち、「炭素又は窒素を含む」とは、炭素と窒素の両方を含む場合も包含する概念である。
第１の領域１４ａは、強誘電体層１８と第３の領域１４ｃとの反応を抑制する機能を備える。また、第２の領域１４ｂは、第２の配線２４と第３の領域１４ｃとの反応を抑制する機能を備える。
第１の金属元素は、例えば、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｗ（タングステン）である。第２の金属元素は、例えば、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｗ（タングステン）である。
第１の領域１４ａは、例えば、炭化チタン、窒化チタン、炭化タンタル、窒化タンタル、炭化タングステン、窒化タングステンを含む。第２の領域１４ｂは、例えば、炭化チタン、窒化チタン、炭化タンタル、窒化タンタル、炭化タングステン、窒化タングステンを含む。第１の領域１４ａと第２の領域１２ｂの材料は、同一であっても、異なっていても構わない。第１の金属元素と第２の金属元素は、同一であっても、異なっていても構わない。
第１の領域１４ａ及び第２の領域１４ｂは、例えば、単体金属と比較して、反応性の低い金属炭化物又は金属窒化物であることが望ましい。
第３の領域１４ｃの酸素濃度が、第１の領域１４ａの酸素濃度及び第２の領域１４ｂの酸素濃度よりも高いことが望ましい。上部電極１４の酸素濃度分布は、第３の領域１４ｃで分布のピークを備えることが望ましい。酸素濃度の分布は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）あるいはＴＥＭ−ＥＥＬＳ（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により分析することが可能である。
第３の領域１４ｃは、第３の金属元素を含む。第３の金属元素の酸化物の標準生成自由エネルギーは、下部電極１２に含まれる第１の元素の酸化物の標準生成自由エネルギーよりも小さい。言い換えれば、第３の領域１４ｃは、下部電極１２に含まれる第１の元素よりも酸化されやすい第３の金属元素を含む。
元素の酸化物の標準生成自由エネルギーを表１に示す。標準生成自由エネルギーは、２９８．１５Ｋ及び１気圧の条件下での生成自由エネルギーである。表１は、２９８．１５Ｋ及び１気圧の条件下で、種々の元素が酸化物を生成する場合における酸素（Ｏ２）１ｍｏｌ当たりの標準生成自由エネルギーを示す。
標準生成自由エネルギーが負の場合、酸化物を生成する化学反応は発熱反応であり、自発的に進行する。酸化物の標準生成自由エネルギーが小さい（負で絶対値が大きい）元素の方が、酸化されやすい元素である。
例えば、下部電極１２が多結晶シリコンである場合、第３の領域１４ｃは、Ｓｉよりも酸化物の標準生成自由エネルギーの小さい金属元素を第３の金属元素として含有する。具体的には、第３の金属元素は、Ｔｉ（チタン）、Ｃｅ（セリウム）、Ｅｕ（ユウロピウム）、Ｚｒ（ジルコニウム）、Ｂａ（バリウム）、Ａｌ（アルミニウム）、Ｈｆ（ハフニウム）、Ｓｒ（ストロンチウム）、Ｌａ（ランタン）、Ｍｇ（マグネシウム）、Ｎｄ（ネオジム）、Ｙｂ（イッテルビウム）、Ｓｍ（サマリウム）、Ｄｙ（ジスプロシウム）、Ｌｕ（ルテチウム）、Ｈｏ（ホルミウム）、Ｔｍ（ツリウム）、Ｅｒ（エルビウム）、Ｃａ（カルシウム）、Ｙ（イットリウム）から選ばれる金属元素である。
第３の領域１４ｃは、例えば、酸化チタンを含む。
強誘電体層１８は、例えば、金属酸化物を含む。強誘電体層１８は、例えば、酸化ハフニウム又は酸化ジルコニウムを含む。酸化ハフニウムは、Ｓｉ（シリコン）、Ｚｒ（ジルコニウム）、Ａｌ（アルミニウム）、Ｙ（イットリウム）、Ｓｒ（ストロンチウム）、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｇｄ（ガドリニウム）、Ｂａ（バリウム）の群から選ばれる少なくとも１つの元素を含むことが、強誘電性を発現しやすくする観点から望ましい。また、酸化ジルコニウムは、Ｓｉ（シリコン）、Ｈｆ（ハフニウム）、Ａｌ（アルミニウム）、Ｙ（イットリウム）、Ｓｒ（ストロンチウム）、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｇｄ（ガドリニウム）、Ｂａ（バリウム）の群から選ばれる少なくとも１つの元素を含むことが、強誘電性を発現しやすくする観点から望ましい。
常誘電体層１６は、例えば、半導体の酸化物又は金属酸化物を含む。常誘電体層１６は、例えば、酸化シリコン、酸化タンタル、酸化タングステンを含む。
強誘電体層１８と常誘電体層１６が、ＦＴＪ素子の抵抗変化層である。
本実施形態の記憶装置において、第１の配線２２と下部電極１２、又は、第２の配線２４と上部電極１４は、共通化してもかまわない。すなわち、下部電極１２自体を第１の配線２２、又は、上部電極１４自体を第２の配線２４としてもかまわない。
図５−図１０は、本実施形態の記憶装置の製造方法における製造途中の記憶装置の模式断面図である。図５（ａ）−図１０（ａ）は、図２に示すＸＹＺ軸を基準にした場合のメモリセルアレイのＹＺ断面である。図５（ｂ）−図１０（ｂ）は、図２に示すＸＹＺ軸を基準にした場合のメモリセルアレイのＸＺ断面である。
最初に、半導体基板１０上に絶縁層１１を形成する。半導体基板１０は、例えば、単結晶シリコン基板である。絶縁層１１は、例えば、酸化シリコン層である。
次に、絶縁層１１上に導電膜１２２、導電膜１１２、常誘電体膜１１６、強誘電体層となる非晶質膜１１８、導電膜１１４、ハードマスク３０を形成する（図５（ａ）、図５（ｂ））。各膜の成膜方法としては、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適用できる。
導電膜１２２は、例えば、タングステン（Ｗ）膜である。導電膜１１２は、例えば、ｎ型多結晶シリコンである。常誘電体膜１１６は、例えば、酸化シリコン膜である。非晶質膜１１８は、例えば、シリコン（Ｓｉ）を含む非晶質の酸化ハフニウム膜である。
導電膜１１４は、第１の領域１４ａ、第２の領域１４ｂ、第３の領域１４ｃを備える積層膜である。第３の領域１４ｃは、第１の領域１４ａと第２の領域１４ｂとの間に設けられる。第１の領域１４ａは、例えば、窒化チタン、第２の領域１４ｂは、例えば、窒化チタン、第３の領域１４ｃは、例えば、チタン（Ｔｉ）である。ハードマスク３０は、例えば、酸化シリコン膜、又は、窒化シリコン膜である。
次に、ハードマスク３０を、リソグラフィー技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチング技術によりＹ方向に伸長するライン＆スペースにパターニングする。次に、ハードマスク３０をマスクに、異方性エッチングを行い、導電膜１１４、非晶質膜１１８、常誘電体膜１１６、導電膜１１２、導電膜１２２をパターニングする（図６（ａ）、図６（ｂ））。
導電膜１１４、非晶質膜１１８、常誘電体膜１１６、導電膜１１２、導電膜１２２は、Ｙ方向に伸長するライン＆スペースとなる。パターニングされた導電膜１２２は、複数の第１の配線（ワード線）２２となる。
次に、層間絶縁膜２０を堆積する。層間絶縁膜２０は、例えば、酸化シリコン膜である。次に、層間絶縁膜２０の表面、及び、ハードマスク３０を、導電膜１１４をストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行うことにより除去する（図７（ａ）、図７（ｂ））。
次に、導電膜１１４上、及び、層間絶縁膜２０上に、導電膜１２４とハードマスク３２を形成する（図８（ａ）、図８（ｂ））。導電膜１２４は、例えば、タングステン（Ｗ）膜である。ハードマスク３２は、例えば、酸化シリコン膜、又は、窒化シリコン膜である。
次に、ハードマスク３２を、リソグラフィー技術及びＲＩＥ等の異方性エッチング技術によりＸ方向に伸長するライン＆スペースにパターニングする。次に、ハードマスク３０をマスクに、異方性エッチングを行い、導電膜１２４、導電膜１１４、非晶質膜１１８、常誘電体膜１１６、導電膜１１２、層間絶縁膜２０をパターニングする（図９（ａ）、図９（ｂ））。
導電膜１２４は、Ｘ方向に伸長するライン＆スペースとなる。パターニングされた導電膜１２４は、複数の第２の配線（ビット線）２４となる。パターニングされた導電膜１１４、非晶質膜１１８、常誘電体膜１１６、導電膜１１２は、複数の第１の配線（ワード線）２２、及び、複数の第２の配線（ビット線）２４の交点に、それぞれ分離して設けられる上部電極（第２の導電層）１４、非晶質層２１８、常誘電体層１６、下部電極（第１の導電層）１２となる。
次に、層間絶縁膜２０を堆積する。層間絶縁膜２０は、例えば、酸化シリコン膜である。次に、層間絶縁膜２０の表面、及び、ハードマスク３２を、第２の配線（ビット線）２４をストッパとしてＣＭＰを行うことにより除去する（図１０（ａ）、図１０（ｂ））。
次に、非晶質層２１８を結晶化する熱処理を行う。上部電極１４と下部電極１２との間に設けられた非晶質層２１８は、熱処理により結晶化することにより、強誘電性を備える強誘電体層１８となる。熱処理は、例えば、不活性ガス雰囲気等の非酸化性雰囲気で行われる。
熱処理温度は、例えば、６００℃以上１１００℃以下である。また、熱処理時間は、例えば、１秒以上１００秒以下である。
熱処理の際に、例えば、非晶質層２１８から供給される酸素により、上部電極１４の第３の領域１４ｃの少なくとも一部が酸化される。例えば、第３の領域１４ｃがチタン（Ｔｉ）の場合、熱処理により酸化チタンが形成される。
以上の製造方法により、本実施形態の記憶装置が製造される。
以下、本実施形態の記憶装置の作用及び効果について、詳細に説明する。
図１１は、第１の実施形態の記憶装置の電流値のオンオフ比と常誘電体層の膜厚の関係のシミュレーション結果である。常誘電体層は酸化シリコン層、強誘電体層は膜厚４ｎｍの酸化ハフニウム層である。シミュレーションの際には、強誘電体層の抗電界は１ＭＶ／ｃｍ、分極量は２５μＣ／ｃｍ２と仮定した。
図１１の横軸は酸化シリコン層の膜厚である。縦軸は、電流値のオンオフ比、すなわち、メモリセルの低抵抗状態（オン状態）の電流値と高抵抗状態（オフ状態）の電流値との比である。
電流値のオンオフ比が大きい程、メモリセルのデータ読み出しの際のデータ判定が容易となる。したがって、電流値のオンオフ比が大きい程、安定したメモリ動作が可能となる。図１１から明らかなように、電流値のオンオフ比は、酸化シリコン層の膜厚に依存して変化する。
安定したメモリ動作を実現する観点から、電流値のオンオフ比は１０以上であることが望ましい。したがって、酸化シリコン層の膜厚は、１．４ｎｍ以下であることが望ましい。更に安定したメモリ動作を実現する観点から、電流値のオンオフ比は１００以上であることが望ましい。したがって、酸化シリコン層の膜厚は、０．８ｎｍ以上１．２ｎｍ以下であることがより望ましい。
電流値のオンオフ比の、常誘電体層の膜厚依存性は、以下のように定性的に説明可能である。
図１２は、第１の実施形態の記憶装置のメモリセルのバンド構造を示す模式図である。図１２（ａ）が常誘電体層の膜厚が厚い場合、図１２（ｂ）が常誘電体層の膜厚が薄い場合である。
強誘電体層の表面には、外部から電場を印加せずとも自発的な分極（自発分極）がある。外部から電場を印加すると自発分極が反転する。自発分極が反転する時の電場の強さを抗電界という。
抵抗変化層として強誘電体層と常誘電体層を積層した場合を考える。図１２（ａ）に示すように、常誘電体層の膜厚が厚い場合は、自発分極によって引き起こされる内部電界（図中白印）が大きくなる。内部電界が抗電界より大きくなると分極反転が不安定となる。このため、常誘電体層が厚い場合は、内部電界が抗電界より小さくなるように分極反転が部分的に起こると考えられる。
一方、図１２（ｂ）に示すように、常誘電体層の膜厚を薄くすると、自発分極によって引き起こされる内部電界（図中白印）が小さくなる。したがって、常誘電体層の膜厚が厚い場合と比較して、部分的に起こる分極反転が少なくなると考えられる。
したがって、常誘電体層の膜厚を薄くしていくと、最終的に強誘電体層に残留する残留分極量が大きくなると考えられる。よって、定性的には電流値のオンオフ比は大きくなる。
一方、常誘電体層の膜厚が薄くなりすぎると、常誘電体層を流れる直接トンネル電流が著しく増大する。そのため、メモリセルのオフ電流が著しく増大する。更には、上下の電極間距離が短くなるため遮蔽距離が短くなり、バンド変調量も小さくなる。そのため、常誘電体層が薄くなりすぎると、電流値のオンオフ比は低下すると考えられる。
上記シミュレーション結果より、常誘電体層の膜厚を適切な値に制御することが、電流値のオンオフ比を向上させる観点から重要であることが分かる。
図１３は、本実施形態の実施例の記憶装置と、比較例の記憶装置のメモリセルの断面写真である。図１３（ａ）が比較例の場合、図１３（ｂ）が実施例の場合である。断面写真は、断面透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）像である。
比較例では、下部電極１２は、不純物としてＰ（リン）を添加したｎ型の多結晶シリコンである。常誘電体層１６は酸化シリコン、強誘電体層１８はシリコンを含有した酸化ハフニウムである。上部電極１４は窒化チタンである。
実施例では、比較例の場合と上部電極１４が異なる。上部電極１４は、第１の領域１４ａ、第２の領域１４ｂ、第３の領域１４ｃを備える積層膜である。第１の領域１４ａ及び第２の領域１４ｂは窒化チタン、第３の領域１４ｃは、チタンである。第３の領域１４ｃの少なくとも一部は、酸化チタンである。
実施例では、上部電極１４の第３の領域１４ｃが第３の金属元素としてチタン（Ｔｉ）を含有する。また、下部電極１２は、第１の元素としてシリコン（Ｓｉ）を含有する。チタン（Ｔｉ）の酸化物である酸化チタンの標準生成自由エネルギーは、シリコン（Ｓｉ）の酸化物である酸化シリコンの標準生成自由エネルギーも小さい。
図１３（ａ）より比較例のメモリセルでは、常誘電体層１６の膜厚（図中の白点線の間の距離）は、１．７ｎｍであった。一方、図１３（ｂ）より実施例のメモリセルでは、常誘電体層１６の膜厚（図中の白点線の間の距離）は、１．２ｎｍであった。実施例の常誘電体層１６の膜厚が比較例の常誘電体層１６の膜厚よりも薄い。
強誘電体層１８として酸化ハフニウムを用いる場合、強誘電性を発現するために、酸化ハフニウムの結晶構造として準安定相である斜方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ）を形成する必要がある。斜方晶の形成は、含有する元素にもよるが、高温で短時間の熱処理が必要である。
例えば、シリコンを含有する酸化ハフニウムの場合、１０００℃で保持時間１０秒間の熱処理で強誘電性を発現する。その際に酸化ハフニウムから酸素（Ｏ）がわずかに脱離し、下部電極１２であるｎ型の多結晶シリコンの酸化反応が起きる。このため、比較例では、常誘電体層１６である酸化シリコンの膜厚に、下部電極１２の酸化で生じた酸化シリコンの膜厚が加わり、常誘電体層１６の膜厚が実効的に厚くなる。
熱処理の後、シリコンを含有する酸化ハフニウムは、わずかに酸素（Ｏ）が欠損した形態で安定化する。
一方、実施例のメモリセルの場合、酸化ハフニウム上の上部電極１４に酸化物の標準生成自由エネルギーが小さいチタン（Ｔｉ）が添加されている。強誘電性を発現するための熱処理の際に、酸化ハフニウムから脱離する酸素（Ｏ）は、上部電極１４中のチタンと反応して酸化チタンとなり安定化する。下部電極１２に含まれるシリコンの酸化物の標準生成自由エネルギーはチタンよりも大きいため、下部電極１２であるｎ型の多結晶シリコンの酸化は抑制される。したがって、常誘電体層１６の実効的な膜厚は、比較例に比べて薄くなる。
図１４は、本実施形態の実施例の記憶装置と、比較例の記憶装置の電流―電圧特性（Ｉ−Ｖ特性）の測定結果を示す図である。図１４（ａ）が比較例のメモリセルのＩ−Ｖ特性であり、図１４（ｂ）が実施例のメモリセルのＩ−Ｖ特性である。
メモリセルに正電圧を印加していくと強誘電体層１８の自発分極の分極反転が起きる。分極反転が起きると、電子のエネルギー障壁が小さくなるため、トンネル電流が流れやすくなり、高抵抗状態から低抵抗状態へと変化（以下セット動作）する。
一方、負電圧を印加すると、正電圧を印加した場合とは逆向きの分極反転が起きる。この場合、電子のエネルギー障壁が大きくなるため、トンネル電流が流れにくくなり、低抵抗状態から高抵抗状態へと変化（以下リセット動作）する。
図１４（ａ）の比較例の場合、低抵抗状態（図中実線）と高抵抗状態（図中点線）の電流値の比は２程度しかない。すなわち、電流値のオンオフ比は２程度であり、メモリセルのデータ読み出しの際の判定が困難となり、安定したメモリ動作が得られない。
一方、図１４（ｂ）の実施例の場合、メモリセルの読み出し電圧の設定を調整することによって、電流値のオンオフ比が１００程度確保できる。したがって安定したメモリ動作が得られる。
上記測定結果は、図１１に示したシミュレーション結果とよく一致する。電流値のオンオフ比の増大は、常誘電体層１６の実効的な膜厚が薄くなっていることによる効果と考えられる。
また、図１４で示されるように、実施例の場合は、比較例の場合に比べ、低抵抗状態（オン状態）の電流値（オン電流）が大きくなっている。実施例では、常誘電体層１６の実効的な膜厚が薄く、トンネル電流が流れやすくなるためと考えられる。
低抵抗状態時の電流値の過度な増大は消費電力の増大を引き起こす。しかし、低抵抗状態時の電流値が低すぎると、回路によるオンオフの誤判定を起こしてしまい、安定したメモリ動作が期待できない。本実施形態によれば、オン電流が大きくなることで、安定したメモリ動作が実現できる。
更に、負方向に電圧を掃引した時の電流値に関しては、実施例においても十分低い電流値が得られている。このように常誘電体層１６の実効的な膜厚が薄くなった場合でも、メモリセルが整流機能を備えることが可能である。
クロスポイント型の構造のメモリセルアレイでは、メモリセルを介して流れる迷走電流を抑制するために、各メモリセルが整流機能を備えることが望まれる。本実施形態によればメモリセルが整流機能を備えるため、ダイオード等を付加することなくクロスポイント型の構造の記憶装置が実現できる。よって、メモリセルの微細化が可能となる。また、メモリセルの製造が容易となる。
上述のように、下部電極１２の仕事関数は、下部電極１２の酸化を抑制する観点から４．５ｅＶ以上であることが望ましい。
図１５は、下部電極の仕事関数が４．５ｅＶ以上の場合のメモリセルのバンド図である。
強誘電体層１８として、例えば、酸化ハフニウム層を用いる場合、強誘電性を発現させるには高温で短時間の熱処理が必要である。その際に、酸化ハフニウム層から酸素（Ｏ）が脱離する。脱離した酸素は、上部電極１４の第３の領域１４ｃに捕捉されて酸化物を形成するか、下部電極１２を酸化する。
熱処理の後、酸化ハフニウム層は、わずかに酸素（Ｏ）が欠損した形態で安定化する。酸素（Ｏ）の欠損状態（Ｖｏ）は、酸化ハフニウム層と常誘電体層１６の界面、又は、酸化ハフニウム層と上部電極１４との界面へ容易に拡散する。その後、欠損状態（Ｖｏ）は、酸化ハフニウム層と常誘電体層１６の界面、又は、酸化ハフニウム層と上部電極１４との界面において、電子を２個放出することによって＋２価の帯電状態（Ｖｏ２＋）で安定化する。
酸素（Ｏ）の欠損状態（Ｖｏ）が形成する準位（Ｖｏ準位）は、約４．４ｅＶのエネルギー準位である。したがって、下部電極１２の仕事関数が４．５ｅＶ以上である場合、Ｖｏ準位から電子を下部電極１２に放出する際のエネルギー利得が大きくなる。よって、電子が下部電極１２へと移動し、Ｖｏ準位は＋２価の帯電状態（Ｖｏ２＋）として安定化しやすい。
酸素（Ｏ）の欠損状態（Ｖｏ）が安定化しやすくなることにより、強誘電層１８からの酸素（Ｏ）の脱離が促進されるが、上部電極１４の第３の領域１４ｃに捕捉されるため、強誘電体層１８からの酸素の下部電極１２への供給が抑制される。したがって、下部電極１２の酸化が一層抑制される。よって、常誘電体層１６の実効的な膜厚を一層薄くすることが可能となる。
ここでは、強誘電体層１８として酸化ハフニウム層を用いる場合を説明したが、例えば、酸化ジルコニウム層を用いる場合も、同様の作用及び効果が得られる。
以上、本実施形態の記憶装置によれば、メモリセルのオン状態の電流値とオフ状態の電流値との比を大きくすることが可能となる。また、オン状態の電流値を大きくすることが可能となる。したがって、安定したメモリ動作が可能な記憶装置が実現される。
（第２の実施形態）
本実施形態の記憶装置は、メモリセルアレイが多層構造を備える点で、第１の実施形態と異なる。第１の実施形態と重複する内容については記述を省略する。
本実施形態の記憶装置は、メモリセルアレイが多層構造を備える点で、第１の実施形態と異なる。第１の実施形態と重複する内容については記述を省略する。
図１６は、本実施形態の記憶装置のメモリセルアレイの断面図である。図１６（ａ）がメモリセルアレイのＹＺ断面である。図１６（ｂ）がメモリセルアレイのＸＺ断面である。
本実施形態の記憶装置は、上部電極１４を間に挟んで、上下に２層、下部電極１２が配置される。上部電極１４は、Ｘ方向に延伸しビット線（第２の配線）を兼ねる。また、下部電極１２は、Ｙ方向に延伸し、ワード線（第１の配線）を兼ねる。
本実施形態の記憶装置は、ワード線が２層、ビット線が１層、Ｚ方向に積層される。ワード線とビット線が交差する領域に、２つのメモリセルがＺ方向に積層される構造となっている。
本実施形態の記憶装置は、メモリセルアレイが多層構造を備えることで、第１の実施形態の効果に加え、メモリセルの高集積化が実現できる。なお、図１６では、ワード線が２層、ビット線が１層、Ｚ方向に積層される構造を例に説明したが、更に、多数のワード線及びビット線を交互に積層することで、更なるメモリセルの高集積化を実現することが可能となる。
（第３の実施形態）
本実施形態の記憶装置は、強誘電体層及び常誘電体層が、ワード線方向（Ｙ方向）及びビット線方向（Ｘ方向）に分断されていない点で、第２の実施形態と異なる。第１の実施形態又は第２の実施形態と重複する内容については記述を省略する。
本実施形態の記憶装置は、強誘電体層及び常誘電体層が、ワード線方向（Ｙ方向）及びビット線方向（Ｘ方向）に分断されていない点で、第２の実施形態と異なる。第１の実施形態又は第２の実施形態と重複する内容については記述を省略する。
図１７は、本実施形態の記憶装置のメモリセルアレイの断面図である。図１７（ａ）がメモリセルアレイのＹＺ断面である。図１７（ｂ）がメモリセルアレイのＸＺ断面である。
本実施形態の記憶装置は、上部電極１４を間に挟んで、上下に２層、下部電極１２が配置される。上部電極１４は、Ｘ方向に延伸しビット線（第２の配線）を兼ねる。また、下部電極１２は、Ｙ方向に延伸し、ワード線（第１の配線）を兼ねる。
本実施形態の記憶装置は、ワード線が２層、ビット線が１層、Ｚ方向に積層される。ワード線とビット線が交差する領域に、２つのメモリセルがＺ方向に積層される構造となっている。
強誘電体層１８は、ワード線方向（Ｙ方向）及びビット線方向（Ｘ方向）に分断されず連続している。強誘電体層１８が、上部電極１４及び下部電極１２に挟まれる領域では、強誘電体層１８は斜方晶の強誘電体領域１８ａであり、それ以外の領域では強誘電体層１８は単斜晶の常誘電体領域１８ｂである。
常誘電体層１６は、ワード線方向（Ｙ方向）及びビット線方向（Ｘ方向）に分断されず連続している。常誘電体層１６が、上部電極１４及び下部電極１２に挟まれる領域では、下部電極１２の酸化が抑制される。
一方、常誘電体層１６が、上部電極１４及び下部電極１２に挟まれる領域以外では、下部電極１２の酸化が進行する。したがって、常誘電体層１６が、上部電極１４及び下部電極１２に挟まれる領域以外では、常誘電体層１６の実効膜厚が厚くなる。よって、メモリセル間のクロストークが抑制される。
本実施形態の記憶装置は、メモリセルアレイが多層構造を備えることで、第１の実施形態の効果に加え、メモリセルの高集積化が実現できる。また、強誘電体層及び常誘電体層が、ワード線方向（Ｙ方向）及びビット線方向（Ｘ方向）に連続することで、強誘電層及び常誘電層の加工が不要となり、記憶装置の製造が容易になる。また、常誘電体層１６の実効膜厚がメモリセル間で厚くなることにより、隣接するメモリセル間のクロストークが抑制される。
なお、図１７では、ワード線が２層、ビット線が１層、Ｚ方向に積層される構造を例に説明したが、更に、多数のワード線及びビット線を交互に積層することで、更なるメモリセルの高集積化を実現することが可能となる。
第１乃至第３の実施形態において、各層に含まれる元素の同定は、例えば、ＴＥＭ−ＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ 下部電極（第１の導電層）
１４ 上部電極（第２の導電層）
１６ 常誘電体層
１８ 強誘電体層
２２ 第１の配線（ワード線）
２４ 第２の配線（ビット線）
１４ 上部電極（第２の導電層）
１６ 常誘電体層
１８ 強誘電体層
２２ 第１の配線（ワード線）
２４ 第２の配線（ビット線）
Claims (12)
- Ｓｉ、Ｇｅ及び金属元素からなる群から選ばれる第１の元素を含む第１の導電層と、
第１の金属元素と炭素又は窒素を含む第１の領域と、第２の金属元素と炭素又は窒素を含む第２の領域と、前記第１の領域と前記第２の領域との間に設けられ、第３の金属元素を含み、前記第３の金属元素の酸化物の標準生成自由エネルギーが前記第１の元素の酸化物の標準生成自由エネルギーよりも小さい第３の領域と、を有する第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた強誘電体層と、
前記第１の導電層と前記強誘電体層との間に設けられた常誘電体層と、
を備える記憶装置。 - 前記第３の領域の酸素濃度が、前記第１の領域の酸素濃度及び前記第２の領域の酸素濃度よりも高い請求項１記載の記憶装置。
- 前記第１の領域は金属窒化物又は金属炭化物、前記第２の領域は金属窒化物又は金属炭化物である請求項１又は請求項２記載の記憶装置。
- 前記第３の金属元素は、Ｔｉ、Ｃｅ、Ｅｕ、Ｚｒ、Ｂａ、Ａｌ、Ｈｆ、Ｓｒ、Ｌａ、Ｍｇ、Ｎｄ、Ｙｂ、Ｓｍ、Ｄｙ、Ｌｕ、Ｈｏ、Ｔｍ、Ｅｒ、Ｃａ、Ｙからなる群より選ばれる元素である請求項１乃至請求項３いずれか一項記載の記憶装置。
- 前記第１の元素は、Ｔａ、Ｎｂ、Ｖ、Ｗ、Ｆｅ、Ｍｏ、Ｃｏ、Ｎｉ、Ｒｕ、Ｉｒ、Ｃｕ、Ｐｄ、Ａｇ、Ｐｔからなる群より選ばれる元素である請求項１乃至請求項４いずれか一項記載の記憶装置。
- 前記第１の導電層の仕事関数が、４．５ｅＶ以上である請求項１乃至請求項５いずれか一項記載の記憶装置。
- 前記第１の導電層は、ＴａＣ、ＴａＮ、ＮｂＣ、ＮｂＮ、ＶＣ、ＶＮからなる群より選ばれる金属化合物を含む請求項１乃至請求項６いずれか一項記載の記憶装置。
- 前記第１の導電層の酸素濃度が１原子パーセント以上１０原子パーセント以下である請求項７記載の記憶装置。
- 前記強誘電体層は、酸化ハフニウム又は酸化ジルコニウムを含む請求項１乃至請求項８いずれか一項記載の記憶装置。
- 前記酸化ハフニウムは、Ｓｉ、Ｚｒ、Ａｌ、Ｙ、Ｓｒ、Ｌａ、Ｃｅ、Ｇｄ、Ｂａからなる群から選ばれる元素を含む請求項９記載の記憶装置。
- 前記常誘電体層は、酸化シリコンを含む請求項１乃至請求項１０いずれか一項記載の記憶装置。
- 複数の第１の配線と、
前記第１の配線と交差する複数の第２の配線と、
前記第１の配線と、前記第２の配線が交差する領域に設けられた複数のメモリセルを備え、
前記複数のメモリセルの少なくとも１つが、
Ｓｉ、Ｇｅ及び金属元素からなる群から選ばれる第１の元素を含む第１の導電層と、
第１の金属元素と炭素又は窒素を含む第１の領域と、第２の金属元素と炭素又は窒素を含む第２の領域と、前記第１の領域と前記第２の領域との間に設けられ、第３の金属元素を含み、前記第３の金属元素の酸化物の標準生成自由エネルギーが前記第１の元素の酸化物の標準生成自由エネルギーよりも小さい第３の領域と、を有する第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられた強誘電体層と、
前記第１の導電層と前記強誘電体層との間に設けられた常誘電体層と、
を備える記憶装置。
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