JP2015061019A - 不揮発性記憶装置 - Google Patents
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Abstract
【課題】整流機能を有するＦＴＪを備えた不揮発性記憶装置を提供する。
【解決手段】実施形態の不揮発性記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられる強誘電体膜と、第１の導電層または第２の導電層のいずれか一方と強誘電体膜の間に設けられ、強誘電体膜よりも誘電率が高く、膜厚が１．５ｎｍ以上１０ｎｍ以下の常誘電体膜と、を備える。
【選択図】図１
【解決手段】実施形態の不揮発性記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられる強誘電体膜と、第１の導電層または第２の導電層のいずれか一方と強誘電体膜の間に設けられ、強誘電体膜よりも誘電率が高く、膜厚が１．５ｎｍ以上１０ｎｍ以下の常誘電体膜と、を備える。
【選択図】図１
Description
本発明の実施形態は、不揮発性記憶装置に関する。
フローティング型フラッシュメモリは、大容量データの不揮発性記憶装置として広く普及している。現在、メモリセルを微細化することによってビットあたりのコスト削減や大容量化が進められている。そして、今後も一層の微細化を進展させることが要求されている。
しかしながら、フラッシュメモリをさらに微細化するためには、短チャネル効果、セル間干渉、各セルの特性ばらつきの抑制など、解決すべき多くの課題がある。そのため、従来のフローティング型フラッシュメモリに代わる新たな不揮発性記憶装置の実用化が期待されている。
近年、従来のフローティング型フラッシュメモリに代わる新たな不揮発性記憶装置として、二端子の抵抗変化素子を用いたメモリの開発がおこなわれている。抵抗変化素子は、低電圧動作、高速スイッチング、微細化可能性の観点から、次世代の大容量不揮発性記憶装置として有力な候補である。抵抗変化素子の中でも、強誘電体薄膜を利用したＦＴＪ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）は、低電流、低電圧駆動、高速スイッチングが実現可能であり注目を集めている。
二端子の抵抗変化素子で大容量不揮発性記憶装置を実現する場合、上下の電極配線が交差する領域にメモリセルを設けるメモリセル構造、いわゆるクロスポイント構造が採用される。クロスポイント構造では、メモリセルを介して流れる迷走電流を抑制するために、各メモリセルが整流機能を備えることが望まれる。
Ｚ．Ｊ．Ｍａ ｅｔ ａｌ．，"Ｏｐｔｉｍａｌ ｄｉｅｌｅｃｔｒｉｃ ｔｈｉｃｋｎｅｓｓ ｆｏｒ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎｓ ｗｉｔｈ ａ ｃｏｍｐｏｓｉｔｅ ｂａｒｒｉｅｒ"Ｊ．Ａｐｐｌ．Ｐｈｙｓ．１１１，０７４３１１（２０１２）．
本発明が解決しようとする課題は、整流機能を有するＦＴＪを備えた不揮発性記憶装置を提供することにある。
実施形態の不揮発性記憶装置は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層との間に設けられる強誘電体膜と、前記第１の導電層または前記第２の導電層のいずれか一方と前記強誘電体膜の間に設けられ、前記強誘電体膜よりも誘電率が高く、膜厚が１．５ｎｍ以上１０ｎｍ以下の常誘電体膜と、を備える。
本明細書中、「強誘電体」とは、外部から電場を印加せずとも自発的な分極（自発分極）があり、外部から電場を印加すると分極が反転する物質を意味する。また、本明細書中、「常誘電体」とは電場を印加すると分極が生じ、電場を除去すると分極が消滅する物質を意味する。
以下、図面を参照しつつ本発明の実施形態を説明する。
（第１の実施形態）
本実施形態の不揮発性記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられる強誘電体膜と、第１の導電層または第２の導電層のいずれか一方と強誘電体膜の間に設けられ、強誘電体膜よりも誘電率が高く、膜厚が１．５ｎｍ以上１０ｎｍ以下の常誘電体膜と、を備える。
本実施形態の不揮発性記憶装置は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層との間に設けられる強誘電体膜と、第１の導電層または第２の導電層のいずれか一方と強誘電体膜の間に設けられ、強誘電体膜よりも誘電率が高く、膜厚が１．５ｎｍ以上１０ｎｍ以下の常誘電体膜と、を備える。
図１は、本実施形態の不揮発性記憶装置のメモリセルの模式断面図である。図２は、本実施形態の不揮発性記憶装置のメモリセルアレイの概念図である。図１は、図２のメモリセルアレイ中の、例えば点線の円で示される一個のメモリセルの断面を示す。
本実施形態の不揮発性記憶装置のメモリセルアレイは、例えば、半導体基板１０上に絶縁層を介して、複数の第１の電極配線２２と、第１の電極配線２２と交差する複数の第２の電極配線２４とを備える。第２の電極配線２４は、第１の電極配線２２の上層に設けられる。
第１の電極配線２２はワード線であり、第２の電極配線２４はビット線である。第１の電極配線２２および第２の電極配線２４は、例えば、金属配線である。
第１の電極配線２２と、第２の電極配線２４が交差する領域に、複数のメモリセルが設けられる。本実施形態の不揮発性記憶装置は、いわゆる、クロスポイント構造を備える。
第１の電極配線２２は、それぞれ、第１の制御回路２６に接続される。また、第２の電極配線２４は、それぞれ、第２の制御回路２８に接続される。
第１の制御回路２６および第２の制御回路２８は、例えば、所望のメモリセルを選択し、そのメモリセルへのデータの書き込み、メモリセルのデータの読み出し、メモリセルのデータの消去等を行う機能を備える。第１の制御回路２６および第２の制御回路２８は、例えば、半導体デバイスを用いた電子回路で構成される。
メモリセルは、図１に示すように、下部電極（第１の導電層）１２ａと、上部電極（第２の導電層）１４ａで挟まれる２端子のＦＴＪである。メモリセルは、下部電極１２ａと、上部電極１４ａの間の強誘電体膜１６ａを備える。また、強誘電体膜１６ａと上部電極１４ａとの間に、常誘電体膜１８ａを備える。
下部電極１２ａは、酸化ランタンストロンチウムマンガン（ＬＳＭＯ）である。ＬＳＭＯは、Ｌａ１−ｘＳｒｘＭｎＯ３（０＜ｘ＜１）の組成を備える。上部電極１４ａは、窒化チタン（ＴｉＮ）である。
なお、第１の電極配線２２と下部電極１２ａ、または、第２の電極配線２４と上部電極１４ａは、共通化してもかまわない。すなわち、第１の電極配線２２自体を下部電極１２ａ、または、第２の電極配線２４自体を上部電極１４ａとしてもかまわない。
強誘電体膜１６ａは、チタン酸バリウム（ＢＴＯ）である。ＢＴＯの誘電率は９０である。また、強誘電体膜１６ａの膜厚は、１．０ｎｍ以上１０ｎｍ以下であることが望ましい。強誘電体膜１６ａの膜厚は、２．０ｎｍ以上であることがより望ましい。
常誘電体膜１８ａは、チタン酸ストロンチウム（ＳＴＯ）である。ＳＴＯの誘電率は、２００である。常誘電体膜１８ａの誘電率は、強誘電体膜１６ａの誘電率よりも高い。また、常誘電体膜１８ａのバンドギャップは、強誘電体膜１６ａのバンドギャップよりも狭い。常誘電体膜１８ａの膜厚は、１．５ｎｍ以上１０ｎｍ以下である。常誘電体膜１８ａの膜厚は、２．０ｎｍ以上であることがより望ましい。
また、強誘電体膜１６ａの膜厚と常誘電体膜１８ａの膜厚の和が１０ｎｍ以下であることが望ましい。
以下、本実施形態の不揮発性記憶装置の作用および効果について説明する。
図３は、本実施形態の不揮発性半導体装置の抵抗変化機能の説明図である。図３（ａ）は低抵抗状態（オン状態）のメモリセルのバンド構造、図３（ｂ）は高抵抗状態（オフ状態）のメモリセルのバンド構造を示す。
図３（ａ）、図３（ｂ）は、下部電極１２ａ、上部電極１４ａのフェルミ準位、強誘電体膜１６ａ、常誘電体膜１８ａの伝導体下端を実線の太線で示している。また、電流の流れを黒矢印、強誘電体膜１６ａの分極方向を白矢印で示す。
強誘電体膜１６ａが、図３（ａ）に示す方向に分極している場合、ＢＴＯ／ＳＴＯのバンド構造は下に凸になり、電子がトンネルするための障壁は低くなる。したがって、この状態で下部電極１２ａと上部電極１４ａ間に電圧を印加すると、メモリセルに流れる電流量は相対的に大きくなる。よって、メモリセルは低抵抗状態（オン状態）となる。
これに対し、強誘電体膜１６ａが、図３（ｂ）に示す方向に分極している場合、ＢＴＯ／ＳＴＯのバンド構造は上に凸になり、電子がトンネルするための障壁は高くなる。したがって、この状態で下部電極１２ａと上部電極１４ａ間に電圧を印加すると、メモリセルに流れる電流量は相対的に小さくなる。よって、メモリセルは高抵抗状態（オフ状態）となる。
このように、メモリセルは、強誘電体膜１６ａであるＢＴＯの分極方向により、抵抗が変化する。例えば、高抵抗状態を“０”、低抵抗状態を“１”と定義すれば、不揮発性のメモリセルが実現できる。
図４は、本実施形態のメモリセルの電流−電圧特性（Ｉ−Ｖ特性）のシミュレーション結果である。横軸が電極間に印加する電圧、縦軸が電極間を流れる電流値である。
ＢＴＯの膜厚は２．５ｎｍ、ＳＴＯの膜厚を２．０ｎｍとして計算している。高抵抗状態（オフ状態）の分極を形成する場合の電圧印加方向を正の電圧としている。低抵抗状態（オン状態）の分極を形成する場合の電圧印加方向を負の電圧としている。低抵抗状態（オン状態）および高抵抗状態（オフ状態）の双方の場合を計算している。
図４に示すように、本実施形態のメモリセルでは、Ｉ−Ｖ特性が正負の電圧方向で非対称となる。すなわち、オン状態で電極間に正の電圧を印加した場合と、負の電圧を印加した場合とで、例えば、図中の両矢印で示す分だけ電流値が異なっている。よって、本実施形態のメモリセルはオン状態で整流機能を備えている。
図５は、本実施形態の不揮発性半導体装置の整流機能の説明図である。図５（ａ）は、電極間に電圧を印加しない場合のメモリセルのバンド構造、図５（ｂ）は電極間に正の電圧を印加した場合のメモリセルのバンド構造、図５（ｃ）は電極間に負の電圧を印加した場合のメモリセルのバンド構造を示す。
図５（ａ）、図５（ｂ）、図５（ｃ）は、下部電極１２ａ、上部電極１４ａのフェルミ準位、強誘電体膜１６ａ、常誘電体膜１８ａの伝導体下端を実線の太線で示している。また、電流の流れを黒矢印、強誘電体膜１６ａの分極方向を白矢印で示す。
常誘電体膜１８ａであるＳＴＯの誘電率は、強誘電体膜１６ａであるＢＴＯの誘電率よりも高い。いいかえれば、強誘電体膜１６ａの誘電率は、常誘電体膜１８ａの誘電率よりも低い。マクスウェルの第一方程式によれば、誘電率と電界の積が強誘電体膜１６ａ、常誘電体膜１８ａで一定という関係が成り立つから、上部電極１４ａと下部電極１２ａとの間に印加される電圧は、誘電率の低い強誘電体膜１６ａに高い割合で印加されることになる。このため、電圧の印加による常誘電体膜１８ａのバンド構造の変化は、強誘電体膜１６ａのバンド構造の変化に比べ小さくなる。
このため、図５（ｂ）に示すように、上部電極１４ａに正の電圧を印加した場合、電子がトンネルするための障壁は相対的に低くなる。したがって、相対的に大きな電流が上部電極１４ａから下部電極１２ａに流れる。一方、図５（ｃ）に示すように、下部電極１２ａに正の電圧を印加した場合、常誘電体膜１８ａのバンド構造の変化が小さいため、電子がトンネルするための障壁は相対的に高くなる。したがって、相対的に小さな電流が下部電極１２ａから上部電極１４ａに流れる。
本実施形態の不揮発性記憶装置のように、二端子の抵抗変化素子で構成されるメモリセルをクロスポイント構造に配置した場合、迷走電流と呼ばれる電流ノイズを抑制することが重要である。そのためには、抵抗変化素子に加えて整流機能を備える整流素子を、抵抗変化素子に直列に設けることになる。
本実施形態のＦＴＪを用いたメモリセルは、抵抗変化機能に加えて整流機能も備える。したがって、クロスポイント構造のメモリセルアレイを採用する場合でも、抵抗変化素子に加えて整流素子を設ける必要がない。したがって、メモリセルの微細化が可能となる。また、メモリセルの製造が容易となる。
なお、本実施形態では、上述のように、上部電極１４ａと下部電極１２ａとの間に印加される電圧は、高い割合で強誘電体膜１６ａに印加される。このため、強誘電体膜１６ａの分極反転が容易となる。
図６は、本実施形態のメモリセルの整流比と実誘電体膜の膜厚との関係のシミュレーション結果である。横軸が実誘電体膜の膜厚、縦軸が整流比である。整流比は、±０．３Ｖで読み出した順方向電流値と逆方向電流値との比である。なお、順方向電流とは、高抵抗状態の分極を形成する場合の電圧印加方向での電流値、逆方向電流とは、低抵抗状態の分極を形成する場合の電圧印加方向での電流値である。ＢＴＯの膜厚は２．５ｎｍで固定し、ＳＴＯの膜厚を０．５ｎｍ刻みで変化させシミュレーションを行っている。
図６から明らかなように、常誘電体膜１８ａの膜厚が１．５ｎｍより薄い場合は整流性が顕著ではないが、１．５ｎｍ以上で顕著な整流性が発現しはじめる。これは、常誘電体膜１８ａの膜厚が一定以上なければ、電子の障壁として十分機能しないためと考えられる。
したがって、常誘電体膜１８ａの膜厚は、１．５ｎｍ以上とする。常誘電体膜１８ａの膜厚は、２．０ｎｍ以上、さらには２．５ｎｍ以上であることが整流性を大きくする観点から望ましい。また、常誘電体膜１８ａの膜厚は、１０ｎｍ以下であることが望ましい。上記範囲を上回ると、トンネル電流が流れず、データを読み出す際に十分な電流値が得られないおそれがある。
なお、上述のように、強誘電体膜１６ａの膜厚は、１．０ｎｍ以上１０ｎｍ以下であることが望ましい。強誘電体膜１６ａの膜厚は、２．０ｎｍ以上であることがより望ましい。上記範囲を下回ると、安定かつ均一な強誘電性が発現されないおそれがある。また、上記範囲を上回ると、トンネル電流が流れず、データを読み出す際に十分な電流値が得られないおそれがある。
また、上述のように、強誘電体膜１６ａの膜厚と常誘電体膜１８ａの膜厚の和が１０ｎｍ以下であることが望ましい。この範囲を上回ると、トンネル電流が流れず、データを読み出す際に十分な電流値が得られないおそれがある。
以上、本実施形態によれば、抵抗変化機能と整流機能を有するＦＴＪを備えた不揮発性記憶装置が実現できる。したがって、メモリセルの微細化が容易な不揮発性記憶装置が実現できる。
（第２の実施形態）
本実施形態の不揮発性記憶装置は、第１の導電層、強誘電体膜、および、常誘電体膜の材料が異なる以外は、第１の実施形態と、同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
本実施形態の不揮発性記憶装置は、第１の導電層、強誘電体膜、および、常誘電体膜の材料が異なる以外は、第１の実施形態と、同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図７は、本実施形態の不揮発性記憶装置のメモリセルの模式断面図である。
メモリセルは、図７に示すように、下部電極（第１の導電層）１２ｂと、上部電極（第２の導電層）１４ｂで挟まれる２端子のＦＴＪである。メモリセルは、下部電極１２ｂと、上部電極１４ｂの間の強誘電体膜１６ｂを備える。また、強誘電体膜１６ｂと上部電極１４ｂとの間に、常誘電体膜１８ｂを備える。
下部電極１２ｂ、および、上部電極１４ｂは窒化チタン（ＴｉＮ）である。
強誘電体膜１６ｂは、Ｓｉ（シリコン）を含有する酸化ハフニウム（ＨｆＳｉＯ）である。Ｓｉ（シリコン）を含有する酸化ハフニウムの誘電率は１１である。なお、酸化ハフニウムは、Ｓｉ以外に、Ｚｒ（ジルコン）、Ａｌ（アルミニウム）、Ｙ（イットリウム）、Ｓｒ（ストロンチウム）、Ｇｄ（ガドリニウム）の群から選ばれる少なくとも一つの元素を含有してもかまわない。上記元素を含有することで、強誘電性が発現しやすくなる。
常誘電体膜１８ｂは、酸化ランタンアルミニウム（ＬＡＯ）である。ＬＡＯの誘電率は、３０である。常誘電体膜１８ｂの誘電率は、強誘電体膜１６ｂの誘電率よりも高い。また、常誘電体膜１８ｂのバンドギャップは、強誘電体膜１６ｂのバンドギャップよりも狭い。
以下、本実施形態の不揮発性記憶装置の作用および効果について説明する。
図８は、本実施形態の不揮発性半導体装置の整流機能の説明図である。図８（ａ）は、電極間に電圧を印加しない場合のメモリセルのバンド構造、図８（ｂ）は電極間に正の電圧を印加した場合のメモリセルのバンド構造、図８（ｃ）は電極間に負の電圧を印加した場合のメモリセルのバンド構造を示す。
図８（ａ）、図８（ｂ）、図８（ｃ）は、下部電極１２ｂ、上部電極１４ｂのフェルミ準位、強誘電体膜１６ｂ、常誘電体膜１８ｂの伝導体下端を実線の太線で示している。また、電流の流れを黒矢印、強誘電体膜１６ｂの分極方向を白矢印で示す。
常誘電体膜１８ｂであるＬＡＯの誘電率は、強誘電体膜１６ｂであるＨｆＳｉＯの誘電率よりも高い。いいかえれば、強誘電体膜１６ｂの誘電率は、常誘電体膜１８ｂの誘電率よりも低い。したがって、第１の実施形態同様、上部電極１４ｂと下部電極１２ｂとの間に印加される電圧は、誘電率の低い強誘電体膜１６ｂに高い割合で印加されることになる。このため、電圧の印加による常誘電体膜１８ｂのバンド構造の変化は、強誘電体膜１６ｂのバンド構造の変化に比べ小さくなる。
このため、図８（ｂ）に示すように、上部電極１４ｂに正の電圧を印加した場合、電子がトンネルするための障壁は相対的に低くなる。したがって、相対的に大きな電流が上部電極１４ｂから下部電極１２ｂに流れる。一方、図８（ｃ）に示すように、下部電極１２ｂに正の電圧を印加した場合、常誘電体膜１８ｂのバンド構造の変化が小さいため、電子がトンネルするための障壁は相対的に高くなる。したがって、相対的に小さな電流が下部電極１２ｂから上部電極１４ｂに流れる。
図９は、本実施形態のメモリセルの電流−電圧特性（Ｉ−Ｖ特性）のシミュレーション結果である。横軸が電極間に印加する電圧、縦軸が電極間を流れる電流値である。
酸化ハフニウムの膜厚は３．０ｎｍ、ＬＡＯの膜厚を３．０ｎｍとして計算している。高抵抗状態の分極を形成する場合の電圧印加方向を正の電圧としている。低抵抗状態の分極を形成する場合の電圧印加方向を負の電圧としている。低抵抗状態（オン状態）および高抵抗状態（オフ状態）の双方の場合を計算している。
図９に示すように、本実施形態のメモリセルでは、Ｉ−Ｖ特性が正負の電圧方向で非対称となる。よって、本実施形態のメモリセルはオン状態で整流機能を備えている。
図１０は、本実施形態のメモリセルの整流比と実誘電体膜の膜厚との関係のシミュレーション結果である。横軸が実誘電体膜の膜厚、縦軸が整流比である。整流比は、±０．３Ｖで読み出した順方向電流値と逆方向電流値との比である。酸化ハフニウムの膜厚は３．０ｎｍで固定し、ＬＡＯの膜厚を０．５ｎｍ刻みで変化させシミュレーションを行っている。
図１０から明らかなように、常誘電体膜１８ｂの膜厚が１．５ｎｍより薄い場合は整流性が顕著ではないが、１．５ｎｍ以上で顕著な整流性が発現しはじめる。したがって、常誘電体膜１８ｂの膜厚は、１．５ｎｍ以上とする。常誘電体膜１８ｂの膜厚は、２．０ｎｍ以上、さらには２．５ｎｍ以上であることが整流性を大きくする観点から望ましい。
また、常誘電体膜１８ｂの膜厚は、１０ｎｍ以下であることが望ましい。上記範囲を上回ると、トンネル電流が流れず、データを読み出す際に十分な電流値が得られないおそれがある。
なお、強誘電体膜１６ｂの膜厚は、酸化ハフニウムが強誘電性を発現するための最小膜厚、すなわち１ユニットセルに相当する０．５ｎｍ以上である。また、１．０ｎｍ以上１０ｎｍ以下であることが望ましい。強誘電体膜１６ｂの膜厚は、２．０ｎｍ以上であることがより望ましい。上記範囲を下回ると、安定かつ均一な強誘電性が発現されないおそれがある。また、上記範囲を上回ると、トンネル電流が流れず、データを読み出す際に十分な電流値が得られないおそれがある。
また、強誘電体膜１６ｂの膜厚と常誘電体膜１８ｂの膜厚の和が１０ｎｍ以下であることが望ましい。この範囲を上回ると、トンネル電流が流れず、データを読み出す際に十分な電流値が得られないおそれがある。１０ｎｍより厚くなると、膜中の欠陥を介した伝導が主となるため、十分なメモリ特性が得られないおそれがある。
以上、本実施形態によれば、抵抗変化機能と整流機能を有するＦＴＪを備えた不揮発性記憶装置が実現できる。したがって、メモリセルの微細化が容易な不揮発性記憶装置が実現できる。
さらに、第１の実施形態よりも高い整流性が得られる。また、酸化ハフニウムやＬＡＯは、半導体製造プロセスの前工程での使用実績のある材料であり、半導体デバイスを用いた電子回路で構成される第１の制御回路２６や第２の制御回路２８とのプロセス整合性が高い。よって、メモリセルの微細化された不揮発性記憶装置の製造が一層容易になるという利点がある。
（第３の実施形態）
本実施形態の不揮発性記憶装置は、強誘電体膜と常誘電体膜の材料、および、それらの積層順が異なること以外は、第２の実施形態と、同様である。したがって、第２の実施形態と重複する内容については記述を省略する。
本実施形態の不揮発性記憶装置は、強誘電体膜と常誘電体膜の材料、および、それらの積層順が異なること以外は、第２の実施形態と、同様である。したがって、第２の実施形態と重複する内容については記述を省略する。
図１１は、本実施形態の不揮発性記憶装置のメモリセルの模式断面図である。
メモリセルは、図１１に示すように、下部電極（第１の導電層）１２ｃと、上部電極（第２の導電層）１４ｃで挟まれる２端子のＦＴＪである。メモリセルは、下部電極１２ｃと、上部電極１４ｃの間の強誘電体膜１６ｃを備える。また、強誘電体膜１６ｃと下部電極１２ｃとの間に、常誘電体膜１８ｃを備える。
下部電極１２ｃ、および、上部電極１４ｃは窒化チタン（ＴｉＮ）である。
強誘電体膜１６ｃは、Ｓｉ（シリコン）を含有する酸化ハフニウム（ハフニア）である。Ｓｉ（シリコン）を含有する酸化ハフニウムの誘電率は１１である。なお、酸化ハフニウムは、Ｓｉ以外に、Ｚｒ（ジルコン）、Ａｌ（アルミニウム）、Ｙ（イットリウム）、Ｓｒ（ストロンチウム）、Ｇｄ（ガドリニウム）の群から選ばれる少なくとも一つの元素を含有してもかまわない。上記元素を含有することで、強誘電性が発現しやすくなる。
常誘電体膜１８ｃは、酸化タンタルである。酸化タンタルの誘電率は２２である。常誘電体膜１８ａの誘電率は、強誘電体膜１６ｃの誘電率よりも高い。また、常誘電体膜１８ｃのバンドギャップは、強誘電体膜１６ｃのバンドギャップよりも狭い。
以下、本実施形態の不揮発性記憶装置の作用および効果について説明する。
本実施形態のメモリセルでは、Ｉ−Ｖ特性が正負の電圧方向で非対称となる。よって、本実施形態のメモリセルはオン状態で整流機能を備えている。
図１２は、本実施形態のメモリセルの整流比と実誘電体膜の膜厚との関係のシミュレーション結果である。横軸が実誘電体膜の膜厚、縦軸が整流比である。整流比は、±０．３Ｖで読み出した順方向電流値と逆方向電流値との比である。酸化ハフニウムの膜厚は３．０ｎｍで固定し、酸化タンタルの膜厚を０．５ｎｍ刻みで変化させシミュレーションを行っている。
図１２から明らかなように、常誘電体膜１８ｃの膜厚が１．５ｎｍより薄い場合は整流性が顕著ではないが、１．５ｎｍ以上で顕著な整流性が発現しはじめる。したがって、常誘電体膜１８ｃの膜厚は、１．５ｎｍ以上とする。常誘電体膜１８ｃの膜厚は、２．０ｎｍ以上、さらには２．５ｎｍ以上であることが整流性を大きくする観点から望ましい。
以上、本実施形態によれば、抵抗変化機能と整流機能を有するＦＴＪを備えた不揮発性記憶装置が実現できる。したがって、メモリセルの微細化が容易な不揮発性記憶装置が実現できる。
また、酸化ハフニウムや酸化タンタルは、半導体製造プロセスの前工程での使用実績のある材料であり、半導体デバイスを用いた電子回路で構成される第１の制御回路２６や第２の制御回路２８とのプロセス整合性が高い。よって、メモリセルの微細化された不揮発性記憶装置の製造が一層容易になるという利点がある。
強誘電体膜や常誘電体膜の膜厚は、例えば、透過型電子顕微鏡（ＴＥＭ）により、複数個所の膜厚を測定し、その平均値を算出することで同定できる。また、強誘電体膜や常誘電体膜の材料は、例えば、ナノビーム回折（ＮＢＤ）により同定することが可能である。
以上、実施形態では、常誘電体膜として、チタン酸ストロンチウム、酸化ランタンアルミニウム、酸化タンタルの場合を例に説明したが、強誘電体膜よりも誘電率の高いその他の材料、例えば、酸化チタン等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ａ〜ｃ 下部電極（第１の導電層）
１４ａ〜ｃ 上部電極（第２の導電層）
１６ａ〜ｃ 強誘電体膜
１８ａ〜ｃ 常誘電体膜
２２ 第１の電極配線
２４ 第２の電極配線
１４ａ〜ｃ 上部電極（第２の導電層）
１６ａ〜ｃ 強誘電体膜
１８ａ〜ｃ 常誘電体膜
２２ 第１の電極配線
２４ 第２の電極配線
Claims (15)
- 第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層との間に設けられる強誘電体膜と、
前記第１の導電層または前記第２の導電層のいずれか一方と前記強誘電体膜の間に設けられ、前記強誘電体膜よりも誘電率が高く、膜厚が１．５ｎｍ以上１０ｎｍ以下の常誘電体膜と、
を備える不揮発性記憶装置。 - 前記強誘電体膜の膜厚が１．０ｎｍ以上１０ｎｍ以下であることを特徴とする請求項１記載の不揮発性記憶装置。
- 前記強誘電体膜が酸化ハフニウムであることを特徴とする請求項１または請求項２記載の不揮発性記憶装置。
- 前記酸化ハフニウムが、Ｚｒ、Ａｌ、Ｙ、Ｓｒ、Ｓｉ、Ｇｄの群から選ばれる少なくとも一つの元素を含有することを特徴とする請求項３記載の不揮発性記憶装置。
- 前記常誘電体膜が、酸化ランタンアルミニウム、酸化タンタル、または、酸化チタンを含むことを特徴とする請求項１ないし請求項４いずれか一項記載の不揮発性記憶装置。
- 前記強誘電体膜の膜厚と前記常誘電体膜の膜厚の和が１０ｎｍ以下であることを特徴とする請求項１ないし請求項５いずれか一項記載の不揮発性記憶装置。
- 前記第１の導電層および前記第２の導電層が窒化チタンであることを特徴とする請求項３記載の不揮発性記憶装置。
- 前記常誘電体膜の膜厚が２．０ｎｍ以上であることを特徴とする請求項１ないし請求項７いずれか一項記載の不揮発性記憶装置。
- 複数の第１の電極配線と、
前記第１の電極配線と交差する複数の第２の電極配線と、
前記第１の電極配線と、前記第２の電極配線が交差する領域に設けられる複数のメモリセルを備え、
それぞれの前記メモリセルが、前記第１の電極配線と前記第２の電極配線との間に設けられる強誘電体膜と、前記第１の電極配線または前記第２の電極配線のいずれか一方と前記強誘電体膜の間に設けられ、前記強誘電体膜よりも誘電率が高く、膜厚が１．５ｎｍ以上１０ｎｍ以下の常誘電体膜を有することを特徴とする不揮発性記憶装置。 - 前記強誘電体膜の膜厚が１．０ｎｍ以上１０ｎｍ以下であることを特徴とする請求項９記載の不揮発性記憶装置。
- 前記強誘電体膜が酸化ハフニウムであることを特徴とする請求項９または請求項１０記載の不揮発性記憶装置。
- 前記酸化ハフニウムが、Ｚｒ、Ａｌ、Ｙ、Ｓｒ、Ｓｉ、Ｇｄの群から選ばれる少なくとも一つの元素を含有することを特徴とする請求項１１記載の不揮発性記憶装置。
- 前記常誘電体膜が、酸化ランタンアルミニウム、酸化タンタル、または、酸化チタンを含むことを特徴とする請求項９ないし請求項１２いずれか一項記載の不揮発性記憶装置。
- 前記強誘電体膜の膜厚と前記常誘電体膜の膜厚の和が１０ｎｍ以下であることを特徴とする請求項９ないし請求項１３いずれか一項記載の不揮発性記憶装置。
- 前記常誘電体膜の膜厚が２．０ｎｍ以上であることを特徴とする請求項９ないし請求項１４いずれか一項記載の不揮発性記憶装置。
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