TW202034458A - 記憶裝置 - Google Patents

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Abstract

本發明之實施形態提供一種能抑制半選擇漏電流之記憶裝置。  實施形態之記憶裝置具備:第1導電層;第2導電層;可變電阻元件,其設置於第1導電層與第2導電層之間;及中間層,其設置於可變電阻元件與第1導電層之間、及可變電阻元件與第2導電層之間中任一處,且包含矽(Si)及鍺(Ge)中至少任一元素、碲(Te)及鋁(Al)。

Description

記憶裝置
本發明之實施形態係關於一種記憶裝置。
作為大容量非揮發性記憶裝置,有交叉點型雙端子記憶裝置。交叉點型雙端子記憶裝置容易實現記憶單元之微細化、高積體化。
作為雙端子記憶裝置,例如有磁阻式記憶體(Magnetoresistive Random Access Memory:MRAM)、可變電阻式記憶體(Resistive Random Access Memory:ReRAM)、相變式記憶體(Phase Change Memory:PCM)、鐵電記憶體(Ferroelectric Random Access Memory:FeRAM)等。雙端子記憶裝置之記憶單元具有電阻會因電壓或電流之施加而變化之可變電阻元件。例如,將可變電阻元件之高電阻狀態定義為資料“0”,將其低電阻狀態定義為資料“1”。記憶單元可維持不同之電阻狀態,藉此可記憶1位元資料“0”與“1”。
於交叉點型記憶體陣列中,例如交叉排列有複數條被稱為位元線及字元線之金屬配線,於位元線與字元線之交點形成有記憶單元。1個記憶單元之寫入係藉由向連接於該單元之位元線及字元線施加電壓而進行。
1條位元線及字元線連接有複數個記憶單元。因此,例如於寫入時,想要寫入之單元(選擇單元)、及連接於相同位元線及字元線之複數個單元(半選擇單元)均會被施加電壓(半選擇電壓:低於選擇單元之電壓),從而有電流(半選擇漏電流)流入。若該半選擇漏電流較大,則會招致例如晶片之用電之增大。又,配線中電壓之下降會增大,而不再向選擇單元施加充分高之電壓。因此,於交叉點型記憶體陣列中,需要實現半選擇漏電流較小之記憶單元。
為了實現半選擇漏電流較小之記憶單元,而設置例如串聯連接於可變電阻元件之開關元件。開關元件具有於特定電壓(以下,稱為閾值電壓)下電流急劇上升之非線性電流電壓特性。藉由開關元件可抑制流入至半選擇單元之半選擇漏電流。
為了實現記憶裝置之低電壓動作,而要求記憶單元動作之低電壓化。為了實現記憶單元動作之低電壓化,而對開關元件之動作亦要求低電壓化,以期開關元件之閾值電壓降低。但若降低開關元件之閾值電壓,則有開關元件之漏電流增加,結果導致半選擇漏電流增加之風險。
本發明提供一種可抑制半選擇漏電流之記憶裝置。
實施形態之記憶裝置具備:第1導電層;第2導電層;可變電阻元件,其設置於上述第1導電層與上述第2導電層之間;及中間層,其設置於上述可變電阻元件與上述第1導電層之間、及上述可變電阻元件與上述第2導電層之間中任一處,且包含矽(Si)及鍺(Ge)中至少任一元素、碲(Te)及鋁(Al)。
以下,一面參照圖式一面對本發明之實施形態進行說明。再者,於以下說明中,對相同或類似之構件等標註相同之符號,關於已說明過一次之構件等,酌情省略其說明。
以下,參照圖式對實施形態之記憶裝置進行說明。  (第1實施形態)
第1實施形態之記憶裝置具備:第1導電層;第2導電層;可變電阻元件,其設置於第1導電層與第2導電層之間;及中間層,其設置於可變電阻元件與第1導電層之間、及可變電阻元件與第2導電層之間中任一處,且包含矽(Si)及鍺(Ge)中至少任一元素、碲(Te)及鋁(Al)。
又,第1實施形態之記憶裝置具備:複數條第1配線;複數條第2配線,其等與複數條第1配線交叉;及記憶單元,其位於複數條第1配線內之1條第1配線與複數條第2配線內之1條第2配線交叉之區域;且記憶單元具有:可變電阻元件,其設置於1條第1配線與1條第2配線之間;及中間層,其設置於可變電阻元件與1條第1配線之間、及可變電阻元件與1條第2配線之間中任一處,且包含矽(Si)及鍺(Ge)中至少任一元素、碲(Te)及鋁(Al)。
圖1係第1實施形態之記憶裝置之方塊圖。圖2係第1實施形態之記憶裝置之記憶單元之模式剖視圖。圖2表示出了圖1之記憶單元陣列100中例如以虛線圓所表示之一個記憶單元MC之剖面。
第1實施形態之記憶裝置之記憶單元陣列100例如於半導體基板101上隔著絕緣層具備複數條字元線104(第1配線)、及與字元線104交叉之複數條位元線106(第2配線)。位元線106設置於字元線104之上層。又,於記憶單元陣列100之周圍,設置有第1控制電路108、第2控制電路110、感測電路112,以作為周邊電路。
於字元線104與位元線106交叉之區域設置有複數個記憶單元MC。第1實施形態之記憶裝置係具備交叉點構造之雙端子磁阻式記憶體。
複數條字元線104分別連接於第1控制電路108。又,複數條位元線106分別連接於第2控制電路110。感測電路112連接於第1控制電路108及第2控制電路110。
第1控制電路108及第2控制電路110例如具備如下功能:選擇所希望之記憶單元MC,而進行向該記憶單元MC之資料寫入、記憶單元MC之資料讀出、記憶單元MC之資料抹除等。於資料讀出時,記憶單元MC之資料係以流入至字元線104與位元線106之間之電流量之形式被讀出。感測電路112具備判定該電流量,而判斷資料極性之功能。例如判定資料之“0”、“1”。
第1控制電路108、第2控制電路110及感測電路112例如包括使用形成於半導體基板101上之半導體器件之電子電路。
記憶單元MC如圖2所示,具備下部電極10(第1導電層)、上部電極20(第2導電層)、可變電阻元件30及開關元件40(中間層)。
下部電極10連接於字元線104。下部電極10例如為金屬。下部電極10例如為鈦(Ti)、鎢(W)、鉭(Ta)、鉑(Pt)、或其等之氮化物。下部電極10例如為氮化鈦。下部電極10亦可為字元線104之一部分。
上部電極20連接於位元線106。上部電極20例如為金屬。上部電極20例如為鈦(Ti)、鎢(W)、鉭(Ta)、鉑(Pt)、或其等之氮化物。上部電極20例如為氮化鈦。上部電極20亦可為位元線106之一部分。
可變電阻元件30設置於下部電極10與上部電極20之間。可變電阻元件30具有固定層30a、隧道層30b、自由層30c。可變電阻元件30具有包括固定層30a、隧道層30b、自由層30c之磁隧道接面。
可變電阻元件30具有根據電阻變化而記憶資料之功能。
固定層30a係鐵磁體。於固定層30a中,磁化方向被固定為特定方向。
隧道層30b係絕緣體。於隧道層30b中,電子利用穿隧效應而穿過。
自由層30c係鐵磁體。於自由層30c中,磁化方向變化。自由層30c之磁化方向可採用與固定層30a之磁化方向平行之方向、及與固定層30a之磁化方向相反之方向中任一狀態。例如,可藉由向下部電極10與上部電極20之間通入電流,而使自由層30c之磁化方向變化。
藉由使自由層30c之磁化方向變化,可變電阻元件30之電阻會變化。於自由層30c之磁化方向成為與固定層30a之磁化方向反平行之情形時,成為電流難以流通之高電阻狀態。另一方面,於自由層30c之磁化方向成為與固定層30a之磁化方向平行之方向之情形時,成為電流容易流通之低電阻狀態。
開關元件40設置於可變電阻元件30與下部電極10之間、及可變電阻元件30與上部電極20之間中任一處。於圖2中,表示出了設置於可變電阻元件30與上部電極20之間之情形。開關元件40例如與可變電阻元件30相接。
開關元件40具有於特定電壓(閾值電壓)下電流急劇上升之非線性電流電壓特性。開關元件40具有抑制流入至半選擇單元之半選擇漏電流增加之功能。
開關元件40包含矽(Si)及鍺(Ge)中至少任一元素、碲(Te)及鋁(Al)。開關元件40例如由包含矽(Si)及鍺(Ge)中至少任一元素、碲(Te)及鋁(Al)之化合物所形成。例如,Si及Ge、碲(Te)及鋁(Al)之原子濃度之合計為50原子%以上100原子%以下。
開關元件40例如包含氮(N)。開關元件40之氮(N)之原子濃度例如為30原子%以上60原子%以下。
開關元件40例如包含氧(O)。開關元件40之氧(O)之原子濃度例如為5原子%以上60原子%以下。
開關元件40之Si或Ge之原子濃度例如高於鋁(Al)之原子濃度。例如,開關元件40之矽(Si)之原子濃度高於鋁(Al)之原子濃度。例如,開關元件40之鍺(Ge)之原子濃度高於鋁(Al)之原子濃度。
開關元件40之矽(Si)之原子濃度例如為20原子%以上。又,開關元件40之鍺(Ge)之原子濃度例如為20原子%以上。
開關元件40之厚度例如為5 nm以上20 nm以下。
開關元件40中所含之原子之種類例如可藉由能量色散X射線光譜儀(Energy Dispersive X-ray Spectroscopy,EDX)、或二次離子質譜儀(Secondary Ion Mass Spectrometry,SIMS)進行測定。開關元件40中所含之原子之原子濃度例如可藉由SIMS進行測定。開關元件40之厚度例如可藉由透射式電子顯微鏡(Transmission Electron Microscope,TEM)進行測定。
其次,對第1實施形態之記憶裝置之作用及效果進行說明。
第1實施形態之記憶裝置如上所述,藉由使自由層30c之磁化方向變化,可變電阻元件30之電阻會變化。於自由層30c之磁化方向成為與固定層30a之磁化方向相反之方向之情形時,成為電流難以流通之高電阻狀態。另一方面,於自由層30c之磁化方向成為與固定層30a之磁化方向平行之方向之情形時,成為電流容易流通之低電阻狀態。
例如,將可變電阻元件30之高電阻狀態定義為資料“1”,將其低電阻狀態定義為資料“0”。記憶單元MC可維持不同之電阻狀態,藉此可記憶1位元資料“0”與“1”。1個記憶單元之寫入係藉由向連接於該單元之位元線與字元線之間通入電流而進行。
圖3係第1實施形態之記憶裝置之課題之說明圖。圖3表示出了為了寫入動作而選擇了記憶單元陣列內之1個記憶單元MC時施加至記憶單元MC之電壓。字元線與位元線之交點表示各記憶單元MC。
所選擇之記憶單元MC係記憶單元A(選擇單元)。對與記憶單元A相連之字元線施加寫入電壓Vwrite。又,對與記憶單元A相連之位元線施加0 V。
以下,以對不與記憶單元A連接之字元線及位元線施加寫入電壓一半之電壓(Vwrite/2)之情形為例進行說明。
對連接於不與記憶單元A連接之字元線及位元線之記憶單元C(非選擇單元)施加之電壓為0 V。即,不施加電壓。
另一方面,對連接於與記憶單元A連接之字元線或位元線之記憶單元B(半選擇單元)施加寫入電壓Vwrite一半之電壓(Vwrite/2)。因此,半選擇漏電流流入至記憶單元B(半選擇單元)。
若該半選擇漏電流較大,則會招致例如晶片之用電之增大。又,例如配線中電壓之下降會增大,而不再向選擇單元施加充分高之電壓,從而寫入動作變得不穩定。
圖4係第1實施形態之開關元件之電流電壓特性之說明圖。橫軸係施加至開關元件40之電壓,縱軸係流入至開關元件40之電流。
開關元件40具有於閾值電壓Vth下電流急劇上升之非線性電流電壓特性。閾值電壓Vth低於寫入電壓Vwrite,且高於寫入電壓Vwrite一半之電壓(Vwrite/2)。就串聯連接於可變電阻元件30之開關元件40而言,於閾值電壓Vth以下之範圍內流入其中之電流較小,因此可抑制流入至半選擇單元之半選擇漏電流。
為了實現記憶裝置之低電壓動作,而要求記憶單元動作之低電壓化。為了實現記憶單元動作之低電壓化,而對開關元件40之動作亦要求低電壓化,以期開關元件40之閾值電壓Vth降低。但若降低開關元件40之閾值電壓Vth,則有開關元件40之漏電流增加,結果導致半選擇漏電流增加之風險。
此處,假定施加至半選擇單元之開關元件40之電壓為Vth/2。並且,將電壓為Vth/2時流入至開關元件40之電流值定義為半選擇電流(Ihalf)。以下,將半選擇電流(Ihalf)作為流入至半選擇單元之開關元件40之電流值之指標。
第1實施形態之記憶裝置之開關元件40包含矽(Si)及鍺(Ge)中至少任一元素、碲(Te)及鋁(Al)。藉由該構成,可抑制半選擇電流增加,並且可降低開關元件40之閾值電壓Vth。
圖5係表示第1實施形態之開關元件之電氣特性之圖。圖5(a)係表示開關元件40之矽濃度與閾值電壓Vth之關係之圖。圖5(b)係表示開關元件40之矽濃度與半選擇電流(Ihalf)之關係之圖。
所測定之開關元件40包含鋁(Al)、矽(Si)、碲(Te)及氮(N)。鋁(Al)與矽(Si)之合計原子濃度固定為40原子%。碲(Te)之原子濃度為20原子%,氮(N)之原子濃度為40原子%。藉由使開關元件40之矽濃度變化,而使鋁與矽之原子濃度比變化。
所測定之開關元件40係藉由使用鋁(Al)、矽(Si)及碲(Te)各靶於氮氣環境下進行共濺鍍而形成。開關元件40之厚度為12 nm。上下電極使用氮化鈦。
自圖5(a)明確可知,藉由使開關元件40之矽濃度變高,閾值電壓Vth會降低。藉由使矽濃度自0原子%變成30原子%,閾值電壓Vth會降低約0.5 V。
並且,自圖5(b)明確可知,即便使開關元件40之矽濃度變高,半選擇漏電流(Ihalf)亦幾乎保持固定。換言之,即便使開關元件40之矽濃度變高,半選擇漏電流(Ihalf)亦不增加。
因此,根據第1實施形態,可抑制半選擇漏電流增加,並且可降低開關元件40之閾值電壓Vth。
認為,即便於將開關元件40中所含之元素自矽(Si)變成同為14族元素且性質類似之鍺(Ge)之情形時,亦可獲得相同之效果。
開關元件40中所含之矽(Si)及鍺(Ge)中至少任一元素、碲(Te)及鋁(Al)之原子濃度之合計較佳為50原子%以上,更佳為60原子%以上。藉由滿足上述條件,可於電流電壓特性方面獲得良好之非線性。
開關元件40較佳為包含氮(N)。藉由使開關元件40包含氮(N),可降低半選擇電流。就降低半選擇電流之觀點而言,開關元件40之氮(N)之原子濃度較佳為30原子%以上,更佳為40原子%以上。
開關元件40較佳為包含氧(O)。藉由使開關元件40包含氧(O),可降低半選擇電流。就降低半選擇電流之觀點而言,開關元件40之氧(O)之原子濃度較佳為5原子%以上,更佳為10原子%以上。
就降低閾值電壓Vth之觀點而言,矽(Si)及鍺(Ge)中至少任一元素之原子濃度較佳為高於鋁(Al)之原子濃度。就降低閾值電壓Vth之觀點而言,開關元件40之矽(Si)及鍺(Ge)中至少任一元素之原子濃度較佳為20原子%以上,更佳為30原子%以上。
就降低閾值電壓Vth之觀點而言,開關元件40之矽(Si)之原子濃度較佳為高於鋁(Al)之原子濃度。就降低閾值電壓Vth之觀點而言,開關元件40之矽(Si)之原子濃度較佳為20原子%以上,更佳為30原子%以上。
就降低閾值電壓Vth之觀點而言,開關元件40之鍺(Ge)之原子濃度較佳為高於鋁(Al)之原子濃度。就降低閾值電壓Vth之觀點而言,開關元件40之鍺(Ge)之原子濃度較佳為20原子%以上,更佳為30原子%以上。
以上,根據第1實施形態之記憶裝置,可抑制開關元件40之半選擇電流增加,並且可降低閾值電壓。因此,可抑制記憶單元之半選擇漏電流。藉此,例如實現可進行低電壓動作之記憶裝置。  (第2實施形態)
第2實施形態之記憶裝置為可變電阻式記憶體(ReRAM),該點與第1實施形態之記憶裝置不同。以下,關於與第1實施形態重複之內容,省略一部分記述。
圖6係第2實施形態之記憶裝置之記憶單元之模式剖視圖。圖6表示出了圖1之記憶單元陣列100中例如以虛線圓所表示之一個記憶單元MC之剖面。
記憶單元MC如圖6所示,具備下部電極10(第1導電層)、上部電極20(第2導電層)、可變電阻元件30及開關元件40(中間層)。
可變電阻元件30具有高電阻層31及低電阻層32。
高電阻層31例如為金屬氧化物。高電阻層31例如為氧化鋁、氧化鉿、氧化鋯、氧化鉭、或氧化鈮、及其等之化合物。
低電阻層32例如為金屬氧化物。低電阻層32例如為氧化鈦、氧化鈮、氧化鉭、或氧化鎢。
藉由向可變電阻元件30施加電流,可變電阻元件30會自高電阻狀態向低電阻狀態、或自低電阻狀態向高電阻狀態變化。藉由向可變電阻元件30施加電流,氧離子會於高電阻層31與低電阻層32之間移動,從而導致低電阻層32中之缺氧量(氧空位量)變化。可變電阻元件30之導電性根據低電阻層32中之缺氧量而變化。低電阻層32係所謂之空位調製導電氧化物(Vacancy Modulated Conductive Oxide)。
例如,將高電阻狀態定義為資料“1”,將低電阻狀態定義為資料“0”。記憶單元可記憶1位元資料“0”與“1”。
開關元件40(中間層)之構成與第1實施形態之記憶裝置相同。
以上,根據第2實施形態之記憶裝置,與第1實施形態同樣地,可抑制開關元件40之半選擇電流增加,並且可降低閾值電壓。因此,可抑制記憶單元之半選擇漏電流。藉此,例如實現可進行低電壓動作之記憶裝置。
以上,對本發明之若干個實施形態進行了說明,但該等實施形態係作為示例而提出,並不意圖限定發明之範圍。該等新穎之實施形態可採用其他各種形態加以實施,可於不脫離發明主旨之範圍內進行各種省略、替換、變更。例如亦可將一實施形態之構成要素替換或變更成其他實施形態之構成要素。該等實施形態及其變化包含於發明之範圍或主旨內,並且包含於申請專利範圍中所記載之發明及其均等範圍內。  [相關申請案]
本申請案享有以日本專利申請案2019-42353號(申請日:2019年3月8日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:下部電極(第1導電層) 20:上部電極(第2導電層) 30:可變電阻元件 30a:固定層 30b:隧道層 30c:自由層 31:高電阻層 32:低電阻層 40:開關元件(中間層) 100:記憶單元陣列 101:半導體基板 104:字元線(第1配線) 106:位元線(第2配線) 108:第1控制電路 110:第2控制電路 112:感測電路 MC:記憶單元
圖1係第1實施形態之記憶裝置之方塊圖。  圖2係第1實施形態之記憶裝置之記憶單元之模式剖視圖。  圖3係第1實施形態之記憶裝置之課題之說明圖。  圖4係第1實施形態之開關元件之電流電壓特性之說明圖。  圖5(a)、(b)係表示第1實施形態之開關元件之電氣特性之圖。  圖6係第2實施形態之記憶裝置之記憶單元之模式剖視圖。
10:下部電極(第1導電層)
20:上部電極(第2導電層)
30:可變電阻元件
30a:固定層
30b:隧道層
30c:自由層
40:開關元件(中間層)
MC:記憶單元

Claims (16)

  1. 一種記憶裝置,其具備:  第1導電層;  第2導電層;  可變電阻元件,其設置於上述第1導電層與上述第2導電層之間;及  中間層,其設置於上述可變電阻元件與上述第1導電層之間、及上述可變電阻元件與上述第2導電層之間中任一處,且包含矽(Si)及鍺(Ge)中至少任一元素、碲(Te)及鋁(Al)。
  2. 如請求項1之記憶裝置,其中上述中間層包含氮(N)。
  3. 如請求項2之記憶裝置,其中上述中間層之氮(N)之原子濃度為30原子%以上。
  4. 如請求項1至3中任一項之記憶裝置,其中上述中間層包含氧(O)。
  5. 如請求項1至3中任一項之記憶裝置,其中上述中間層之矽(Si)及鍺(Ge)中至少任一元素之原子濃度高於鋁(Al)之原子濃度。
  6. 如請求項1至3中任一項之記憶裝置,其中上述中間層之矽(Si)及鍺(Ge)中至少任一元素、碲(Te)及鋁(Al)之原子濃度之合計為50原子%以上。
  7. 如請求項1至3中任一項之記憶裝置,其中上述可變電阻元件具有磁隧道接面。
  8. 如請求項1至3中任一項之記憶裝置,其中上述元素為矽(Si)。
  9. 一種記憶裝置,其具備:  複數條第1配線;  複數條第2配線,其等與上述複數條第1配線交叉;及  記憶單元,其位於上述第1配線與上述第2配線交叉之區域;且  上述記憶單元具有:可變電阻元件,其設置於上述第1配線與上述第2配線之間;及中間層,其設置於上述可變電阻元件與上述第1配線之間、及上述可變電阻元件與上述第2配線之間中任一處,且包含矽(Si)及鍺(Ge)中至少任一元素、碲(Te)及鋁(Al)。
  10. 如請求項9之記憶裝置,其中上述中間層包含氮(N)。
  11. 如請求項10之記憶裝置,其中上述中間層之氮(N)之原子濃度為30原子%以上。
  12. 如請求項9至11中任一項之記憶裝置,其中上述中間層包含氧(O)。
  13. 如請求項9至11中任一項之記憶裝置,其中上述中間層之矽(Si)及鍺(Ge)中至少任一元素之原子濃度高於鋁(Al)之原子濃度。
  14. 如請求項9至11中任一項之記憶裝置,其中上述中間層之矽(Si)及鍺(Ge)中至少任一元素、碲(Te)及鋁(Al)之原子濃度之合計為50原子%以上。
  15. 如請求項9至11中任一項之記憶裝置,其中上述可變電阻元件具有磁隧道接面。
  16. 如請求項9至11中任一項之記憶裝置,其中上述元素為矽(Si)。
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