KR20180103253A - 저항 변화 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 저항 변화 메모리 소자 및 이의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 기판; 상기 기판 상에 배치된 제 1 전극; 상기 제 1 전극 상에 배치되며, 부분적인 사방정계(orthorhombic) 결정 구조를 갖는 저항 변화 물질층; 및 상기 저항 변화 물질층 상에 배치되는 제 2 전극을 포함하는 저항변화 메모리 소자가 제공될 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 저항 변화 메모리 소자 및 이의 제조 방법에 관한 것이다.
메모리의 집적화가 한계에 도달함에 따라 비휘발성 메모리 소자인 플래시 메모리 기술을 대체하기 위해서, 단순한 구조로 셀 형성이 가능한 저항 변화 메모리(ReRAM, Resistance Random Access Memory), 상 변화 메모리(PcRAM, Phase-change Random Access Memory)) 및 스핀-토크 변화 메모리(STTRAM, Spin Transfer Torque Magnetic Random Access Memory) 같은 차세대 메모리 기술이 개발되고 있다. 이들 중 저항 변화 메모리(ReRAM)는 전도성 필라멘트와 같은 전도 메커니즘에 의해 변하는 저항을 이용하는 메모리로서, 플래시 메모리에 비하여, 낮은 구동 전압, 빠른 스위칭 동작 속도를 가지며, 바이폴라 스위칭 동작이 가능하여, 고집적 메모리 형성이 가능한 장점을 가지고 있다. 이러한 이유로 상기 저항 변화 메모리는 종래의 비휘발성 플래시 메모리를 대체할 차세대 메모리로서 많은 주목을 받고 있다.
종래의 저항 변화 메모리 소자의 경우, 도전성 경로(conducting path)를 이루도록 필라멘트 형성하거나 스위칭 상태에 따라 다른 전기적 저항을 갖도록 하기 위해서 포밍 처리(forming process)가 필수적으로 수행되고 있다. 상기 포밍 처리는 저항 변화 물질에 소정의 전압(이하 포밍 전압이라 함)을 가해 저항 스위칭이 가능하도록 소자를 활성화하는 처리이다. 이러한 포밍 처리를 통해 형성된 도전성 필라멘트는 상부 전극과 하부 전극을 전기적으로 연결시켜줄 수 있다. 이러한 상부 전극과 하부 전극 사이를 전기적으로 연결시켜주는 도전성 필라멘트는 리셋 전압(reset voltage, 초기화 전압)에 의해 적어도 일부가 끊어질 수 있으며, 반대로 상기 리셋 전압에 의해 끊어진 도전성 필라멘트는 셋 전압(set voltage)에 의해 다시 연결될 수 있다. 일반적으로, 종래의 상기 포밍 전압은 상기 리셋 전압 및 상기 셋 전압보다 크다.
그러나, 상기 포밍 전압이 클수록 소자 응용에 있어서 불리한 경우가 많다. 구체적으로, 상기 저항 변화 메모리 소자를 위한 상기 포밍 전압은 대략 6 V 내지 10 V 정도의 고전압이 이용되기 때문에, 상기 저항 변화 메모리 소자 동작에 필요한 전력의 소모가 커지고 기억 소자로서의 스위칭 특성이나 소자 간의 신뢰성도 낮아질 수 있다.
또한, 상기 포밍 전압이 상기 저항 변화 메모리 소자에 가해지는 경우, 상기 저항 변화 메모리 소자에 이용되는 물질에 상당한 손상이 가해져 구동 전압 및 저항 상태 같은 메모리 동작 파라미터를 열화시키거나, 상기 메모리 동작 파라미터들의 셀간 또는 스위칭간 산포를 발생시켜 메모리 성능을 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 고전압을 이용하는 포밍 처리로 인한 메모리 소자의 동작 전력의 소모, 스위칭 소자 특성이나 소자 간의 신뢰성 저하, 및 구동 전압 및 저항 상태 같은 메모리 동작 파라미터의 열화를 개선시키는 저항 변화 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 저항 변화 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 기판; 상기 기판 상에 배치된 제 1 전극; 상기 제 1 전극 상에 배치되며, 부분적인 사방정계(orthorhombic) 결정 구조를 갖는 저항 변화 물질층; 및 상기 저항 변화 물질층 상에 배치되는 제 2 전극을 포함하는 저항 변화 메모리 소자가 포함될 수 있다. 상기 저항 변화 물질층은 Ta2O5, Nb2O5, WO3, TiO2 또는 이들의 조합 중 어느 하나를 포함할 수 있으며, 20 nm 내지 50 nm의 두께 범위를 가질 수 있다. 상기 부분적인 사방정계 결정 구조는 상기 저항 변화 메모리 소자의 초기 리셋 스위칭을 대체하는 것으로서, 상기 저항 변화 메모리 소자는 초기에 저저항 상태(low resistance state, LRS)를 가질 수 있다. 상기 저항 변화 메모리 소자는 상기 저항 변화 물질층의 일부 표면을 노출시키는 개구부를 갖고, 상기 저항 변화 물질층을 메모리 셀간 분리하는 전기 절연막을 더 포함하며, 상기 제 2 전극은 상기 개구부를 통해 상기 저항 변화 물질층의 상기 일부 표면과 접촉할 수 있다. 상기 제 1 전극이 상기 저항 변화 물질층에 접촉하는 제 1 면의 접촉 면적은 상기 제 2 전극이 상기 저항 변화 물질층에 접촉하는 상기 저항 변화 물질층의 상기 제 1 면에 대향하는 제 2 면의 접촉 면적보다 더 넓을 수 있다. 상기 제 1 전극 및 상기 제 2 전극 중 적어도 하나는 타이타늄(Ti), 백금(Pt), 탄탈룸(Ta), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 아연(Zn), 크롬(Cr), 코발트(Co), 망간(Mn), 철(Fe), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 텅스텐(W), 구리(Cu), 란탄계(Lanthanide) 금속, 또는 이들의 합금, 이들의 질화물 또는 이들의 산화물을 포함할 수 있다. 상기 제 1 전극 및 상기 제 2 전극이 산소 반응성이 없는 금속을 포함하는 경우, 상기 저항 변화 메모리 소자는 유니폴라(unipolar) 스위칭 동작을 수행하며, 상기 제 1 전극이 산소와 반응하는 금속을 포함하고, 상기 제 2 전극이 산소 반응성이 없는 금속을 포함하는 경우, 상기 저항 변화 메모리 소자는 바이폴라(bipolar) 스위칭 동작을 수행할 수 있다.
본 발명의 다른 실시예에 따르면, 제 1 방향으로 연장된 복수의 제 1 배선들, 상기 복수의 제 1 배선들과 각각 교차점을 정의하도록 상기 제 1 방향과 다른 제 2 방향으로 연장된 복수의 제 2 배선들, 및 데이터의 저장을 위해 상기 교차점마다 배치되는 저항 변화 물질층을 포함하는 크로스 포인트(cross point) 구조를 갖는 반도체 메모리 장치로서, 상기 저항 변화 물질층은 부분적인 사방정계(orthorhombic) 결정 구조를 갖는 반도체 메모리 장치가 제공될 수 있다. 상기 복수의 제 1 배선들 및 상기 복수의 제 2 배선들 중 적어도 하나는 타이타늄(Ti), 백금(Pt), 탄탈륨(Ta), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 아연(Zn), 크롬(Cr), 코발트(Co), 망간(Mn), 철(Fe), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 텅스텐(W), 구리(Cu), 란탄계(Lanthanide) 금속, 또는 이들의 합금, 이들의 질화물 또는 이들의 산화물을 포함할 수 있다. 상기 복수의 제 1 배선들은 복수의 제 1 전극들을 포함하고, 상기 복수의 제 2 배선들은 복수의 제 2 전극들을 포함하며, 상기 제 1 전극 및 상기 제 2 전극이 산소 반응성이 없는 금속을 포함하는 경우, 상기 저항 변화 메모리 소자는 유니폴라(unipolar) 스위칭 동작을 수행하며, 상기 제 1 전극이 산소와 반응하는 금속을 포함하고, 상기 제 2 전극이 산소 반응성이 없는 금속을 포함하는 경우, 상기 저항 변화 메모리 소자는 바이폴라(bipolar) 스위칭 동작을 수행할 수 있다.
본 발명의 또 다른 실시예에 따르면, 기판 상에 제 1 전극을 형성하는 단계;
상기 제 1 전극 상에 저항변화 물질층을 형성하는 단계; 상기 저항 변화 물질층이 부분적인 사방정계(orthorhombic) 결정 구조를 갖도록 열처리하는 단계; 및 상기 부분적인 사방정계(orthorhombic) 결정 구조를 갖는 저항 변화 물질층 상에 제 2 전극을 형성하는 단계를 포함하는 저항 변화 메모리 소자의 제조 방법이 제공될 수 있다. 메모리 셀간 분리를 위해 상기 제 1 전극과 상기 제 2 전극 사이의 상기 저항 변화 물질층을 패터닝하는 단계가 더 포함될 수 있다. 상기 열처리하는 단계 후에, 상기 저항 변화 물질층의 메모리 셀간 분리를 위해서 상기 저항 변화 물질층 상에 전기 절연막을 형성하는 단계; 및 상기 전기 절연막에 상기 저항 변화 물질층의 일부 표면을 노출시키는 개구부를 형성하는 단계가 더 포함되며, 상기 제 2 전극은 상기 개구부를 통해 상기 저항 변화 물질층의 상기 일부 표면과 접촉할 수 있다. 상기 열처리의 온도는 600 ℃ 내지 700 ℃의 온도 범위를 포함하며, 상기 열처리는 산화성 가스, 불활성 가스 및 이들의 혼합 가스 또는 진공 상태 중 어느 하나의 분위기에서 수행되고, 상기 산화성 가스는 산소, 산화 질소, 공기 및 이들의 혼합 가스 중 어느 하나이며, 상기 불활성 가스는 질소, 헬륨, 아르곤 및 이들의 혼합 가스 중 어느 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 부분적인 사방정계(orthorhombic) 결정 구조를 갖는 저항 변화 물질층을 포함함으로써, 포밍 처리를 대체할 수 있다. 또한, 상기 저항 변화 메모리 소자의 포밍 처리를 대체함으로써, 포밍 처리 없이, 바로 리셋 처리가 진행될 수 있어 상기 포밍 처리에 필요한 고전압으로 인한 소자의 손상을 개선시킬 수 있고, 상기 메모리 소자의 동작 전압을 낮출 수 있으며, 차세대 메모리의 요구 조건인 저전력, 고성능 메모리 소자를 구현할 수가 있다.
또한, 본 발명의 다른 실시예에 따르면, 전술한 이점을 갖는 저항 변화 메모리 소자의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자를 나타내는 블록도이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 저항 변화 메모리 소자의 단면도 및 평면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이다.
도 4a 내지 도 4g는 도 3a 내지 도 3g의 각 단면도들에 대응되는 평면도들이다.
도 5a 및 도 5b는 각각 본 발명의 일 실시예에 따른 크로스 포인트 어레이 구조를 갖는 반도체 메모리 장치의 단면도 및 평면도이다.
도 6은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 내의 저항 변화 물질층의 투과 전자 현미경(Transmission Electron Microscope, TEM) 이미지이다.
도 7은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 내의 저항 변화 물질층의 X선 회절 분석(X-Ray Diffactometer, XRD) 그래프이다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 내의 저항 변화 물질층의 XPS(X-ray Photoelectron Spectroscopy) 분석을 위한 그래프이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자의 저항 변화 특성을 나타내는 그래프이다.
도 10은 본 발명의 일 실시예에 따른 고상 디스크를 포함하는 저장 장치를 도시하는 블록도이다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 12는 본 발명의 다른 실시예에 따른 데이터 저장 장치를 도시하는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 및 이를 포함하는 컴퓨팅 시스템을 도시하는 블록도이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 저항 변화 메모리 소자의 단면도 및 평면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이다.
도 4a 내지 도 4g는 도 3a 내지 도 3g의 각 단면도들에 대응되는 평면도들이다.
도 5a 및 도 5b는 각각 본 발명의 일 실시예에 따른 크로스 포인트 어레이 구조를 갖는 반도체 메모리 장치의 단면도 및 평면도이다.
도 6은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 내의 저항 변화 물질층의 투과 전자 현미경(Transmission Electron Microscope, TEM) 이미지이다.
도 7은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 내의 저항 변화 물질층의 X선 회절 분석(X-Ray Diffactometer, XRD) 그래프이다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 내의 저항 변화 물질층의 XPS(X-ray Photoelectron Spectroscopy) 분석을 위한 그래프이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자의 저항 변화 특성을 나타내는 그래프이다.
도 10은 본 발명의 일 실시예에 따른 고상 디스크를 포함하는 저장 장치를 도시하는 블록도이다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 12는 본 발명의 다른 실시예에 따른 데이터 저장 장치를 도시하는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 및 이를 포함하는 컴퓨팅 시스템을 도시하는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자(100)를 나타내는 블록도이다.
도 1을 참조하면, 저항 변화 메모리 소자(100)는 복수의 메모리 셀들의 메모리 셀 어레이(110), 행 디코더(120), 판독/기입 회로(130), 및 열 디코더(140)를 포함할 수 있다. 메모리 셀 어레이(110)는 워드 라인들(WL1, WL2, … , WLi,…, WLn), 선택 라인들(SSL), 접지 라인(GSL)을 통해 행 디코더(120)에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 비트 라인들(BL1, BL2, BL3, … , BLm)을 통해 판독/기입 회로(130)에 연결될 수 있다.
저항 변화 메모리 소자(100)가 복수의 메모리 셀들이 직렬 연결된 메모리 셀 스트링들(미도시)을 포함할 수 있다. 상기 메모리 셀 스트링들의 일단에는 적어도 2 개 이상의 스트링 선택 트랜지스터들이 연결되고, 이의 타단에는 접지 선택 트랜지스터가 연결될 수 있다. 상기 메모리 셀 스트링의 타단에는 공통 소스 라인이 연결되고, 상기 접지 선택 트랜지스터들의 일 단이 상기 공통 소스 라인에 전기적으로 연결될 수 있다. 워드 라인들(WL1, WL2, …, WLi,…, WLn)은 열 방향을 따라 배열된 메모리 셀들의 제어 게이트들에 각각 연결될 수 있다. 비트 라인들(BL1, BL2, BL3,…, BLm)은 상기 스트링 선택 트랜지스터들의 일 단들에 연결될 수 있다.
각각의 워드 라인들(WL1, WL2, …, WLi,…, WLn)에 그 제어 게이트 전극이 결합되는 행 방향의 복수의 메모리 셀들은 논리적 페이지를 구성하며, 상기 논리적 페이지들의 수는 메모리 셀의 저장 용량에 의해 결정될 수 있다. 예를 들면, 저장 레벨에 따라, 메모리 셀당 1 bit를 저장하는 싱글 레벨 셀 메모리, 메모리 셀당 2 bits를 저장하는 멀티 레벨 셀(MLC) 메모리 소자, 메모리 셀당 3 bits를 저장하는 8LC 메모리 소자, 그리고, 메모리 셀당 4 bits를 저장하는 16LC 메모리 소자가 제공될 수 있다.
메모리 셀 어레이(110)의 메모리 셀들은 반도체 기판의 주면에 평행한 후술하는 3 차원 어레이 구조를 가질 수 있다. 상기 페이지를 구성하는 메모리 셀들은 동일한 프로그램 사이클에서 프로그래밍될 수 있다. 예를 들면, 제 1 워드 라인(WL1)에 연결되는 각각의 메모리 셀들은 동일한 프로그램 사이클에서 같은 프로그램 상태(또는 타겟 값)로, 또는 서로 다른 프로그램 상태로 프로그래밍될 수 있다. 예를 들면, 하나의 프로그램 사이클에서 일 메모리 셀은 프로그램 상태(P1)로, 인접하는 다른 메모리 셀은 제 2 프로그램 상태(P2), 또 다른 메모리 셀들은 제 3 프로그램 상태(P3)로 프로그래밍될 수 있다. 그러나, 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서, 인터리브드 아키텍처(interleaved architecture)를 갖는 싱글 레벨 셀의 경우 짝수 및 홀수 셀들이 2 개의 서로 다른 페이지들을 구성할 수 있다. 예를 들면, 4 kB의 SLC 소자는 65,536개의 메모리 셀들의 워드라인을 가질 수 있다. 또한, 멀티 레벨 셀의 경우에는 각 셀이 하나의 최하위 비트(Least Significant Bit; LBS)와 하나의 최상위 비트(Most Significant Bit; MSB)를 저장하므로 4 개의 페이지들을 갖게 된다. 예를 들면, 이 경우, 짝수 비트라인들 상의 MSB 및 LSB 페이지들과 홀수 비트라인 상의 MSB 및 LSB 페이지들이 제공될 수도 있다.
행 디코더(120)는 복수의 스트링 선택 라인들(SSL)을 선택하거나 동시에 전압 또는 전류 구동할 수 있다. 또한, 행 디코더(120)는 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인에 전압 발생기(미도시)로부터의 워드 라인 전압 VWL을 인가한다. 프로그램 동작시 행 디코더(120)는 선택된 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택된 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 인가할 수 있다.
메모리 셀 어레이(110)는 열 디코더(140)를 통해 비트 라인들(BL1, BL2, BL3,…, BLm)에 의해 어드레싱될 수 있다. 독출/기록 회로(130)는 열 디코더(140)를 통해 외부로부터 전달되는 데이터를 수신하거나 외부로 데이터를 출력할 수 있다.
독출/기록 회로(130)는 페이지 버퍼(미도시)를 포함할 수 있으며, 동작 모드에 따라 감지 증폭기로서 또는 기입 드라이버로서 동작할 수 있다. 그러나, 본 명세서에서, 독출/기록 회로, 또는 페이지 버퍼는 등가적 의미를 갖도록 사용될 수 있으며, 이 경우 상호 호환적으로 이해되어야 한다. 예를 들면, 프로그램 동작시, 독출/기록 회로(130)는 외부 회로로부터 데이터를 수신하여 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 독출 동작시, 독출/기록 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 독출할 수 있으며, 상기 독출된 데이터를 래치하여 외부로 출력할 수 있다.
독출/기록 회로(130)는 제어 로직(180)으로부터 전송되는 전송 신호에 응답하여 메모리 셀의 프로그램 동작에 수반하는 검증 동작을 수행할 수 있으며, 상기 전송 신호에 응답하여 검증 읽기 결과를 복수 회에 걸쳐 페이지 버퍼 신호로서 출력할 수 있다. 일 실시예에서, 독출/기록 회로(130)의 상기 독출 동작은 비트 라인 기생 캐패시터를 이용한 전하 적분(charge integration)을 이용할 수 있다.
본 발명의 실시예에서, 상기 페이지 단위로 메모리 셀들을 프로그래밍하는 것은, ISPP 알고리즘에 의해 수행될 수 있다. 상기 ISPP 알고리즘에 따른 프로그램 펄스 이후 해당 메모리 셀의 문턱 전압 VTHR이 타겟 전압 Vth 레벨에 도달했는지를 체크하는 검증 알고리즘은 전술한 비트 라인에 결합되고, 상기 전류 센싱 회로를 통해 달성될 수 있다. 일 실시예에서, 상기 전류 센싱 회로는 독출/기록 회로(130) 내에 제공될 수 있다.
제어 로직(180)은 증분형 펄스 프로그래밍(incremental step pulse programming, ISPP) 모드에 따라 프로그램-검증 루프들을 실행하여 선택된 메모리 셀을 프로그래밍할 수 있다. 패스/패일 검증 회로(150)는 프로그램 루프 카운트가 증가할 때마다 메모리 셀이 원하는 레벨에 도달하였는지 검증한다. 메모리 셀이 원하는 문턱 전압, 즉 타겟 값을 가지면 프로그램 패스로 판단하여 상기 메모리 셀에 대한 프로그램 및 프로그램 검증 동작이 종료되지만, 메모리 셀이 원하는 문턱 전압에 도달하지 못하면 프로그램 패일로 판단하여 패스/패일 검증 회로(150)는 카운트 신호(미도시)를 발생시킬 수 있다. 패스/ 패일 검증 회로(150)은 프로그램 성공 여부를 판단하여 그 결과를 제어 로직(180)에 전달할 수 있다.
제어 로직(180)은 명령어(CMD)에 따라, 상기 ISPP 방식에 따른 펄스 프로그램 및 검증 동작을 수행하도록 행 디코더(120), 독출/기록 회로(130), 열디코더(140), 패스/페일 검출기(150), 프로그램 루프 순번 검출기(160), 및/또는 비교기(170)를 제어할 수 있다. 제어 로직(180)은 패스/페일 검출기(150)로부터 전달되는 프로그램 성공 여부(Pass/Fail)를 참조하여 프로그램 동작의 종료 또는 계속 진행 여부를 결정할 수 있다. 패스/페일 검증 회로(150)로부터 프로그램 패일(Fail)의 결과를 수신하는 경우, 제어 로직(180)은 후속 프로그램 루프(Loop)를 진행하도록 Vpgm 및 Vvfy를 발생시키는 전압 발생기(미도시) 및 페이지 버퍼(130)를 제어할 것이다. 이처럼, 증가하는 프로그램 루프 수에 따라 프로그램을 진행하기 위하여 제어 로직(180)은 프로그램 루프의 순번을 수신할 수 있다. 반대로, 제어 로직(180)이 프로그램 패스(Pass)의 결과를 제공받으면, 선택된 메모리 셀들에 대한 프로그램 동작은 종료하게 될 것이다.
다양한 설계들에서, 제어 로직(180)은 메모리 셀 어레이(110)와 동일 칩 내에 집적되거나 다른 칩에 배치될 수 있으며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, SSD(솔리드 스테이트 드라이브)에서와 같이, 제어 로직(180)은 메모리 셀 어레이(110)와 분리된 별도의 칩인 플래시 트랜스레이션 레이어(flash translation layer; FTL)에 제공될 수도 있다.
또한, 전술한 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170)는 제어 로직(180)과 별도로 형성된 것을 예시하고 있지만, 본 발명이 이에 한정된 것은 아니다. 예를 들면, 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170) 중 적어도 어느 하나는 제어 로직(180) 내에 소프트웨어 또는 하드웨어적으로 구현될 수도 있을 것이다. 또한, 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170) 중의 적어도 어느 하나는 생략되거나 다른 회로 구성이 추가될 수 있음은 자명하다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 저항 변화 메모리 소자의 단면도 및 평면도이다.
도 2a 및 도 2b를 참조하면, 저항 변화 메모리 소자는 기판(S), 기판(S) 상에 배치된 제 1 전극(E2), 제 1 전극(E2) 상에 배치되며, 부분적인 사방정계(orthorhombic) 결정 구조를 갖는 저항 변화 물질층(ML) 및 저항 변화 물질층(ML) 상에 배치되는 제 2 전극(E1)을 포함할 수 있다. 기판(S)은 Si 단결정 기판, 화합물 반도체 기판, SOI 기판 및 변형된 기판과 같은 반도체 기판일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 기판(S)은 세라믹 기판 또는 플렉시블 소자를 구현하기 위한 고분자 기판, 또는 심지어 패브릭층일 수도 있다. 더하여, 기판(S) 상에 산화물막(OF)이 증착되거나 기판(S)의 상부가 산화되어 산화물막(OF)이 형성될 수 있다. 예컨대, 실리콘 기판(S) 상에 실리콘 산화물(SiO2)이 증착 또는 산화되어 배치될 수 있다.
기판(S) 상에 제 1 전극(E2)이 배치될 수 있다. 제 1 전극(E2)은 타이타늄(Ti), 백금(Pt), 탄탈룸(Ta), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 아연(Zn), 크롬(Cr), 코발트(Co), 망간(Mn), 철(Fe), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 텅스텐(W), 구리(Cu), 란탄계(Lanthanide) 금속, 또는 이들의 합금, 이들의 질화물 또는 이들의 산화물을 포함할 수 있다. 그러나, 본원 발명에서 제 1 전극(E2)은 이들 재료에 한정되지 않는다. 예컨대, 전극이 공기 중에 노출되어도 변하지 않는 금속이면 모두 적용 가능하다.
제 1 전극(E2) 상에 저항 변화 물질층(ML)이 배치될 수 있으며, 저항 변화 물질층(ML)은 20 nm 내지 50 nm 범위의 두께를 가질 수 있다. 저항 변화 물질층(ML)의 두께가 20 nm 이하면, 결정화 온도가 증가하거나, 열처리에 의한 경계면에서의 확산 현상으로 인해 부분적인 사방정계 구조가 나타나지 않거나 상기 부분적인 사방정계 구조와 다른 결정화 구조를 갖는 박막에 의한 포밍이 발생할 수 있다. 저항 변화 물질층(ML)의 두께가 50 nm 이상이면, 초기 리셋 스위칭 특성이 나타나지 않거나 셋 스위칭 동작 시 높은 오프 전류로 인해, 추가 포밍 처리가 필요할 수 있다.
저항 변화 물질층(ML)은 Ta2O5, Nb2O5, WO3, TiO2 또는 이들의 조합 중 어느 하나를 포함할 수 있다. 그러나, 저항 변화 물질층(ML)의 재료는 이들에 한정되지 않는다. 예컨대, 저항 변화 물질층(ML)은 열처리에 의해 국부적 또는 부분적인 사방정계(orthorhombic) 결정 구조를 갖는 재료라면 모두 적용 가능할 것이다.
만약 열처리에 의해 저항 변화 물질층(ML) 전체가 사방정계 결정 구조를 갖는다면, 저항 변화 물질층(ML) 자체는 전도체로서 저저항 특성을 가질 수 있다. 따라서, 저항 변화 물질층(ML)에 걸리는 전압은 작아지게 되며, 이로 인해 스위칭을 위한 에너지가 충분히 공급되지 않아서 저항 변화 메모리 소자의 스위칭 동작이 불가능하거나, 상기 스위칭을 위한 에너지가 충분히 공급되도록 고전류(약 1[A] 이상의 전류)가 공급되어야 한다. 그러나, 고 전류의 공급으로 인해 저항 변화 메모리 소자가 손상될 수 있으므로, 저항 변화 메모리 소자의 스위칭 동작을 위해서는 저항 변화 물질층(ML)은 국부적 또는 부분적인 사방정계 결정 구조를 갖는 재료가 바람직하다.
본 발명의 일 실시예에 따르면, 후술할 저항 변화 물질층(ML)의 제조 방법에서, 열처리(또는 어닐링)에 의해 저항 변화 물질층(ML) 내부의 구조가 변화될 수 있다. 예컨대, 열처리 전의 저항 변화 물질층(ML)은 비정질 구조를 가지며, 열처리 후의 저항 변화 물질층(ML)의 적어도 부분적인 사방정계 결정 구조를 가질 수 있다.
상술한 바와 같이, 저항 변화 물질층(ML)의 부분적인 사방정계 결정 구조를 통하여 저항 변화 물질층(ML) 내에 인위적인 포밍 전압과 같은 전기적인 스트레스를 인가하지 않고서도 도전성 경로(conducting path) 또는 도전성 필라멘트가 형성되어, 종래의 저항 변화 메모리 소자와 달리 포밍 처리없이 저항 상태가 변화할 수 있다. 또한, 열처리 시 생성된 저항 변화 물질층(ML)의 부분적인 사방정계 결정 구조는 후술할 리셋 전압 또는 셋 전압(set voltage)에 의해 상변환이 일어나지 않는다. 즉, 리셋 전압 또는 셋 전압(set voltage)이 저항 변화 메모리 소자에 인가될 시, 저항 변화 물질층(ML)의 부분적인 사방정계 결정 구조는 유지되며, 저항 변화 물질층(ML) 내부의 산소 이온 또는 산소 공공의 이동으로 인한 저항 변화가 발생될 수 있다. 다시 말해, 저항 변화 물질층(ML)의 부분적인 사방정계 결정 구조는 저항 변화 물질층(ML)이 초기 리셋 스위칭 특성을 갖도록 하기 위한 것일 뿐 초기 리셋 이후의 메모리 스위칭 동작에 관여하지 않는다.
본 발명의 실시예에서, 저항 변화 메모리 소자가 유니폴라 스위칭 동작을 하는 경우, 부분적인 사방정계 결정 구조를 갖는 저항 변화 물질층(ML)이 부분적인 필라멘트 역할을 수행하며, 상기 부분적인 필라멘트에 가해지는 줄 히팅(joule heating)에 의한 메모리 동작이 일어날 수 있다. 저항 변화 메모리 소자가 바이폴라 스위칭 동작을 하는 경우, 부분적인 사방정계 결정구조를 갖는 저항 변화 물질층(ML)의 하부에서는 도전성 필라멘트 역할을 수행 하게 되며, 저항 변화 물질층(ML)의 상부 또는 하부 경계면에 전압이 인가되어 발생된 전극(E1, E2)과 저항 변화 물질층(ML)(예: TiN/Ta2O5) 사이의 산소 이온 이동으로 기반하여 바이폴라 메모리 동작이 일어날 수 있다. 여기서, 전극(E1, E2)과 저항 변화 물질층(ML)(예: TiN/Ta2O5) 사이 이종 접합의 경계면은 Ta2O5보다 높은 저항을 가질 수 있다.
본 발명의 일 실시예에서, 저항 변화 물질층(ML)의 분리(isolation)를 위해서, 저항 변화 물질층(ML)과 제 2 전극(E1) 사이에 전기 절연막(DI)이 더 포함될 수 있다. 본 발명의 일 실시예에서, 전기 절연막(DI)은 실리콘 산화막 일 수 있지만, 이에 한정되지 않는다. 또한, 전기 절연막(DI)은 저항 변화 물질층(ML)의 일부 표면을 노출시키는 개구부(OP)를 갖고, 저항 변화 물질층(ML)을 메모리 셀간 분리할 수 있다.
제 2 전극(E1)은 개구부(OP)를 통해 저항 변화 물질층(ML)의 상기 일부 표면과 접촉할 수 있으며, 제 1 전극(E2)이 저항 변화 물질층(ML)에 접촉하는 제 1 면의 접촉 면적은 제 2 전극(E1)이 저항 변화 물질층(ML)에 접촉하는 저항 변화 물질층(ML)의 상기 제 1 면에 대향하는 제 2 면의 접촉 면적보다 더 넓을 수 있다. 그러나, 제 1 전극(E2) 또는 제 2 전극(E1)이 저항 변화 물질층(ML)에 접촉하는 면적 크기는 이들에 한정되지 않는다. 예컨대, 제 1 전극(E2)이 저항 변화 물질층(ML)에 접촉하는 일면은 개구부(OP)의 크기에 따라서, 제 2 전극(E1)이 저항 변화 물질층(ML)에 접촉하는 저항 변화 물질층(ML)의 일면에 대향하는 타면보다 같거나 작을 수도 있다.
저항 변화 물질층(ML) 상에 제 2 전극(E1)이 배치될 수 있다. 제 1 전극(E2)과 제 2 전극(E1)은 동일한 또는 서로 다른 종류의 금속일 수 있다. 제 1 전극(E2)과 제 2 전극(E1)이 서로 동일한 종류의 금속을 포함하는 경우, 저항 변화 메모리 소자는 유니폴라(unipolar) 스위칭 동작을 수행하며, 제 1 전극(E2)과 제 2 전극(E1)이 서로 상이한 종류의 금속을 포함하는 경우, 상기 저항 변화 메모리 소자는 바이폴라(bipolar) 스위칭 동작을 수행할 수 있다.
다른 실시 예에 따르면, 제 1 전극(E2) 및 제 2 전극(E1)은 산소와 반응하지 않는 또는 산소 반응성이 없는 백금, 금 같은 금속(이하 비반응성 전극이라 칭함)이면, 산화막의 산소의 이동과 무관하기 때문에, 필라멘트에 인가되는 전압 크기에 따른 줄 히팅에 의한 필라멘트의 연결 또는 단절을 유도하는 메커니즘을 갖는 유니폴라 스위칭이 나타날 수 있다. 반면, 제 1 전극(E2) 및 제 2 전극(E1) 중 적어도 하나가 알루미늄(Al), 탄탈룸(Ta), 니오븀(Nb), 타이타늄(Ti) 또는 이들의 질화물같은 산소와 반응하는 또는 산소와 반응성을 갖는 금속(이하 반응성 전극이라 칭함)의 경우, 상기 반응성 전극에 양의 전압이 인가되고 상기 비반응성 전극에 음의 전압이 인가되면, 산화막의 산소가 반응성 전극으로 이동하여 반응성 전극에 국부적인 산화가 발생하며, 상대적으로 산화막의 산소가 적어져 산화막이 저저항이 될 수 있다(LRS). 반대로 상기 반응성 전극에 음의 전압이 인가되고 상기 비반응성 전극에 양의 전압이 인가되면, 산소가 전극에서 산화막으로 이동하여 산화막이 고저항이 될 수 있다(HRS). 즉, 셋 과 리셋의 전압 방향이 다른 바이폴라 스위칭이 나타날 수 있다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이며, 도 4a 내지 도 4g는 도 3a 내지 도 3g의 각 단면도들에 대응되는 평면도들이다.
도 3a 및 도 4a를 참조하면, 기판(S) 상에 제 1 전극(E2)가 형성될 수 있다. 기판(S)은 Si 단결정 기판, 화합물 반도체 기판, SOI 기판 및 변형된 기판과 같은 반도체 기판일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 기판(S)은 세라믹 기판 또는 플렉시블 소자를 구현하기 위한 고분자 기판, 또는 심지어 패브릭층일 수도 있다. 더하여, 기판(S) 상에 산화물막(OF)이 증착되거나 기판(S)의 상부가 산화되어 형성된 산화물막(OF)이 포함될 수 있다. 예컨대, 실리콘 기판(S) 상에 실리콘 산화물(SiO2)이 형성될 수 있다. 본 발명의 일 실시예에서, 크로스 포인트 같은 어레이 구조를 형성하기 위해, 제 1 전극(E2)은 line-space 구조, blanket 구조, hole 구조, 또는 via 구조 중 적어도 하나를 토대로 어레이 배치될 수 있다.
또한, 제 1 전극(E2)은 타이타늄(Ti), 백금(Pt), 탄탈룸(Ta), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 아연(Zn), 크롬(Cr), 코발트(Co), 망간(Mn), 철(Fe), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 텅스텐(W), 구리(Cu), 란탄계(Lanthanide) 금속, 또는 이들의 합금, 이들의 질화물 또는 이들의 산화물을 포함할 수 있다. 또한, 제 1 전극(E2)과 제 2 전극(E1)은 동일한 또는 서로 다른 종류의 금속을 포함할 수 있다.
도 3b 및 도 4b를 참조하면, 원자층 증착법(Atomic Layer Deposition: ALD), 화학 기상증착(CVD), 물리적 기상 증착법(Physical Vapor Deposition: PVD), 스핀 코딩 중 어느 하나를 사용하여, 제 1 전극(E2)를 포함하는 기판(E2) 상에 대략 20 ㎚ 내지 50 ㎚ 두께의 저항 변화 물질층(ML)이 형성될 수 있다. 즉, 패턴화된 제 1 전극(E2) 및 제 1 전극(E2)들 사이의 공간 상에 저항변화 물질층(ML)이 형성될 수 있다. 본 발명의 실시예에서, 저항 변화 물질층(ML)은 Ta2O5, Nb2O5, WO3, TiO2 또는 이들의 조합 중 어느 하나를 포함할 수 있다. 상기 PVD는 열증착법, 전자빔증발법 및 스퍼터링(Sputtering) 중 어느 하나를 포함할 수 있다.
도 3c 및 도 4c를 참조하면, 인접 메모리 셀 간의 간섭을 최소화하기 위해 메모리 셀들간 이격시키도록 식각이 수행될 수 있다. 이때, 식각 가스로서 CF4, SF6 같은 불소 또는 불화수소(HF)가 사용될 수 있다. 구체적으로, 도 3c 및 도 4c의 식각 공정을 통해, 제 1 전극(E2)과 제 2 전극(E1)이 교차하는 영역(이하, 크로스 포인트(CP)라 칭함)에만 저항 변화 물질층(ML)을 남기고, 크로스 포인트(CP)가 아닌 영역의 저항 변화 물질층(ML)만 식각될 수 있다.
전술한 상기 크로스 포인트는 패턴닝 형태로 나타날 수 있으며, 크로스 포인트(CP)에만 저항 변화 물질층(ML)을 남기고 나머지 영역에서는 저항 변화 물질층(ML)을 식각하기 위해서, 식각 공정을 수행하기 전에, 크로스 포인트(CP)에 대응하는 패턴들을 형성하여, 상기 크로스 포인트 영역의 저항 변화 물질층(ML)이 식각되지 않도록 보호막(미도시함)을 패턴닝할 수 있다. 식각 공정 후에는 상기 보호막(미도시함)은 제거될 수 있다.
도 3d 및 도 4d를 참조하면, 상기 패턴닝된 저항 변화 물질층(ML)에 대해 열처리(Rapid Thermal Processing, RTP) 장비를 통해 열처리 공정이 수행될 수 있다. 상기 열처리는 가스 분위기에서 1 Torr 내지 760 Torr 기압 범위에서 수행되며, 상기 가스 분위기는 산화성 가스, 불활성 가스 및 이들의 혼합 가스 중 어느 하나로 이루어질 수 있고, 상기 산화 가스는 산소, 산화 질소, 공기 및 이들의 혼합 가스 중 어느 하나이며, 상기 불활성 가스는 질소, 헬륨, 아르곤 및 이들의 혼합 가스 중 어느 하나를 포함할 수 있다. 또한, 상기 사전 열처리의 가열 온도는 600 ℃ 내지 700 ℃의 범위를 가지며, 상기 사전 열처리의 가열 시간은 30 초 내지 60 초의 범위를 가질 수 있다. 일부 실시예에서, 상기 열처리는 진공 상태에서 수행될 수 있다.
상술한 바와 같이, 가스 분위기에서 0.5m Torr 내지 10 Torr 사이의 압력 하에서 600 ℃ 내지 700 ℃ 사이의 온도로 30 초 내지 60 초 정도 열처리를 진행함으로써, 적어도 부분적인 사방정계 결정 구조를 갖는 저항 변화 물질층(ML)으로 변화될 수 있다.
본 발명의 일 실시예에서, 도 3c 및 도 4c의 공정 단계와 도 3d 및 도 4d의 공정 단계는 순서적으로 변경될 수 있다. 예컨대, 열처리(도 3d 및 도 4d) 후에 식각 공정(도 3c 및 도 4c)이 수행될 수 있다.
도 3e 및 도 4e를 참조하면, 저항 변화 물질층(ML)의 분리(isolation)를 위해서 기판(S)에 노출된 전체 영역 상에 전기 절연막(DI)이 형성될 수 있다. 전기 절연막(DI)은 실리콘 산화물, 실리콘 질화물, 또는 이의 혼합물이거나, SiCOH, BCB(benzocyclobutene), 폴리이미드, SiOF, 알킬-실란(alkyl silane), 파릴렌(parylene), 크세로겔(xerogel), 에어로겔(aerogel), SiON 화합물, 실록산수지, 및 폴리카보실란 중 적어도 하나를 포함하는 저유전율(low-k) 재료를 포함할 수 있다.
일 실시예에서, 전기 절연막(DI)은 화학기상증착, 물리기상증착, 플라즈마가 결합된 화학기상증착, 졸겔 프로세스, 스핀코팅법 또는 이의 조합을 통해서 형성될 수 있다. 이후, 상기 전기 절연막의 형성 후에, 평탄화 단계가 더 수행될 수 있다. 상기 평탄화 단계는 비제한 예로서 에치백(etch back), SOG(Spin on Glass), BPSG Reflow 및 화학기계적연마(chemical mechanical polishing, CMP) 중 어느 하나를 통해 수행될 수 있다.
도 3f 및 도 4f를 참조하면, 전기 절연막(DI)에, 제 2 전극이 접촉될 저항 변화 물질층의 일부 표면을 노출시키도록 개구부(OP)를 형성할 수 있다. 일 실시예에서, 개구부(OP)를 형성하기 위해, 포토리소그래피 공정을 통한 식각 마스크의 형성 단계와 상기 식각 마스크를 이용한 건식 또는 습식 식각 단계가 수행될 수 있다. 상기 건식 식각은, NF3/O2, NF3/Ar, NF3/O2/CHF3, NF3/Ar/CHF3, CF4/O2, CF3/Ar, CF3/CHF3/Ar, CHF3/CF4/O2/Ar, SF6/O2, SF6/Ar, SF6/CHF3/O2 및 SF6/CHF3/CF4/O2로 구성된 그룹에서 선택된 공정 가스를 이용하지만, 이들에 한정되지 않는다. 상기 습식 식각은 질산(HNO3), 불산(HF), 수산화칼륨(KOH), 에틸렌디아민 파이로케타콜(EDP) 및 테트라메틸암모니움 하이드로사이드(TMAH) 중 어느 하나를 이용하지만, 이들에 한정되지 않는다.
도 3g 및 도 4g를 참조하면, 개구부(OP)가 형성된 전기 절연막(DI) 상에 제 2 전극(E1)이 형성될 수 있다. 제 2 전극(E1)은 전술한 제 1 전극(E2)과 동일한 또는 서로 다른 종류의 금속을 포함할 수 있다. 제 1 전극(E2) 및 제 2 전극(E1)이 서로 동일한 종류의 금속을 포함하는 경우, 상기 저항 변화 메모리 소자는 유니폴라(unipolar) 스위칭 구동하고, 제 1 전극(E2) 및 제 2 전극(E1)이 서로 상이한 종류의 금속을 포함하는 경우, 상기 저항 변화 메모리 소자는 바이폴라(bipolar) 스위칭 구동할 수 있다. 예컨대, Pt/Ta2O5/Pt의 구조를 갖는 저항 변화 메모리 소자는 유니폴라(unipolar) 저항 스위칭 구동하고, TiN/Ta2O5/Pt의 구조를 갖는 저항 변화 메모리 소자는 바이폴라(bipolar) 저항 스위칭 구동할 수 있다.
도 5a 및 도 5b는 각각 본 발명의 일 실시예에 따른 크로스 포인트 어레이 구조를 갖는 반도체 메모리 장치의 단면도 및 평면도이다.
도 5a 및 도 5b를 참조하면, 반도체 메모리 장치는 제 1 방향으로 연장된 복수의 제 1 배선들, 상기 복수의 제 1 배선들과 각각 교차점을 정의하도록 상기 제 1 방향과 다른 제 2 방향으로 연장된 복수의 제 2 배선들, 및 데이터의 저장을 위해 상기 교차점마다 배치되는 저항 변화 물질층(ML)을 포함하는 크로스 포인트(cross point) 구조를 가지며, 상기 저항 변화 물질층은 부분적인 사방정계(orthorhombic) 결정 구조를 가질 수 있다. 도 5a 및 도 5b의 3×2 크로스 포인트(cross point) 구조를 갖는 반도체 메모리 장치는 예시적일 뿐, 이에 한정되지 않는다. 예컨대, 본 발명의 반도체 메모리 장치는 m×n (m, n은 정수임) 크로스 포인트(cross point) 구조를 가질 수 있다.
본 발명의 실시예에서, 상기 복수의 제 1 배선들 및 상기 복수의 제 2 배선들 중 적어도 하나는 타이타늄(Ti), 백금(Pt), 탄탈륨(Ta), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 아연(Zn), 크롬(Cr), 코발트(Co), 망간(Mn), 철(Fe), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 텅스텐(W), 구리(Cu), 란탄계(Lanthanide) 금속, 또는 이들의 합금, 이들의 질화물 또는 이들의 산화물을 포함할 수 있다. 또는, 상기 복수의 제 1 배선들은 각각 정의된 크로스 포인트(CP) 상에 제 1 전극(E1)들을 포함하며, 마찬가지로 상기 복수의 제 2 배선들은 각각 정의된 크로스 포인트(CP) 상에 제 2 전극(E2)들을 포함할 수 있다. 여기서, 상기 복수의 제 1 전극(E1)들 및 상기 복수의 제 2 전극(E2)들 중 적어도 하나는 타이타늄(Ti), 백금(Pt), 탄탈륨(Ta), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 아연(Zn), 크롬(Cr), 코발트(Co), 망간(Mn), 철(Fe), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 텅스텐(W), 구리(Cu), 란탄계(Lanthanide) 금속, 또는 이들의 합금, 이들의 질화물 또는 이들의 산화물을 포함할 수 있다.
상기 제 1 전극(E2) 및 상기 제 2 전극(E1)이 서로 동일한 종류의 금속을 포함하는 경우, 상기 저항 변화 메모리 소자는 유니폴라(unipolar) 스위칭 구동되며, 상기 제 1 전극 및 상기 제 2 전극이 서로 상이한 종류의 금속을 포함하는 경우, 상기 저항 변화 메모리 소자는 바이폴라(bipolar) 스위칭 구동될 수 있다.
실시예
이하, 구체적 실험예인 실시예가 제공된다. 실험예는 예시적이며, 전술한 실시예들 중 하나로서, 이에 의해 본 발명의 실시예가 제한 해석되어서는 아니된다.
저항 변화 물질층(ML)으로서, 탄탈륨 산화물(Ta2O5)이 준비되었고, 유니폴라 스위칭 구동을 위해 제 1 전극 및 제 2 전극으로서, 백금(Pt)이 이용되었고, 바이폴라 스위칭 구동을 위해 제 1 전극으로서, 백금(Pt)이 이용되었고, 제 2 전극으로서, 티타늄 산화물(TiN)이 이용되었다.
도 6은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 내의 저항 변화 물질층의 투과 전자 현미경(Transmission Electron Microscope, TEM) 이미지이다. 구체적으로, 도 6은 열처리된 탄탈륨 산화물(Ta2O5)의 TEM 이미지이다.
도 6를 참조하면, 열처리에 의해 탄탈륨 산화물(Ta2O5)이 부분적인 사방정계(orthorhombic) 결정화 구조를 가질 수 있다. 상기 열처리의 온도는 대략 650 ℃ 내지 700 ℃ 범위를 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 내의 저항 변화 물질층의 X선 회절 분석(X-Ray Diffactometer, XRD) 그래프이다.
도 7을 참조하면, 열처리 전(As)의 탄탈륨 산화물(Ta2O5)은 백금(Pt) 결정 구조와 실리콘(Si) 결정 구조가 나타나는 반면, 열처리 후(600 ℃, 650 ℃, 700 ℃, 750 ℃, 800 ℃)의 탄탈륨 산화물(Ta2O5)은 백금(Pt) 결정 구조, 실리콘(Si) 결정 구조 및 사방정계 결정 구조가 나타날 수 있다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 내의 저항 변화 물질층의 X-선 광전자 분광기(X-ray Photoelectron Spectroscopy, XPS) 분석을 위한 그래프이다. 도 8a는 열처리 온도에 따른 탄탈륨 산화물(Ta2O5)의 탄탈륨을 스펙트럼으로서, 대략 27.8 eV 및 25.8 eV의 결합 에너지에서 각각 피크(peak)가 검출될 수 있다(이하, 이중선(doublet)이라 함). 27.8 eV에 대응하는 피크는 4f5 /2의 피크이며, 25.8 eV에 대응하는 피크는 4f7 /2의 피크일 수 있다. 도 8b는 열처리 온도에 따른 탄탈륨 산화물(Ta2O5)의 산소를 스펙트럼으로서, 대략 532.5 eV의 결합 에너지에서 피크가 검출될 수 있으며, 도 8c는 열처리 온도에 따른 탄탈륨 산화물(Ta2O5) 내에서 탄탈륨 원소와 산소 원소가 차지하는 비율을 나타내는 그래프이다.
도 8a 내지 도 8c을 참조하면, 탄탈륨 원소 또는 산소 원소의 결합 에너지는 열처리 온도에 영향을 받지 않는 것을 알 수 있으며, 박막의 조성에도 영향을 미치지 못함을 할 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자의 저항 변화 특성을 나타내는 그래프이다. 도 9a는 Pt/Ta2O5/Pt의 구조를 갖는 저항 변화 메모리 소자의 유니폴라(unipolar) 저항 스위칭 동작을 나타내는 그래프이며, 도 9b는 TiN/Ta2O5/Pt의 구조를 갖는 저항 변화 메모리 소자의 바이폴라(bipolar) 저항 스위칭 동작을 나타내는 그래프이다. 상기 유니폴라 저항 스위칭 동작은 셋 동작과 리셋 동작이 하나의 극성에서 이루어지는 동작이며, 상기 바이폴라 저항 스위칭 동작은 셋 동작과 리셋 동작이 서로 반대 극성에서 이루어지는 동작을 의미할 수 있다.
도 9a를 참조하면, 열처리 후의 탄탈륨 산화물(Ta2O5)은 전술한 바와 같이, 부분적인 사방정계 결정 구조를 가짐으로써, 포밍 처리 없이도 저저항 상태(low resistance state, LRS)를 가질 수 있다. 이에 따라, 상기 포밍 처리 없이 바로 리셋(reset) 단계로 진입할 수 있다. 구체적으로, 상기 열처리에 의해 저항 변화 물질층(Ta2O5 막)이 부분적인 사방정계 결정 구조를 가지며, 이에 따라 전기적인 스트레스 없이도 상기 저항 변화 물질층 내부에 전류 경로가 형성되어, 포밍 처리 없이도 바로 리셋이 가능한 것으로 보여진다. 즉, 상기 저항 변화 물질층 내부에 이미 전류 경로가 형성되어 있기 때문에, 저항 변화 메모리 소자의 동작시 포밍 처리 없이도 상기 저항 변화 메모리 소자가 바로 동작할 수 있으며, 이때 상기 저항 변화 메모리 소자는 초기에 LRS를 갖는다. 상기 초기 상태에서, 제 1 임계 전압(예: 대략 2 V의 DC 또는 펄스 전압)이 인가될 시, LRS에서 전류가 급격히 감소하는 고저항 상태(high resistance state, HRS)로 천이될 수 있다(이하, 제 1 리셋이라 칭함). 상기 제 1 리셋 동작 이후, HRS의 상기 저항 변화 메모리 소자에 제 2 임계 전압(대략 5.3 V의 DC 또는 펄스 전압)이 인가될 때, HRS에서 전류가 급격히 증가하는 LRS로 천이될 수 있다(이하, 제 2 셋이라 칭함). 이때, 셋 동작 시 제한 전류는 100 μA 내지 5 mA 범위를 가질 수 있다. 상기 제 2 셋 이후, LRS의 상기 저항 변화 메모리 소자에 제 3 임계 전압(예: 대략 1.2 V의 DC 또는 펄스 전압)이 인가될 때 LRS에서 HRS로 천이될 수 있다(이하, 제 3 리셋이라 칭함). 이때, 제한 전류는 설정되지 않을 수 있다.
이후, 3 V 내지 5.3 V의 DC 또는 펄스 전압 그리고 100 μA 내지 5 mA의 제한 전류를 갖는 셋 동작 및 1.2 V 내지 1.5 V의 DC 또는 펄스 전압을 갖는 셋 동작에 의해 스위칭 동작이 반복 수행될 수 있으며, 상기 리셋과 상기 셋 동작이 양의 바이어스 영역에서 나타나므로 유니폴라 저항 스위칭 동작이라 한다.
도 9b를 참조하면, 유니폴라 저항 스위칭 동작 특성을 갖는 저항 변화 메모리 소자와 마찬가지로, 바이폴라 저항 스위칭 동작 특성을 갖는 저항 변화 메모리 소자는 저항 변화 물질층(Ta2O5 막)을 증착하여 바로 사용하는 것이 아니라, 증착 후 소정의 열처리, 즉 저항 변화 물질층(Ta2O5 막)의 내부 구조를 부분적인 사방정계 결정 구조로 형성하도록 온도(본 발명의 일 실시예의 경우, 650 ℃ 내지 700 ℃)에서 열처리를 수행하게 되면, 추후 저항 변화 메모리 소자의 동작시 포밍 처리 없이도 바로 리셋/셋 동작이 가능해 질 수 있다.
저항 변화 메모리 소자의 동작시 포밍 처리 없이도 상기 저항 변화 메모리 소자가 바로 동작할 수 있으며, 이때 상기 저항 변화 메모리 소자는 초기에 LRS를 갖는다. 상기 초기 상태에서, 제 1 임계 전압(예: 대략 - 2 V의 DC 또는 펄스 전압)이 인가될 때, LRS에서 전류가 급격히 감소하는 고저항 상태(HRS)로 천이될 수 있다(이하, 제 1 리셋이라 칭함). 상기 제 1 리셋 동작 이후, HRS의 상기 저항 변화 메모리 소자에 제 2 임계 전압(예: 대략 1 V 내지 1.5 V 범위의 DC 또는 펄스 전압)이 인가될 때, HRS에서 전류가 급격히 증가하는 LRS로 천이될 수 있다(이하, 제 2 셋이라 칭함). 이때, 셋 동작 시 제한 전류는 100 μA 내지 1 mA 범위를 가질 수 있다. 상기 제 2 셋 이후, LRS의 상기 저항 변화 메모리 소자에 제 3 임계 전압(예: 대략 - 2 V의 DC 또는 펄스 전압)이 인가될 때, LRS에서 HRS로 리셋될 수 있다(이하, 제 3 리셋이라 칭함).
이후, 1 V 내지 1.5 V의 DC 또는 펄스 전압 그리고 100 μA 내지 1 mA의 제한 전류를 갖는 셋 동작 및 - 2 V의 DC 또는 펄스 전압을 갖는 리셋 동작에 의해 스위칭 동작이 반복 수행될 수 있으며, 상기 리셋 동작은 음의 바이어스 영역에서 나타나며 상기 셋 동작은 양의 바이어스 영역에서 나타나므로 유니폴라 저항 스위칭 동작이라 한다.
도 10은 본 발명의 일 실시예에 따른 고상 디스크(이하, SSD)를 포함하는 저장 장치(1000)를 도시하는 블록도이다.
도 10을 참조하면, 저장 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 비휘발성 메모리 소자(1230)를 포함할 수 있다. SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200) 사이의 전기적 및 물리적 연결을 제공한다. 일 실시예에서, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 또한, SSD 컨트롤러(1210)는, 호스트(1100)로부터 제공되는 명령어를 디코딩하고 디코딩된 결과에 따라, 비휘발성 메모리 소자(1230)를 액세스할 수 있다. 호스트(1100)의 버스 포맷(Bus format)의 비제한적 예로서, USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), 및 SAS(Serial Attached SCSI)이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 비휘발성 저항 변화 메모리 소자(1230)로부터 독출된 데이터가 임시 저장될 수 있다. 호스트(1100)의 읽기 요청시에 비휘발성 저항 변화 메모리 소자(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능이 제공될 수 있다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 더 빠를 수 있다. 이 경우, 대용량의 버퍼 메모리(1220)가 제공되어 속도 차이로 발생하는 성능 저하를 최소화할 수 있다. 이를 위한 버퍼 메모리(1220)는 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)일 수 있지만, 이에 한정되는 것은 아니다. 비휘발성 저항 변화 메모리 소자(1230)는 SSD(1200)의 저장 매체로서 제공될 수 있다.
도 11는 본 발명의 다른 실시예에 따른 메모리 시스템(2000)을 도시하는 블록도이다.
도 11를 참조하면, 본 발명에 따른 메모리 시스템(2000)은 메모리 컨트롤러(2200) 및 비휘발성 저항 변화 메모리 소자(2100)를 포함할 수 있다. 비휘발성 저항 변화 메모리 소자(2100)는 도 1 내지 도 5를 참조하여 개시한 저항 변화 메모리 소자(1000)를 포함할 수 있다. 비휘발성 저항 변화 메모리 소자(2100)는 타깃 상태들을 검증할 때 비정상 속도를 갖는 메모리 셀들을 검출할 수 있어 고속의 신뢰성 있는 프로그램 성능을 가질 수 있다.
메모리 컨트롤러(2200)는 비휘발성 저항 변화 메모리 소자(2100)를 제어하도록 구성될 수 있다. SRAM(2230)은 CPU(2210)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(2220)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구현할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 비휘발성 강유전체 메모리(2100)로부터 독출된 데이터에 포함된 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2260)는 본 발명의 비휘발성 저항 변화 메모리(2100)와 인터페이싱할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨)을 더 포함할 수 있다.
메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 또는 IDE과 같은 다양한 인터페이스 프로토콜들 중 어느 하나를 통해 외부 회로(예를 들면, 호스트)와 통신하도록 구성될 수 있다. 본 발명에 따른 메모리 시스템(2000)은, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크와 같은 다양한 사용자 장치들에 적용될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 데이터 저장 장치(3000)를 도시하는 블록도이다.
도 12을 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 비휘발성 저항 변화 메모리(3100) 및 저항 변화 컨트롤러(3200)를 포함할 수 있다. 저항 변화 컨트롤러(3200)는 데이터 저장 장치(3000)의 외부 회로로부터 수신된 제어 신호들에 기초하여 저항 변화 메모리(3100)를 제어할 수 있다. 저항 변화 메모리(3100)의 3 차원 메모리 어레이 구조는, 예를 들면, 채널 적층형 구조, 직선형 BICs 구조(straight-shaped Bit Cost Scalable 구조), 및 파이프형 BICs(pipe-shaped Bit Cost Scalable) 구조일 수 있으며, 상기 구조는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.
본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 카드, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 강유전체 메모리 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 또는 개인 컴퓨터와 같은 전자 장치를 사용하기 위한 표준 또는 규격을 만족하는 메모리 카드일 수 있다.
도 13은 본 발명의 일 실시예에 따른 비휘발성 저항 변화 메모리 소자(4100) 및 이를 포함하는 컴퓨팅 시스템(4000)을 도시하는 블록도이다.
도 13을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 저항 변화 메모리 소자(4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다.
도 13에 도시된 저항 변화 메모리 소자(4100)는 전술한 저항 변화 메모리 소자일 수 있다. 본 발명에 따른 컴퓨팅 시스템(4000)은 모바일 장치일 수 있으며, 이 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4700)가 더 제공될 수 있다. 도시하지는 아니하였지만, 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 또는 모바일 디램이 더 제공될 수 있다. 메모리 컨트롤러(4200) 및 강유전체 메모리 장치(4100)는, 예를 들면, 데이터를 저장하는 비휘발성 메모리 소자를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 저항 변화 메모리 소자 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 강유전체 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), 또는 Wafer-Level Processed Stack Package(WSP)와 같은 패키지들을 이용하여 실장될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
S: 기판
E1, E2: 제 1 전극, 제 2 전극
ML: 저항 변화 물질층
OF: 산화물막
OP: 개구부
DI: 전기 절연막
E1, E2: 제 1 전극, 제 2 전극
ML: 저항 변화 물질층
OF: 산화물막
OP: 개구부
DI: 전기 절연막
Claims (16)
- 기판;
상기 기판 상에 배치된 제 1 전극;
상기 제 1 전극 상에 배치되며, 부분적인 사방정계(orthorhombic) 결정 구조를 갖는 저항 변화 물질층; 및
상기 저항 변화 물질층 상에 배치되는 제 2 전극을 포함하는 저항 변화 메모리 소자. - 제 1 항에 있어서,
상기 저항 변화 물질층은 Ta2O5, Nb2O5, WO3, TiO2 또는 이들의 조합 중 어느 하나를 포함하는 저항 변화 메모리 소자. - 제 1 항에 있어서,
상기 저항 변화 물질층은 20 nm 내지 50 nm의 두께 범위를 갖는 저항 변화 메모리 소자. - 제 1 항에 있어서,
상기 부분적인 사방정계 결정 구조는 상기 저항 변화 메모리 소자의 초기 리셋 스위칭을 대체하는 것으로서, 상기 저항 변화 메모리 소자는 초기에 저저항 상태(low resistance state, LRS)를 갖는 저항 변화 메모리 소자. - 제 1 항에 있어서,
상기 저항 변화 물질층의 일부 표면을 노출시키는 개구부를 갖고, 상기 저항 변화 물질층을 메모리 셀간 분리하는 전기 절연막을 더 포함하며,
상기 제 2 전극은 상기 개구부를 통해 상기 저항 변화 물질층의 상기 일부 표면과 접촉하는 저항 변화 메모리 소자. - 제 5 항에 있어서,
상기 제 1 전극이 상기 저항 변화 물질층에 접촉하는 제 1 면의 접촉 면적은 상기 제 2 전극이 상기 저항 변화 물질층에 접촉하는 상기 저항 변화 물질층의 상기 제 1 면에 대향하는 제 2 면의 접촉 면적보다 더 넓은 저항 변화 메모리 소자. - 제 1 항에 있어서,
상기 제 1 전극 및 상기 제 2 전극 중 적어도 하나는 타이타늄(Ti), 백금(Pt), 탄탈룸(Ta), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 아연(Zn), 크롬(Cr), 코발트(Co), 망간(Mn), 철(Fe), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 텅스텐(W), 구리(Cu), 란탄계(Lanthanide) 금속, 또는 이들의 합금, 이들의 질화물 또는 이들의 산화물을 포함하는 저항 변화 메모리 소자. - 제 7 항에 있어서,
상기 제 1 전극 및 상기 제 2 전극이 산소 반응성이 없는 금속을 포함하는 경우, 상기 저항 변화 메모리 소자는 유니폴라(unipolar) 스위칭 동작을 수행하며,
상기 제 1 전극이 산소와 반응하는 금속을 포함하고, 상기 제 2 전극이 산소 반응성이 없는 금속을 포함하는 경우, 상기 저항 변화 메모리 소자는 바이폴라(bipolar) 스위칭 동작을 수행하는 저항 변화 메모리 소자. - 제 1 방향으로 연장된 복수의 제 1 배선들, 상기 복수의 제 1 배선들과 각각 교차점을 정의하도록 상기 제 1 방향과 다른 제 2 방향으로 연장된 복수의 제 2 배선들, 및 데이터의 저장을 위해 상기 교차점마다 배치되는 저항 변화 물질층을 포함하는 크로스 포인트(cross point) 구조를 갖는 반도체 메모리 장치로서,
상기 저항 변화 물질층은 부분적인 사방정계(orthorhombic) 결정 구조를 갖는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 복수의 제 1 배선들 및 상기 복수의 제 2 배선들 중 적어도 하나는 타이타늄(Ti), 백금(Pt), 탄탈륨(Ta), 니켈(Ni), 지르코늄(Zr), 니오븀(Nb), 아연(Zn), 크롬(Cr), 코발트(Co), 망간(Mn), 철(Fe), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 텅스텐(W), 구리(Cu), 란탄계(Lanthanide) 금속, 또는 이들의 합금, 이들의 질화물 또는 이들의 산화물을 포함하는 반도체 메모리 장치. - 제 10 항에 있어서,
상기 복수의 제 1 배선들은 복수의 제 1 전극들을 포함하고, 상기 복수의 제 2 배선들은 복수의 제 2 전극들을 포함하며,
상기 제 1 전극 및 상기 제 2 전극이 산소 반응성이 없는 금속을 포함하는 경우, 상기 저항 변화 메모리 소자는 유니폴라(unipolar) 스위칭 동작을 수행하며,
상기 제 1 전극이 산소와 반응하는 금속을 포함하고, 상기 제 2 전극이 산소 반응성이 없는 금속을 포함하는 경우, 상기 저항 변화 메모리 소자는 바이폴라(bipolar) 스위칭 동작을 수행하는 반도체 메모리 장치. - 기판 상에 제 1 전극을 형성하는 단계;
상기 제 1 전극 상에 저항변화 물질층을 형성하는 단계;
상기 저항 변화 물질층이 부분적인 사방정계(orthorhombic) 결정 구조를 갖도록 열처리하는 단계; 및
상기 부분적인 사방정계(orthorhombic) 결정 구조를 갖는 저항 변화 물질층 상에 제 2 전극을 형성하는 단계를 포함하는 저항 변화 메모리 소자의 제조 방법. - 제 12 항에 있어서,
메모리 셀간 분리를 위해 상기 제 1 전극과 상기 제 2 전극 사이의 상기 저항 변화 물질층을 패터닝하는 단계를 더 포함하는 저항 변화 메모리 소자의 제조 방법. - 제 12 항에 있어서,
상기 열처리하는 단계 후에, 상기 저항 변화 물질층의 메모리 셀간 분리를 위해서 상기 저항 변화 물질층 상에 전기 절연막을 형성하는 단계; 및
상기 전기 절연막에 상기 저항 변화 물질층의 일부 표면을 노출시키는 개구부를 형성하는 단계를 더 포함하며,
상기 제 2 전극은 상기 개구부를 통해 상기 저항 변화 물질층의 상기 일부 표면과 접촉하는 저항 변화 메모리 소자의 제조 방법. - 제 12 항에 있어서,
상기 열처리의 온도는 600 ℃ 내지 700 ℃의 온도 범위를 포함하는 저항 변화 메모리 소자의 제조 방법. - 제 12 항에 있어서,
상기 열처리는 산화성 가스, 불활성 가스 및 이들의 혼합 가스 또는 진공 상태 중 어느 하나의 분위기에서 수행되고,
상기 산화성 가스는 산소, 산화 질소, 공기 및 이들의 혼합 가스 중 어느 하나이며,
상기 불활성 가스는 질소, 헬륨, 아르곤 및 이들의 혼합 가스 중 어느 하나를 포함하는 저항 변화 메모리 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
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| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |