JP2016539533A - CCIeプロトコルを介したエラー検出能力 - Google Patents
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Abstract
Description
本特許出願は、両方が本出願の譲受人に譲渡され、参照により明示的にに本明細書に組み込まれる、2013年10月9日に出願した「Error Correction Capability Over CCIe Bus」という名称の米国仮出願第61/889,030号、および、2014年2月28日に出願した「Bit Allocation Over A Camera Control Interface Extended Bus」という名称の米国仮出願第61/946,647号の優先権を主張するものである。
2進数を3進数に変換し、次に3進数が、以前よりも高い速度を可能にするために、2ラインI2Cバスを介した送信のためにクロックを埋め込まれたシンボルにトランスコーディングされる、CCIe(カメラ制御インターフェース拡張)と呼ばれるCCIの拡張が開発されている。2進数は、最初に3進数(すなわち、3進法の数)に変換される。次に、3進数の各桁がシンボルに変換され、そこで、いかなる2つの順次シンボルも繰り返さず、限られた数のシンボル(たとえば、4つのシンボル)のみが使用される。次に、それらのシンボルがバスを介して送信される。
図1は、ベースバンドプロセッサ104およびイメージセンサ106を有し、画像データバス116およびマルチモード制御データバス108を実装するデバイス102を示すブロック図である。図1はカメラデバイス内のマルチモード制御データバス108を示すが、この制御データバス108が様々な異なるデバイスおよび/またはシステム内に実装され得ることは明らかであろう。画像データは、画像データバス116(たとえば、高速差動DPHYリンク)を介して、イメージセンサ106からベースバンドプロセッサ104に送られる場合がある。
図2は、どのようにクロックがCCIeモードでシンボル間遷移内に埋め込まれ、それによって、データ送信のためにI2Cバスにおける2本のライン(すなわち、SDAラインおよびSCLライン)の使用を可能にし得るかを示す。一例では、このクロックの埋め込みは、遷移クロックトランスコーディングによって達成され得る。たとえば、物理リンク(線)を介して送信されるべきデータ204は、送信されるシンボルが、送信シンボル206のシンボルサイクルまたは遷移ごとに状態を変化させることを保証されるように、トランスコーディングされる。一例では、ビットのシーケンスが3進数に変換され、3進数の各桁が、送信のためにシンボルに変換される。順次シンボルは、3進数の2つの順次の桁が同じであるときでも、異なるように保証される。したがって、元のクロック202は、シンボルサイクルごとのシンボル状態の変化において埋め込まれ得る。受信機は、(送信シンボル206内の)各シンボルにおける状態遷移からクロック情報208を復元し、次に、送信シンボル206のトランスコーディングを逆転させて、元のデータ210を取得する。一例では、各シンボルが桁に変換され、複数の桁が3進数を構成し、次に、3進数が複数のビットに変換される。したがって、元のクロック202は、シンボルサイクルごとのシンボル状態の変化において埋め込まれ得る。これによって、I2Cバスの両方の線(図1における制御データバス108、SDAラインおよびSCLライン)がデータ情報を送るために使用されることが可能になる。加えて、クロック信号とデータ信号との間のセットアップ時間および保持時間を有する必要がもはやないので、シンボルレートが倍増され得る。
図11は、共有バスがI2CモードからCCIeモードへ動作するように切り替え中であることをスレーブデバイスに示すために、共有バスを介してマスタデバイスによって送られ得る、CCIeモードエントリインジケータのための例示的な一般呼出しを示す。一般呼出し1102は、I2CモードからCCIeモードへの遷移をすべてのI2C互換デバイスに示すために、共有バスを介してI2Cマスタデバイス(たとえば、SDAラインおよびSCLラインを介して、I2Cモードである間、図1におけるマスタデバイス112)によって発行され得る。
図18は、I2Cの1バイト書込みデータ動作の例示的なタイミング図を示す。この例では、共有制御データバス108(図1)は、シリアルデータラインSDA1802とシリアルクロックラインSCL1804とを含む。図18に示す送信方式は、「I2Cモード」と呼ばれることがある。SCLライン1804は、マスタデバイスからすべてのスレーブデバイスへクロックを送るために使用されるが、SDAライン1802は、データビットを送信する。I2Cマスタデバイスは、I2Cバス上のどのスレーブデバイスにマスタデバイスがアクセスすることを望むかを示すために、SDAライン1802において7ビットのスレーブID1808を送り、次に、書込み動作を示すために1ビットを送る。そのIDが7ビットのスレーブID1808にマッチするスレーブデバイスのみが、意図されたアクションを引き起こすことができる。I2Cスレーブデバイスがそれ自体のIDを検出するために、マスタデバイスは、SDAライン上で少なくとも8ビット(または、SCLライン1804上で8個のクロックパルス)を送らなければならない。
図20は、図2〜図10に示した符号化方式から得られた第20のビット(ビット19)の例示的なマッピングを示す。諒解され得るように、利用可能な3進数は、マスタデバイスとスレーブデバイスとの間の特徴および能力を拡張するように働き得る。たとえば、ビット19内で利用可能なこの3進数空間(すなわち、そのビット19が「1」であるデータ領域)は、(a)スレーブ間送信、(b)送信のためのチェックサム、(c)スレーブデバイスへのマスタ動作ハンドオーバ、(d)ハートビートクロックなどを容易にするか、または示すように働き得る。
図23〜図28は、様々なCCIeワードについて発生し得る様々なシンボルエラー状態(すなわち、シンボルスリップなしの単一シンボルエラー)を示す。図示のように、これらのエラーは、以下でさらに説明するように、3ビット(ビット0、1、および2)を使用することによって検出され得る。これらの例は、エラー検出のために3桁の最下位ビット(ビット[2:0])を使用する。
図23〜図28において言及したように、20ビットのCCIeワードの3桁の最下位ビットを使用して、クロック消失またはシンボルスリップなしのいずれかの単一シンボルエラーを検出することが可能である。
図29〜図31に示すフォーマットを有するワード内のシステムエラーを検出することは、必ずしも信頼性が高いとは限らず、いくつかのシステムにとっては問題のある場合がある。たとえば、医療、自動車、航空宇宙、または軍事的使用など、高いデータの完全性を必要とするバスシステムでは、すべてのシンボルエラーをすぐに検出することが望ましいことが多い。この問題に対処するために、100%のシンボルエラー検出が達成可能である、代替CCIeワードフォーマットを開示する(すなわち、シンボルスリップなしのワードごとの単一シンボルエラー)。この目的で、まず、本明細書で開示する態様は、部分的に、図23〜図28における観測に依拠しており、これらの観測では、符号化ワードが、既知の定数を用いてすべてが固定されたそれらの3桁の最下位ビット(LSB)とともに送信されるとき、100%のシンボルエラー検出が達成され得ることに留意されたい。しかしながら、3桁のLSBを利用して、エラービット検出定数を表すには、3桁のLSBが、それらのビット値が制御され得るように柔軟であることが必要である。
クロック消失または余剰クロックによって引き起こされるシンボルスリップエラーは、エラー検出定数および/またはチェックサムによって検出されない場合がある。しかしながら、これらのタイプのエラーの大多数は、受信機デバイスにおいて、次のワードにおいて、および/または状態機械を使用して検出され得る。
図33は、本開示によるマスタ/スレーブデバイスの例示的な構成要素を示すブロック図である。図示のように、マスタ/スレーブデバイス3314は、制御データバス3350を介してマスタ/スレーブデバイス3360に結合される。ここで、マスタ/スレーブデバイス3314またはマスタ/スレーブデバイス3360のいずれかが、本明細書で開示する前述の態様に従って、マスタまたはスレーブとして動作することができること、ならびに、マスタ/スレーブデバイス3314およびマスタ/スレーブデバイス3360が、実質的に同様の構成要素を有し得ることが企図される。
テムに課された設計制約全体に応じて、本開示全体にわたって提示された記載の機能を最もよく実装する方法を認識されよう。
104 ベースバンドプロセッサ
106 イメージセンサ
108 マルチモード制御データバス、制御データバス、共有制御データバス、共有バス、制御バス
112 デバイス、マスタデバイス、マルチモードマスタデバイス、マスタ
114 デバイス、スレーブデバイス
116 画像データバス
118 デバイス、周辺デバイス
122、124 周辺デバイス
202 元のクロック
204 データ
206 送信シンボル
208 クロック情報
210 元のデータ
302 送信機
304 データビット
308 ビット-遷移番号変換器ブロック
310 遷移-シンボルブロック
316、322、404 順次シンボル
320 受信機
324 クロックラインSCL、SCLライン
326 データラインSDA、SDAライン
328 クロック-データ復元(CDR)ブロック
330 シンボル-遷移番号変換器ブロック
332 遷移番号-ビット変換器
402 遷移番号
406 第1のサイクル
408 第2のサイクル
410 第3のサイクル
412 第4のサイクル
502 送信機側(TX:TからSへ)
504 受信機側(RX:SからTへ)
506、1412、1514、1616、1716、2300、2400、2500、2600、2700、2800 テーブル
602 3進数
1102 一般呼出し、I2C一般呼出し
1104 「CCIeモード」バイトまたはインジケータ
1202 CCIe呼出し、終了呼出し
1204 「終了」コード/インジケータ、一般呼出し
1206 「一般呼出し」
1208 「終了」コード
1302 CCIe SIDワードフォーマット
1304 16ビットのスレーブ識別子(SID)
1402 CCIeアドレスワードフォーマット
1404 16ビットのアドレス
1406 アドレスワード
1408、1504、1608、1706 制御コード
1410、1510、1610、1708 エラー検出定数
1500 書込みデータワードフォーマット、データワード、書込みデータワード
1502 16ビットの書込みデータ部分
1600 読取り指定ワードフォーマット、読取り指定データワード
1604 16ビットの読取りデータ値部分、「読取り指定」(RS)ワード
1607 最後のアドレスワード
1612 「読取り指定」(RS)ワード
1702 読取りデータワードフォーマット、読取りデータワード
1704 16ビットの読取りデータ値部分
1707 SID
1802 シリアルデータラインSDA、SDAライン
1804 シリアルクロックラインSCL、SCLライン
1806、1906、1908、1910 START条件
1808 スレーブID
1902 SDAライン
1904 SCLライン
2202 タイミング図
2204 クロック消失
2206 余剰クロック
2208 シンボルエラー
2210 データビット
2212、2214 サイクル
2216、2218 余剰シンボル「01」
2220 余剰クロックサイクル
2222 単一シンボルエラー
2302 (ビット[19:0])0000_0000_0000_0000_0000の20ビットシーケンス
2304 3進数(T11...T0)0000_0000_00003
2306 順次シンボル(S11...S0)0321_0321_0321、順次シンボル0321_0321_0321
2308、2408、2508、2608、2708、2808 3桁の最下位ビット
2310、2410、2510、2610、2710、2810 誤ったシンボル
2402 (ビット[19:0])0100_0000_1101_1111_1000の20ビットシーケンス
2404 3進数(T11...T0)1111_1111_11113
2406 順次シンボル(S11...S0)2301_2301_2301、順次シンボル2301_2301_2301
2502 (ビット[19:0])1000_0001_1011_1111_0000の20ビットシーケンス
2504 3進数(T11...T0)2222_2222_22223
2506 順次シンボル(S11...S0)3131_3131_3131、順次シンボル3131_3131_3131
2602 (ビット[19:0])0001_1000_1111_0011_1000の20ビットシーケンス
2604 3進数(T11...T0)0120_1201_20123
2606 順次シンボル(S11...S0)0132_3101_3231、順次シンボル0132_3101_3231
2702 (ビット[19:0])0100_1010_1101_1010_1000の20ビットシーケンス
2704 3進数(T11...T0)1201_2012_01203
2706 順次シンボル(S11...S0)2030_2120_3021、順次シンボル2030_2120_3021
2802 (ビット[19:0])0101_1110_1101_0000_1000の20ビットシーケンス
2804 3進数(T11...T0)2012_0120_12013
2806 順次シンボル(S11...S0)3231_0132_3101、順次シンボル3231_0132_3101
2902 CCIeワード、第1のCCIeワード
2903 3桁の最下位ビット
2904 第2のCCIeワード
2905 最下位ビット
3003 チェックサム値
3004a CCIeアドレスワード
3004b、3008c、3008d 書込みワード
3004c、3012c、3012d 読取りワード
3005 チェックサムワード
3006 書込みコマンド
3008a、3008b、3012a、3012b アドレスワード
3010 読取りコマンド
3102 チェックサム発生器
3104 チェックサム、チェックサム値
3110 第1のCCIeワードN
3112 第2のCCIeワードN+1
3114 第3のCCIeワードN+2
3116 第4のCCIeワードN+3
3202 例示的な柔軟なCCIeワードフォーマット、20ビットワード、柔軟なCCIeワード
3204 エラー検出定数
3206 データのため、またはエラー検出定数を拡張するためのいずれか
3208 制御ビット
3210 14ビットのデータフィールド
3212 「余剰」ビット
3220 代替CCIeワードフォーマット
3228 制御コード
3302 バス
3304 処理回路
3305 メモリ
3306 コンピュータ可読媒体
3306a 命令、エンコーダ/デコーダ命令
3306b 命令、エラー検出命令
3306c 命令、チェックサム命令
3308 バスインターフェース/回路
3314 マスタ/スレーブデバイス、デバイス
3314 マスタ/スレーブデバイス
3320 回路、エンコーダ/デコーダ回路
3330 回路、エラー検出回路
3340 回路、チェックサム回路
3350 制御データバス、バス
3360 マスタ/スレーブデバイス
3502 第1のライン(SDA)、第1のライン
3504 第2のライン(SCL)、第2のライン
3506 クロック
3508 開始条件
3510 開始条件、第2の開始条件
3512 12個のシンボル
3602 クロックパルス、次のシンボル
3604、3804 状態
3702 2つのクロックパルス、次のワード
3704 シンボル「2」および「3」
3802 余剰クロックパルス
3806 シンボル遷移
Claims (27)
- 共有バスと、
前記共有バスに結合されたスレーブデバイスと、
前記共有バスに結合され、前記共有バス上の通信を管理するように適合されたマスタデバイスと
を備え、
前記共有バスを介した送信が、送信のためにシンボルに次にトランスコーディングされる3進数に符号化される複数のビットであり、前記複数のビットにおける3桁の最下位ビットまたは最下位のもののいずれかが、前記送信のエラー検出のために使用される、デバイス。 - 前記共有バスが2ラインバスであり、前記2ラインバスの両方のラインが、前記シンボルを転送するために使用される、請求項1に記載のデバイス。
- クロック信号がシンボル間遷移内に埋め込まれる、請求項1に記載のデバイス。
- 前記スレーブデバイスが、前記クロック信号内で誤ったクロックパルス消失と誤った余剰クロックパルスとを検出する、状態機械論理回路を実装する、請求項3に記載のデバイス。
- 前記複数のビットが20ビットシーケンスである、請求項1に記載のデバイス。
- エラー検出のための前記3桁の最下位ビットの使用が、前記20ビットシーケンス全体におけるエラーの検出を保証する、請求項5に記載のデバイス。
- 第2の最下位ビットおよび第3の最下位ビットの使用が、データ送信またはエラー検出のいずれかに柔軟に割り振られる、請求項1に記載のデバイス。
- エラー検出のための前記最下位ビットの使用が、時間の約50%のみで、前記20ビットシーケンス全体における単一シンボルエラーの検出を保証する、請求項7に記載のデバイス。
- 前記最下位ビットのみがエラー検出のために使用されるとき、前記最下位ビットの値が「1」または「0」のいずれかの一定の2進値に設定される、請求項1に記載のデバイス。
- 前記3桁の最下位ビットがエラー検出のために使用されるとき、前記3桁の最下位ビットの値が「000」または「111」のいずれかの一定の2進値に設定される、請求項6に記載のデバイス。
- 送信機デバイス上で動作可能な方法であって、
共有バスを介して送信されるべき複数のビットを取得するステップであって、前記複数のビットにおける3桁の最下位ビットまたは最下位のもののいずれかが、エラー検出のために使用されるステップと、
前記複数のビットを3進数に変換するステップと、
前記3進数の桁を順次シンボルに変換するステップと、
複数のシンボルを送信のためにワードに結合するステップと
を含む方法。 - 前記共有バスを介して受信デバイスへ前記ワードを送信するステップ
をさらに含む、請求項11に記載の方法。 - 前記送信されるビットのためのチェックサムを計算するステップと、
前記送信されるビットのための前記チェックサムを受信デバイスへ送信するステップと
をさらに含む、請求項11に記載の方法。 - チェックサムが、受信デバイスへの送信のために、いずれかの任意のワード内に挿入される、請求項11に記載の方法。
- クロックがシンボル間遷移内に埋め込まれる、請求項11に記載の方法。
- 前記共有バスが2ラインバスであり、前記2ラインバスの両方のラインが、前記シンボルを転送するために使用される、請求項11に記載の方法。
- 送信機デバイスであって、
共有バスに結合するためのバスインターフェースと、
前記バスインターフェースに結合される処理回路であって、
共有バスを介して送信されるべき複数のビットを取得することであって、前記複数のビットにおける3桁の最下位ビットまたは最下位のもののいずれかが、エラー検出のために使用されること、
前記複数のビットを3進数に変換すること、
前記3進数の桁を順次シンボルに変換すること、および
複数のシンボルを送信のためにワードに結合すること
を行うように構成された処理回路と
を備える送信機デバイス。 - 前記処理回路が、
前記共有バスを介して受信デバイスへ前記ワードを送信すること
を行うようにさらに構成される、請求項17に記載のデバイス。 - 前記処理回路が、
前記送信されるビットのためのチェックサムを計算すること、および
前記送信されるビットのための前記チェックサムを受信デバイスへ送信すること
を行うようにさらに構成される、請求項17に記載のデバイス。 - チェックサムが、受信デバイスへの送信のために、いずれかの任意のワード内に挿入される、請求項17に記載のデバイス。
- クロックがシンボル間遷移内に埋め込まれる、請求項17に記載のデバイス。
- 前記共有バスが2ラインバスであり、前記2ラインバスの両方のラインが、前記シンボルを転送するために使用される、請求項17に記載のデバイス。
- 受信機デバイスであって、
共有バスに結合するためのバスインターフェースと、
前記バスインターフェースに結合される処理回路であって、
前記共有バスを介して複数のシンボルを受信すること、
前記複数のシンボルを桁に変換すること、
前記桁を3進数に結合すること、および
前記3進数をビットに変換することであって、前記複数のビットにおける3桁の最下位ビットまたは最下位のもののいずれかが、エラー検出のために使用されること
を行うように構成された処理回路と
を備える受信機デバイス。 - 前記処理回路が、
前記複数のビットにおける前記3桁の最下位ビットまたは前記最下位のもののいずれかに基づいて、前記受信された複数のビット内のエラーを確かめること
を行うようにさらに構成される、請求項23に記載の受信機デバイス。 - クロックが、前記複数の受信されたシンボルのシンボル間遷移内に埋め込まれる、請求項23に記載の受信機デバイス。
- クロック信号内で誤ったクロックパルス消失と誤った余剰クロックパルスとを検出する、状態機械論理回路
をさらに備える、請求項23に記載の受信機デバイス。 - 前記共有バスが2ラインバスであり、前記2ラインバスの両方のラインが、前記シンボルを転送するために使用される、請求項23に記載の受信機デバイス。
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