JP2016531006A - 犠牲材料で充填されたキャビティを含む半導体構造を作製する方法 - Google Patents

犠牲材料で充填されたキャビティを含む半導体構造を作製する方法 Download PDF

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Abstract

微小電気機械システム（ＭＥＭＳ）トランスデューサの形成において使用することができる、１つ又は複数のキャビティ（１０６）を備える半導体構造を形成する方法は、第１の基板（１００）に１つ又は複数のキャビティを形成するステップと、１つ又は複数のキャビティ内部に犠牲材料（１１０）を設けるステップと、第１の基板の表面上に第２の基板（１２０）を接合するステップと、第１の基板の一部を貫いて犠牲材料まで１つ又は複数の開口（１４０）を形成するステップと、１つ又は複数のキャビティ内部から犠牲材料を除去するステップと、を含む。構造及びデバイスがそのような方法を使用して作製される。【選択図】図１１

Description

[0001]本開示は、１つ又は複数のキャビティを含む半導体構造を形成する方法、そのような方法を使用して作製された構造、及びデバイスに関する。
[0002]半導体構造は、半導体デバイスの作製において使用される、又は形成される構造である。半導体デバイスは、例えば、電子信号プロセッサ、電子メモリデバイス、光活性デバイス、及び微小電子機械（ＭＥＭＳ：ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ）デバイスを含む。そのような構造及びデバイスは、しばしば１つ又は複数の半導体材料（例えば、シリコン、ゲルマニウム、ＩＩＩ−Ｖ半導体材料など）を含み、集積回路の少なくとも一部を含むことができる。
[0003]ＭＥＭＳデバイスは、物理的に能動的な機能及び電気的に能動的な機能の両方を有するデバイスである。ＭＥＭＳデバイスの能動的な機能は、マイクロスケール及び／又はナノスケールの機能を有することができる。例えば、ＭＥＭＳデバイスは、約１００μｍ以下の断面寸法を有する能動的な機能を有することができる。
[0004]ＭＥＭＳデバイスは、例えば、電圧又は電流の形態の電気エネルギーを、例えば、機械的なたわみ又は振動の形態の運動エネルギー（物理的エネルギー）に変換する、或は運動エネルギーを電気エネルギーに変換するトランスデューサをしばしば備える。例えば、ＭＥＭＳデバイスは、印加された電気信号に応答して機械的共振振動を生成する共振器を含む。また、ＭＥＭＳデバイスは、物理現象によって引き起こされる電気信号の変化を検知することによって、物理現象（例えば、たわみ、圧力、振動など）を検知するために使用されるセンサを含む。一部のＭＥＭＳデバイスは、共振器及びセンサの両方を特徴とすることができる。
[0005]多くのタイプの共振器が当技術分野で知られており、例えば、プレート音響波共振器、たわみモード共振器、バルク音響波（ＢＡＷ：ｂｕｌｋ ａｃｏｕｓｔｉｃ ｗａｖｅ）共振器、表面弾性波（ＳＡＷ：ｓｕｒｆａｃｅ ａｃｏｕｓｔｉｃ ｗａｖｅ）共振器、及び薄膜バルク音響共振器（ＦＢＡＲ：ｆｉｌｍ ｂｕｌｋ ａｃｏｕｓｔｉｃ ｒｅｓｏｎａｔｏｒ）を含む。
[0006]本概要は、簡略化された形態で概念の一選択を紹介するために提供される。これらの概念は、以下の本開示の例示的な実施形態の詳細な説明においてさらに詳細に説明される。本概要は、特許請求される主題の主な特徴又は基本的な特徴を特定することは意図されておらず、特許請求される主題の範囲を限定するために使用されることも意図されていない。
[0007]一部の実施形態では、本開示は、半導体構造を作製する方法を含む。本方法によると、１つ又は複数のキャビティが第１の基板に形成される。１つ又は複数のキャビティは、第１の基板の第１の主表面から第１の基板内へ少なくとも部分的に延在する。犠牲材料は、１つ又は複数のキャビティ内部に設けられる。第２の基板は、第１の基板の第１の主表面上に接合され、第２の基板は、第２の基板から第２の基板の比較的厚い層を除去し、第１の基板の第１の主表面上に接合された第２の基板の比較的薄い層を残すことによって薄くされる。１つ又は複数の開口は、第２の基板の比較的薄い層を貫いて形成され、犠牲材料は、１つ又は複数の開口を通して１つ又は複数のキャビティ内部から除去される。
[0008]さらなる実施形態では、本開示は、第１の基板の第１の主表面から第１の基板を少なくとも部分的に貫いて延在する１つ又は複数のキャビティを備える半導体構造を含む。犠牲材料は、１つ又は複数のキャビティ内部に配置される。ライナー材は、１つ又は複数のキャビティ内部の第１の基板の表面上に延在し、このライナー材が第１の基板の表面と犠牲材料との間に配置される。比較的薄い層が第１の基板の第１の主表面上に配置され、１つ又は複数のキャビティ内部に配置された犠牲材料上に延在する。１つ又は複数の開口が比較的薄い層を貫いて延在し、この１つ又は複数の開口が犠牲材料に隣接して配置される。
[0009]本明細書は、本発明の実施形態と考えられるものを特に指摘し、明確に特許請求する特許請求の範囲で締めくくられるが、本開示の実施形態の利点は、添付図面と共に読むと本開示の実施形態のある例についての説明からより容易に確認することができる。
[0010]図１〜図１４は、ＭＥＭＳトランスデューサ及びデバイスを作製するのに有用な半導体構造を形成するために使用することができる方法の例を示し、本構造は、犠牲材料で一時的に充填することができる１つ又は複数のキャビティを備える。
基板を示す簡略化された断面図である。 図１の基板に形成されたキャビティである。 図２のキャビティ内部の基板の表面に形成されたライナー材である。 図４のライナー材上に形成された追加のライナー材である。 図２のキャビティ内部に犠牲材料を設けることによって形成された構造である。 図４の構造上に形成された接合層である。 破砕面を含む第２の基板である。 図５の構造に接合された図６の第２の基板である。 図７の構造の表面上に形成された保護誘電体層である。 図８の構造の比較的薄い材料の層を貫いてエッチングされた開口である。 開口内部の側壁の表面上に形成された追加の保護誘電体層である。 基板の１つ又は複数のキャビティ内部から犠牲材料を除去することによって形成された構造である。 図２の構造の平面図である。 図１１の構造から形成されたＭＥＭＳトランスデューサを備える半導体デバイスの一部である。
[0025]本明細書に提示された図は、いかなる特定の半導体材料、構造、又はデバイスについても実際の見え方であることは意図されておらず、本開示の実施形態を説明するために使用される、単に理想化された表現である。
[0026]本明細書に使用されるいかなる題目も、以下の特許請求の範囲及びそれらの法的な均等物によって規定されるような本発明の実施形態の範囲を限定すると考えられるべきではない。いかなる特定の題目に記載される概念も、本明細書全体を通して他のセクションにおいて一般的に適用可能である。
[0027]本明細書で使用されるように、用語「ＩＩＩ−Ｖ半導体材料」は、周期表のＩＩＩＡ族からの１つ又は複数の元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ、及びＴｌ）並びに周期表のＶＡ族からの１つ又は複数の元素（Ｎ、Ｐ、Ａｓ、Ｓｂ、及びＢｉ）から少なくとも大部分は構成される任意の半導体材料を意味し、含む。例えば、ＩＩＩ−Ｖ半導体材料は、限定されることなく、ＧａＮ、ＧａＰ、ＧａＡｓ、ＩｎＮ、ＩｎＰ、ＩｎＡｓ、ＡｌＮ、ＡｌＰ、ＡｌＡｓ、ＩｎＧａＮ、ＩｎＧａＰ、ＧａＩｎＮ、ＩｎＧａＮＰ、ＧａＩｎＮＡｓなどを含む。
[0028]本開示は、１つ又は複数のキャビティを含む構造を形成するために使用することができる方法を含む。本構造は、ＭＥＭＳ共振器及び／又はＭＥＭＳセンサなどのＭＥＭＳデバイスの作製のために利用されてもよい。そのような方法の例について以下でさらに詳細に開示する。
[0029]図１〜図１４は、１つ又は複数のキャビティを含む半導体構造を形成するために使用することができる方法の非限定的な例を示し、１つ又は複数のキャビティが１つ又は複数のＭＥＭＳトランスデューサを形成するために利用され得る。
[0030]図１は、基板１００の簡略化された側部断面図である。基板１００は、当技術分野において「ダイ」又は「ウェーハ」と呼ばれるものを備えることができ、全体的に平坦であってもよい。基板１００は、集積回路の作製において基板に通常使用されるいくつかの材料のうちのいずれかを含むことができる。非限定的な例として、基板１００は、酸化物（例えば、酸化アルミニウム、酸化ジルコニウム、酸化シリコンなど）、窒化物（例えば、窒化シリコン）、炭化物（例えば、炭化シリコン）、又は半導体材料（例えば、シリコン、ゲルマニウム、ＩＩＩ−Ｖ半導体材料など）を含むことができる。基板１００は、一部の実施形態では非晶質材料を含んでもよい。他の実施形態では、基板１００は、結晶材料（例えば、多結晶又は単結晶材料）を含んでもよい。さらに、基板１００は、単一の、全体的に均質の材料によって少なくとも実質的に構成されてもよく、又は基板１００は、多層構造を含んでもよい。図１に示されるように、基板は、基板１００の一方の側の第１の主表面１０２、及び第１の主表面１０２とは基板１００の反対側の第２の主表面１０４を含む。
[0031]図２を参照すると、１つ又は複数のキャビティ１０６を基板１００に形成することができる。キャビティ１０６は、基板１００の第１の主表面１０２内へ形成されてもよい。言いかえれば、キャビティ１０６は、基板１００の第１の主表面１０２から基板１００内へ延在することができる。１つ又は複数のキャビティ１０６は、最終的に、ＭＥＭＳトランスデューサの少なくとも一部を形成するために使用されてもよい。図２は、基板１００内に２つの（２）キャビティ１０６を示すが、基板１００は、実際には任意の数（１つ又は複数）のキャビティ１０６を含むことができる。キャビティ１０６は、例えば、フォトリソグラフィマスキング及びエッチングプロセスを使用して、基板１００の第１の主表面１０２に形成されてもよい。そのような実施形態では、マスク材料を基板１００の第１の主表面１０２上に堆積させることができ、マスク材料は、キャビティ１０６を形成するために基板１００内へエッチングすることが望まれる場所でマスク材料を貫いて開口部を形成するように選択的にパターニングされてもよい。そのようなパターニングされたマスク層を形成した後に、パターニングされたマスク層の開口部を通して露出した基板１００の領域（１つ又は複数）は、例えば、第１の主表面１０２を貫いて基板１００内にキャビティ１０６を形成するためにウェット化学エッチングプロセス又はドライ反応性イオンエッチングプロセスを使用してエッチングされてもよい。エッチングプロセスの後、パターニングされたマスク層は、除去されてもよい。
[0032]１つの非限定的な例として、基板１００がシリコンを含む実施形態では、キャビティ１０６は、溶液が、容量で約２０％〜約５０％の水酸化カリウム（ＫＯＨ）、及び容量で約５０％未満〜約８０％未満の水（Ｈ２０）を含むウェット化学エッチングプロセスを使用して、シリコン基板１００にエッチングされてもよい。エッチングプロセスは、キャビティ１０６を形成するのに十分な時間、摂氏約２０度（２０℃）〜摂氏約１００度（１００℃）の温度で、及びキャビティ１０６が望ましい寸法を有するように実行されてもよい。別の非限定的な例として、キャビティ１０６は、基板１００がシリコン半導体材料を含む実施形態では、塩素を主成分とする及び／又はフッ素を主成分とする反応性イオンエッチング種を用いることができるドライプラズマエッチングプロセスを使用して、基板１００にエッチングされてもよい。
[0033]非限定的な例として、１つ又は複数のキャビティ１０６は、少なくとも約１ミクロン（１μｍ）、少なくとも約１０ミクロン（１０μｍ）、少なくとも約１００ミクロン（１００μｍ）、少なくとも約２００ミクロン（２００μｍ）、又はさらには５００ミクロン（５００μｍ）以上の平均深さ（ｄ）（図２の視点から見て垂直の寸法）、第１の主表面１０２から基板１００内へ延在することができる。さらに、キャビティ１０６は、少なくとも約５０ミクロン（５０μｍ）、少なくとも約５００ミクロン（５００μｍ）、少なくとも約１０００ミクロン（１，０００μｍ）、又はさらに大きな、基板１００の第１の主表面１０２及び／又は第２の主表面１０４と平行な平均の断面寸法（例えば、幅（Ｘ）、長さ（Ｙ）、直径など）（図２の視点から見て水平の寸法）を有することができる。
[0034]キャビティ１０６の断面形状は、エッチングプロセスで用いられるエッチング液が、等方性のエッチング液か、又は異方性のエッチング液かどうかに、並びに以前論じたような、パターニングされたマスク層の開口部の断面形状に依存することがあり、このマスク層の開口部を通してキャビティ１０６が基板１００にエッチングされる。キャビティ１０６は、任意の望ましいサイズ及び形状を有することができ、所望のサイズ及び形状は、少なくとも部分的には、キャビティ１０６を使用して引き続き形成され得るＭＥＭＳトランスデューサのタイプ及び構成の関数である場合がある。キャビティ１０６が共振器用のＭＥＭＳトランスデューサとして利用される実施形態では、共振器が共振する周波数は、少なくとも部分的には、キャビティ１０６のサイズ及び形状の関数であってもよく、キャビティ１０６のサイズ及び形状は、望ましい共振周波数を提供するために設計され、選択され得る。
[0035]図２を再び参照して、第１の基板１００の１つ又は複数のキャビティ１０６は、第１の基板１００の第１の主表面１０２と平行な面において、第１の基板１００の第１の主表面１０２における第１の基板１００の周縁部によって取り囲まれた面積の少なくとも３０パーセント（３０％）、少なくとも４０パーセント（４０％）、又は少なくとも５０パーセント（５０％）の総断面積を有するように形成されてもよい。非限定的な例が図１２で示され、この図は、第１の基板１００の第１の主表面１０２から第１の基板１００内に形成されたキャビティ１０６の平面図を示す。キャビティ１０６の総断面積は、キャビティ１０６のそれぞれの個々の面積の和である。図１２で示されるように、キャビティ１０６は、矩形の構成を有してもよく、第１の基板１００の第１の主表面１０２は、円形の構成を有してもよい。しかしながら、他の実施形態では、１つ又は複数のキャビティ１０６の構成及び第１の基板１００は、代わりの形態を有してもよい。
[0036]キャビティ１０６を形成した後に、図３Ａに示されるように、ライナー材１０８が、１つ又は複数のキャビティ１０６内部の第１の基板１００の表面に任意選択で形成されてもよい。ライナー材１０８は、いくつかの目的のいずれかに役立つことができる。限定することなく一例を挙げると、ライナー材１０８は、以下でさらに詳細に論じるように、キャビティ１０６に堆積させた一時的な充填物犠牲材料を除去する際に使用されるエッチング停止層として役立つことがある。
[0037]図３Ａを引き続き参照すると、ライナー材１０８は、キャビティ１０６内部の基板１００の露出表面上に、及び第１の基板１００の第１の主表面１０２に共形的に形成されてもよい。ライナー材１０８は、堆積プロセス（例えば、物理的気相堆積（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）プロセス若しくは化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）プロセス）、又は熱成長プロセス（例えば、熱酸化若しくは熱窒化）などの成長プロセスを使用して、キャビティ１０６内部の基板１００の表面に堆積させられても、或いはその他の方法で設けられてもよい。
[0038]ライナー材１０８は、１つ又は複数の材料を含むことができる。一部の実施形態では、第１の基板１００は、第１の材料を含むことができ、ライナー材１０８は、第１の基板１００の第１の材料とは異なる第２の材料を含むことができる。非限定的な例として、第１の基板１００の第１の材料は、結晶シリコン（単結晶又は多結晶）で実質的に構成されてもよく、ライナー材１０８の第２の材料は、酸化シリコン及び窒化シリコンの少なくとも１つを含んでもよい。
[0039]図３Ａを引き続き参照すると、ライナー材１０８が、熱酸化成長プロセスによって、１つ又は複数のキャビティ１０６内部の基板１００の露出表面及び第１の主表面１０２の残りの部分上に共形的に形成された酸化シリコン（例えば、ＳｉＯ２）の層を含む非限定的な例が示されている。熱酸化成長プロセスは、熱成長プロセスの固有の共形性のために利用されることがある。ライナー材１０８は、約２０（２０）ナノメートルを超える、約４０（４０）ナノメートルを超える、又はさらには約６０（６０）ナノメートルを超える平均の層厚に形成されてもよい。一部の実施形態では、ライナー材１０８の密度を増加させるために、ライナー材１０８は、ライナー材１０８の形成と同時に、又はライナー材１０８の形成の後に熱処理されてもよい。非限定的な例として、ライナー材１０８は、当技術分野で知られているように、ライナー材１０８を、適切な炉内でおよそ４００℃を超える温度に加熱することによって熱処理されてもよい。
[0040]図３Ｂは、ライナー材１０８が２つの材料を含む別の非限定的な例を示す。特に、図３Ｂの実施形態は、第１のライナー材１０８Ａ及び第２のライナー材１０８Ｂを含む。第１のライナー材１０８Ａは、熱酸化成長プロセスによって、１つ又は複数のキャビティ１０６内部の基板１００の露出表面及び第１の主表面１０２の残りの部分上に共形的に形成された酸化シリコン（例えば、ＳｉＯ２）の層を含むことができる。第１のライナー材１０８Ａは、約２０（２０）ナノメートルを超える、約４０（４０）ナノメートルを超える、又はさらには約６０（６０）ナノメートルを超える平均の層厚に形成されてもよい。第２のライナー材１０８Ｂは、第１のライナー材１０８Ａの表面上に共形的に形成された窒化シリコン（例えば、Ｓｉ３Ｎ４）の層を含んでもよい。第２のライナー材１０８Ｂは、約２０（２０）ナノメートルを超える、約４０（４０）ナノメートルを超える、又はさらには約６０（６０）ナノメートルを超える、平均の層厚に形成されてもよく、本明細書で上記されたような方法を利用して形成されてもよい。第１のライナー材１０８Ａ及び第２のライナー材１０８Ｂ（例えば、酸化シリコンの層及び窒化シリコンの層）は、ひとまとまりとなってライナー材１０８を構成する。
[0041]図４を参照すると、犠牲材料１１０が１つ又は複数のキャビティ１０６を少なくとも実質的に充填するように、犠牲材料１１０が１つ又は複数のキャビティ１０６内部に設けられてもよい。犠牲材料１１０は、物理的気相堆積（ＰＶＤ）若しくは化学気相堆積（ＣＶＤ）などの堆積プロセスを使用して、スピンオンガラスプロセス若しくはスピンオンポリマープロセスを使用して、又は熱成長プロセス（例えば、熱酸化又は熱窒化）などの成長プロセスを使用して１つ又は複数のキャビティ１０６内部に堆積させることができる。キャビティ１０６に犠牲材料１１０を堆積させると、余分な犠牲材料１００が第１の基板１００の第１の主表面１０２上に配置されることがある。以下でさらに詳細に論じるように、任意選択で、平坦な表面１１２を形成するために犠牲材料１１０の一部を除去することにより、犠牲材料１１０の露出表面（複数可）を平坦化することによって平坦な表面１１２を形成することができる。
[0042]犠牲材料１１０は、集積回路の作製のために通常半導体産業で使用されるいくつかの材料のうちのいずれかを含むことができる。犠牲材料１１０は、約１，０００℃以下の温度で（「Ｓｔａｎｄａｒｄ Ｔｅｓｔ Ｍｅｔｈｏｄｓ ｆｏｒ Ｔｅｎｓｉｏｎ Ｔｅｓｔｉｎｇ ｏｆ Ｍｅｔａｌｌｉｃ Ｍａｔｅｒｉａｌｓ」という題名の）ＡＳＴＭ国際規格Ｅ８／Ｅ８Ｍ−０９に従ってテストされた場合に、約２５０ギガパスカル以下の、又はさらには２００ギガパスカル以下のヤング率（すなわち、弾性率）を示す材料を含んでもよい。
[0043]犠牲材料１１０は、例えば、セラミック材料、金属材料、ポリマー材料、又は半導体材料を含むことができる。さらに、犠牲材料１１０は、結晶質であっても（単結晶若しくは多結晶）、又は非晶質であってもよい。１つの非限定的な例として、犠牲材料１１０は、多結晶シリコンを含んでもよい。さらなる例として、犠牲材料１１０は、（例えば、ペルヒドロ−ポリシラザンを主成分とする、シロキサンを主成分とする、及びケイ酸塩を主成分とする）無機スピンオンガラスなどのガラス状材料、ドープされた若しくはドープされていないケイ酸塩ガラス、ドープされた若しくはドープされていない疑似無機シロキサンスピンオンガラス（ＳＯＧ：ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）、フォスフォシリケートガラス（ＰＳＧ：ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ホウケイ酸ガラス（ＢＳＧ：ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）又はボロフォスフォシリケートガラス（ＢＰＳＧ：ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）を含んでもよい。さらなる実施形態では、犠牲材料１１０は、ポリイミドなどの高分子材料、又は１−メトキシ−２−プロパノール酢酸塩などの酢酸塩を含んでもよい。さらに、犠牲材料１１０は、単一の、全体的に均質の材料によって少なくとも実質的に構成されてもよく、又は犠牲材料１１０は、異なる材料の２つ以上の層又は領域を含む多層構造を含んでもよい。
[0044]１つ又は複数のキャビティ１０６を少なくとも実質的に充填するのに十分な厚さで、共形的に又は非共形的に犠牲材料１１０を堆積させることができる。言いかえれば、犠牲材料１１０は、キャビティ１０６の深さ（ｄ）にほぼ等しい、又はそれを上回る厚さに形成されてもよい。したがって、一部の実施形態では、少なくとも約１ミクロン（１μｍ）、少なくとも約１０ミクロン（１０μｍ）、少なくとも約１００ミクロン（１００μｍ）、少なくとも約２００ミクロン（２００μｍ）、又はさらには５００ミクロン（５００μｍ）以上の厚さに犠牲材料１１０を堆積させることができる。
[0045]先に言及したように、犠牲材料１１０の堆積によって、第１の基板１００の第１の主表面１０２上に余分な犠牲材料１１０の望ましくない堆積がもたらされることがある。したがって、犠牲材料１１０を形成すると同時に、平坦化プロセスが利用されることがある。犠牲材料１１０の露出表面は、図４に示されるように、犠牲材料１１０の一部を除去し、第１の基板１００の第１の主表面１０２及び／又は第２の主表面１０４と平行な平坦な表面１１２を形成することによって平坦化され得る。例えば、研磨プロセス、エッチングプロセス、及び化学機械研磨（ＣＭＰ）プロセスの１つ又は複数が、犠牲材料１１０の表面を平坦化し、平坦な表面１１２を形成するために使用されることがある。平坦な表面１１２は、犠牲材料１１０の領域、及び一部の実施形態ではライナー材１０８の露出領域を含んでもよく、ライナー材１０８は、余分な犠牲材料１１０を除去するために使用される平坦化プロセスにおいて停止層として働くことができ、キャビティ１１０内部のいかなる犠牲材料１１０の除去、及び基板１００のいかなる部分の除去も防ぐことができる。ライナー材１０８は、平坦化プロセス（例えば、ＣＭＰプロセス）中に犠牲材料１１０と比較して、ライナー材１０８の除去に対する耐性（すなわち、ライナー材１０８の比較的低い除去率）のために停止層として働くことができる。したがって、一部の実施形態では、ライナー材１０８は、ライナー材１０８が平坦化プロセス中に犠牲材料１１０よりも除去するのにより大きな耐性を有するように選択される。
[0046]キャビティ１０６に犠牲材料１１０を設けた後に、図５〜図８を参照して以下で説明されるように、比較的薄い材料の層が、基板１００の第１の主表面１０２上に及びキャビティ１０６上に設けられてもよい。
[0047]手短に言えば、一部の実施形態では、図６に示されるような第２の基板１２０は、図７に示される接合構造を形成するために第１の基板１００の第１の主表面１０２上に接合されてもよく、その後、図８に示されるように、第２の基板１２０の比較的厚い層１２０Ｂを除去し、第１の基板１００の第１の主表面１０２上に接合された第２の基板１２０の比較的薄い層１２０Ａを残すことによって、第２の基板１２０を薄くすることができる。
[0048]図５を参照すると、第１の基板１００を第２の基板１２０に接合する（図６）準備をするために、平坦な表面１１２上に接合層１１６を設けて、図５の中間の半導体構造１１４を形成することができる。非限定的な例として、接合層１１６は、酸化物（例えば、酸化シリコン）、窒化物（例えば、窒化シリコン）又は金属材料の１つ又は複数を含んでもよい。一部の実施形態では、接合層１１６は、物理的気相堆積（ＰＶＤ）プロセス、化学気相堆積（ＣＶＤ）プロセス、スピンオンガラスプロセス、スピンオンポリマープロセス及び／又は熱成長プロセス（例えば、熱酸化又は熱窒化）などの成長プロセスよって形成された酸化シリコンを含んでもよい。接合層１１６は、約１（１）ナノメートルを超える、約５０（５０）ナノメートルを超える、又はさらには約１（１）ミクロンを超える平均の層厚を有してもよい。
[0049]接合層１１６は、約２ナノメートル（２．０ｎｍ）以下の、約１ナノメートル（１．０ｎｍ）以下の、又はさらには４分の１ナノメートル（０．２５ｎｍ）以下の二乗平均表面粗さ（ＲＲＭＳ：ｒｏｏｔ ｍｅａｎ ｓｑｕａｒｅ ｓｕｒｆａｃｅ ｒｏｕｇｈｎｅｓｓ）を有する接合面１１８を含むように形成されてもよい。接合層１１６の接合面１１８は、機械研磨プロセス及び化学エッチングプロセスの少なくとも１つを使用して平滑化されてもよい。例えば、化学機械研磨（ＣＭＰ）プロセスは、接合プロセスに備えて接合層１１６の接合面１１８の表面粗さを平坦化する及び／又は低減させるために使用されることがある。
[0050]接合層１１６の接合面１１８を平滑化した後に、接合面１１８は、任意選択で、当技術分野で知られているプロセスを使用して洗浄され及び／又は活性化されてもよい。例えば、活性化プロセスは、接合プロセスを促進する、及び／又は結果として接合層１１８の接合面１１８と第１の基板１００に接合される第２の基板１２０（図６）の接合面との間でより強固な接合が形成されるやり方で、接合面１１８における表面の化学的性質を変えるために使用されることがある。
[0051]図６は、図５の第１の基板１００に接合される第２の基板１２０を示す。第２の基板１２０は、単一の、全体的に均質の材料によって少なくとも実質的に構成されてもよく、又は第２の基板１２０は、多層構造を含んでもよい。非限定的な例として、第２の基板１２０は、酸化物（例えば、酸化アルミニウム、酸化ジルコニウム、酸化シリコンなど）、窒化物（例えば、窒化シリコン）、炭化物（例えば、炭化シリコン）、又は半導体材料（例えば、シリコン、ゲルマニウム、ＩＩＩ−Ｖ半導体材料など）を含んでもよい。第２の基板１２０は、一部の実施形態では非晶質材料を含んでもよい。他の実施形態では、第２の基板１２０は、結晶材料（例えば、多結晶又は単結晶材料）を含んでもよい。以下でさらに詳細に論じるよう、第２の基板１２０を第１の基板１００に接合した後に第２の基板１２０の薄層化を促進するために、イオンを破砕面１３２に沿って第２の基板に注入することができ、この破砕面１３２が、破砕面１３２の両側に第２の基板１２０の比較的薄い層１２０Ａ及び比較的厚い層１２０Ｂを画成することができる。
[0052]図７に示されるように、第２の基板１２０は、図示される中間構造体１２６を形成するために、第１の基板１００の第１の主表面１０２上に接合されてもよい。第２の基板１２０は、第２の基板１２０の比較的薄い層１２０Ａが第１の基板１００の第１の主表面１０２と第２の基板１２０の比較的厚い層１２０Ｂとの間に配置されるように、第１の基板１００上に接合されてもよい。一部の実施形態では、第２の基板１２０の比較的薄い層１２０Ａは、直接接合プロセスを使用して、第１の基板１００の第１の主表面１０２に、いかなる接着剤も間に使用せずに接合され得る。
[0053]比較的薄い層１２０Ａは、直接原子結合を実現することによって、比較的薄い層１２０Ａが第１の基板１００の第１の主表面１０２に直接接合される直接接合プロセスを使用して、第１の基板１００の第１の主表面１０２に接合され得る。言いかえれば、比較的薄い層１２０Ａは、接着剤を使用せずに、第１の基板１００に直接接合され得る。第２の基板１２０の比較的薄い層１２０Ａと第１の基板１００との間の原子結合の性質は、第１の基板１００の接合面１１８及び第２の基板１２０の接合面１３０のそれぞれの表面における材料組成に依存する。
[0054]一部の実施形態では、第２の接合層１１６が、接合プロセスに先立って比較的薄い層１２０Ａの露出表面１２２上に設けられてもよく、第２の接合層１１６は、接合層１１６に関して前述したように第１の基板１００上に設けられてもよい。例えば、二酸化シリコン（ＳｉＯ２）が、第２の基板１２０の材料１２０Ａの比較的薄い層の主表面１２２上に設けられてもよい。したがって、そのような実施形態によると、直接原子結合は、第２の基板１２０の露出した第１の主表面１２２の二酸化シリコンと第１の基板１００の第１の主表面１０２の二酸化シリコンとの間で実現されてもよい。別の言い方をすると、比較的薄い層１２０Ａの接合面１２２は、酸化物材料（例えば、誘電体材料である二酸化シリコン（ＳｉＯ２））を含んでもよく、第１の基板１００の接合面１１８が同じ酸化物材料（例えば、二酸化シリコン（ＳｉＯ２））で少なくとも実質的に構成されてもよい。そのような実施形態では、酸化シリコンと酸化シリコン間の表面直接接合プロセスが、第１の基板１００の接合面１１８を第２の基板１２０の接合面１３０に接合するために使用されてもよい。そのような実施形態では、図７に示されるように、接合材料１１６（例えば、酸化物（例えば、二酸化シリコン）などの誘電体層）は、第２の基板１２０の材料１２０Ａの比較的薄い層と第１の基板１００の平坦な表面１１２との間の直接接合界面１２４において第１の基板１００と第２の基板１２０との間に配置されてもよい。接合材料１１６は、例えば、約１ナノメートル（１ｎｍ）〜約１ミクロン（１μｍ）の平均の厚さを有してもよい。
[0055]さらなる実施形態では、第１の基板１００の接合面１１８の実質的な部分は、シリコンなどの半導体材料を含むことができ、第２の基板１２０の接合面１３０は、同じ半導体材料（例えば、シリコン）で少なくとも実質的に構成されてもよい。そのような実施形態では、シリコンとシリコン間の表面直接接合プロセスが第１の基板１００を第２の基板１２０に接合するために使用されてもよい。さらなる実施形態では、第１の基板１００の接合面１１８及び第２の基板１２０の接合面１３０は、金属材料、例えば、銅、金、アルミニウムなど、又は共晶組成、例えば、Ａｕ：Ｓｎ、Ａｕ：Ｓｉ、Ａｕ：Ｇｅ、Ａｌ：Ｇｅ、Ａｕ：Ｉｎの１つ又は複数などを含んでもよい。
[0056]接合面１１８、１３０を互いに直接物理的に接触させることができ、圧力を接合界面１３２の局所領域に印加することができる。原子間結合は、局所化された圧力領域の近傍で開始することができ、接合波が接合面１１８、１３０の界面を横切って速い速度で伝播し、直接接合界面１３２を形成することができる。
[0057]任意選択で、第１の基板１００と第２の基板１２０との間の接合を強化するためにアニールプロセスが使用されてもよい。そのようなアニールプロセスは、第２の基板１２０の材料１２０Ａの比較的薄い層及び第１の基板１００を摂氏約１００度（１００℃）〜摂氏約１０００度（１，０００℃）の温度で、約２分（２分）〜約１５時間（１５時間）、炉内で加熱することを含んでもよい。
[0058]第２の基板１２０を第１の基板１００に接合すると同時に、第２の基板１２０は、以前に言及したように第２の基板１２０を薄くし、比較的厚い層１２０Ｂを除去し、第１の基板１００と反対側の比較的薄い層１２０Ａの表面を露出させるためのさらなるプロセスにかけることができる。例えば、比較的厚い層１２０Ｂは、比較的薄い層１２０Ａから除去され、犠牲材料１１０及びライナー材１０８を含む第１の基板１００の平坦な表面１１２上に接合された比較的薄い層１２０Ａを残すことができる。
[0059]限定することなく一例を挙げると、スマートカット（ＳＭＡＲＴ ＣＵＴ）（商標）プロセスは、第２の基板１２０の材料１２０Ｂの比較的厚い層を材料１２０Ａの比較的薄い層から分離するために使用されることがある。そのようなプロセスは、例えば、Ｂｒｕｅｌによる米国特許第ＲＥ３９，４８４号（２００７年２月６日発行）、Ａｓｐａｒらによる米国特許第６，３０３，４６８号（２００１年１０月１６日発行）、Ａｓｐａｒらによる米国特許第６，３３５，２５８号（２００２年１月１日発行）、Ｍｏｒｉｃｅａｕらによる米国特許第６，７５６，２８６号（２００４年６月２９日発行）、Ａｓｐａｒらによる米国特許第６，８０９，０４４号（２００４年１０月２６日発行）、及びＡｓｐａｒらによる米国特許第６，９４６，３６５号（２００５年９月２０日）に詳細に記載され、それらの開示は、その全体が参照により本明細書に組み込まれる。
[0060]手短に言えば、図６を参照して、複数のイオン１２８（例えば、水素、ヘリウム、又は不活性ガスイオンの１つ又は複数）を第２の基板１２０内に注入することができる。一部の実施形態では、第２の基板１２０の主表面１３０を第１の基板１００に接合する前に、複数のイオン１２８が主表面１３０を貫いて第２の基板１２０内へ注入されてもよい。例えば、イオン１２８は、図６に示されるように、接合する前に、表面１３０に隣接して第２の基板１２０の側に置かれたイオン源から第２の基板１２０内に注入されてもよい。
[0061]イオンは、第２の基板１２０内に、第２の基板１２０の主表面１３０と実質的に垂直な方向に注入され得る。当技術分野で知られているように、イオンが第２の基板１２０内へ注入される深さは、少なくとも一部は、イオンが第２の基板１２０内へ注入されるエネルギーの関数である。一般に、より小さなエネルギーによって注入されたイオンは、比較的より浅い深さに注入され、より高いエネルギーによって注入されたイオンは、比較的より深い深さに注入される。
[0062]イオンは、第２の基板１２０内に破砕面１３２を画成するように、第２の基板１２０内部の所望の深さにイオンを注入するように選択された所定のエネルギーによって第２の基板１２０内へ注入されてもよい。イオンは、第２の基板１２０の層を第１の基板１００に接合する前に、又は接合した後に第２の基板１２０内へ注入されてもよい。１つの特定の非限定的な例として、破砕面１３２は、第２の基板１２０の比較的薄い層１２０Ａの平均厚さが約１００ナノメートル（１００ｎｍ）〜約１０００ナノメートル（１，０００ｎｍ）延在する範囲にあるように、第１の主表面１３０からの平均深さで第２の基板１２０内部に配置されてもよい。当技術分野で知られているように、少なくとも一部のイオンが所望の注入深さ以外の深さで注入されるのは避けがたく、（例えば、接合前の）露出した主表面１３０から第２の基板１２０内への深さの関数としてのイオンの濃度のグラフは、所望の注入深さに最大値を有する略鐘形の（対称又は非対称の）曲線を示すことがある。
[0063]イオンが第２の基板１２０内に注入されると同時に、イオンは、第２の基板１２０内部に（図６で破線として示される）破砕面１３２を画成する。破砕面１３２は、第２の基板１２０内部の最大のイオン濃度の面と位置合わせされた、その面に沿って延在する層又は領域を第２の基板１２０内部に構成することができる。破砕面１３２は、材料１３２Ａの比較的薄い層を第１の基板１００に転写するために、後続のプロセスで第２の基板１２０を劈開する又は破砕することができる面を第２の基板１２０内部に画成することができる。例えば、第２の基板１２０は、第２の基板１２０を破砕面１３２に沿って劈開する又は破砕するために加熱されてもよい。また、任意選択で、機械的及び／又は化学的エネルギーが、破砕面１３２に沿って第２の基板１２０の劈開を引き起こす又は支援するために加えられてもよい。
[0064]さらなる実施形態では、比較的薄い層１２０Ａは、比較的厚い第２の基板１２０（例えば、約１００ミクロンを超える平均厚さを有する基板）を第１の基板１００に接合し、続いて、第１の基板１００の反対の側から比較的厚い基板を薄くすることによって、第１の基板１００上に設けられてもよい。第２の基板１２０の露出した第２の主表面１３４から材料を除去することによって第２の基板１２０を薄くすることができる。例えば、化学的プロセス（例えば、ウェット又はドライエッチングプロセス）、機械的プロセス（例えば、研削又はラッピングプロセス）を使用して、或は化学機械研磨（ＣＭＰ）プロセスによって第２の基板１２０を薄くしてもよい。
[0065]図８に示されるように、第１の基板１００上に接合された材料１２０Ａの薄い層を残すように第２の基板１２０を薄くすると同時に、保護誘電体層１３６が、第１の基板１００の反対の側で材料１２０Ａの比較的薄い層の露出表面上に、任意選択で形成され、図８に示される中間構造体１３８を形成することができる。保護誘電体層１３６は、酸化シリコン及び／又は窒化シリコンの１つ又は複数を含むことができる。堆積プロセス（例えば、物理的気相堆積（ＰＶＤ）プロセス又は化学気相堆積（ＣＶＤ）プロセス）、及び熱成長プロセス（例えば、熱酸化又は熱窒化）などの成長プロセスの１つ又は複数を使用して、保護誘電体層１３６を比較的薄い層１２０Ａ上に堆積させることができる。保護誘電体層１３６は、ＭＥＭＳキャビティの形成において利用される後続のプロセスのためのエッチング停止層として働くことができる。保護誘電体層１３６は、例えば、約１ナノメートル（１ｎｍ）〜約１ミクロン（１μｍ）の平均の層厚を有してもよい。一部の実施形態では、保護誘電体層１３６は、保護誘電体層１３６の密度を増加させるために熱的に処理されてもよい。非限定的な例として、保護誘電体層１３６は、保護誘電体層１３６の密度を高めるために、当技術分野で知られているように適切な炉内でおよそ４００℃を超える温度に加熱されてもよい。
[0066]図９を参照すると、比較的薄い層１２０Ａを貫いて犠牲材料１１０まで延在する１つ又は複数の開口１４０を形成することができる。以下でさらに詳細に論じるよう、犠牲材料１１０は、１つ又は複数の開口１４０を通して第１の基板１００のキャビティ１０６内部から除去され得る。したがって、開口１４０は、犠牲材料１１０に隣接して位置してもよく、犠牲材料１１０と位置合わせされてもよい。さらに、１つ又は複数の開口１４０は、保護誘電体層１３６、比較的薄い層１２０Ａ、及び接合層１１６（存在する場合は）を貫いて延在してもよい。下にある犠牲材料１１０の１つ又は複数の表面は、開口１４０を通して露出してもよい。１つ又は複数の開口１４０は、第１の基板１００の第１の主表面１０２及び第２の主表面１０４と平行な、少なくとも約２０（２０）ナノメートル、少なくとも約５０（５０）ナノメートル、少なくとも約１００（１００）ナノメートル、又はさらに大きな平均の断面寸法（ｚ）（例えば幅、直径など）（図９の視点から水平の寸法）を有してもよい。
[0067]１つ又は複数の開口１４０は、例えば、フォトリソグラフィマスキング及びエッチングプロセスを使用して、材料１２０Ａの比較的薄い層を貫いて形成されてもよい。そのような実施形態では、マスク層を、第１の基板１００の反対の側で材料１２０Ａの比較的薄い層の第１の主表面１３０上に堆積させ、選択的にパターニングし、開口１４０を形成するために材料１２０Ａの比較的薄い層内へとエッチングすることが望まれる位置にマスク層を貫いて開口部を形成することができる。パターニングされたマスク層を形成した後に、パターニングされたマスク層の開口部を通して露出する材料１２０Ａの比較的薄い層の領域は、例えば、ウェット化学エッチングプロセス又はドライ反応性イオンエッチングプロセスを使用してエッチングされてもよい。図示する非限定的な例は、材料１２０Ａの比較的薄い層を貫いて延在する単一の開口を示すが、任意の数の開口１４０が材料の比較的薄い層を貫いて形成されてもよく、１つ又は複数の開口１４０のそれぞれが犠牲材料１１０と位置合わせされてもよい。
[0068]一部の実施形態では、１つ又は複数の開口１４０は、開口１４０が第１の基板１００の第１の主表面１０２及び第２の主表面１０４と平行な水平面内で犠牲材料１１０の中心と位置合わせされるように、下にある犠牲材料１１０と位置合わせされてもよい。一部の実施形態では、開口１４０は、キャビティ１０６の平均の断面寸法の約１０（１０）パーセント以下、キャビティ１０６の平均の断面寸法の約２０（２０）パーセント以下、又はさらにはキャビティ１０６の平均の断面寸法の約５０（５０）パーセント以下の、犠牲材料１１０の中心の距離の範囲内にあってもよい。代替の実施形態では、１つ又は複数の開口１４０は、１つ又は複数の開口１４０が犠牲材料１１０の他の部分上で垂直に位置するように位置合わせされてもよい。
[0069]一部の実施形態では、１つ又は複数の開口１４０を形成するために異方性エッチングプロセスが利用されてもよい。異方性エッチングプロセスは、実質的に開口１４０の深さ全体にわたって１つ又は複数の開口１４０の平均断面寸法（ｚ）を維持するために利用されることがある。例えば、非限定的な例において、異方性エッチングプロセスは、１つ又は複数の開口１４０の深さ全体を通して、平均断面寸法（ｚ）をもとのエッチング前の断面寸法（ｚ）の、少なくともおよそ５（５）パーセント以内、少なくともおよそ１０（１０）パーセント以内、又はさらには少なくともおよそ２０（２０）パーセント以内に維持することができる。図９では２つの開口１４０の平均断面寸法（ｚ）が実質的に等しいとして示されているが、他の実施形態では、開口１４０は、異なる平均断面寸法（ｚ）を有してもよいことを認識されたい。
[0070]異方性ドライ反応性イオンエッチプロセスは、第１の主表面１３０から材料１２０Ａの比較的薄い層を貫いて１つ又は複数の開口１４０を形成するために利用されてもよい。異方性ドライエッチングプロセスは、１つ又は複数の開口１４０内部の材料１２０Ａの薄い層の露出した側壁１４２のエッチングを実質的に防ぐように開口１４０を形成するために利用され得る。さらなる実施形態では、異方性ウェットエッチが利用されてもよい。エッチングプロセスの後、パターニングされたマスク層は、除去されてもよい。
[0071]一部の実施形態では、エッチングプロセスは、除去される材料（複数可）の組成に応じて２つ以上のエッチ（ウェット又はドライ）化学反応を利用することができる。例えば、第１のエッチ化学反応が保護誘電体層１３６の部分を除去するために利用されてもよく、第２のエッチ化学反応が材料１２０Ａの比較的薄い層の部分を除去するために使用されてもよく、第３のエッチ化学反応が接合層１１６の部分を除去するために利用されてもよい。接合層１１６及び保護誘電体層１３６が実質的に同じ材料を含む実施形態では、第１のエッチ化学反応及び第３のエッチ化学反応は、実質的に同じであってもよい。
[0072]１つ又は複数の開口１４０を形成すると同時に、図１０に示される中間構造体１４６を形成するために、追加の保護誘電体層１４４が開口１４０内部の材料１２０Ａの薄い層の露出した側壁上に形成されてもよい。追加の保護誘電体層１４４は、側壁１４２の全表面を実質的にカバーするように材料１２０Ａの比較的薄い層の露出した側壁１４２上に形成されてもよい。追加の保護誘電体層１４４は、堆積プロセス（例えば、物理的気相堆積（ＰＶＤ）プロセス又は化学気相堆積（ＣＶＤ）プロセス）、及び熱成長プロセス（例えば、熱酸化又は熱窒化）などの成長プロセスのうちの１つ又は複数を使用して形成されてもよい。追加の保護誘電体層１４４は、約２０（２０）ナノメートルを超える、約４０（４０）ナノメートルを超える、又はさらには約６０（６０）ナノメートルを超える平均の層厚に形成されてもよい。一部の実施形態では、追加の保護誘電体層１４４は、追加の保護誘電体層１４４の密度を増加させるために熱的に処理されてもよい。非限定的な例として、追加の保護誘電体層１４４は、追加の保護誘電体層１４４の密度を高めるために、適切な炉内でおよそ４００℃を超える温度に加熱されてもよい。
[0073]非限定的な例として、追加の保護誘電体層１４４は、酸化シリコン層及び／又はシリコン窒化物層を含むことができる１つ又は複数の層を含んでもよい。例えば、追加の保護誘電体層１４４は、熱酸化成長プロセスによって１つ又は複数の開口１４０内部の材料１２０Ａの薄い層の側壁１４２上に共形的に形成された酸化シリコン（例えば、ＳｉＯ２）層を含んでもよい。熱酸化成長プロセスは、１つ又は複数のチャネル１４０内部の材料１２０Ａの薄い層の側壁１４２上での熱成長プロセス固有の共形性により利用されることがあり、それによって、確実に側壁１４２全体を少なくとも実質的にカバーする。
[0074]材料１２０Ａの比較的薄い層を貫いて延在する１つ又は複数の開口１４０を利用して、１つ又は複数のキャビティ１０６内部から犠牲材料１１０を除去することができる。図１１に示されるように、キャビティ１０６から犠牲材料１１０を除去することによって、材料１２０Ａの比較的薄い層を構造体の残りの部分から「解放（ｒｅｌｅａｓｅ）」することができる。材料１２０Ａの比較的薄い層の解放された、支持されていない部分は、中間構造体１４８から作製される後続のＭＥＭＳトランスデューサ用の膜として機能することができる。加えて、犠牲材料１１０の除去は、１つ又は複数のキャビティ１０６に空洞を再び復元し、この空洞が、中間構造体１４８から作製される後続のＭＥＭＳトランスデューサ用のＭＥＭＳキャビティとして利用され得る。
[0075]非限定的な実施形態では、ライナー材１０８と比較して犠牲材料１１０に対して選択性のあるエッチング液を使用して開口１４０を通してキャビティ１１０から犠牲材料１１０を除去することができるように、エッチング液は、１つ又は複数の開口１４０を通り抜けることができる。言いかえれば、犠牲材料１１０は、ライナー材１０８及び保護誘電体層１３６、１４４を含む材料（複数可）よりも実質的に大きな速度で除去され得る。加えて、犠牲材料１１０は、接合層１１６、保護誘電体層１３６及び追加の保護誘電体層１４４よりも実質的に大きな速度で除去され得る。一部の実施形態では、犠牲材料１１０は、ライナー材１０８、接合層１１６、保護誘電体層１３６、１４４を含む材料（複数可）を実質的に除去することなく除去され得る。
[0076]エッチング液がライナー材１０８をエッチングする第２のエッチング速度（並びに接合層１１６及び／又は保護誘電体層１３６、１４４をエッチングするいかなる速度）よりも高い第１のエッチング速度で犠牲材料１１０をエッチングするエッチング液を選択することができる。第１のエッチング速度は、第２のエッチング速度よりも少なくとも約５（５）倍高い、第２のエッチング速度よりも少なくとも１００（１００）倍高い、又はさらには一部の実施形態では第２のエッチング速度よりも少なくとも約１０００（１，０００）倍高くてもよい。この構成では、ライナー材１０８（並びに接合層１１６及び／又は保護誘電体層１３６、１４４）は、犠牲材料１１０を１つ又は複数のキャビティ１０６内部から除去するために使用されるエッチングプロセスにおいてエッチング停止層として働くことができる。言いかえれば、犠牲材料１１０は、第１のエッチング速度で１つ又は複数のキャビティ１０６の内部から徐々に除去される。犠牲材料１１０が少なくとも実質的に除去され、ライナー材１０８の下にある表面が露出すると、エッチングプロセスは、エッチング速度がより遅い第２のエッチング速度に著しく低減するという事実により、効果的に停止する。
[0077]１つ又は複数のキャビティ１０６の内部から犠牲材料１１０をエッチングするために使用されるエッチングプロセスは、ウェットエッチングプロセス、ドライエッチングプロセス（例えば、プラズマエッチングプロセス）又は電気化学的エッチングプロセスを含んでもよい。
[0078]エッチングプロセスで用いられるエッチング液（複数可）の組成は、犠牲材料１１０及びライナー材１０８などの周囲の材料の組成に依存する。そのような材料に適した多くのエッチング液が当技術分野で知られており、本開示の実施形態において用いられてもよい。１つの非限定的な例として、犠牲材料１１０がポリ結晶シリコンを含み、ライナー材１０８が酸化シリコン及び窒化シリコンの１つ又は複数を含む実施形態では、エッチング液は、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）を含んでもよい。典型的なＴＭＡＨエッチング温度は、７０℃〜９０℃の温度で用いられ、典型的な濃度は、水中で３〜２５重量％のＴＭＡＨである。犠牲材料１１０がポリ結晶シリコンを含む一部の実施形態では、選択性のある等方性カーボンテトラフルオリド（ＣＦ４）エッチも利用することができる。
[0079]他の非限定的な例において、犠牲材料１１０は、例えば、無機スピンオンガラス（すなわち、メチル、エチル、フェニル、又はブチル）、ドープされた又はドープされていないケイ酸塩ガラス、ドープされた又はドープされていない疑似無機シロキサンスピンオンガラス（ＳＯＧ）、フォスフォシリケートガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、又はボロフォスフォシリケートガラス（ＢＰＳＧ）などのガラス状材料を含んでもよい。犠牲材料１１０がガラス状材料を含む実施形態では、ライナー材１０８は、二酸化シリコン材料、及び上を覆う窒化シリコン材料を含んでもよい。エッチング液は、濃縮ＨＦ（水中に４９％のＨＦ）などのフッ化水素酸（ＨＦ）を主成分とするエッチ化学反応、例えば、フッ化アンモニウム（ＮＨ４Ｆ）及びフッ化水素酸（例えば、水中で４０％のＮＨ４Ｆと水中で４９％のＨＦの７：１の容積比）を含むバッファード酸化物エッチ、並びにＨＦ／塩酸（ＨＣｌ）エッチ溶液（例えば、１：１のＨＦ：ＨＣｌ）を含んでもよい。
[0080]犠牲材料１１０がポリイミドなどの高分子材料、又は１−メトキシ−２−プロパノール酢酸塩などの酢酸塩を含む実施形態では、酢酸塩、高分子材料は、乳酸エチル及びジアセトンアルコールなどの適切な溶剤を用いて除去されてもよい。そのような実施形態では、選択された溶剤は、隣接するライナー材１０８、接合層１１６、保護誘電体層１３６、１４４を除去せずに、犠牲高分子材料１１０を除去する。
[0081]さらなる実施形態では、図１１の半導体構造１４８は、ＭＥＭＳトランスデューサを形成するためにさらに処理されてもよい。例えば、非限定的な例として、図１３は、図１１の半導体構造１４８から作製されたＭＥＭＳトランスデューサ１５０を示す。ＭＥＭＳトランスデューサ１５０は、ＭＥＭＳトランスデューサキャビティとして働くことができる単一のキャビティ１０６、及び材料１２０Ａの比較的薄い層を貫いて延在する４つの（４）開口１４０を備えることができる。そのような構造は、プレート音響波共振器、たわみモード共振器、バルク音響波（ＢＡＷ）共振器、表面弾性波（ＳＡＷ）共振器、又は薄膜バルク音響共振器（ＦＢＡＲ）として利用されてもよい。他の実施形態では、ＭＥＭＳトランスデューサ１５０は、トランスデューサ１５０の機械的変形、又はトランスデューサ１５０における振動を電気的に検知するように構成されたセンサを備えてもよい。一部の実施形態では、トランスデューサ１５０は、共振器及びセンサの両方として機能することができる。
[0082]基板貫通バイア１５２は、マスキング及びエッチングプロセス、並びにＭＥＭＳトランスデューサ１５０と、ＭＥＭＳトランスデューサ１５０の１つ又は両方の主表面上に形成することができるさらなる半導体構造との間の電気的接続を可能にする金属堆積プロセスによって形成されてもよい。例えば、ＣＭＯＳベースのデバイスなどの能動電子デバイスが、ＭＥＭＳトランスデューサ１５０の第１の主表面１５４に（例えば、直接接合プロセスによって）取り付けられてもよく、ＭＥＭＳキャップが、ＭＥＭＳトランスデューサ１５０の第２の主表面１５６上に（例えば、直接接合プロセスによって）設けられてもよく、それによって、ＣＭＯＳデバイス基板とＭＥＭＳトランスデューサ１５０とＭＥＭＳキャップ構造との間で電気的接続を確立することができる。
[0083]本明細書に開示された実施形態によって、１つ又は複数のキャビティを備える半導体構造の形成が可能となり、本半導体構造をＭＥＭＳトランスデューサの形成のために利用することができる。
[0084]本開示のさらなる非限定的な例示的な実施形態について以下に述べる。
[0085]実施形態１
第１の基板に１つ又は複数のキャビティを形成するステップであって、１つ又は複数のキャビティが第１の基板の第１の主表面から第１の基板内へ少なくとも部分的に延在するステップと、１つ又は複数のキャビティ内部に犠牲材料を設けるステップと、第１の基板の第１の主表面上に第２の基板を接合するステップと、第２の基板から第２の基板の比較的厚い層を除去し、第１の基板の第１の主表面上に接合された第２の基板の比較的薄い層を残すことによって第２の基板を薄くするステップと、第２の基板の比較的薄い層を貫いて１つ又は複数の開口を形成するステップと、１つ又は複数の開口を通して１つ又は複数のキャビティ内部から犠牲材料を除去するステップと、を含む半導体構造を作製する方法。
[0086]実施形態２
第１の基板の第１の主表面と平行な面において、第１の基板の第１の主表面における第１の基板の周縁部によって取り囲まれた全面積の少なくとも３０パーセント（３０％）の総断面積を有するように１つ又は複数のキャビティを形成するステップをさらに含む、実施形態１に記載の方法。
[0087]実施形態３
１つ又は複数のキャビティ内部に犠牲材料を設ける前に、１つ又は複数のキャビティ内部の第１の基板の表面にライナー材を形成するステップをさらに含む、実施形態１又は実施形態２に記載の方法。
[0088]実施形態４
１つ又は複数のキャビティ内部から犠牲材料を除去するステップが、ライナー材との関連で犠牲材料に対して選択性のあるエッチング液を使用して、犠牲材料をエッチングするステップを含む、実施形態３に記載の方法。
[0089]実施形態５
酸化シリコン及び窒化シリコンの少なくとも１つを含むようにライナー材を選択するステップをさらに含む、実施形態３又は実施形態４に記載の方法。
[0090]実施形態６
１つ又は複数のキャビティ内部に犠牲材料を設けるステップが、１つ又は複数のキャビティ内部に犠牲材料を堆積させるステップであって、犠牲材料が１つ又は複数のキャビティを少なくとも実質的に充填するステップと、犠牲材料の一部を除去することによって犠牲材料の表面を平坦化するステップと、を含む、実施形態１〜５のいずれか一項に記載の方法。
[0091]実施形態７
第１の基板の第１の主表面上に第２の基板を接合する前に、犠牲材料上に接合層を堆積させるステップをさらに含む、実施形態１〜６のいずれか一項に記載の方法。
[0092]実施形態８
第２の基板を薄くするステップが、第２の基板内部に破砕面を形成するように第２の基板内にイオンを注入するステップであって、破砕面が第２の基板の比較的厚い層と第２の基板の比較的薄い層との間に配置されるステップと、破砕面に沿って第２の基板を破砕し、第２の基板の比較的厚い層を第２の基板の比較的薄い層から分離するステップと、をさらに含む、実施形態１〜７のいずれか一項に記載の方法。
[0093]実施形態９
第２の基板の比較的薄い層を貫いて１つ又は複数の開口を形成するステップが、第２の基板の比較的薄い層を貫いて１つ又は複数の開口をエッチングするステップと、１つ又は複数の開口内部の犠牲材料の表面を露出させるステップと、を含む、実施形態１〜８のいずれか一項に記載の方法。
[0094]実施形態１０
１つ又は複数の開口を通して１つ又は複数のキャビティ内部から犠牲材料を除去する前に、比較的薄い層の露出表面上に保護誘電体層を形成するステップをさらに含む、実施形態９に記載の方法。
[0095]実施形態１１
１つ又は複数の開口を通して１つ又は複数のキャビティ内部から犠牲材料を除去する前に、１つ又は複数の開口内部の比較的薄い層の露出表面上に保護誘電体層を形成するステップをさらに含む、実施形態９又は実施形態１０に記載の方法。
[0096]実施形態１２
半導体構造からＭＥＭＳトランスデューサを形成するステップをさらに含む、実施形態１〜１１のいずれか一項に記載の方法。
[0097]実施形態１３
第１の基板の第１の主表面から第１の基板を少なくとも部分的に貫いて延在する１つ又は複数のキャビティと、１つ又は複数のキャビティ内部に配置された犠牲材料と、１つ又は複数のキャビティ内部の第１の基板の表面上に延在するライナー材であって、第１の基板の表面と犠牲材料との間に配置されたライナー材と、第１の基板の第１の主表面上に配置され、１つ又は複数のキャビティ内部に配置された犠牲材料上に延在する比較的薄い層と、比較的薄い層を貫いて延在する１つ又は複数の開口であって、犠牲材料に隣接して配置された１つ又は複数の開口と、を備える、半導体構造。
[0098]実施形態１４
比較的薄い層と犠牲材料との間に配置された接合層をさらに含む、実施形態１３に記載の半導体構造。
[0099]実施形態１５
犠牲材料が多結晶シリコンを含む、実施形態１３又は実施形態１４に記載の半導体構造。
[00100]実施形態１６
１つ又は複数のキャビティが、第１の基板の第１の主表面と平行な面において、第１の基板の第１の主表面における第１の基板の周縁部によって取り囲まれた全面積の少なくとも３０パーセント（３０％）の総断面積を有する、請求項１３〜１５のいずれか一項に記載の半導体構造。
[00101]実施形態１７
ライナー材が酸化シリコン及び窒化シリコンの少なくとも１つを含む、実施形態１３〜１６のいずれか一項に記載の半導体構造。
[00102]実施形態１８
ライナー材が酸化シリコン層上に配置されたシリコン窒化物層を含む、実施形態１７に記載の半導体構造。
[00103]実施形態１９
ライナー材が約２０ナノメートル以上の厚さを有する酸化シリコン層を含む、実施形態１７又は実施形態１８に記載の半導体構造。
[00104]実施形態２０
ライナー材が約２０ナノメートル以上の厚さを有するシリコン窒化物層を含む、実施形態１７〜１９のいずれか一項に記載の半導体構造。
[00105]実施形態２１
比較的薄い層の露出表面上に保護誘電体層をさらに備える、実施形態１３〜２０のいずれか一項に記載の半導体構造。
[00106]実施形態２２
１つ又は複数の開口内部の比較的薄い層の露出表面上に保護誘電体層をさらに備える、実施形態１３〜２１のいずれか一項に記載の半導体構造。
[00107]実施形態２３
１つ又は複数のキャビティが、第１の基板の第１の主表面から第１の基板内へ少なくとも約１ミクロンの平均深さ延在する、実施形態１３〜２２のいずれか一項に記載の半導体構造。
[00108]実施形態２４
比較的薄い層と犠牲材料との間に配置された直接接合界面をさらに備える、実施形態１３〜２３のいずれか一項に記載の半導体構造。
[00109]上記の本開示の例示的な実施形態は、これらの実施形態が単に本発明の実施形態の例にすぎないため、本発明の範囲を限定せず、本発明は、添付の特許請求の範囲及びそれらの法的な均等物によって規定される。いかなる均等な実施形態も、本発明の範囲内にあることが意図されている。実際、本明細書に示され記載されたものに加えて、本開示の様々な変更形態、例えば記載された要素の、代りの有用な組合せなどが本明細書から当業者には明らかになるであろう。そのような変更形態及び実施形態も、添付の特許請求の範囲の範囲内にあることが意図されている。

Claims (24)

  1. 第１の基板に１つ又は複数のキャビティを形成するステップであって、前記１つ又は複数のキャビティが前記第１の基板の第１の主表面から前記第１の基板内へ少なくとも部分的に延在するステップと、
    前記１つ又は複数のキャビティ内部に犠牲材料を設けるステップと、
    前記第１の基板の前記第１の主表面上に第２の基板を接合するステップと、
    前記第２の基板から前記第２の基板の比較的厚い層を除去し、前記第１の基板の前記第１の主表面上に接合された前記第２の基板の比較的薄い層を残すことによって前記第２の基板を薄くするステップと、
    前記第２の基板の前記比較的薄い層を貫いて１つ又は複数の開口を形成するステップと、
    前記１つ又は複数の開口を通して前記１つ又は複数のキャビティ内部から前記犠牲材料を除去するステップと、
    を含む、半導体構造を作製する方法。
  2. 前記第１の基板の前記第１の主表面と平行な面において、前記第１の基板の前記第１の主表面における前記第１の基板の周縁部によって取り囲まれた全面積の少なくとも３０パーセント（３０％）の総断面積を有するように前記１つ又は複数のキャビティを形成するステップをさらに含む、請求項１に記載の方法。
  3. 前記１つ又は複数のキャビティ内部に前記犠牲材料を設けるステップの前に、前記１つ又は複数のキャビティ内部の前記第１の基板の表面上又は表面内にライナー材を形成するステップをさらに含む、請求項１に記載の方法。
  4. 前記１つ又は複数のキャビティ内部から前記犠牲材料を除去するステップが、前記ライナー材との関連で前記犠牲材料に対して選択性のあるエッチング液を使用して、前記犠牲材料をエッチングするステップを含む、請求項３に記載の方法。
  5. 酸化シリコン及び窒化シリコンの少なくとも１つを含むように前記ライナー材を選択するステップをさらに含む、請求項３に記載の方法。
  6. 前記１つ又は複数のキャビティ内部に前記犠牲材料を設けるステップが、
    前記１つ又は複数のキャビティ内部に前記犠牲材料を堆積させるステップであって、前記犠牲材料が前記１つ又は複数のキャビティを少なくとも実質的に充填するステップと、
    前記犠牲材料の一部を除去することによって前記犠牲材料の表面を平坦化するステップと、
    を含む、請求項１に記載の方法。
  7. 前記第１の基板の前記第１の主表面上に前記第２の基板を接合するステップの前に、前記犠牲材料上に接合層を堆積させるステップをさらに含む、請求項１に記載の方法。
  8. 前記第２の基板を薄くするステップが、
    前記第２の基板内部に破砕面を形成するように前記第２の基板内にイオンを注入するステップであって、前記破砕面が前記第２の基板の前記比較的厚い層と前記第２の基板の前記比較的薄い層との間に配置されるステップと、
    前記破砕面に沿って前記第２の基板を破砕し、前記第２の基板の前記比較的厚い層を前記第２の基板の前記比較的薄い層から分離するステップと、
    をさらに含む、請求項１に記載の方法。
  9. 前記第２の基板の前記比較的薄い層を貫いて前記１つ又は複数の開口を形成するステップが、
    前記第２の基板の前記比較的薄い層を貫いて１つ又は複数の開口をエッチングするステップと、
    前記１つ又は複数の開口内部の前記犠牲材料の表面を露出させるステップと、
    を含む、請求項１に記載の方法。
  10. 前記１つ又は複数の開口を通して前記１つ又は複数のキャビティ内部から前記犠牲材料を除去するステップの前に、前記比較的薄い層の露出表面上に保護誘電体層を形成するステップをさらに含む、請求項９に記載の方法。
  11. 前記１つ又は複数の開口を通して前記１つ又は複数のキャビティ内部から前記犠牲材料を除去するステップの前に、前記１つ又は複数の開口内部の前記比較的薄い層の露出表面上に保護誘電体層を形成するステップをさらに含む、請求項１０に記載の方法。
  12. 前記半導体構造からＭＥＭＳトランスデューサを形成するステップをさらに含む、請求項１に記載の方法。
  13. 第１の基板の第１の主表面から前記第１の基板を少なくとも部分的に貫いて延在する１つ又は複数のキャビティと、
    前記１つ又は複数のキャビティ内部に配置された犠牲材料と、
    前記１つ又は複数のキャビティ内部の前記第１の基板の表面上に延在するライナー材であって、前記第１の基板の前記表面と前記犠牲材料との間に配置されたライナー材と、
    前記第１の基板の前記第１の主表面上に配置され、前記１つ又は複数のキャビティ内部に配置された前記犠牲材料上に延在する比較的薄い層と、
    前記比較的薄い層を貫いて延在する１つ又は複数の開口であって、前記犠牲材料に隣接して配置された１つ又は複数の開口と、
    を備える、半導体構造。
  14. 前記比較的薄い層と前記犠牲材料との間に配置された接合層をさらに含む、請求項１３に記載の半導体構造。
  15. 前記犠牲材料が多結晶シリコンを含む、請求項１３に記載の半導体構造。
  16. 前記１つ又は複数のキャビティが、前記第１の基板の前記第１の主表面と平行な面において、前記第１の基板の前記第１の主表面における前記第１の基板の周縁部によって取り囲まれた全面積の少なくとも３０パーセント（３０％）の総断面積を有する、請求項１３に記載の半導体構造。
  17. 前記ライナー材が酸化シリコン及び窒化シリコンの少なくとも１つを含む、請求項１３に記載の半導体構造。
  18. 前記ライナー材が酸化シリコン層上に配置されたシリコン窒化物層を含む、請求項１７に記載の半導体構造。
  19. 前記ライナー材が約２０ナノメートル以上の厚さを有する酸化シリコン層を含む、請求項１７に記載の半導体構造。
  20. 前記ライナー材が約２０ナノメートル以上の厚さを有するシリコン窒化物層を含む、請求項１７に記載の半導体構造。
  21. 前記比較的薄い層の露出表面上に保護誘電体層をさらに備える、請求項１３に記載の半導体構造。
  22. 前記１つ又は複数の開口内部の前記比較的薄い層の露出表面上に保護誘電体層をさらに備える、請求項１３に記載の半導体構造。
  23. 前記１つ又は複数のキャビティが、前記第１の基板の前記第１の主表面から前記第１の基板内へ少なくとも約１ミクロンの平均深さ延在する、請求項１３に記載の半導体構造。
  24. 前記比較的薄い層と前記犠牲材料との間に配置された直接接合界面をさらに備える、請求項１３に記載の半導体構造。
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