KR20160024361A - 희생 재료로 충전된 공동을 포함하는 반도체 구조를 제조하는 방법들 - Google Patents

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Abstract

미세 전자 기계 시스템(MEMS: microelectromechanical system) 트랜스듀서의 형성에 이용될 수 있는, 하나 이상의 공동(106)을 포함하는 반도체 구조를 형성하는 방법은, 제 1 기판에 하나 이상의 공동(100)을 형성하는 단계, 하나 이상의 공동 내에 희생 재료(110)를 제공하는 단계, 제 1 기판의 표면 위에 제 2 기판(120)을 접합하는 단계, 제 1 기판의 일부를 통해 희생 재료로 하나 이상의 구멍(140)을 형성하는 단계, 및 하나 이상의 공동 내로부터 희생 재료를 제거하는 단계를 포함한다. 구조 및 디바이스는 그와 같은 방법을 이용하여 제조된다.

Description

희생 재료로 충전된 공동을 포함하는 반도체 구조를 제조하는 방법들{METHODS OF FABRICATING SEMICONDUCTOR STRUCTURES INCLUDING CAVITIES FILLED WITH A SACRIFICAL MATERIAL}
본 개시 내용은 하나 이상의 공동을 포함하는 반도체 구조를 형성하는 방법, 및 그와 같은 방법을 이용하여 제조된 디바이스에 관한 것이다.
반도체 구조는 반도체 디바이스의 제조에 사용되거나 형성되는 구조이다. 반도체 디바이스는 예를 들어, 전자 신호 프로세서, 전자 메모리 디바이스, 광활성 디바이스, 및 미세 전자 기계(microelectromechanical: MEMS) 디바이스를 포함한다. 그와 같은 구조 및 디바이스는 종종 하나 이상의 반도체 재료(예컨대, 규소, 게르마늄, III-V 반도체 재료 등)를 포함하고, 적어도 집적 회로의 일부를 포함할 수 있다.
MEMS 디바이스는 물리적으로 활성의 특징 및 전기적으로 활성의 특징 모두를 가지는 디바이스이다. MEMS 디바이스의 활성 특징은 마이크로-스케일 및/또는 나노-스케일 특징을 가질 수 있다. 예를 들어, MEMS 디바이스는 약 100 ㎛ 이하의 단면 치수를 가지는 활성 특징을 가질 수 있다.
MEMS 디바이스는, 예를 들어 전압 또는 전류 형태의 전기 에너지를 예를 들어 기계적 편향 또는 진동 형태의 운동 에너지(물리 에너지)로 변환하거나, 운동 에너지를 전기 에너지로 변환하는 트랜스듀서(transducer)를 종종 포함한다. 예를 들어, MEMS 디바이스는 적용된 전기 신호에 응답하여 공진 기계적 진동을 발생하는 공진기를 포함한다. MEMS 디바이스는 또한 물리 현상에 의해 야기되는 전기 신호의 변동을 감지하여 물리 현상(예컨대, 편향, 압력, 진동 등)을 감지하기 위해 사용되는 센서를 구비한다. 일부 MEMS 디바이스는 공진기 및 센서 모두로서 특징 지워질 수 있다.
많은 유형의 공진기들이 이 기술에 알려져 있고 예를 들어, 판형 음향파 공진기들, 휨 모드(flexural mode) 공진기들, 벌크 탄성파(bulk acoustic wave: BAW) 공진기들, 표면 탄성파(surface acoustic wave: SAW) 공진기들, 및 필름 벌크 음향 공진기들(film bulk acoustic resonantors: FBARs)을 포함한다.
이 요약은 단순화된 형태로 개념들의 선택을 도입하기 위해 제공된다. 이들 개념들은 이하의 개시 내용의 예시적인 실시 예들의 상세한 설명에 더 상세히 기술된다. 이 요약은 청구된 대상의 주요 특징들 또는 기본 특징들을 식별하도록 의도되지 않고, 청구된 대상의 범위를 제한하기 위해 사용되도록 의도되지도 않는다.
일부 실시 예들에 있어서, 본 개시 내용은 반도체 구조를 제조하는 방법을 포함한다. 이 방법에 따르면, 하나 이상의 공동은 제 1 기판에 형성된다. 상기 하나 이상의 공동은 제 1 기판의 제 1 주면으로부터 제 1 기판으로 적어도 부분적으로 연장한다. 희생 재료는 상기 하나 이상의 공동 내에 제공된다. 제 2 기판은 제 1 기판의 제 1 주면 위에 접합되고 제 2 기판은 제 2 기판으로부터 제 2 기판의 상대적으로 두꺼운 층을 제거하고 제 1 기판의 제 1 주면 위에 접합된 제 2 기판의 상대적으로 얇은 층을 남겨 시닝된다. 하나 이상의 구멍은 제 2 기판의 상대적으로 얇은 층을 통해 형성되고, 희생 재료는 하나 이상의 구멍을 통해 상기 하나 이상의 공동 내로부터 제거된다.
추가의 실시 예들에 있어서, 본 개시 내용은 제 1 기판의 제 1 주면으로부터 제 1 기판을 통해 적어도 부분적으로 연장하는 하나 이상의 공동을 포함하는 반도체 구조를 포함한다. 희생 재료는 상기 하나 이상의 공동 내에 배치된다. 라이너 재료(liner material)는 상기 하나 이상의 공동 내에서 제 1 기판의 표면 위에서 연장하고, 라이너 재료는 제 1 기판의 표면과 희생 재료 사이에 배치된다. 상대적으로 얇은 층은 제 1 기판의 제 1 주면 위에 배치되고 상기 하나 이상의 공동 내에 배치된 희생 재료 위에서 연장한다. 하나 이상의 구멍은 상대적으로 얇은 층을 통해 연장하고, 하나 이상의 구멍은 희생 재료에 인접하여 배치된다.
명세서는 본 발명의 실시 예들로서 간주되는 것을 특히 언급하고 명백하게 청구하는 청구항들에 의해 끝나지만, 본 개시 내용의 실시 예들의 이점들은 첨부 도면들과 함께 읽을 때 본 개시 내용의 실시 예들의 특정 예들의 설명으로부터 더 용이하게 확인될 수 있다.
도 1 내지 14는 MEMS 트랜스듀서 및 디바이스를 제조하는 데 유용한 반도체 구조를 형성하는 데 이용될 수 있는 방법의 예를 도시하고, 구조는 희생 재료로 임시 충전될 수 있는 하나 이상의 공동을 포함하고;
도 1은 기판을 도시하는 단순화된 단면도이고;
도 2는 도 1의 기판에 형성된 공동을 도시하고;
도 3a는 도 2의 공동 내에서 기판의 표면 상에 또는 표면에 형성된 라이너 재료를 도시하고;
도 3b는 도 4의 라이너 재료 위에 형성된 추가의 라이너 재료를 도시하고;
도 4는 도 2의 공동 내에 희생 재료를 제공하여 형성된 구조를 도시하고;
도 5는 도 4의 구조 위에 형성된 접합층을 도시하고;
도 6은 파단면을 포함하는 제 2 기판을 도시하고;
도 7은 도 5의 구조에 접합된 도 6의 제 2 기판을 도시하고;
도 8은 도 7의 구조의 표면 위에 형성된 보호 유전체층을 도시하고;
도 9는 도 8의 구조의 재료의 상대적으로 얇은 층을 통해 에칭된 구멍을 도시하고;
도 10은 구멍 내 측벽의 표면 위에 형성된 추가의 보호 유전체층을 도시하고;
도 11은 기판 내의 상기 하나 이상의 공동 내로부터 희생 재료를 제거하여 형성된 구조를 도시하고;
도 12는 도 2의 구조의 평면도를 도시하고;
도 13은 도 11의 구조로부터 형성된 MEMS 트랜스듀서를 포함하는 반도체 장치의 일부를 도시한다.
여기에 제시된 도해들은 임의의 특정 반도체 재료, 구조, 또는 장치의 실제 뷰들을 의미하지 않고, 단지 본 개시내용의 실시 예들을 기술하기 위해 사용되는 단지 이상화된 표현들이다.
본원에 사용된 어떠한 제목들도 이하의 청구항들에 규정된 본 발명의 실시 예들 및 이들의 법적 등가물들의 범위를 제한하기 위해 고려되지 않는다. 임의의 특정 제목에 기술된 개념들은 전체 명세서를 통해 다른 섹션들에 일반적으로 적용 가능하다.
본원에 사용된 것과 같이, 용어 "III-V 반도체 재료"는 적어도 대개 주기율표의 IIIA족(B, Al, Ga, In, 및 Tl)으로부터의 하나 이상의 원소들 및 주기율표의 VA족(N, P, As, Sb, 및 Bi)으로부터의 하나 이상의 원소들로 구성되는 임의의 반도체 재료를 의미하고 포함한다. 예를 들어, III-V 반도체 재료들은 GaN, GaP, GaAs, InN, InP, InAs, AlN, AlP, AlAs, InGaN, InGaP, GaInN, InGaNP, GaInNAs 등을 포함하지만 이들에 한정되지 않는다.
본 개시 내용은 하나 이상의 공동을 포함하는 구조를 형성하는 데 이용될 수 있는 방법들을 포함한다. 구조는 MEMS 공진기들 및/또는 MEMS 센서들과 같은 MEMS 디바이스들의 제조를 위해 이용될 수 있다. 그와 같은 방법들의 예들은 이하에 더 상세히 개시된다.
도 1 내지 14는 하나 이상의 공동을 포함하는 반도체 구조를 형성하는 데 이용될 수 있는 방법의 비제한적인 예를 도시하고, 여기서 상기 하나 이상의 공동은 하나 이상의 MEMS 트랜스듀서(MEMS transducer)를 형성하는 데 이용될 수 있다.
도 1은 기판(100)의 단순화된 측단면도이다. 기판(100)은 "다이(die)" 또는 "웨이퍼(wafer)"로서 이 기술에서 불리는 것을 포함할 수 있고 일반적으로 평탄(planar)할 수 있다. 기판(100)은 집적 회로의 제조에서 기판에 통상 이용되는 다수의 재료 중 어느 하나를 포함할 수 있다. 비제한적인 예로서, 기판(100)은 산화물(예컨대, 산화 알루미늄, 산화 지르코늄, 산화 규소 등), 질화물(예컨대, 질화 규소), 탄화물(예컨대, 탄화 규소), 또는 반도체 재료(예컨대, 규소, 게르마늄, III-V 반도체 재료 등)을 포함할 수 있다. 기판(100)은 일부 실시 예들에 있어서 비정질 재료를 포함할 수 있다. 다른 실시 예들에 있어서, 기판(100)은 결정성 재료(예컨대, 다결정 또는 단결정 재료)를 포함할 수 있다. 또한, 기판(100)은 단일의 일반적으로 동질의 재료로 적어도 실질적으로 구성될 수 있고, 또는 기판(100)은 다층 구조를 포함할 수 있다. 도 1에 나타낸 것과 같이, 기판은 기판(100)의 일측 상의 제 1 주면(major surface, 102), 및 제 1 주면(102)으로부터 기판(100)의 반대측 상의 제 2 주면(104)을 포함한다.
도 2를 참조하면, 하나 이상의 공동(106)이 기판(100)에 형성될 수 있다. 공동(106)은 기판(100)의 제 1 주면(102)에 형성될 수 있다. 환언하면, 공동(106)은 기판(100)으로 그것의 제 1 주면(102)으로부터 연장할 수 있다. 상기 하나 이상의 공동(106)은 궁극적으로 MEMS 트랜스듀서의 적어도 일부를 형성하기 위해 이용될 수 있다. 도 2는, 비록 기판(100)이 실제로 임의의 수(하나 이상)의 공동(106)을 포함할 수 있지만, 기판(100)에 2개(2)의 공동(106)을 도시한다. 공동(106)은 예를 들어 포토리소그래픽 마스킹(photolithographic masking) 및 에칭 공정을 이용하여 기판(100)의 제 1 주면(102)에 형성될 수 있다. 그와 같은 실시 예들에 있어서, 마스크 재료는 기판(100)의 제 1 주면(102) 위에 증착될 수 있고, 마스크 재료는 공동(106)을 형성하기 위해 기판(100)에 에칭하기를 원하는 위치들에서 마스크 재료를 통해 개구들을 형성하기 위해 선택적으로 패터닝될 수 있다. 그와 같은 패터닝된 마스크 층을 형성한 후, 패터닝된 마스크 층에서 개구를(openings) 통해 노출된 기판(100)의 영역 또는 영역들은 제 1 주면(102)을 통해 기판(100)에 공동(106)을 형성하기 위해 예를 들어 습식 화학적 에칭 공정 또는 건식 반응성 이온 에칭 공정을 이용하여 에칭될 수 있다. 에칭 공정 후, 패터닝된 마스크 층은 제거될 수 있다.
하나의 비제한적인 예로서, 기판(100)이 규소를 포함하는 실시 예들에 있어서, 공동(106)은 습식 화학적 에칭 공정을 이용하여 규소 기판(100)에서 에칭될 수 있다. 수산화 칼륨(KOH)을 체적으로 약 20%와 약 50% 사이에서, 그리고 물(H2O)을 체적으로 약 50%와 약 80% 사이에서 포함하는 용액 중에서 습식 화학적 에칭 공정을 이용하여 규소 기판(100)에서 에칭될 수 있다. 에칭 공정은 공동(106)을 형성하기 위해 충분한 시간 동안 약 섭씨 20도(20℃)와 약 섭씨 백도(100℃) 사이의 온도에서 행해질 수 있고, 그 결과 공동(106)은 원하는 치수(dimensions)를 가진다. 다른 비제한적인 예로서, 공동(106)은 기판(100)이 규소 반도체 재료를 포함하는 실시 예들에서 염소계 및/또는 불소계 반응성 이온 부식액(etchant) 종을 채택할 수 있는 건식 플라즈마 에칭 공정을 이용하여 기판(100)에서 에칭될 수 있다.
비제한적인 예들로서, 상기 하나 이상의 공동(106)은 적어도 약 1 미크론(1 ㎛), 적어도 약 10 미크론(10 ㎛), 적어도 약 1백 미크론(100 ㎛), 적어도 약 2백 미크론(200 ㎛), 또는 심지어 5백 미크론(500 ㎛) 이상인 제 1 주면(102)으로부터 기판(100)으로 평균 깊이(d)(도 2의 사시도로부터의 수직 치수)를 연장할 수 있다. 추가로, 공동(106)은 적어도 약 50 미크론(50 ㎛), 적어도 약 5백 미크론(500 ㎛), 적어도 약 1천 미크론(1,000 ㎛), 또는 심지어 그 이상의, 기판(100)의 제 1 주면(102) 및/또는 제 2 주면(104)과 평행한 평균 단면 치수(예컨대, 폭(X), 길이(Y), 직경 등)(도 2의 사시도로부터의 수평 치수)를 가질 수 있다
공동(106)의 단면 형상은 에칭 공정에서 채택된 부식액이 등방성 부식액 또는 이방성 부식액인지, 및 앞에서 논의된 것과 같이, 공동(106)이 기판(100)에서 에칭된 패터닝된 마스크 층에서의 개구의 단면 형상에 의존할 수 있다. 공동(106)은 임의의 원하는 크기 및 형상을 가질 수 있고, 원하는 크기 및 형상은 적어도 부분적으로 공동(106)을 이용하여 나중에 형성될 수 있는 MEMS 트랜스듀서들의 형태 및 구성의 함수일 수 있다. 공동(106)이 공진기들을 위한 MEMS 트랜스듀서로서 이용되는 실시 예들에서, 공진기들이 공진하는 주파수들은 적어도 부분적으로 공동(106)의 크기 및 형상의 함수일 수 있고, 공동(106)의 크기 및 형상은 원하는 공진 주파수들을 제공하기 위해 설계 및 선택될 수 있다.
도 2를 다시 참조하면, 제 1 기판(100)의 상기 하나 이상의 공동(106)은 제 1 기판(100)의 제 1 주면(102)에서 제 1 기판(100)의 주변 에지에 의해 둘러싸인 면적의 적어도 30 퍼센트(30%), 적어도 40퍼센트(40%), 또는 적어도 50퍼센트(50%)의 제 1 기판(100)의 제 1 주면(102)에 평행한 평면에서 총합 단면적(total sum cross-sectional area)을 가지도록 형성될 수 있다. 비제한적인 예는 제 1 기판(100)의 제 1 주면(102)으로부터 제 1 기판(100)에 형성된 공동(106)의 평면도를 도시하는 도 12에 도시되어 있다. 공동(106)의 총합 단면적은 공동(106) 각각의 개개의 영역의 합이다. 도 12에 도시된 것과 같이, 공동(106)은 사각형 구성을 가질 수 있고, 제 1 기판(100)의 제 1 주면(102)은 원형 구성을 가질 수 있다. 그러나, 다른 실시 예들에 있어서, 하나 이상의 공동(106) 및 제 1 기판(100)의 구성은 다른 형상을 가질 수 있다.
공동(106)을 형성한 후, 라이너 재료(liner material, 108)는 도 3a에 나타낸 것과 같이, 상기 하나 이상의 공동(106) 내에서 제 1 기판(100)의 표면 상에 또는 표면에 선택적으로 형성될 수 있다. 라이너 재료(108)는 다수의 목적 중 어느 하나로 작용할 수 있다. 예로서 및 제한하지 않는 것으로, 라이너 재료(108)는, 이하에 더 상세히 논의되는 것과 같이, 공동(106)에 증착될 임시 필러 희생 재료(temporary filler sacrificial material)의 제거에 사용하기 위한 에치 정지층(etch stop layer)으로서 작용할 수 있다.
도 3a를 계속해서 참조하면, 라이너 재료(108)는 제 1 기판(100)의 제 1 주면(102)에서 및 공동 내에서 기판(100)의 노출된 표면 위에 컨포멀 방식(conformal manner)으로 형성될 수 있다. 라이너 재료(108)는 증착 공정(예컨대, 물리적 기상 증착(PVD) 공정 또는 화학적 기상 증착(CVD) 공정) 또는 성장 공정, 예컨대 열성장 공정(예컨대, 열산화 또는 열질화(thermal nitridation))을 이용하여 공동(106) 내에서 기판(100)의 표면 상에 또는 표면에 증착되거나 그렇지 않으면 제공될 수 있다.
라이너 재료(108)는 하나 이상의 재료를 포함할 수 있다. 일부 실시 예들에 있어서, 제 1 기판(100)은 제 1 재료를 포함할 수 있고, 라이너 재료(108)는 제 1 기판(100)의 제 1 재료와는 다른 제 2 재료를 포함할 수 있다. 비제한적인 예로서, 제 1 기판(100)의 제 1 재료는 실질적으로 결정성 규소(단결정 또는 다결정)로 구성될 수 있고, 라이너 재료(108)의 제 2 재료는 산화 규소 및 질화 규소 중 적어도 하나를 포함할 수 있다.
도 3a를 계속 참조하면, 라이너 재료(108)가 열산화 성장 공정에 의해 하나 이상의 공동(106) 내 기판(100)의 노출된 표면 및 제 1 주면(102)의 나머지 부분 위에 일치하여 형성되는 산화 규소(예컨대, Si02)의 층을 포함하는 비제한적인 예가 도시된다. 열산화 성장 공정은 열성장 공정의 고유 점착성(inherent conformality) 때문에 이용될 수 있다. 라이너 재료(108)는 약 이십(20) 나노미터 이상, 약 사십(40) 나노미터 이상, 또는 심지어 약 육십(60) 나노미터 이상의 평균 층 두께로 형성될 수 있다. 일부 실시 예들에 있어서, 라이너 재료(108)는 라이너 재료(108)의 밀도를 증가시키기 위해 그것의 형성 시 또는 형성 후 열적으로 처리될 수 있다. 비제한적인 예로서, 라이너 재료(108)는 이 기술에서 알려진 것과 같이, 대략 400℃보다 높은 온도로, 적합한 노(furnace)에서 라이너 재료(108)를 가열하여 열적으로 처리될 수 있다.
도 3b는 라이너 재료(108)가 2개의 재료들을 포함하는 다른 비제한적인 예를 도시한다. 특히, 도 3b의 실시 예는 제 1 라이너 재료(108A) 및 제 2 라이너 재료(108B)를 포함한다. 제 1 라이너 재료(108A)는 열산화 성장 공정에 의해 하나 이상의 공동(106) 내의 기판(100)의 노출된 표면들 및 제 1 주면(102)의 나머지 부분들 위에 일치하여 형성되는 산화 규소(예컨대, SiO2)의 층을 포함할 수 있다. 제 1 라이너 재료(108A)는 약 이십(20) 나노미터 이상, 약 사십(40) 나노미터 이상, 또는 심지어 약 육십(60) 나노미터 이상의 평균 층 두께로 형성될 수 있다. 제 2 라이너 재료(108B)는 제 1 라이너 재료(108A)의 표면 위에 일치하여 형성되는 질화 규소(예컨대, Si3N4)의 층을 포함할 수 있다. 제 2 라이너 재료(108B)는 약 이십(20) 나노미터 이상, 약 사십(40) 나노미터 이상, 또는 심지어 약 육십(60) 나노미터 이상의 평균 층 두께로 형성될 수 있고, 본원에서 위에 기술한 것과 같은 방법을 이용하여 형성될 수 있다. 제 1 라이너 재료(108A) 및 제 2 라이너 재료(108B)(예컨대, 산화 규소의 층 및 질화 규소의 층)는 공동으로 라이너 재료(108)를 포함한다.
도 4를 참조하면, 희생 재료(110)는 상기 하나 이상의 공동(106) 내에 제공될 수 있고 그 결과 희생 재료(110)는 적어도 실질적으로 상기 하나 이상의 공동(106)을 충전한다. 희생 재료(110)는 증착 공정, 예컨대 물리적 기상 증착(PVD) 또는 화학적 기상 증착(CVD)을 이용하여, 스핀-온-글라스 공정(spin-on-glass process) 또는 스핀-온-폴리머 공정(spin-on-polymer process)을 이용하여, 또는 성장 공정, 예컨대 열성장 공정(예컨대, 열산화 또는 열질화)을 이용하여 하나 이상의 공동(106) 내에 증착될 수 있다. 공동(106) 내에 희생 재료(110)를 증착할 때, 초과 희생 재료(100)는 제 1 기판(100)의 제 1 주면(102) 위에 증착될 수 있다. 선택적으로, 평탄면(112)은 이하에서 더 상세히 논의되는 것과 같이, 평탄면(112)을 형성하기 위해 희생 재료(110)의 일부를 제거하여 희생 재료(100)의 노출된 표면(들)을 평탄화하여 형성될 수 있다.
희생 재료(110)는 집적 회로의 제조를 위한 반도체 산업에서 통상적으로 이용되는 다수의 재료 중 어느 하나를 포함할 수 있다. 희생 재료(110)는 약 1,000 ℃ 이하의 온도에서 ASTM 국제 표준 E8 / E8M-09 (명칭이 "금속성 재료의 인장 시험을 위한 표준 시험 방법"임)에 따라 시험될 때, 약 250 기가파스칼 이하, 또는 약 200 기가파스칼 이하의 영률(즉, 탄성률)을 나타내는 재료를 포함할 수 있다.
희생 재료(110)는 예를 들어, 세라믹 재료, 금속 재료, 폴리머 재료, 또는 반도체 재료를 포함할 수 있다. 추가로, 희생 재료(110)는 결정성(단결정 또는 다결정) 또는 비정질일 수 있다. 하나의 비제한적인 예로서, 희생 재료(110)는 다결정 실리콘을 포함할 수 있다. 추가의 예들로서, 희생 재료(110)는 유리 같은(glassy) 재료, 예컨대 무기 스핀-온-글라스(spin-on-glass, 예컨대, 퍼히드로-폴리실라잔계(perhydro-polysilazane-based), 실록산계(siloxane based) 및 실리케이트계(silicate based)), 도핑 또는 도핑되지 않은 실리케이트 글라스(silicate glass), 도핑 또는 도핑되지 않은 의사-무기(quasi-inorganic) 실록산 스핀-온-글라스(siloxane spin-on-glass, SOG), 포스포실리케이트 글라스(phosphosilicate glass, PSG), 붕규산 유리(borosilicate glass, BSG), 또는 보로포스포실리케이트 글라스(borophosphosilicate glass, BPSG)를 포함할 수 있다. 다른 실시 예들에 있어서, 희생 재료(110)는 폴리머 재료 예컨대 폴리이미드, 또는 아세테이트, 예컨대 l-메톡시-2-프로파놀 아세테이트(l-methoxy-2-propanol acetate)를 포함할 수 있다. 또한, 희생 재료(110)는 적어도 실질적으로 단일의 일반적으로 동질 재료로 구성될 수 있고, 또는 희생 재료(110)는 상이한 재료들의 2개 이상의 층들 또는 영역들을 포함하는 다층 구조를 포함할 수 있다.
희생 재료(110)는 상기 하나 이상의 공동(106)을 적어도 실질적으로 충전하기에 충분한 두께로 컨포멀 또는 난-컨포멀(non-conformal) 방식으로 증착될 수 있다. 환언하면, 희생 재료(110)는 공동(106)의 깊이(d)보다 대략 같거나 큰 두께로 형성될 수 있다. 따라서, 일부 실시 예들에 있어서, 희생 재료(110)는 적어도 약 1 미크론(1 ㎛), 적어도 약 10 미크론(10 ㎛), 적어도 약 1백 미크론(100 ㎛), 적어도 약 2백 미크론(200 ㎛), 또는 심지어 5백 미크론(500 ㎛) 이상의 두께로 증착될 수 있다.
앞에서 언급한 것과 같이, 희생 재료(110)의 증착은 제 1 기판(100)의 제 1 주면(102) 위에 초과 희생 재료(110)의 원치 않는 증착을 일으킬 수 있다. 그러므로, 희생 재료(110)를 형성할 때, 평탄화 공정이 이용될 수 있다. 도 4에 도시된 것과 같이, 희생 재료(110)의 노출된 표면은 희생 재료(110)의 일부를 제거하고 제 1 기판(100)의 제 1 주면(102) 및/또는 제 2 주면(104)과 평행한 평탄면(112)을 형성하여 평탄화될 수 있다. 예를 들어, 하나 이상의 폴리싱 공정, 에칭 공정, 및 화학-기계적 폴리싱(chemical-mechanical polishing, CMP) 공정이 희생 재료(110)의 표면을 평탄화하고 평탄면(112)을 형성하기 위해 이용될 수 있다. 평탄면(112)은 일부 실시 예들에 있어서 희생 재료(110)의 영역 및 라이너 재료(108)의 노출된 영역을 포함할 수 있고, 라이너 재료(108)는 초과 희생 재료(110)를 제거하기 위해 이용되는 평탄화 공정에서 정지층으로서 작용할 수 있고, 공동(110) 내에서의 임의의 희생 재료(110)의 제거 및 기판(100)의 임의의 부분의 제거를 방지할 수 있다. 라이너 재료(108)는 평탄화 공정(예컨대, CMP 공정) 동안 희생 재료(110)에 비해 라이너 재료(108)(즉, 라이너 재료(108)의 상대적으로 낮은 제거율)의 제거에 대한 저항 때문에 정지층으로서 작용할 수 있다. 따라서, 일부 실시 예들에 있어서, 라이너 재료(108)는 라이너 재료(108)가 평탄화 공정 동안 희생 재료(110)를 제거하는 제거에 대해 더 큰 저항을 가지도록 선택된다.
공동(106)에 희생 재료(110)를 제공한 후, 재료의 상대적으로 얇은 층(relatively thin layer)은, 도 5 내지 8을 참조하여 이하에 기술되는 것과 같이, 기판(100)의 제 1 주면(102) 위 및 공동(106) 위에 제공될 수 있다.
간단히, 일부 실시 예들에 있어서, 도 6에 나타낸 제 2 기판(120)은 도 7에 나타낸 접합 구조를 형성하기 위해 제 1 기판(100)의 제 1 주면(102) 위에 접합될 수 있고, 그 후 제 2 기판(120)은 제 2 기판(120)의 상대적으로 두꺼운 층(120B)을 제거하고 도 8에 나타낸 것과 같이 제 1 기판(100)의 제 1 주면(102) 위에 접합된 제 2 기판(120)의 상대적으로 얇은 층(120A)을 남겨서 시닝(thinning)될 수 있다.
도 5를 참조하면, 제 2 기판(120)(도 6)에 접합하기 위한 제 1 기판(100)을 준비하기 위해, 접합층(bonding layer, 116)은 도 5의 중간 반도체 구조(114)를 형성하기 위해 평탄면(112) 위에 제공될 수 있다. 비제한적인 예로서, 접합층(116)은 산화물(예컨대, 산화 규소), 질화물(예컨대, 질화 규소) 또는 금속성 재료 중 하나 이상을 포함할 수 있다. 일부 실시 예들에 있어서, 접합층(116)은 물리적 기상 증착(PVD) 공정, 화학적 기상 증착(CVD) 공정, 스핀-온-글라스 공정, 스핀-온-폴리머 공정, 및/또는 성장 공정, 예컨대 열성장 공정(예컨대, 열산화 또는 열질화)에 의해 형성되는 산화 규소를 포함할 수 있다. 접합층(116)은 약 일(1) 나노미터 이상, 약 오십(50) 나노미터 이상, 또는 심지어 약 일(1) 미크론 이상의 평균 층 두께를 가질 수 있다.
접합층(116)은 약 2 나노미터(2.0 nm) 이하, 약 일 나노미터(1.0 nm) 이하, 또는 심지어 약 1/4 나노미터(0.25 nm) 이하의 평균 자승 표면 거칠기(RRMS)를 가지는 접합면(118)을 포함하도록 형성될 수 있다. 접합층(116)의 접합면(118)은 기계적 폴리싱 공정 및 화학적 에칭 공정 중 적어도 하나를 이용하여 평활화(smooth)될 수 있다. 예를 들어, 화학-기계적 폴리싱(CMP) 공정은 접합 공정을 위한 준비에서 접합층(116)의 접합면(118)의 표면 거칠기를 평탄화 및/또는 감소시키기 위해 이용될 수 있다.
접합층(116)의 접합면(118)을 평활화한 후, 접합면(118)은 선택적으로 이 기술에서 알려진 공정을 이용하여 세정 및/또는 활성화될 수 있다. 예를 들어, 활성화 공정이 접합 공정을 용이하게 하고 및/또는 제 1 기판(100)에 접합될 제 2 기판(120)(도 6)의 접합면과 접합층(118)의 접합면(118) 사이에서 더 강한 접합의 형성을 가져오는 방식으로 접합면(118)에서 계면 케미스트리(surface chemistry)를 변경하기 위해 이용될 수 있다.
도 6은 도 5의 제 1 기판(100)에 접합될 제 2 기판(120)을 도시한다. 제 2 기판(120)은 적어도 실질적으로 단일의 일반적으로 동질 재료로 구성될 수 있고, 또는 제 2 기판(120)은 다층 구조를 포함할 수 있다. 비제한적인 예들로서, 제 2 기판(120)은 산화물(예컨대, 산화 알루미늄, 산화 지르코늄, 산화 규소 등), 질화물(예컨대, 질화 규소), 탄화물(예컨대, 탄화 규소), 또는 반도체 재료(예컨대, 규소, 게르마늄, III-V 반도체 재료 등)를 포함할 수 있다. 제 2 기판(120)은 일부 실시 예들에 있어서 비정질 재료를 포함할 수 있다. 다른 실시 예들에 있어서, 제 2 기판(120)은 결정성 재료(예컨대, 다결정 또는 단결정 재료)를 포함할 수 있다. 이하에서 더 상세히 논의되는 것과 같이, 제 1 기판(100)에 제 2 기판(120)을 접합한 후 제 2 기판(120)의 시닝을 용이하게 하기 위해 이온이 제 1 기판(120)의 상대적으로 얇은 층(120A) 및 파단면(fracture plane, 132)의 반대 측면 상의 상대적으로 두꺼운 층(120B)을 규정할 수 있는, 파단면(132)을 따라 제 2 기판에 주입될 수 있다.
도 7에 나타낸 것과 같이, 제 2 기판(120)은 거기에 나타낸 중간 구조(126)를 형성하기 위해 제 1 기판(100)의 제 1 주면(102) 위에 접합될 수 있다. 제 2 기판(120)은 제 1 기판(100) 위에 접합될 수 있고 그 결과 제 2 기판(120)의 상대적으로 얇은 층(120A)은 제 1 기판(100)의 제 1 주면(102)과 제 2 기판(120)의 상대적으로 두꺼운 층(120B) 사이에 배치된다. 일부 실시 예들에 있어서, 제 2 기판(120)의 상대적으로 얇은 층(120A)은 사이에 어떠한 접착제도 이용하지 않고 직접 접합 공정을 이용하여 제 1 기판(100)의 제 1 주면(102)에 접합될 수 있다.
상대적으로 얇은 층(120A)은 상대적으로 얇은 층(120A)이 사이에 직접 원자 결합(direct atomic bonds)을 제공하여 제 1 기판(100)의 제 1 주면(102)에 직접 접합되는 직접 접합 공정을 이용하여 제 1 기판(100)의 제 1 주면(102)에 접합될 수 있다. 환언하면, 상대적으로 얇은 층(120A)은 접착제를 이용하지 않고 제 1 기판(100)에 직접 접합될 수 있다. 제 1 기판(100)과 제 2 기판(120)의 상대적으로 얇은 층(120A) 간의 원자 결합의 속성은 제 1 기판(100)의 접합면(118) 및 제 2 기판(120)의 접합면(130) 각각의 표면에서 재료 조성물에 의존할 것이다.
일부 실시 예들에 있어서, 제 2 접합층(116)은 접합 공정 전에 상대적으로 얇은 층(120A)의 노출된 표면(122) 상에 제공될 수 있고, 제 2 접합층(116)은 제 1 기판(100) 상에 제공된 접합층(116)을 참조하여 앞에서 기술된 것과 같이 될 수 있다. 예를 들어, 이산화 규소(SiO2)는 제 2 기판(120)의 재료의 상대적으로 얇은 층(120A)의 주면(122) 상에 제공될 수 있다. 따라서, 그와 같은 실시 예들에 따라, 직접 원자 결합이 제 2 기판(120)의 노출된 제 1 주면(122) 및 제 1 기판(100)의 제 1 주면(102)에서 이산화 규소 사이에 제공될 수 있다. 다른 방식으로 말해, 상대적으로 얇은 층(120A)의 접합면(122)은 유전체 재료)인 산화물 재료(예컨대, 이산화 규소(SiO2)를 포함할 수 있고, 제 1 기판(100)의 접합면(118)은 적어도 실질적으로 동일한 산화물 재료(예컨대, 이산화 규소(SiO2))로 구성될 수 있다. 그와 같은 실시 예들에 있어서, 산화 규소-대-산화 규소 표면 직접 접합 공정은 제 1 기판(100)의 접합면(118)을 제 2 기판(120)의 접합면(130)에 접합하기 위해 이용될 수 있다. 그와 같은 실시 예들에 있어서, 도 7에 나타낸 것과 같이, 접합 재료(116)(예컨대, 유전체 층(protective dielectric layer), 예컨대 산화물(예컨대, 이산화 규소))은 제 2 기판(120)의 재료의 상대적으로 얇은 층(120A)과 제 1 기판(100)의 평탄면(112) 사이의 직접 접합 계면(direct bonding interface, 124)에서 제 1 기판(100)과 제 2 기판(120) 사이에 배치될 수 있다. 접합 재료(116)는 예를 들어 약 일 나노미터(1 nm)와 약 1 미크론(1 ㎛) 사이의 평균 두께를 가질 수 있다.
추가의 실시 예들에 있어서, 제 1 기판(100)의 접합면(118)의 실질적 부분은 반도체 재료, 예컨대 규소를 포함할 수 있고, 제 2 기판(120)의 접합면(130)은 적어도 실질적으로 동일한 반도체 재료(예컨대, 규소)로 구성될 수 있다. 그와 같은 실시 예들에 있어서, 규소-대-규소 표면 직접 접합 공정(silicon-to-silicon surface direct bonding process)이 제 1 기판(100)을 제 2 기판(120)에 접합하기 위해 이용될 수 있다. 추가의 실시 예들에 있어서, 제 1 기판(100)의 접합면(118) 및 제 2 기판(120)의 접합면(130)은 금속성 재료, 예컨대 구리, 금, 알루미늄 또는 공정 조성, 예컨대 Au:Sn, Au:Si, Au:Ge, Al:Ge, Au:In 중 하나 이상을 포함할 수 있다.
접합면들(118, 130)은 서로 직접 물리 접촉할 수 있고, 압력은 접합 계면(132)의 국부 영역에 가해질 수 있다. 원자간 결합은 국부 압력 영역 근방에서 개시될 수 있고, 본딩 웨이브(bonding wave)는 직접 접합 계면(direct bonding interface, 132)을 형성하기 위해 접합면들(118, 130) 사이의 계면을 가로질러 빠른 속도로 전파할 수 있다.
선택적으로, 어닐링 공정이 제 1 기판(100)과 제 2 기판(120) 사이의 접합을 강화하기 위해 이용될 수 있다. 그와 같은 어닐링 공정은 약 이분(2분)과 약 열다섯 시간(15시간) 사이의 시간 동안 약 섭씨 백도(100℃)와 약 섭씨 일천도(1,000℃) 사이의 온도의 노에서 제 1 기판(100) 및 제 2 기판(120)의 재료의 상대적으로 얇은 층(120A)의 가열을 포함할 수 있다.
제 1 기판(100)에 제 2 기판(120)을 접합할 때, 제 2 기판(120)은 앞에서 언급한 것과 같이 제 2 기판(120)을 시닝하고, 상대적으로 두꺼운 층(120B)을 제거하고 제 1 기판(100)과 반대측 상의 상대적으로 얇은 층(120A)의 표면을 노출시키기 위해 추가의 공정을 거칠 수 있다. 예를 들어, 상대적으로 두꺼운 층(120B)은 희생 재료(110) 및 라이너 재료(108)를 포함하는 제 1 기판(100)의 평탄면(112) 위에 접합된 상대적으로 얇은 층(120A)을 남기고, 상대적으로 얇은 층(120A)으로부터 제거될 수 있다.
예로서 및 제한하지 않는 것으로서, SMART CUT™ 공정이 제 2 기판(120)의 재료의 상대적으로 얇은 층(120A)으로부터 재료의 상대적으로 두꺼운 층(120B)을 분리하기 위해 이용될 수 있다. 그와 같은 공정은 예를 들어 브루엘(Bruel)의 미국 특허 제 RE39,484 호, 아스파(Aspar) 등의 미국 특허 제 6,303,468 호(2001년 10월 16일 발행), 아스파 등의 미국 특허 제 6,335,258 호(2002년 1월 1일 발행), 모리쇼(Moriceau) 등의 미국 특허 제 6,756,286 호(2004년 6월 29일 발행), 아스파 등의 미국 특허 제 6,809,044 호(2004년 10월 26일 발행), 및 아스파 등의 미국 특허 제 6,946,365 호(2005년 8월 20일)에 상세히 기술되어 있고, 그것의 개시 내용은 이들 전체가 이러한 참조에 의해 본원에 포함된다.
간단히 그리고 도 6을 참조하여, 복수의 이온(128)(예컨대, 수소, 헬륨, 또는 불활성 가스 이온 중 하나 이상)이 제 2 기판(120)에 주입될 수 있다. 일부 실시 예들에 있어서, 복수의 이온(128)은 제 2 기판(120)의 주면(130)을 제 1 기판(100)에 접합하기 전에 주면(130)을 통해 제 2 기판(120)에 주입될 수 있다. 예를 들어, 이온(128)은 도 6에 도시된 것과 같이, 표면(130)에 인접한 제 2 기판(120)의 측면 상에 위치된 이온 소스로부터, 접합 전에, 제 2 기판(120)에 주입될 수 있다.
이온은 제 2 기판(120)의 주면(130)에 실질적으로 수직인 방향으로 제 2 기판(120)에 주입될 수 있다. 이 기술에 알려진 것과 같이, 이온이 제 1 기판(120)에 주입되는 깊이는 적어도 부분적으로 이온이 제 2 기판(120)에 주입되는 에너지의 함수이다. 일반적으로, 적은 에너지로 주입되는 이온은 상대적으로 더 얕은 깊이로 주입될 것이고, 반면 더 높은 에너지로 주입되는 이온은 상대적으로 더 깊은 깊이로 주입될 것이다.
이온은 제 2 기판(120)에 파단면(132)을 규정하도록 제 2 기판(120) 내에서 원하는 깊이로 이온을 주입하기 위해 선택된 미리 결정된 에너지로 제 2 기판(120)에 주입될 수 있다. 이온은 제 2 기판(120)의 층을 제 1 기판(100)에 접합하기 전 또는 후에 제 2 기판(120)에 주입될 수 있다. 하나의 특정 비제한적인 예로서, 파단면(132)은 제 1 주면(130)으로부터 평균 깊이로 제 2 기판(120) 내에 배치될 수 있고, 그 결과 제 2 기판(120)의 상대적으로 얇은 층(120A)의 평균 두께는 약 일백 나노미터(100 nm)로부터 약 일천 나노미터(1,000 nm)로 연장하는 범위 내에 있다. 이 기술에 알려진 것과 같이, 적어도 일부 이온은 원하는 주입 깊이 이외의 깊이로 불가피하게 주입되고, 노출된 주면(130)으로부터 제 2 기판(120)에 깊이의 함수로서 이온의 농도의 그라프(예컨대, 접합 전)는 원하는 주입 깊이에서 최대치를 가지는 대략 종 모양(대칭 또는 비대칭) 곡선을 나타낼 수 있다.
제 2 기판(120)으로의 이온의 주입 시, 이온은 제 2 기판(120) 내에서 파단면(132)(도 6에 파단선으로 도시됨)을 규정한다. 파단면(132)은 제 2 기판(120) 내에서 최대 이온 농도의 평면을 따라 정렬되고 연장하는, 제 2 기판(120) 내에 층 또는 영역을 포함할 수 있다. 파단면(132)은 제 2 기판(120)이 재료의 상대적으로 얇은 층(132A)을 제 1 기판(100)으로 전사하기 위해 후속 공정에서 쪼개지거나 균열될 수 있는, 제 2 기판(120) 내의 평면을 규정할 수 있다. 예를 들어, 제 2 기판(120)은 제 2 기판(120)이 파단면(132)을 따라 쪼개지거가 균열하도록 가열될 수 있다. 선택적으로, 기계적 및/또는 화학적 에너지는 또한 파단면(132)을 따라 제 2 기판(120)의 클리빙을 야기하거나 돕기 위해 적용될 수 있다.
추가의 실시 예들에 있어서, 상대적으로 얇은 층(120A)은 상대적으로 두꺼운 제 2 기판(120)(예컨대, 약 100 미크론보다 큰 평균 두께를 가지는 기판)을 제 1 기판(100)에 접합하고, 이어서 상대적으로 두꺼운 기판을 제 1 기판(100)과 반대측 면으로부터 시닝하여 제 1 기판(100) 위에 제공될 수 있다. 제 2 기판(120)은 제 2 기판(120)의 노출된 제 2 주면(134)으로부터 재료를 제거하여 시닝될 수 있다. 예를 들어, 제 2 기판(120)은 화학 공정(예컨대, 습식 또는 건식 화학적 에칭 공정), 기계적 공정(예컨대, 그라인딩 또는 래핑(lapping) 공정)을 이용하여, 또는 화학-기계적 폴리싱(CMP) 공정에 의해 시닝될 수 있다.
도 8에 나타낸 제 1 기판(100) 위에 접합된 재료의 얇은 층(120A)을 남기기 위해 제 2 기판(120)을 시닝할 때, 보호 유전체층(136)은 도 8에 도시된 중간 구조(138)를 형성하기 위해 제 1 기판(100)과 반대측 상의 재료의 상대적으로 얇은 층(120A)의 노출된 표면 위에 선택적으로 형성될 수 있다. 보호 유전체층(136)은 산화 규소 및/또는 질화 규소 중 하나 이상을 포함할 수 있다. 보호 유전체층(136)은 증착 공정(예컨대, 물리적 기상 증착(PVD) 공정 또는 화학적 기상 증착(CVD) 공정) 및 성장 공정, 예컨대 열성장 공정(예컨대, 열산화 또는 열질화) 중 하나 이상을 이용하여 상대적으로 얇은 층(120A) 위에 증착될 수 있다. 보호 유전체층(136)은 MEMS 공동의 형성에 이용되는 후속 공정을 위한 에치 정지층으로서 작용할 수 있다. 보호 유전체층(136)은 예를 들어 약 일 나노미터(1 nm)와 약 1 미크론(1 ㎛) 사이의 평균 층 두께를 가질 수 있다. 일부 실시 예들에 있어서, 보호 유전체층(136)은 보호 유전체층(136)의 밀도를 증가시키기 위해 열적으로 처리될 수 있다. 비제한적인 예로서, 보호 유전체 층(136)은 이 기술에 알려진 것과 같이, 보호 유전체층(136)의 밀도를 높이기(densify) 위해 대략 400℃보다 높은 온도로 적합한 노에서 가열될 수 있다.
도 9를 참조하면, 상대적으로 얇은 층(120A)을 통해 희생 재료(110)로 연장하는 하나 이상의 구멍(apertures, 140)이 형성될 수 있다. 이하에서 더 상세히 논의되는 것과 같이, 희생 재료(110)는 하나 이상의 구멍(140)을 통해 밖으로 제 1 기판(100)의 공동(106) 내로부터 제거될 수 있다. 따라서, 구멍(140)은 희생 재료(110)에 인접하여 위치될 수 있고 희생 재료(110)와 정렬될 수 있다. 또한, 하나 이상의 구멍(140)은 보호 유전체층(136), 상대적으로 얇은 층(120A), 및 접합층(116)(존재한다면)을 통해 연장할 수 있다. 하부 희생 재료(110)의 하나 이상의 표면은 구멍(140)을 통해 노출될 수 있다. 하나 이상의 구멍(140)은 적어도 약 이십(20) 나노미터, 적어도 약 오십(50) 나노미터, 적어도 약 일백(100) 나노미터, 또는 심지어 그 이상의 제 1 기판(100)의 제 1 주면(102) 및 제 2 주면(104)과 평행한 평균 단면 치수(z)(예컨대, 폭, 직경 등)(도 9의 사시도로부터의 수평 치수)를 가질 수 있다.
하나 이상의 구멍(140)은 예를 들어, 포토리소그래픽 마스킹(photolithographic masking) 및 에칭 공정을 이용하여 재료의 상대적으로 얇은 층(120A)을 통해 형성될 수 있다. 그와 같은 실시 예들에 있어서, 마스크 층은 제 1 기판(100)과 반대측 상의 재료의 상대적으로 얇은 층(120A)의 제 1 주면(130) 위에 증착될 수 있고, 구멍(140)을 형성하기 위해 재료의 상대적으로 얇은 층(120A)에 에칭하기를 원하는 위치에서 마스크 층을 통해 개구를 형성하도록 선택적으로 패터닝될 수 있다. 패터닝된 마스크 층을 형성한 후, 패터닝된 마스크 층의 개구를 통해 노출되는, 재료의 상대적으로 얇은 층(120A)의 영역은 예를 들어, 습식 화학적 에치 공정 또는 건식 반응성 이온 에칭 공정을 이용하여 에칭될 수 있다. 비록 예시된 비제한적인 예는 재료의 상대적으로 얇은 층(120A)을 통해 연장하는 단일 구조를 설명하지만, 임의의 수의 구멍(140)이 재료의 상대적으로 얇은 층을 통해 형성될 수 있고, 하나 이상의 구멍(140) 각각은 희생 재료(110)와 정렬될 수 있다.
일부 실시 예들에 있어서, 하나 이상의 구멍(140)은 하부 희생 재료(110)와 정렬될 수 있고 그 결과 구멍(140)은 제 1 기판(100)의 제 1 주면(102) 및 제 2 주면(104)과 평행한 수평면에서 희생 재료(110)의 중심과 정렬된다. 일부 실시 예들에 있어서, 구멍(140)은 공동(106)의 평균 단면 치수의 약 십(10) 퍼센트 이하, 공동(106)의 평균 단면 치수의 약 이십(20) 퍼센트 이하, 또는 심지어 공동(106)의 평균 단면 치수의 약 오십(50) 퍼센트 이하인 희생 재료(110)의 중심의 거리 내에 있을 수 있다. 대안의 실시 예들에 있어서, 하나 이상의 구멍(140)은 하나 이상의 구멍(140)이 희생 재료(110)의 다른 부분 위에 수직으로 위치되도록 정렬될 수 있다.
일부 실시 예들에 있어서, 이방성 에치 공정이 하나 이상의 구멍(140)을 형성하기 위해 이용될 수 있다. 이방성 에치 공정은 구멍(140)의 전체 깊이를 통해 하나 이상의 구멍(140)의 평균 단면 치수(z)를 실질적으로 유지하기 위해 이용될 수 있다. 예를 들어, 비제한적인 예들에 있어서, 이방성 에치 공정은 원래의 사전-에칭된 단면 치수(z) 크기의 적어도 대략 오(5) 퍼센트 이내, 적어도 대략 십(10) 퍼센트 이내, 또는 심지어 적어도 대략 이십(20) 퍼센트 이내로 하나 이상의 구멍(140)의 전체 깊이를 통해 평균 단면 치수(z)를 유지할 수 있다. 비록 2개의 구멍(140)의 평균 단면 치수(z)가 실질적으로 동일한 것으로 도 9에 도시되어 있지만, 다른 실시 예들에 있어서 구멍(140)은 상이한 평균 단면 치수(z)를 가질 수 있다는 것이 이해되어야 한다.
이방성 건식 반응성 이온 에치 공정이 제 1 주면(130)으로부터 재료의 상대적으로 얇은 층(120A)을 통해 하나 이상의 구멍(140)을 형성하기 위해 이용될 수 있다. 이방성 건식 에칭 공정이 하나 이상의 구멍(140) 내에서 재료의 얇은 층(120A)의 노출된 측벽(142)의 에칭을 실질적으로 방지하도록 구멍(140)을 형성하기 위해 이용될 수 있다. 추가의 실시 예들에 있어서, 이방성 습식 에치가 이용될 수 있다. 에칭 공정 후, 패터닝된 마스크 층은 제거될 수 있다.
일부 실시 예들에 있어서, 에칭 공정은 제거되는 재료(들)의 조성에 의존하여 2개 이상의 에치(습식 또는 건식) 케미스트리(etch chemistries)를 이용할 수 있다. 예를 들어, 제 1 에치 케미스트리는 보호 유전체층(136)의 부분들을 제거하기 위해 이용될 수 있고, 제 2 에치 케미스트리는 재료의 상대적으로 얇은 층(120A)의 부분을 제거하기 위해 이용될 수 있고, 제 3 에치 케미스트리는 접합층(116)의 부분을 제거하기 위해 이용될 수 있다. 접합층(116) 및 보호 유전체층(136)이 실질적으로 동일한 재료를 포함하는 실시 예들에 있어서, 제 1 에치 케미스트리 및 제 3 케미스트리는 실질적으로 동일할 수 있다.
하나 이상의 구멍(140)의 형성 시, 추가의 보호 유전체층(144)이 도 10에 도시된 중간 구조(146)를 형성하기 위해 구멍(140) 내에 재료의 얇은 층(120A)의 노출된 측벽 위에 형성될 수 있다. 추가의 보호 유전체층(144)은 측벽(142)의 전체 표면을 실질적으로 덮기 위해 재료의 상대적으로 얇은 층(120A)의 노출된 측벽(142) 위에 형성될 수 있다. 추가의 보호 유전체층(144)은 증착 공정(예컨대, 물리적 기상 증착(PVD) 공정 또는 화학적 기상 증착(CVD) 공정) 및 성장 공정, 예컨대 열성장 공정(예컨대, 열산화 또는 열질화) 중 하나 이상을 이용하여 형성될 수 있다. 추가의 보호 유전체층(144)은 약 이십(20) 나노미터 이상, 약 사십(40) 나노미터 이상, 또는 심지어 약 육십(60) 나노미터 이상의 평균 층 두께로 형성될 수 있다. 일부 실시 예들에 있어서, 추가의 보호 유전체층(144)은 추가의 보호 유전체층(144)의 밀도를 증가시키기 위해 열적으로 처리될 수 있다. 비제한적인 예로서, 추가의 보호 유전체층(144)은 추가의 보호 유전체층(144)의 밀도를 높이기 위해 대략 400 ℃보다 높은 온도로 적합한 노에서 가열될 수 있다.
비제한적인 예로서, 추가의 보호 유전체층(144)은 산화 규소층 및/또는 질화 규소층을 포함할 수 있는 하나 이상의 층을 포함할 수 있다. 예를 들어, 추가의 보호 유전체층(144)은 열산화 성장 공정에 의해 하나 이상의 구멍(140) 내에서 재료의 얇은 층(120A)의 측벽(142) 위에 일치하여 형성되는 산화 규소(예컨대, SiO2) 층을 포함할 수 있다. 열산화 성장 공정(Thermal oxidation growth processes)은 하나 이상의 채널(channel, 140) 내에서 재료의 얇은 층(120A)의 측벽(142)에 대한 열성장 공정의 고유의 등각성(inherent conformality) 때문에 이용될 수 있어, 측벽(142) 전체의 적어도 실질적 커버리지(coverage)를 보장할 수 있다.
재료의 상대적으로 얇은 층(120A)을 통해 연장하는 하나 이상의 구멍(140)은 상기 하나 이상의 공동(106) 내로부터 희생 재료(110)의 제거를 허용하기 위해 이용될 수 있다. 도 11에 도시된 것과 같이, 공동(106)의 희생 재료(110)의 제거는 구조의 나머지 부분으로부터 재료의 상대적으로 얇은 층(120A)을 "떼어 놓을(release)" 수 있다. 재료의 상대적으로 얇은 층(120A)의 떨어진, 그리고 지지되지 않은 부분은 중간 구조(148)로부터 제조된 후속 MEMS 트랜스듀서를 위한 멤브레인(membrane)으로서 기능할 수 있다. 또한, 희생 재료(110)의 제거는 또한 중간 구조(148)로부터 제조되는 후속 MEMS 트랜스듀서를 위한 MEMS 공동으로서 이용될 수 있는 상기 하나 이상의 공동(106)에서 보이드들(voids)을 복원한다.
비제한 실시 예들에 있어서, 부식액은 하나 이상의 구멍(140)을 통과할 수 있고 그 결과 희생 재료(110)는 라이너 재료(108)에 대해 희생 재료(110)에 선택적인 부식액을 이용하여 구멍(140)을 통해 공동(110) 밖으로 제거될 수 있다. 환언하면, 희생 재료(110)는 라이너 재료(108) 및 보호 유전체층들(136, 144)을 포함하는 재료(들)보다 실질적으로 더 높은 레이트로 제거될 수 있다. 또한, 희생 재료(110)는 접합층(116), 보호 유전체층(136), 및 추가의 보호 유전체층(144)의 것보다 실질적으로 더 높은 레이트로 제거될 수 있다. 일부 실시 예들에 있어서, 희생 재료(110)는 라이너 재료(108), 접합층(116) 및 보호 유전체층들(136, 144)을 포함하는 재료(들)의 실질적인 제거 없이 제거될 수 있다.
부식액이 라이너 재료(108)를 에칭할 제 2 에치 레이트(및 접합층(116) 및/또는 보호 유전체층들(136, 144)의 임의의 에치 레이트)보다 높은 제 1 에치 레이트로 희생 재료(110)를 에칭할 부식액이 선택될 수 있다. 제 1 에치 레이트는, 일부 실시 예에 있어서, 제 2 에치 레이트보다 적어도 약 다섯(5)배, 제 2 에치 레이트보다 적어도 약 일백(100)배, 또는 심지어 적어도 약 일천(1,000)배일 수 있다. 이러한 구성에 있어서, 라이너 재료(108)(및 접합층(116) 및/또는 보호 유전체층들(136, 144))는 상기 하나 이상의 공동(106) 내로부터 희생 재료(110)를 제거하기 위해 이용되는 에칭 공정에서 에치 정지층으로서 작용할 수 있다. 환언하면, 희생 재료(110)는 제 1 에치 레이트로 상기 하나 이상의 공동(106) 내로부터 계속해서 제거된다. 희생 재료(110)가 적어도 실질적으로 제거되고 라이너 재료(108)의 하부 표면이 노출될 때, 에칭 공정은 에치 레이트가 더 느린 제 2 에치 레이트로 상당히 감소될 것이라는 사실 때문에, 효과적으로 정지할 것이다.
상기 하나 이상의 공동(106) 내로부터 희생 재료(110)를 에칭하기 위해 이용되는 에칭 공정은 습식 에칭 공정, 건식 에칭 공정(예컨대, 플라즈마 에칭 공정), 또는 전기화학적 에칭 공정을 포함할 수 있다.
에칭 공정에서 채택되는 부식액 또는 부식액들의 조성은 희생 재료(110) 및 주변 재료, 예컨대 라이너 재료(108)의 조성에 의존할 것이다. 그와 같은 재료를 위한 많은 적합한 부식액이 이 기술에서 알려져 있고 본 개시 내용의 실시 예에 채택될 수 있다. 하나의 비제한적인 예로서, 희생 재료(110)가 다결정성 규소를 포함하고 라이너 재료(108)가 산화 규소 및 질화 규소 중 하나 이상을 포함하는 실시 예들에 있어서, 부식액은 테트라메틸암모늄 히드록사이드(tetramethyammonium hydroxide, TMAH)를 포함할 수 있다. 전형적인 TMAH 에칭 온도는 70°와 90℃ 사이의 온도에서 채택되고, 전형적인 농도는 물에서 3-25 wt% TMAH이다. 희생 재료(110)가 다결정성 규소를 포함하는 일부 실시 예들에 있어서, 선택적 등방성 사플루오르화 탄소(carbon tetrafluoride, CF4) 에치가 또한 이용될 수 있다.
다른 비제한적인 예들에 있어서, 희생 재료(110)는 유리 같은 재료, 예컨대, 예를 들어 무기 스핀-온-글라스(즉, 메틸-, 에틸-, 페닐-, 또는 부틸), 도핑 또는 도핑되지 않은 실리케이트 글라스, 도핑 또는 도핑되지 않은 의사-무기 실록산 스핀-온-글라스(SOG), 포스포실리케이트 글라스(PSG), 붕규산 유리(BSG), 또는 보로포스포실리케이트 글라스(BPSG)를 포함할 수 있다. 희생 재료(110)가 유리 같은 재료를 포함하는 실시 예들에 있어서, 라이너 재료(108)는 이산화 규소 재료 및 상부(overlying) 질화 규소 재료를 포함할 수 있다. 부식액은 플루오르화 수소산(hydrofluoric acid, HF) 기반 에치 케미스트리, 예컨대 농축 HF(물에서 49% HF), 예를 들어 플루오르화 암모늄(ammonium fluoride, NH4F)과 플루오르화 수소산(예컨대, 물에서 40% NH4F 대 물에서 49% HF의 7:l 체적비), 및 HF/염산(HC1) 에치 용액(예컨대, 1:1 HF : HC1)을 포함하는 완충 산화물 에치(buffered oxide etch)를 포함할 수 있다.
희생 재료(110)가 폴리머 재료, 예컨대 폴리이미드(polyimide), 또는 아세테이트(acetate), 예컨대 l-메톡시-2-프로파놀 아세테이트(l-methoxy-2-propanol acetate)를 포함하는 실시 예들에 있어서, 폴리머 재료는 적합한 용매 예컨대 에틸 락테이트(ethyl lactate) 및 디아세톤 알콜(diacetone alcohol)에 의해 제거될 수 있다. 그와 같은 실시 예들에 있어서, 선택된 용매는 인접 라이너 재료(108), 접합층(116), 및 보호 유전체층들(136, 144)을 제거하지 않고 희생 폴리머 재료(110)를 제거한다.
다른 실시 예들에 있어서, 도 11의 반도체 구조(148)는 MEMS 트랜스듀서를 형성하기 위해 더 처리될 수 있다. 예를 들어, 비제한적인 예로서, 도 13은 도 11의 반도체 구조(148)로부터 제조되는 MEMS 트랜스듀서(150)를 도시한다. MEMS 트랜스듀서(150)는 EMS 트랜스듀서 공동, 및 상대적으로 재료의 얇은 층(120A)을 통해 연장하는 네개(4)의 구멍(140)로서 작용할 수 있는 단일 공동(106)을 포함할 수 있다. 그와 같은 구조는 판형 음향파 공진기, 휨 모드 공진기, 벌크 탄성파(BAW) 공진기, 표면 탄성파(SAW) 공진기, 또는 필름 벌크 음향 공진기(FBAR)로서 이용될 수 있다. 다른 실시 예들에 있어서, MEMS 트랜스듀서(150)는 트랜스듀서(150)의 기계적 변형, 또는 진동을 전기적으로 감지하도록 구성된 센서를 포함할 수 있다. 일부 실시 예들에 있어서, 트랜스듀서(150)는 공진기 및 센서 모두로서 기능할 수 있다.
관통-기판-바이어(Through-substrate-vias, 152)는 MEMS 트랜스듀서(150)의 하나 또는 둘다의 주면 상에 형성될 수 있는 추가의 반도체 구조와 MEMS 트랜스듀서(150) 사이의 전기 접속을 허용하기 위해 마스킹 및 에칭 공정, 및 금속 증착 공정에 의해 형성될 수 있다. 예를 들어, 능동형 전자 디바이스, 예컨대 CMOS계 디바이스는 MEMS 트랜스듀서(150)의 제 1 주면(154)에 부착될 수 있고(예컨대, 직접 접합 공정에 의해), MEMS 캡(cap)은 MEMS 트랜스듀서(150)의 제 2 주면(156) 위에 제공될 수 있고(예컨대, 직접 접합 공정에 의해), 그 결과 전기 접속이 CMOS 디바이스 기판, MEMS 트랜스듀서(150), 및 MEMS 캡 구조 사이에 확립될 수 있다.
본원에 개시된 실시 예들은 하나 이상의 공동을 포함하는 반도체 구조의 형성을 가능하게 하고, 반도체 구조는 MEMS 트랜스듀서를 형성하기 위해 이용될 수 있다.
개시 내용의 추가의 비제한적인 예 실시 예들이 이하에 제시된다.
실시 예 1: 반도체 구조를 제조하는 방법에 있어서, 하나 이상의 공동은 제 1 기판의 제 1 주면으로부터 제 1 기판으로 적어도 부분적으로 연장하도록, 제 1 기판에 하나 이상의 공동을 형성하는 단계; 하나 이상의 공동 내에 희생 재료를 제공하는 단계; 제 1 기판의 제 1 주면 위에 제 2 기판을 접합하는 단계; 제 2 기판으로부터 제 2 기판의 상대적으로 두꺼운 층을 제거하고 제 1 기판의 제 1 주면 위에 접합된 제 2 기판의 상대적으로 얇은 층을 남겨 제 2 기판을 시닝(thinning)하는 단계; 제 2 기판의 상대적으로 얇은 층을 통해 하나 이상의 구멍을 형성하는 단계; 및 하나 이상의 구멍을 통해 하나 이상의 공동 내로부터 희생 재료를 제거하는 단계;를 포함하는 반도체 구조를 제조하는 방법.
실시 예 2: 제 1 기판의 제 1 주면에서 제 1 기판의 주변 에지에 의해 둘러싸인 총 면적의 적어도 30 퍼센트(30%)의, 제 1 기판의 제 1 주면에 평행한 평면에서 총합 단면적을 가지도록 하나 이상의 공동을 형성하는 단계;를 더 포함하는 실시 예 1의 방법.
실시 예 3: 하나 이상의 공동 내에 희생 재료를 제공하기 전, 하나 이상의 공동 내 제 1 기판의 표면 상 또는 표면에 라이너 재료를 형성하는 단계;를 더 포함하는, 실시 예 1 또는 실시 예 2의 방법.
실시 예 4: 하나 이상의 공동 내로부터 희생 재료를 제거하는 단계는, 라이너 재료에 관하여 희생 재료에 선택적인 부식액을 이용하여 희생 재료를 에칭하는 단계를 포함하는 실시 예 3의 방법.
실시 예 5: 산화 규소 및 질화 규소 중 적어도 하나를 포함하도록 라이너 재료를 선택하는 단계;를 더 포함하는 실시 예 3 또는 실시 예 4의 방법.
실시 예 6: 하나 이상의 공동 내에 희생 재료를 제공하는 단계는, 희생 재료가 적어도 실질적으로 하나 이상의 공동을 채우도록 하나 이상의 공동 내에 희생 재료를 증착하는 단계; 및 희생 재료의 일부를 제거하여 희생 재료의 표면을 평탄화하는 단계;를 포함하는 실시 예 1 내지 5 중 어느 하나의 방법.
실시 예 7: 제 1 기판의 제 1 주면 위에 제 2 기판을 접합하기 전에 희생 재료 위에 접합층을 증착하는 단계;를 더 포함하는 실시 예 1 내지 6 중 어느 하나의 방법.
실시 예 8: 제 2 기판을 시닝하는 단계는, 제 2 기판 내에, 제 2 기판의 상대적으로 두꺼운 층과 제 2 기판의 상대적으로 얇은 층 사이에 배치되는 파단면(fracture plane)을 형성하기 위해 제 2 기판에 이온을 주입하는 단계; 및 파단면을 따라 제 2 기판을 파단하고 제 2 기판의 상대적으로 얇은 층으로부터 제 2 기판의 상대적으로 두꺼운 층을 분리하는 단계;를 더 포함하는 실시 예 1 내지 7 중 어느 하나의 방법.
실시 예 9: 제 2 기판의 상대적으로 얇은 층을 통해 하나 이상의 구멍을 형성하는 단계는, 제 2 기판의 상대적으로 얇은 층을 통해 하나 이상의 구멍을 에칭하는 단계; 및 하나 이상의 구멍 내에서 희생 재료의 표면을 노출시키는 단계;를 포함하는 실시 예 1 내지 8 중 어느 하나의 방법.
실시 예 10: 하나 이상의 구멍을 통해 하나 이상의 공동 내로부터 희생 재료를 제거하기 전에, 상대적으로 얇은 층의 노출된 표면 위에 보호 유전체층을 형성하는 단계;를 더 포함하는 실시 예 9의 방법.
실시 예 11: 하나 이상의 구멍을 통해 하나 이상의 공동 내로부터 희생 재료를 제거하기 전에, 하나 이상의 구멍 내에서 상대적으로 얇은 층의 노출된 표면 위에 보호 유전체층을 형성하는 단계;를 더 포함하는 실시 예 9 또는 실시 예 10의 방법.
실시 예 12: 반도체 구조로부터 MEMS 트랜스듀서(MEMS transducer)를 형성하는 단계;를 더 포함하는 실시 예 1 내지 11 중 어느 하나의 방법.
실시 예 13: 반도체 구조에 있어서, 제 1 기판의 제 1 주면으로부터 제 1 기판을 통해 적어도 부분적으로 연장하는 하나 이상의 공동; 하나 이상의 공동 내에 배치된 희생 재료; 하나 이상의 공동 내 제 1 기판의 표면 위에서 연장하고, 제 1 기판의 표면과 희생 재료 사이에 배치되는 라이너 재료; 제 1 기판의 제 1 주면 위에 배치되고 하나 이상의 공동 내에 배치된 희생 재료 위에서 연장하는 상대적으로 얇은 층; 및 상대적으로 얇은 층을 통해 연장하고, 희생 재료에 인접하여 배치되는 하나 이상의 구멍;을 포함하는 반도체 구조.
실시 예 14: 상대적으로 얇은 층과 희생 재료 사이에 배치된 접합층;을 더 포함하는 실시 예 13의 반도체 구조.
실시 예 15: 희생 재료는 다결정성 실리콘을 포함하는 실시 예 13 또는 실시 예 14의 반도체 구조.
실시 예 16: 하나 이상의 공동은, 제 1 기판의 제 1 주면에서 제 1 기판의 주변 에지에 의해 둘러싸인 총 면적의 적어도 30 퍼센트(30%)의, 제 1 기판의 제 1 주면에 평행한 평면에서 총합 단면적을 가지는 실시 예 13 내지 15 중 어느 하나의 반도체 구조.
실시 예 17: 라이너 재료는, 산화 규소 및 질화 규소 중 적어도 하나를 포함하는 실시 예 13 내지 16 중 어느 하나의 반도체 구조.
실시 예 18: 라이너 재료는, 산화 규소층 위에 배치된 질화 규소층을 포함하는 실시 예 17의 반도체 구조.
실시 예 19: 라이너 재료는, 약 20 나노미터 이상의 두께를 가지는 산화 규소층을 포함하는 실시 예 17 또는 실시 예 18의 반도체 구조.
실시 예 20: 라이너 재료는, 약 20 나노미터 이상의 두께를 가지는 질화 규소층을 포함하는 실시 예 17 내지 19 중 어느 하나의 반도체 구조.
실시 예 21: 상대적으로 얇은 층의 노출된 표면 위에 보호 유전체층;을 더 포함하는 실시 예 13 내지 20 중 어느 하나의 반도체 구조.
실시 예 22: 하나 이상의 구멍으로 얇은 층의 노출된 표면 위에 보호 유전체층;을 더 포함하는 실시 예 13 내지 21 중 어느 하나의 반도체 구조.
실시 예 23: 하나 이상의 공동은, 제 1 기판의 제 1 주면으로부터 제 1 기판으로 적어도 약 1 미크론의 평균 깊이로 연장하는 실시 예 13 내지 22 중 어느 하나의 반도체 구조.
실시 예 24: 상대적으로 얇은 층과 희생 재료 사이에 배치된 직접 접합 계면을 더 포함하는 실시 예 13 내지 23 중 어느 하나의 반도체 구조.
위에 기재된 개시 내용의 예시적인 실시 예들은 본 발명의 범위를 제한하지 않는데, 그 이유는 이들 실시 예들은 단지 첨부된 청구항들의 범위 및 이들의 법률적 등가물들의 범위에 의해 규정되는, 본 발명의 실시 예들의 예들이기 때문이다. 임의의 등가의 실시 예들은 이러한 발명의 범위 내에 있도록 의도된다. 실제로, 본원에 나타내고 기재된 것들 외에, 본 개시 내용의 다양한 변형예들, 예컨대 기재된 요소들의 대안의 유용한 조합들이 상기 기재로부터 이 기술에서 숙련된 사람들에게 명백하게 될 것이다. 그와 같은 변형예들 및 실시 예들은 또한 첨부된 청구항들의 범위 내에 속하도록 의도된다.

Claims (24)

  1. 반도체 구조를 제조하는 방법에 있어서,
    하나 이상의 공동은 제 1 기판의 제 1 주면(major surface)으로부터 상기 제 1 기판으로 적어도 부분적으로 연장하도록, 상기 제 1 기판에 상기 하나 이상의 공동을 형성하는 단계;
    상기 하나 이상의 공동 내에 희생 재료(sacrificial material)를 제공하는 단계;
    상기 제 1 기판의 상기 제 1 주면 위에 제 2 기판을 접합하는 단계;
    상기 제 2 기판으로부터 상기 제 2 기판의 상대적으로 두꺼운 층을 제거하고 상기 제 1 기판의 상기 제 1 주면 위에 접합된 상기 제 2 기판의 상대적으로 얇은 층을 남겨 상기 제 2 기판을 시닝(thinning)하는 단계;
    상기 제 2 기판의 상기 상대적으로 얇은 층을 통해 하나 이상의 구멍(apertures)을 형성하는 단계; 및
    상기 하나 이상의 구멍을 통해 상기 하나 이상의 공동 내로부터 상기 희생 재료를 제거하는 단계;를 포함하는 반도체 구조를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 기판의 상기 제 1 주면에서 상기 제 1 기판의 주변 에지에 의해 둘러싸인 총 면적의 적어도 30 퍼센트(30%)의, 상기 제 1 기판의 상기 제 1 주면에 평행한 평면에서 총합 단면적(total sum cross-sectional area)을 가지도록 상기 하나 이상의 공동을 형성하는 단계;를 더 포함하는 반도체 구조를 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 하나 이상의 공동 내에 상기 희생 재료를 제공하기 전, 상기 하나 이상의 공동 내 상기 제 1 기판의 표면 상 또는 표면에 라이너 재료(liner material)를 형성하는 단계;를 더 포함하는 반도체 구조를 제조하는 방법.
  4. 제 3 항에 있어서,
    상기 하나 이상의 공동 내로부터 상기 희생 재료를 제거하는 단계는, 상기 라이너 재료에 관하여 상기 희생 재료에 선택적인 부식액(etchant)을 이용하여 상기 희생 재료를 에칭하는 단계;를 포함하는 반도체 구조를 제조하는 방법.
  5. 제 3 항에 있어서,
    산화 규소 및 질화 규소 중 적어도 하나를 포함하도록 상기 라이너 재료를 선택하는 단계;를 더 포함하는 반도체 구조를 제조하는 방법.
  6. 제 1 항에 있어서,
    상기 하나 이상의 공동 내에 상기 희생 재료를 제공하는 단계는:
    상기 희생 재료가 적어도 실질적으로 상기 하나 이상의 공동을 채우도록 상기 하나 이상의 공동 내에 상기 희생 재료를 증착하는 단계; 및
    희생 재료의 일부를 제거하여 상기 희생 재료의 표면을 평탄화하는 단계;를 포함하는 반도체 구조를 제조하는 방법.
  7. 제 1 항에 있어서,
    상기 제 1 기판의 상기 제 1 주면 위에 상기 제 2 기판을 접합하기 전에 상기 희생 재료 위에 접합층을 증착하는 단계;를 더 포함하는 반도체 구조를 제조하는 방법.
  8. 제 1 항에 있어서,
    상기 제 2 기판을 시닝하는 단계는,
    상기 제 2 기판 내에, 상기 제 2 기판의 상기 상대적으로 두꺼운 층과 상기 제 2 기판의 상기 상대적으로 얇은 층 사이에 배치되는 파단면(fracture plane)을 형성하기 위해 상기 제 2 기판에 이온을 주입하는 단계; 및
    상기 파단면을 따라 상기 제 2 기판을 파단하고, 상기 제 2 기판의 상기 상대적으로 얇은 층으로부터 상기 제 2 기판의 상기 상대적으로 두꺼운 층을 분리하는 단계;를 더 포함하는 반도체 구조를 제조하는 방법.
  9. 제 1 항에 있어서,
    상기 제 2 기판의 상기 상대적으로 얇은 층을 통해 상기 하나 이상의 구멍을 형성하는 단계는:
    상기 제 2 기판의 상기 상대적으로 얇은 층을 통해 하나 이상의 구멍을 에칭하는 단계; 및
    상기 하나 이상의 구멍 내에서 상기 희생 재료의 표면을 노출시키는 단계;를 포함하는 반도체 구조를 제조하는 방법.
  10. 제 9 항에 있어서,
    상기 하나 이상의 구멍을 통해 상기 하나 이상의 공동 내로부터 상기 희생 재료를 제거하기 전에, 상기 상대적으로 얇은 층의 노출된 표면 위에 보호 유전체층(protective dielectric layer)을 형성하는 단계;를 더 포함하는 반도체 구조를 제조하는 방법.
  11. 제 10 항에 있어서,
    상기 하나 이상의 구멍을 통해 상기 하나 이상의 공동 내로부터 상기 희생 재료를 제거하기 전에, 상기 하나 이상의 구멍 내 상기 상대적으로 얇은 층의 노출된 표면 위에 보호 유전체층을 형성하는 단계;를 더 포함하는 반도체 구조를 제조하는 방법.
  12. 제 1 항에 있어서,
    상기 반도체 구조로부터 MEMS 트랜스듀서(MEMS transducer)를 형성하는 단계;를 더 포함하는 반도체 구조를 제조하는 방법.
  13. 반도체 구조에 있어서,
    제 1 기판의 제 1 주면으로부터 제 1 기판을 통해 적어도 부분적으로 연장하는 하나 이상의 공동;
    상기 하나 이상의 공동 내에 배치된 희생 재료;
    상기 하나 이상의 공동 내 상기 제 1 기판의 표면 위에서 연장하고, 상기 제 1 기판의 표면과 상기 희생 재료 사이에 배치되는 라이너 재료;
    상기 제 1 기판의 상기 제 1 주면 위에 배치되고, 상기 하나 이상의 공동 내에 배치된 상기 희생 재료 위에서 연장하는 상대적으로 얇은 층(relatively thin layer); 및
    상기 상대적으로 얇은 층을 통해 연장하고, 상기 희생 재료에 인접하여 배치되는 하나 이상의 구멍;을 포함하는 반도체 구조.
  14. 제 13 항에 있어서,
    상기 상대적으로 얇은 층과 상기 희생 재료 사이에 배치되는 접합층(bonding layer);을 더 포함하는 반도체 구조.
  15. 제 13 항에 있어서,
    상기 희생 재료는, 다결정성 실리콘을 포함하는 반도체 구조.
  16. 제 13 항에 있어서,
    상기 하나 이상의 공동은, 상기 제 1 기판의 상기 제 1 주면에서 상기 제 1 기판의 주변 에지에 의해 둘러싸인 총 면적의 적어도 30 퍼센트(30%)의, 상기 제 1 기판의 상기 제 1 주면에 평행한 평면에서 총합 단면적을 가지는 반도체 구조.
  17. 제 13 항에 있어서,
    상기 라이너 재료는, 산화 규소 및 질화 규소 중 적어도 하나를 포함하는 반도체 구조.
  18. 제 17 항에 있어서,
    상기 라이너 재료는, 산화 규소층 위에 배치된 질화 규소층을 포함하는 반도체 구조.
  19. 제 17 항에 있어서,
    상기 라이너 재료는, 약 20 나노미터 이상의 두께를 가지는 산화 규소층을 포함하는 반도체 구조.
  20. 제 17 항에 있어서,
    상기 라이너 재료는, 약 20 나노미터 이상의 두께를 가지는 질화 규소층을 포함하는 반도체 구조.
  21. 제 13 항에 있어서,
    상기 상대적으로 얇은 층의 노출된 표면 위의 보호 유전체층;을 더 포함하는 반도체 구조.
  22. 제 13 항에 있어서,
    상기 하나 이상의 구멍 내 상기 상대적으로 얇은 층의 노출된 표면 위의 보호 유전체층;을 더 포함하는 반도체 구조.
  23. 제 13 항에 있어서,
    상기 하나 이상의 공동은 상기 제 1 기판의 상기 제 1 주면으로부터 상기 제 1 기판으로 적어도 약 1 미크론의 평균 깊이로 연장하는 반도체 구조.
  24. 제 13 항에 있어서,
    상기 상대적으로 얇은 층과 상기 희생 재료 사이에 배치된 직접 접합 계면(direct bonding interface);을 더 포함하는 반도체 구조.
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